JP2006086149A - 半導体装置 - Google Patents

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Abstract

【課題】スタック型マルチチップパッケージ構造を適用した半導体装置において、複数の半導体素子間の相互接続や半導体素子と基板との接続を簡易な構造で安価に実現する。
【解決手段】複数の半導体素子８、１０は配線基板２上に積層されて搭載されている。配線基板２上には再配線用素子５が搭載されており、再配線用素子５は複数の半導体素子８、１０間や配線基板２と半導体素子８、１０間を接続する配線を有している。複数の半導体素子８、１０間の相互接続や半導体素子８、１０の電極パット１２、１３の再配置等は再配線用素子５により実施されている。
【選択図】図１

Description

本発明は複数の半導体素子を積層して搭載した半導体装置に関する。
近年、半導体装置の小型化や高密度実装化等を実現するために、1つのパッケージ内に複数の半導体素子（半導体チップ）を積層して封止したスタック型マルチチップパッケージが実用化されている。このようなスタック型マルチチップパッケージでは、複数の半導体素子の各電極パッドと基板の電極部とがワイヤボンディングやフリップチップ接続により電気的に接続される。また、複数の半導体素子間を相互接続する場合には、各半導体素子の電極パッド間をワイヤボンディング等で電気的に接続している。
ところで、基板上に搭載する複数の半導体素子は電極パットの配列等がスタック型パッケージを意識して設計されていない場合が多く、また汎用の半導体素子を使用した場合には素子によってパッド配置が異なる場合がある。このため、複数の半導体素子間の相互配線および複数の半導体素子と基板との間の配線をワイヤボンディングで実施すると、三次元的なクロス配線を伴う場合が多いという問題がある。
また、基板側の配線層で複数の半導体素子間の相互接続を行う場合もあるが、この場合には基板に外部接続端子までの配線に加えて、複数の半導体素子間の相互配線が負荷されることになる。このため、基板に要求される微細配線技術や多層化技術が高度になり、基板の製造コストが増加するという問題がある。これはマルチチップパッケージの製造コストの増加要因となっている。さらに、基板側の配線層による取り回しでは複数の半導体素子間の異なるパッド配置への対応に限界がある。
一方、スタック型マルチチップパッケージにおいて、半導体素子の電極パッドと基板の電極部とを接続するボンディングワイヤの長さを低減したり、またボンディングワイヤの交差等を回避するために、複数の半導体素子間に配線基板等を配置することが提案されている（例えば特許文献１，２参照）。しかしながら、表面配線構造の配線基板では配線の取り回しに限界があり、また多層配線構造の配線基板では製造コストの増加やスタック型パッケージの厚さの増大等を招くという問題がある。
特開2001-7278号公報 特開2001-177050号公報
上述したように、従来のスタック型マルチチップパッケージ構造を適用した半導体装置においては、複数の半導体素子間の異なるパッド配置や相互配線等に基づく三次元的なクロス配線等によって、配線構造の複雑化や例えばワイヤ間の接触による不良発生等を招きやすいという問題がある。また、基板側の配線や半導体素子間に配置した配線基板で複数の半導体素子間の相互接続等を実施した場合には、基板自体の製造コストや中間の配線基板を含む基板全体のコストが増大し、ひいては半導体装置としての製造コストが増加してしまうという問題がある。
本発明はこのような課題に対処するためになされたもので、スタック型マルチチップパッケージ構造を適用した半導体装置において、複数の半導体素子間の相互接続や半導体素子と基板との接続を簡易な構造で安価に実現することを可能にした半導体装置を提供することを目的としている。
本発明の一態様に係る半導体装置は、基板と、前記基板上に積層されて搭載された複数の半導体素子と、前記基板上に搭載され、前記複数の半導体素子間および前記基板と前記半導体素子間の少なくとも一方を接続する配線を有する再配線用素子とを具備することを特徴としている。
本発明の一態様による半導体装置は、複数の半導体素子間の相互接続や半導体素子の電極パットの再配置等に再配線用素子を使用している。これによって、基板ひいては半導体装置の製造コストを増大させることなく、複数の半導体素子を積層・搭載した半導体装置における配線構造の複雑化やそれに伴う不良発生等を抑制することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
図１は本発明の第１の実施形態による半導体装置の構成を一部断面で示す図である。同図に示す半導体装置（半導体パッケージ）１は、素子搭載基板として配線基板２を有している。配線基板２には、樹脂基板、セラミックス基板、ガラス基板等、各種の材料からなる基板を適用することができる。樹脂基板としては一般的な多層銅張積層板（多層プリント配線板）等が使用される。配線基板２の下面側には、金属バンプ等の外部接続端子３が形成されている。一方、配線基板２の上面側には外部接続端子３と図示を省略した内層配線を介して電気的に接続された電極部４が設けられている。
配線基板２の素子搭載面（上面）には、再配線用素子５が第１の接着剤層６を介して固着されている。この再配線用素子５は半導体の微細配線技術を利用して作製したものであり、一般的な半導体素子と同様な微細配線（内部配線）とそれに接続された接続パッド７とを有している。再配線用素子５はあくまでも複数の半導体素子間の相互接続や半導体素子の接続パッド（電極パッド）の再配置等を実現するものであり、演算素子や記憶素子等として機能する半導体素子（機能素子）とは異なるものである。このように、再配線用素子５は再配線専用の半導体素子である。
上述した再配線用素子５上には、機能素子として働く第１の半導体素子８が第２の接着剤層９を介して固着されている。さらに、第１の半導体素子８上には機能素子として働く第２の半導体素子１０が第３の接着剤層１１を介して固着されている。第１および第２の半導体素子８、１０はそれぞれ電極パッド１２、１３を有している。第１および第２の半導体素子８、１０の電極パッド１２、１３は、それぞれ直接もしくは再配線用素子５を介して配線基板２の電極部４と電気的に接続されている。
また、第１の半導体素子８と第２の半導体素子１０との相互接続は、再配線用素子５を介して実施されている。なお、第１および第２の半導体素子８、１０の電極パッド１２、１３の位置によっては、これらが直接接続された箇所があってもよい。第１および第２の半導体素子８、１０と再配線用素子５との間、再配線用素子５と配線基板２との間、また第１および第２の半導体素子８、１０と配線基板２との間は、それぞれボンディングワイヤ１４を介して接続されている。図２はこのような配線構造の一例を示している。
再配線用素子５を用いた再配線構造について、図２を参照して述べる。図２に示す再配線構造において、第１の半導体素子８の電極パッド１２Ａは再配線用素子５の接続パッド７Ａと接続されている。再配線用素子５の接続パッド７Ａは内部配線１５Ａの一端部に接続されており、内部配線１５Ａの他端部は接続パッド７Ｂに接続されている。接続パッド７Ｂは第１の半導体素子８の電極パッド１２Ａを再配線用素子５により再配置したものであり、基板２の電極部４Ａと接続されている。内部配線１５Ａは第１および第２の半導体素子８、１０間を相互接続する機能も有しており、その分岐線に接続された接続パッド７Ｃは第２の半導体素子１０の電極パッド１３Ａと接続されている。
また、第１の半導体素子８の電極パッド１２Ｂと第２の半導体素子１０の電極パッド１３Ｂとは、再配線用素子５の内部配線１５Ｂを介して相互接続されている。第１の半導体素子８の電極パッド１２Ｂは再配線用素子５の接続パッド７Ｄと接続されており、第２の半導体素子１０の電極パッド１３Ｂは再配線用素子５の接続パッド７Ｅと接続されている。これら接続パッド７Ｄ、７Ｅは内部配線１５Ｂの両端部に設けられている。電極パッド１２Ｂ、１３Ｂ間を相互接続している内部配線１５Ｂは、さらに接続パッド７Ｆを介して基板２の電極部４Ｂと接続されている。
再配線を必要としない電極パッド、例えば第１の半導体素子８の電極パッド１２Ｃや第２の半導体素子１０の電極パッド１３Ｃはそれぞれ基板２の電極部４Ｃ、４Ｄと直接接続されている。このように、再配線を必要としない半導体素子８、１０の電極パッド１２Ｃ、１３Ｃは直接基板２にワイヤボンディングすることができる。なお、再配線用素子５の接続パッド７と半導体素子８、１０の電極パッド１２、１３との間や再配線用素子５の接続パッド７と基板２の電極部４との間は、いずれもボンディングワイヤ１４を介して電気的に接続されている。半導体素子８、１０の電極パッド１２Ｃ、１３Ｃと基板２の電極部４とを直接的に接続する場合も同様である。
上述したような再配線構造に基づいて基板２との接続や相互接続が実施された第１および第２の半導体素子８、１０は、再配線用素子５やボンディングワイヤ１４等と共に封止樹脂（図示せず）で封止される。このようにして、スタック型マルチチップパッケージ構造の半導体装置１が構成される。なお、なお、図１は2個の半導体素子８、１０を配線基板２上に搭載した半導体装置１を示しているが、半導体素子の搭載数は2個に限られるものではなく、3個もしくはそれ以上であってもよい。この点は後述する他の実施形態においても同様である。
このようなスタック型マルチチップパッケージ構造の半導体装置１によれば、再配線用素子５を用いて複数の半導体素子８、１０間の相互接続や半導体素子８、１０の電極パッド１２、１３の再配置等を実現しているため、配線構造の複雑化やそれに伴う不良発生等を抑制することが可能となる。さらに、再配線用素子５は半導体の微細配線技術を利用しているため、それ自体を低コストで作製できるだけでなく、配線基板２に要するコストを低減することができる。例えば、微細配線が可能な再配線用素子５で信号線の取り回しを行うことによって、配線基板２は外部接続端子３までの配線だけでよくなる。これらによって、再配線用素子５を含むスタック型マルチチップパッケージ構造の半導体装置１の製造コストを低減することが可能となる。
また、再配線用素子５によれば通常の半導体素子と同等の厚さで微細配線が実現されるため、スタック型マルチチップパッケージ構造の半導体装置１の厚さが増大するようなこともない。さらに、再配線用素子５は材質的には通常の半導体素子と同様にＳｉ等から形成されているため、半導体素子８、１０と積層して配線基板２上に搭載しても熱的な問題等を招くことがない。すなわち、複数の半導体素子間に一般的な配線基板等を積層した場合には、これら構成材料の熱膨張係数の違いに基づいて、熱が加わった際に反り等が生じやすいが、再配線用素子５では熱膨張係数の違いに基づく反り等を生じることがない。
次に、本発明の第２の実施形態による半導体装置について、図３および図４を参照して説明する。図３および図４は第２の実施形態による半導体装置の構成を一部断面で示す図である。なお、第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。これらの図に示す半導体装置（半導体パッケージ）２０において、再配線用素子５は第１の半導体素子８と第２の半導体素子１０との間に積層・配置されている。すなわち、配線基板２の素子搭載面（上面）には第１の半導体素子８が固着されている。第１の半導体素子８上には再配線用素子５が固着されており、さらにその上には第２の半導体素子１０が固着されている。
第１および第２の半導体素子８、１０の電極パッド１２、１３は、それぞれ直接もしくは再配線用素子５を介して配線基板２の電極部４と電気的に接続されている。これら第１および第２の半導体素子８、１０と再配線用素子５との間、再配線用素子５と配線基板２との間、また第１および第２の半導体素子８、１０と配線基板２との間は、それぞれボンディングワイヤ１４を介して接続されている。第１および第２の半導体素子８、１０間の相互接続や半導体素子８、１０の電極パッド１２、１３の再配置等は、上述した第１の実施形態と同様に再配線用素子５の内部配線により実施されている。
上述したように、再配線用素子５は第１の半導体素子８と第２の半導体素子１０との間に配置してもよい。この際、再配線用素子５への接続は、図３に示したように直接接続パッド７にボンディングワイヤ１４を接続してもよいし、また図４に示したように一旦基板２の電極部４にボンディングワイヤ１４を接続した後、再配線用素子５の接続パッド７にボンディングワイヤ１４を接続してもよい。このように、再配線用素子５を第１の半導体素子８と第２の半導体素子１０との間に配置することで、より多様な配線構造を実現することができる。
また、第２の実施形態の半導体装置２０によれば、第１の実施形態と同様に、半導体装置２０の製造コストや厚さ等を増大させることなく、配線構造の複雑化やそれに伴う不良発生等を抑制することが可能となる。さらに、スタック型マルチチップパッケージ構造における反り等の問題を解消することができる。これらによって、低コストで汎用性に優れ、かつ信頼性の高いスタック型マルチチップパッケージ構造の半導体装置２０を提供することが可能となる。
次に、本発明の第３の実施形態による半導体装置について、図５、図６および図７を参照して説明する。図５、図６および図７は第３の実施形態による半導体装置の構成を一部断面で示す図である。なお、第１および第２の実施形態と同一部分には同一符号を付し、その説明を一部省略する。これらの図に示す半導体装置（半導体パッケージ）３０において、再配線用素子５は積層された半導体素子８、１０の最上層に配置されている。すなわち、配線基板２の素子搭載面（上面）には第１の半導体素子８が固着されており、その上には第２の半導体素子１０が固着されている。そして、再配線用素子５は第２の半導体素子１０上に固着されている。
第１および第２の半導体素子８、１０の電極パッド１２、１３は、それぞれ直接もしくは再配線用素子５を介して配線基板２の電極部４と電気的に接続されている。これら第１および第２の半導体素子８、１０と再配線用素子５との間、再配線用素子５と配線基板２との間、また第１および第２の半導体素子８、１０と配線基板２との間は、それぞれボンディングワイヤ１４を介して接続されている。第１および第２の半導体素子８、１０間の相互接続や半導体素子８、１０の電極パッド１２、１３の再配置等は、上述した第１の実施形態と同様に再配線用素子５の内部配線により実施されている。
上述したように、再配線用素子５は積層された半導体素子８、１０の最上層に配置してもよい。この際、再配線が必要な半導体素子８、１０のパッド数が少ない場合には、図６や図７に示したように、再配線用素子５を小型化することやオフセットして配置することも可能である。また、再配線用素子５への接続は、図６に示したように直接接続パッド７にボンディングワイヤ１４を接続してもよいし、また図７に示したように一旦基板２の電極部４にボンディングワイヤ１４を接続した後、再配線用素子５の接続パッド７にボンディングワイヤ１４を接続してもよい。
次に、本発明の第４の実施形態による半導体装置について、図８を参照して説明する。図８は第４の実施形態による半導体装置の構成を一部断面で示す図である。なお、第１ないし第３の実施形態と同一部分には同一符号を付し、その説明を一部省略する。これらの図に示す半導体装置（半導体パッケージ）４０において、再配線用素子５は積層された半導体素子８、１０とは別に、配線基板２の素子搭載面（上面）に直接固着されている。再配線用素子５は配線基板２上にプレーン配置してもよく、このような構造でも半導体素子８、１０間の相互接続や半導体素子８、１０の電極パッド１２、１３の再配置等を再配線用素子５により実施することができる。
次に、本発明の第５の実施形態による半導体装置について、図９、図１０、図１１および図１２を参照して説明する。図９、図１０、図１１および図１２は第５の実施形態による半導体装置の構成を一部断面で示す図である。なお、第１ないし第４の実施形態と同一部分には同一符号を付し、その説明を一部省略する。これらの図に示す半導体装置（半導体パッケージ）５０においては、配線基板２と半導体素子８、１０との接続、あるいは再配線用素子５と半導体素子８、１０との接続にフリップチップ接続が適用されている。第１および第２の半導体素子８、１０間の相互接続や半導体素子８、１０の電極パッド１２、１３の再配置等は、再配線用素子５の内部配線により実施されている。
図９に示す半導体装置５０は、配線基板２上に再配線用素子５が固着されている。再配線用素子５上には第１の半導体素子８が金属バンプ５１を介して電気的に接続されていると共に機械的に固着されている。再配線用素子５上には第２の半導体素子１０が固着されている。第１の半導体素子８と再配線用素子５とは金属バンプ５１を介して電気的に接続されている。また、再配線用素子５と配線基板２との間、再配線用素子５と第２の半導体素子１０との間は、それぞれボンディングワイヤ１４を介して電気的に接続されている。なお、再配線用素子５自体を配線基板２にフリップチップ接続することも可能である。
図１０に示す半導体装置５０は、配線基板２上に第１の半導体素子８が金属バンプ５１を介して電気的に接続されていると共に機械的に固着されている。第１の半導体素子８上には再配線用素子５が固着されており、さらにその上には第２の半導体素子１０が固着されている。第１の半導体素子８と配線基板２とは金属バンプ５１を介して電気的に接続されている。また、再配線用素子５と配線基板２との間、再配線用素子５と第１および第２の半導体素子８、１０との間は、それぞれボンディングワイヤ１４を介して電気的に接続されている。なお、再配線用素子５を第１の半導体素子８にフリップチップ接続することも可能である。
図１１および図１２に示す半導体装置５０は、配線基板２上に第１の半導体素子８が金属バンプ５１を介して電気的に接続されていると共に機械的に固着されている。第１の半導体素子８上には第２の半導体素子１０が固着されており、さらにその上には再配線用素子５が固着されている。第１の半導体素子８と配線基板２とは金属バンプ５１を介して電気的に接続されている。また、再配線用素子５と配線基板２との間、再配線用素子５と第１および第２の半導体素子８、１０との間は、それぞれボンディングワイヤ１４を介して電気的に接続されている。なお、再配線用素子５を第２の半導体素子１０にフリップチップ接続することも可能である。
上述したように、配線基板２と半導体素子８、１０との接続や再配線用素子５と半導体素子８、１０との接続には、フリップチップ接続を適用することも可能である。このような第５の実施形態の半導体装置５０によれば、第１ないし第４の実施形態と同様に、半導体装置５０の製造コストや厚さ等を増大させることなく、配線構造の複雑化やそれに伴う不良発生等を抑制することが可能となる。さらに、スタック型マルチチップパッケージ構造における反り等の問題を解消することができる。これらによって、低コストで汎用性に優れ、かつ信頼性の高いスタック型マルチチップパッケージ構造の半導体装置５０を提供することが可能となる。
なお、本発明は上記した実施形態に限定されるものではなく、複数の半導体素子を積層して搭載した各種の半導体装置に適用することができる。そのような半導体装置についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による半導体装置の概略構成を示す図である。 図１に示す半導体装置の再配線構造を示す斜視図である。 本発明の第２の実施形態による半導体装置の概略構成を示す図である。 図２に示す半導体装置の変形例を示す図である。 本発明の第３の実施形態による半導体装置の概略構成を示す図である。 図５に示す半導体装置の変形例を示す図である。 図５に示す半導体装置の他の変形例を示す図である。 本発明の第４の実施形態による半導体装置の概略構成を示す図である。 本発明の第５の実施形態による半導体装置の概略構成を示す図である。 図９に示す半導体装置の変形例を示す図である。 図９に示す半導体装置の他の変形例を示す図である。 図９に示す半導体装置のさらに他の変形例を示す図である。
符号の説明
１，３０，４０，５０…半導体装置、２…配線基板、４…電極部、５…再配線用素子、８…第１の半導体素子、１０…第２の半導体素子、１４…ボンディングワイヤ、５１…金属バンプ。

Claims (5)

  1. 基板と、
    前記基板上に積層されて搭載された複数の半導体素子と、
    前記基板上に搭載され、前記複数の半導体素子間および前記基板と前記半導体素子間の少なくとも一方を接続する配線を有する再配線用素子と
    を具備することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記再配線用素子は前記半導体素子と積層されて前記基板上に搭載されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記再配線用素子は前記基板上に直接搭載されていることを特徴とする半導体装置。
  4. 請求項１ないし請求項３のいずれか１項記載の半導体装置において、
    前記複数の半導体素子はそれぞれ前記再配線用素子とワイヤボンディング接続またはフリップチップ接続により接続されており、かつ前記再配線用素子の前記配線を介して相互接続されていることを特徴とする半導体装置。
  5. 請求項１ないし請求項４のいずれか１項記載の半導体装置において、
    前記半導体素子は前記再配線用素子とワイヤボンディング接続またはフリップチップ接続により接続されており、かつ前記再配線用素子により再配置された接続パッドを介して前記基板とワイヤボンディング接続またはフリップチップ接続により接続されていることを特徴とする半導体装置。
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