JP3490303B2 - 半導体装置の実装体 - Google Patents
半導体装置の実装体Info
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Description
【０００１】
【発明の属する技術分野】本発明は、インナバイアホー
ルを用いた立体配線を有する多層配線板の両面に半導体
素子を実装して形成される半導体装置の実装体に関す
る。
ルを用いた立体配線を有する多層配線板の両面に半導体
素子を実装して形成される半導体装置の実装体に関す
る。
【０００２】
【従来の技術】半導体素子を用いた電子機器の小型化を
図るために、単体の半導体素子に複数の電子回路を組み
込んだ半導体素子の開発が行われているが、現実には半
導体材料、プロセス、デザインルール等の制限からすべ
ての機能を単体の半導体素子に持たせることは困難であ
り、複数の半導体素子を使用することが必要な場合が多
い。かかる場合には、小型化と高速化を図るために、図
１９に示すように、半導体素子同士を電極部を用いて直
接接続するチップ・オン・チップの構成が用いられる。
図中、１は第１の半導体素子、２は第１の半導体素子１
に形成した電極端子、３は第２の半導体素子、４は第２
の半導体素子３に形成した電極端子、１０ははんだ等の
主に導電性金属材料からなる接合部、１１は硬化した絶
縁性樹脂である。このように、チップ・オン・チップ構
成とすることで素子間の配線長が短縮でき、電気信号の
伝達遅延が少くなり、半導体装置の高速化が可能となる
とともに、半導体素子を積層配置するため、半導体装置
の小型化も可能となる。
図るために、単体の半導体素子に複数の電子回路を組み
込んだ半導体素子の開発が行われているが、現実には半
導体材料、プロセス、デザインルール等の制限からすべ
ての機能を単体の半導体素子に持たせることは困難であ
り、複数の半導体素子を使用することが必要な場合が多
い。かかる場合には、小型化と高速化を図るために、図
１９に示すように、半導体素子同士を電極部を用いて直
接接続するチップ・オン・チップの構成が用いられる。
図中、１は第１の半導体素子、２は第１の半導体素子１
に形成した電極端子、３は第２の半導体素子、４は第２
の半導体素子３に形成した電極端子、１０ははんだ等の
主に導電性金属材料からなる接合部、１１は硬化した絶
縁性樹脂である。このように、チップ・オン・チップ構
成とすることで素子間の配線長が短縮でき、電気信号の
伝達遅延が少くなり、半導体装置の高速化が可能となる
とともに、半導体素子を積層配置するため、半導体装置
の小型化も可能となる。
【０００３】
【発明が解決しようとする課題】このようなチップ・オ
ン・チップ構成では、接合部１０を介して第１の半導体
素子１と第２の半導体素子３とを電気的に接続する場
合、各半導体素子の電極端子２、３を夫々対向する位置
に配置しておくことが必要となる。このため、汎用の半
導体素子を利用することができず、予め電極端子２、３
の位置を考慮して設計された半導体素子の使用が必要と
なり、半導体素子の設計開発が別途、不可欠となる。ま
た、第１、第２の半導体素子の電極端子２、３の位置が
限定されるため、半導体装置の小型化が困難な場合もあ
り、これは製造歩留まりの低下にもつながる。そこで、
本発明は、チップ・オン・チップ構成を用いずに、汎用
の半導体素子を用いることにより、高速動作、小型化を
可能とした半導体装置を提供することを目的とする。特
に、半導体素子の電極配置が、エリアアレイ型であるＣ
ＰＵ等の半導体素子を用いた場合であっても、配線長が
長くならず、高速動作、小型化を可能とした半導体装置
を提供することを目的とする。
ン・チップ構成では、接合部１０を介して第１の半導体
素子１と第２の半導体素子３とを電気的に接続する場
合、各半導体素子の電極端子２、３を夫々対向する位置
に配置しておくことが必要となる。このため、汎用の半
導体素子を利用することができず、予め電極端子２、３
の位置を考慮して設計された半導体素子の使用が必要と
なり、半導体素子の設計開発が別途、不可欠となる。ま
た、第１、第２の半導体素子の電極端子２、３の位置が
限定されるため、半導体装置の小型化が困難な場合もあ
り、これは製造歩留まりの低下にもつながる。そこで、
本発明は、チップ・オン・チップ構成を用いずに、汎用
の半導体素子を用いることにより、高速動作、小型化を
可能とした半導体装置を提供することを目的とする。特
に、半導体素子の電極配置が、エリアアレイ型であるＣ
ＰＵ等の半導体素子を用いた場合であっても、配線長が
長くならず、高速動作、小型化を可能とした半導体装置
を提供することを目的とする。
【０００４】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、汎用の半導体装置をインナバイアホールを
用いた立体配線を有する多層配線板の両側に、該多層配
線板を介して対向するように実装し、互いに電極端子間
を接続することにより、半導体素子の高速動作を維持し
ながら、小型化された半導体装置の作製が可能となるこ
と、特に、かかる立体配線を用いることにより、エリア
アレイ型の電極配置を有する半導体素子であっても、配
線長を長くすることなく半導体装置の作製が可能となる
ことを見出し、本発明を完成した。
研究の結果、汎用の半導体装置をインナバイアホールを
用いた立体配線を有する多層配線板の両側に、該多層配
線板を介して対向するように実装し、互いに電極端子間
を接続することにより、半導体素子の高速動作を維持し
ながら、小型化された半導体装置の作製が可能となるこ
と、特に、かかる立体配線を用いることにより、エリア
アレイ型の電極配置を有する半導体素子であっても、配
線長を長くすることなく半導体装置の作製が可能となる
ことを見出し、本発明を完成した。
【０００５】即ち、本発明は、絶縁層と回路パターン層
とが交互に積層され、各絶縁層を貫通して設けられた複
数のインナバイアホールを介して該絶縁層の両面に設け
られた該回路パターン層が電気的に接続された立体配線
を備えた多層配線板と、上記多層配線基板上に実装され
た第１及び第２の半導体素子と、表面に回路パターンを
備えたマザー多層配線板と、上記半導体装置と上記マザ
ー多層配線板とを電気的に接続する接続手段とを備え、
上記第１および第２の半導体素子の電極端子間が上記多
層配線板の配線を介して電気的に接続され、上記多層配
線板を湾曲させることにより、上記多層配線板が上記第
２の半導体素子の裏面を覆うように接着されている半導
体装置の実装体である。このように、本発明にかかる半
導体装置では、薄層の多層配線板を介して半導体素子が
フェイスダウンでフリップチップ実装されるため、汎用
の半導体素子を使用して、チップ・オン・チップ構造に
近似の、小型化された半導体装置を形成することができ
る。特に、多層配線板では、インナバイアホールを用い
た立体配線が用いられるため、多層配線板の両面に設け
られた半導体素子を接続する配線を３次元の立体配線と
することでき、基板平面上を配線が引き回され、２次元
の配線となる通常の配線基板を用いる場合に比較して配
線長を短くすることが可能となる。また、多層配線板を
湾曲させ、半導体装置と多層配線板とを交互に積層する
ことにより、多数の半導体素子を搭載する場合でも、半
導体装置の小型化が可能となる。また、半導体素子をマ
ザー多層配線板に搭載することにより、高密度実装体の
形成が可能となるとともに、予め半導体装置を作製し、
品質、信頼性等の検査を行い、良品の半導体装置のみを
マザー多層配線板上に搭載することにより、実装体の生
産性向上を図ることが可能となる。従って、本発明を用
いることにより、汎用の半導体素子を用いた場合でも、
従来のチップ・オン・チップ構造を用いた場合と同様
に、半導体装置の小型化、配線長の短縮による電気信号
の遅延を防止した素子動作の高速化が可能となる。ま
た、半導体素子の間に多層配線板が配置されているの
で、各半導体素子の取り付け、取り外し時に、他方の半
導体素子に応力がかからず、ダメージの発生を抑えるこ
とも可能となる。
とが交互に積層され、各絶縁層を貫通して設けられた複
数のインナバイアホールを介して該絶縁層の両面に設け
られた該回路パターン層が電気的に接続された立体配線
を備えた多層配線板と、上記多層配線基板上に実装され
た第１及び第２の半導体素子と、表面に回路パターンを
備えたマザー多層配線板と、上記半導体装置と上記マザ
ー多層配線板とを電気的に接続する接続手段とを備え、
上記第１および第２の半導体素子の電極端子間が上記多
層配線板の配線を介して電気的に接続され、上記多層配
線板を湾曲させることにより、上記多層配線板が上記第
２の半導体素子の裏面を覆うように接着されている半導
体装置の実装体である。このように、本発明にかかる半
導体装置では、薄層の多層配線板を介して半導体素子が
フェイスダウンでフリップチップ実装されるため、汎用
の半導体素子を使用して、チップ・オン・チップ構造に
近似の、小型化された半導体装置を形成することができ
る。特に、多層配線板では、インナバイアホールを用い
た立体配線が用いられるため、多層配線板の両面に設け
られた半導体素子を接続する配線を３次元の立体配線と
することでき、基板平面上を配線が引き回され、２次元
の配線となる通常の配線基板を用いる場合に比較して配
線長を短くすることが可能となる。また、多層配線板を
湾曲させ、半導体装置と多層配線板とを交互に積層する
ことにより、多数の半導体素子を搭載する場合でも、半
導体装置の小型化が可能となる。また、半導体素子をマ
ザー多層配線板に搭載することにより、高密度実装体の
形成が可能となるとともに、予め半導体装置を作製し、
品質、信頼性等の検査を行い、良品の半導体装置のみを
マザー多層配線板上に搭載することにより、実装体の生
産性向上を図ることが可能となる。従って、本発明を用
いることにより、汎用の半導体素子を用いた場合でも、
従来のチップ・オン・チップ構造を用いた場合と同様
に、半導体装置の小型化、配線長の短縮による電気信号
の遅延を防止した素子動作の高速化が可能となる。ま
た、半導体素子の間に多層配線板が配置されているの
で、各半導体素子の取り付け、取り外し時に、他方の半
導体素子に応力がかからず、ダメージの発生を抑えるこ
とも可能となる。
【０００６】上記多層配線板の両面に夫々実装される１
または２以上の半導体素子の上記多層配線板に垂直方向
の投影面は、重なることが好ましい。このように、その
垂直方向の投影面が重なるように多層配線板の両面に半
導体素子を実装することにより、多層配線板を構成する
絶縁基板を、剛性が小さく反り易い熱硬化型樹脂を含侵
させた繊維シートから形成した場合であっても、多層配
線板１０７に垂直方向（Ｚ軸方向）への反りを少なくす
ることが可能となる。
または２以上の半導体素子の上記多層配線板に垂直方向
の投影面は、重なることが好ましい。このように、その
垂直方向の投影面が重なるように多層配線板の両面に半
導体素子を実装することにより、多層配線板を構成する
絶縁基板を、剛性が小さく反り易い熱硬化型樹脂を含侵
させた繊維シートから形成した場合であっても、多層配
線板１０７に垂直方向（Ｚ軸方向）への反りを少なくす
ることが可能となる。
【０００７】また、本発明は、上記多層配線板を介して
上記第２の半導体素子の上記裏面と対向するように第３
の半導体素子がフリップチップ実装されることにより、
上記第１、第２および第３の半導体素子が夫々上記多層
配線板を介して積層されてなることを特徴とする半導体
装置でもある。このように、薄層の多層配線板を湾曲さ
せ、半導体装置と多層配線板とを交互に積層することに
より、多数の半導体素子を搭載する場合でも、半導体装
置の小型化が可能となる。
上記第２の半導体素子の上記裏面と対向するように第３
の半導体素子がフリップチップ実装されることにより、
上記第１、第２および第３の半導体素子が夫々上記多層
配線板を介して積層されてなることを特徴とする半導体
装置でもある。このように、薄層の多層配線板を湾曲さ
せ、半導体装置と多層配線板とを交互に積層することに
より、多数の半導体素子を搭載する場合でも、半導体装
置の小型化が可能となる。
【０００８】また、本発明は、上記第１及び第２の半導
体素子のうちの少なくとも一つの半導体素子の上記電極
端子が、エリアアレイ状に配列するように形成されたこ
とを特徴とする半導体装置でもある。本発明にかかる多
層配線板では、インナバイアホールを用いた立体配線が
用いられるため、多層配線板の両面に設けられた半導体
素子間を接続する配線を３次元の立体配線とすることが
可能となる。従って、基板平面上に配線が引き回され、
配線が２次元となる通常の配線基板に比較して配線長を
短くすることが可能となる。従って、エリアアレイ状に
電極を配置した半導体素子のように、半導体素子の周辺
部のみならず、中心部付近にも電極端子を有する構造の
半導体素子を実装する場合に有効である。
体素子のうちの少なくとも一つの半導体素子の上記電極
端子が、エリアアレイ状に配列するように形成されたこ
とを特徴とする半導体装置でもある。本発明にかかる多
層配線板では、インナバイアホールを用いた立体配線が
用いられるため、多層配線板の両面に設けられた半導体
素子間を接続する配線を３次元の立体配線とすることが
可能となる。従って、基板平面上に配線が引き回され、
配線が２次元となる通常の配線基板に比較して配線長を
短くすることが可能となる。従って、エリアアレイ状に
電極を配置した半導体素子のように、半導体素子の周辺
部のみならず、中心部付近にも電極端子を有する構造の
半導体素子を実装する場合に有効である。
【０００９】また、本発明は、上記多層配線板の夫々の
面に、上記電極端子がエリアアレイ状に形成された第１
の半導体素子と、上記電極端子がペリフェラル状に形成
された第２の半導体素子とが、フェイスダウンにてフリ
ップチップ実装され、該半導体素子の該電極端子間が、
上記立体配線により接続されたことを特徴とする半導体
装置でもある。このように、本発明にかかる半導体装置
では、薄層の多層配線板を介して半導体素子がフェイス
ダウンでフリップチップ実装されるため、半導体素子を
フリップチップ実装して、小型化された半導体装置を形
成することができる。また、多層配線板では、インナバ
イアホールを用いた立体配線が用いられるため、多層配
線板の両面に設けられた半導体素子間を接続する配線を
３次元の立体配線とすることができる。このため、基板
平面上に配線が引き回され、２次元の配線となる通常の
配線基板を用いる場合に比較して配線長を短くすること
が可能となる。従って、本発明を用いることにより、エ
リアアレイ型に電極を配置した半導体素子を実装した場
合でも、半導体装置の小型化が可能となる。また、配線
長の短縮により、電気信号の遅延を防止して動作速度の
高速化が可能となるとともに、配線の低抵抗化により消
費電力の低減も可能となる。
面に、上記電極端子がエリアアレイ状に形成された第１
の半導体素子と、上記電極端子がペリフェラル状に形成
された第２の半導体素子とが、フェイスダウンにてフリ
ップチップ実装され、該半導体素子の該電極端子間が、
上記立体配線により接続されたことを特徴とする半導体
装置でもある。このように、本発明にかかる半導体装置
では、薄層の多層配線板を介して半導体素子がフェイス
ダウンでフリップチップ実装されるため、半導体素子を
フリップチップ実装して、小型化された半導体装置を形
成することができる。また、多層配線板では、インナバ
イアホールを用いた立体配線が用いられるため、多層配
線板の両面に設けられた半導体素子間を接続する配線を
３次元の立体配線とすることができる。このため、基板
平面上に配線が引き回され、２次元の配線となる通常の
配線基板を用いる場合に比較して配線長を短くすること
が可能となる。従って、本発明を用いることにより、エ
リアアレイ型に電極を配置した半導体素子を実装した場
合でも、半導体装置の小型化が可能となる。また、配線
長の短縮により、電気信号の遅延を防止して動作速度の
高速化が可能となるとともに、配線の低抵抗化により消
費電力の低減も可能となる。
【００１０】また、本発明は、上記多層配線板の一の面
には上記電極端子がエリアアレイ状に形成された半導体
素子がフェイスダウンにてフリップチップ実装され、該
多層配線板の他の面には電子部品が実装され、該半導体
素子の該電極端子と、該電子部品の電極端子とが、上記
立体配線により接続されたことを特徴とする半導体装置
でもある。このように、本発明にかかる半導体装置で
は、多層配線板では、インナバイアホールを用いた立体
配線が用いられるため、多層配線板の両面に夫々設けら
れた半導体素子とバイパスコンデンサ等の電子部品との
間を３次元の立体配線で接続できるため、基板平面上に
配線が引き回され、２次元の配線となる通常の配線基板
を用いる場合に比較して、配線長を短くすることが可能
となる。従って、高速駆動時のノイズ成分の除去を有効
に行うことができる。特に、エリアアレイ状に電極が配
列された半導体素子の中央部の電極と、電子部品とを接
続する場合に、従来の配線基板を用いる場合に比べて大
幅に配線長を短くすることが可能となる。
には上記電極端子がエリアアレイ状に形成された半導体
素子がフェイスダウンにてフリップチップ実装され、該
多層配線板の他の面には電子部品が実装され、該半導体
素子の該電極端子と、該電子部品の電極端子とが、上記
立体配線により接続されたことを特徴とする半導体装置
でもある。このように、本発明にかかる半導体装置で
は、多層配線板では、インナバイアホールを用いた立体
配線が用いられるため、多層配線板の両面に夫々設けら
れた半導体素子とバイパスコンデンサ等の電子部品との
間を３次元の立体配線で接続できるため、基板平面上に
配線が引き回され、２次元の配線となる通常の配線基板
を用いる場合に比較して、配線長を短くすることが可能
となる。従って、高速駆動時のノイズ成分の除去を有効
に行うことができる。特に、エリアアレイ状に電極が配
列された半導体素子の中央部の電極と、電子部品とを接
続する場合に、従来の配線基板を用いる場合に比べて大
幅に配線長を短くすることが可能となる。
【００１１】上記電子部品は、バイパスコンデンサであ
ることが好ましい。電子部品としてバイパスコンデンサ
を用いる場合には、配線長を短くすることによって配線
部のノイズを低減することにより、バイパスコンデンサ
によるノイズの除去を有効に行うことが可能となる
ることが好ましい。電子部品としてバイパスコンデンサ
を用いる場合には、配線長を短くすることによって配線
部のノイズを低減することにより、バイパスコンデンサ
によるノイズの除去を有効に行うことが可能となる
【００１２】
【発明の実施の形態】参考例１．
図１は、本発明の第１の参考例にかかる半導体装置であ
り、ここでは、片面に２つの半導体素子を、もう片面に
は１つの半導体素子を夫々搭載した半導体装置を示す。
図１（ａ）は、半導体装置の斜視図、図１（ｂ）は、図
１（ａ）に示す半導体装置の、Ｉ−Ｉ'における断面図
である。図中、１０１は第１の半導体素子、１０２は第
１の半導体素子１０１の素子形成面に形成された電極端
子、１０３は第２の半導体素子、１０５は第３の半導体
素子、１０４、１０６は各々の半導体素子に形成された
電極端子、１０７は多層配線板、１０８は多層配線板に
形成した表層の回路パターン、１０９はインナービアホ
ールである。また、１１０は半導体素子１０１、１０
３、１０５と多層配線板１０７の表層の回路パターン１
０８とを電気的に接続する接合部で、１１１は絶縁性の
熱硬化性樹脂である。
り、ここでは、片面に２つの半導体素子を、もう片面に
は１つの半導体素子を夫々搭載した半導体装置を示す。
図１（ａ）は、半導体装置の斜視図、図１（ｂ）は、図
１（ａ）に示す半導体装置の、Ｉ−Ｉ'における断面図
である。図中、１０１は第１の半導体素子、１０２は第
１の半導体素子１０１の素子形成面に形成された電極端
子、１０３は第２の半導体素子、１０５は第３の半導体
素子、１０４、１０６は各々の半導体素子に形成された
電極端子、１０７は多層配線板、１０８は多層配線板に
形成した表層の回路パターン、１０９はインナービアホ
ールである。また、１１０は半導体素子１０１、１０
３、１０５と多層配線板１０７の表層の回路パターン１
０８とを電気的に接続する接合部で、１１１は絶縁性の
熱硬化性樹脂である。
【００１３】図１に示す半導体装置の製造工程では、ま
ず、３つの半導体素子１０１、１０３、１０５を準備
し、電極端子１０２、１０４、１０６面上にワイヤーボ
ンディング装置を利用してＡｕのボールバンプを形成し
た後、その頂頭部に必要量の導電性接着剤を付着させ
る。かかる導電性接着剤は、Ａｇ、Ｃｕ、Ｎｉ等の導電
性金属の粉末と樹脂との混合物からなる。このようにし
て導電性接着剤を付着させてＡｕ等のボールバンプを形
成した半導体素子１０１、１０３は、多層配線板１０７
の表面上に、半導体素子１０５は、多層配線板１０７の
裏面上に、夫々多層配線板１０７を介して対向するよう
に、順次フェースダウンにてフリップチップ実装され、
加熱処理により接着剤が硬化され、多層配線板１０７上
に接着される。
ず、３つの半導体素子１０１、１０３、１０５を準備
し、電極端子１０２、１０４、１０６面上にワイヤーボ
ンディング装置を利用してＡｕのボールバンプを形成し
た後、その頂頭部に必要量の導電性接着剤を付着させ
る。かかる導電性接着剤は、Ａｇ、Ｃｕ、Ｎｉ等の導電
性金属の粉末と樹脂との混合物からなる。このようにし
て導電性接着剤を付着させてＡｕ等のボールバンプを形
成した半導体素子１０１、１０３は、多層配線板１０７
の表面上に、半導体素子１０５は、多層配線板１０７の
裏面上に、夫々多層配線板１０７を介して対向するよう
に、順次フェースダウンにてフリップチップ実装され、
加熱処理により接着剤が硬化され、多層配線板１０７上
に接着される。
【００１４】ここで、図２（ａ）（ｂ）（ｅ）に、第１
の半導体素子１０１、第２の半導体素子１０３、第３の
半導体素子１０５の裏面に設けられたバンプの配置を、
図２（ｃ）（ｄ）に、これらの半導体素子が実装される
多層配線板１０７の上面および裏面の回路パターンを、
夫々示す。第１の半導体素子１０１の裏面に形成された
バンプａ１、ａ２、ａ３・・・および第２の半導体素子
１０３の裏面に形成されたバンプｂ１、ｂ２、ｂ３・・
・は、夫々多層配線板１０７の上面の電極ｘ１、ｘ２、
ｘ３、・・・、およびｘ１１、ｘ１２、ｘ１３・・・に
接続される。一方、第３の半導体素子１０５の裏面に形
成されたバンプｃ１、ｃ２、ｃ３・・・は、多層配線板
１０７の下面の電極ｙ１、ｙ２、ｙ３・・・に接続され
る。更に、多層配線板１０７の立体配線により、多層配
線板１０７の上面および下面に形成された電極ｘ１とｙ
１、ｘ２とｙ２、ｘ３とｙ３・・・の間が夫々電気的に
接続されている。従って、多層配線板１０７の両面に第
１および第２の半導体素子１０１、１０２および第３の
半導体素子１０５を夫々実装することにより、各半導体
素子の電極端子間が多層配線板１０７の立体配線を介し
て電気的に接続され、従来のチップ・オン・チップ構造
に近似した積層構造を形成することが可能となる。尚、
導電性接着剤を硬化させ、半導体素子１０１、１０３、
１０５を多層配線板１０７上に固定した後、電気的検査
を施して各半導体素子が良品であることが確認される。
の半導体素子１０１、第２の半導体素子１０３、第３の
半導体素子１０５の裏面に設けられたバンプの配置を、
図２（ｃ）（ｄ）に、これらの半導体素子が実装される
多層配線板１０７の上面および裏面の回路パターンを、
夫々示す。第１の半導体素子１０１の裏面に形成された
バンプａ１、ａ２、ａ３・・・および第２の半導体素子
１０３の裏面に形成されたバンプｂ１、ｂ２、ｂ３・・
・は、夫々多層配線板１０７の上面の電極ｘ１、ｘ２、
ｘ３、・・・、およびｘ１１、ｘ１２、ｘ１３・・・に
接続される。一方、第３の半導体素子１０５の裏面に形
成されたバンプｃ１、ｃ２、ｃ３・・・は、多層配線板
１０７の下面の電極ｙ１、ｙ２、ｙ３・・・に接続され
る。更に、多層配線板１０７の立体配線により、多層配
線板１０７の上面および下面に形成された電極ｘ１とｙ
１、ｘ２とｙ２、ｘ３とｙ３・・・の間が夫々電気的に
接続されている。従って、多層配線板１０７の両面に第
１および第２の半導体素子１０１、１０２および第３の
半導体素子１０５を夫々実装することにより、各半導体
素子の電極端子間が多層配線板１０７の立体配線を介し
て電気的に接続され、従来のチップ・オン・チップ構造
に近似した積層構造を形成することが可能となる。尚、
導電性接着剤を硬化させ、半導体素子１０１、１０３、
１０５を多層配線板１０７上に固定した後、電気的検査
を施して各半導体素子が良品であることが確認される。
【００１５】次に、半導体素子１０１、１０３、１０５
と多層配線板１０７との間隙に絶縁性の熱硬化性樹脂１
１１を充填後、加熱処理により熱硬化性樹脂１１１を完
全に硬化させ、機械的強度を高め、接続品質を高める。
もし、上記電気的検査において、半導体素子が不良品と
判断されれば、その半導体素子のみ取り外され、新たな
半導体素子と交換される。この際、上記導電性接着剤の
接着強度を必要最小限に調整することで、半導体素子を
容易に取り外すことが可能となる。かかる接着強度とし
ては、１バンプ当たり、３×１０6〜３０×１０6Ｎ／ｍ
2程度が好ましい。
と多層配線板１０７との間隙に絶縁性の熱硬化性樹脂１
１１を充填後、加熱処理により熱硬化性樹脂１１１を完
全に硬化させ、機械的強度を高め、接続品質を高める。
もし、上記電気的検査において、半導体素子が不良品と
判断されれば、その半導体素子のみ取り外され、新たな
半導体素子と交換される。この際、上記導電性接着剤の
接着強度を必要最小限に調整することで、半導体素子を
容易に取り外すことが可能となる。かかる接着強度とし
ては、１バンプ当たり、３×１０6〜３０×１０6Ｎ／ｍ
2程度が好ましい。
【００１６】上記多層配線板１０７には、特開平６−２
６８３４５号公報に記載されている、樹脂含浸繊維シー
トからなる絶縁基板と回路パターンとが交互に積層さ
れ、絶縁基板を貫通して設けられた導電性のインナバイ
アホールと上記回路パターンとが電気的に接続された立
体配線を形成する多層配線板が用いられる。特に、多層
配線板１０７の絶縁基板は、熱硬化型樹脂を含侵させた
ガラス布やアラミド布等の繊維シートより構成されるこ
とが好ましい。これは、セラミック等の無機材料を絶縁
基板に用いた配線板に比べ、熱硬化型樹脂を含侵させた
繊維シートの方がヤング率が小さいため、搭載する半導
体素子や接続部の受ける応力が軽減されるためである。
また、ガラス布やアラミド布等の充填材を含むことによ
り、熱膨張係数を小さくすることができるため、これに
よっても半導体素子や接続部が受ける熱応力を低減する
ことができる。以上のように、多層配線板１０７の絶縁
基板を構成する材料に、熱硬化型樹脂を含侵させたガラ
ス布やアラミド布等の繊維シートを用いることにより、
半導体素子や接続部の受ける応力が低減され、高品質な
半導体装置の形成が可能となる。
６８３４５号公報に記載されている、樹脂含浸繊維シー
トからなる絶縁基板と回路パターンとが交互に積層さ
れ、絶縁基板を貫通して設けられた導電性のインナバイ
アホールと上記回路パターンとが電気的に接続された立
体配線を形成する多層配線板が用いられる。特に、多層
配線板１０７の絶縁基板は、熱硬化型樹脂を含侵させた
ガラス布やアラミド布等の繊維シートより構成されるこ
とが好ましい。これは、セラミック等の無機材料を絶縁
基板に用いた配線板に比べ、熱硬化型樹脂を含侵させた
繊維シートの方がヤング率が小さいため、搭載する半導
体素子や接続部の受ける応力が軽減されるためである。
また、ガラス布やアラミド布等の充填材を含むことによ
り、熱膨張係数を小さくすることができるため、これに
よっても半導体素子や接続部が受ける熱応力を低減する
ことができる。以上のように、多層配線板１０７の絶縁
基板を構成する材料に、熱硬化型樹脂を含侵させたガラ
ス布やアラミド布等の繊維シートを用いることにより、
半導体素子や接続部の受ける応力が低減され、高品質な
半導体装置の形成が可能となる。
【００１７】また、図３は、本参考例にかかる半導体装
置を、第１の半導体素子１０１側から見た場合の平面図
であり、図中、図１と同一符号は、同一または相当箇所
を示す。図３からわかるように、本参考例では、半導体
素子１０１、１０３の多層配線板１０７の配線形成面に
対して垂直方向（Ｚ方向とする）の投影面は、裏面に搭
載される半導体素子１０５の多層配線板１０７の配線形
成面に対して垂直方向の投影面と少なくとも一部で重な
った構成となっている。半導体素子１０１、１０３、１
０５をかかる構成にかかる配置することで、本発明にか
かる半導体装置は、多層配線板１０７を挟んで、Ｚ方向
に対してほぼ対称な構成となる。このように、多層配線
板１０７を挟んで半導体素子１０１、１０３、１０５が
Ｚ方向に対してほぼ対称に配置されることにより、多層
配線板１０７の絶縁基板を、剛性が小さく、反り易い熱
硬化型樹脂を含侵させた繊維シートから形成した場合で
あっても、Ｚ軸方向への反りを少なくすることが可能と
なる。これにより、本参考例１にかかる半導体装置を、
反りの少ない状態で形成することができるため、他の配
線基板への搭載が容易となり、また搭載後の残留応力も
少なくすることが可能となる。
置を、第１の半導体素子１０１側から見た場合の平面図
であり、図中、図１と同一符号は、同一または相当箇所
を示す。図３からわかるように、本参考例では、半導体
素子１０１、１０３の多層配線板１０７の配線形成面に
対して垂直方向（Ｚ方向とする）の投影面は、裏面に搭
載される半導体素子１０５の多層配線板１０７の配線形
成面に対して垂直方向の投影面と少なくとも一部で重な
った構成となっている。半導体素子１０１、１０３、１
０５をかかる構成にかかる配置することで、本発明にか
かる半導体装置は、多層配線板１０７を挟んで、Ｚ方向
に対してほぼ対称な構成となる。このように、多層配線
板１０７を挟んで半導体素子１０１、１０３、１０５が
Ｚ方向に対してほぼ対称に配置されることにより、多層
配線板１０７の絶縁基板を、剛性が小さく、反り易い熱
硬化型樹脂を含侵させた繊維シートから形成した場合で
あっても、Ｚ軸方向への反りを少なくすることが可能と
なる。これにより、本参考例１にかかる半導体装置を、
反りの少ない状態で形成することができるため、他の配
線基板への搭載が容易となり、また搭載後の残留応力も
少なくすることが可能となる。
【００１８】以上に示すように、本参考例では、第１お
よび第２の半導体素子１０１、１０３と第３の半導体素
子１０５との電気的な接続を、多層配線板１０７を介し
て行うため、各半導体素子に形成された電極端子の配置
に関係なく素子間の接続が可能である。従って、汎用の
半導体素子をそのまま使用して、チップ・オン・チップ
方式に類似の接続を行うことが可能となる。また、通常
のスルーホールを形成して層間接続を形成する従来構造
の配線基板を用いて半導体素子を接続する場合と比較す
ると、多層配線板１０７を用いた場合には、インナバイ
アホールを用いた立体配線の形成が可能であり、配線密
度が高くでき、層間接続の自由度も大きくなるため、配
線の引き回しが容易となる。従って、同じ半導体素子間
の配線を行う場合、多層配線板１０７を用いた方が、積
層する絶縁層の層数が減り、配線長を短くできるため、
半導体装置の小型化が可能となるとともに、配線長が短
く、半導体装置の高速化を図る上でも有利となる。ま
た、半導体素子同士を直接接続しないため、一の半導体
素子の取り付け、取り外しに際し、他の半導体素子に与
えるダメージ、例えば半導体素子のリード部にかかる応
力によるダメージの発生をなくすことができる。更に、
多層配線板１０７を挟んで半導体素子１０１、１０３、
１０５がＺ方向に対してほぼ対称に配置されることによ
り、多層配線板１０７の絶縁基板を、剛性が小さく反り
易い熱硬化型樹脂を含侵させた繊維シートから形成した
場合であっても、多層配線板１０７のＺ軸方向への反り
を少なくすることが可能となる。尚、本実施の形態で
は、半導体素子の接合部１１０を、半導体素子の電極端
子に形成したＡｕボールバンプと導電性接着剤とを用い
て形成したが、バンプはワイヤーボンディング方式以外
のめっき等の方式を用いて形成しても良く、その際、Ａ
ｕ以外の導電性材料で構成しても良い。また、導電性接
着剤の代わりに、クリームはんだを用いても良い。ま
た、モトローラ社の採用するＣ４プロセスのようなはん
だバンプを用いた構成としてもよい。なお、バンプは多
層配線板１０７上に形成しても良く、バンプの代わり
に、異方性導電フィルム（ＡＣＦ）等を用いてもよい。
但し、異方性導電フィルムを用いる場合には、不良半導
体素子の交換は、必要に応じて局所的に異方性導電フィ
ルムを加熱して行うこととなる。
よび第２の半導体素子１０１、１０３と第３の半導体素
子１０５との電気的な接続を、多層配線板１０７を介し
て行うため、各半導体素子に形成された電極端子の配置
に関係なく素子間の接続が可能である。従って、汎用の
半導体素子をそのまま使用して、チップ・オン・チップ
方式に類似の接続を行うことが可能となる。また、通常
のスルーホールを形成して層間接続を形成する従来構造
の配線基板を用いて半導体素子を接続する場合と比較す
ると、多層配線板１０７を用いた場合には、インナバイ
アホールを用いた立体配線の形成が可能であり、配線密
度が高くでき、層間接続の自由度も大きくなるため、配
線の引き回しが容易となる。従って、同じ半導体素子間
の配線を行う場合、多層配線板１０７を用いた方が、積
層する絶縁層の層数が減り、配線長を短くできるため、
半導体装置の小型化が可能となるとともに、配線長が短
く、半導体装置の高速化を図る上でも有利となる。ま
た、半導体素子同士を直接接続しないため、一の半導体
素子の取り付け、取り外しに際し、他の半導体素子に与
えるダメージ、例えば半導体素子のリード部にかかる応
力によるダメージの発生をなくすことができる。更に、
多層配線板１０７を挟んで半導体素子１０１、１０３、
１０５がＺ方向に対してほぼ対称に配置されることによ
り、多層配線板１０７の絶縁基板を、剛性が小さく反り
易い熱硬化型樹脂を含侵させた繊維シートから形成した
場合であっても、多層配線板１０７のＺ軸方向への反り
を少なくすることが可能となる。尚、本実施の形態で
は、半導体素子の接合部１１０を、半導体素子の電極端
子に形成したＡｕボールバンプと導電性接着剤とを用い
て形成したが、バンプはワイヤーボンディング方式以外
のめっき等の方式を用いて形成しても良く、その際、Ａ
ｕ以外の導電性材料で構成しても良い。また、導電性接
着剤の代わりに、クリームはんだを用いても良い。ま
た、モトローラ社の採用するＣ４プロセスのようなはん
だバンプを用いた構成としてもよい。なお、バンプは多
層配線板１０７上に形成しても良く、バンプの代わり
に、異方性導電フィルム（ＡＣＦ）等を用いてもよい。
但し、異方性導電フィルムを用いる場合には、不良半導
体素子の交換は、必要に応じて局所的に異方性導電フィ
ルムを加熱して行うこととなる。
【００１９】参考例２．
図４は、本発明の第２の参考例にかかる半導体装置の実
装体の断面図である。図中、図１と同一符号は、同一ま
たは相当箇所を示し、１１２は半導体装置を搭載するマ
ザー配線板、１１３はその表層に形成された回路パター
ン、１１４は多層配線板とマザー多層配線板とを電気的
に接続するためのＡｕワイヤーである。本参考例にかか
る実装体は、図４に示すように、電気検査にて良品と判
断された半導体素子１０１等を搭載した多層配線板１０
７からなる半導体装置を、マザー多層配線板１１２の所
定の位置に、第３の半導体素子１０５の裏面をマザー多
層配線板１１２上に接着剤等により接着して固定した
後、Ａｕワイヤー１１４を用いて、多層配線板１０７の
表面の回路パターン１０８とマザー多層配線板１１２の
表面のように回路パターン１１３を接続して作製する。
本参考例によれば、品質が高く、Ｚ軸方向への反りの少
ない半導体装置を、マザー多層配線板上に搭載すること
となるため、極めて品質および生産性の高い半導体装置
の実装体の作製が可能とある。また、上記半導体装置に
搭載される半導体素子１０１、１０３、１０５は、Ｚ軸
方向に積層された構成となるため、マザー配線板の面積
を小さくすることができ、小型化が必要となる電子機器
への応用が可能となる。尚、図４では、多層配線板１０
７とマザー多層配線板１１２との電気的接続手段とし
て、Ａｕワイヤー１１４を用いたが、Ａｕワイヤー１１
４の代わりに、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍｏｔｅｄ
Ｂｏｎｄｉｎｇ）等を利用しても良い。特に、本参考
例では、半導体装置にかかる用いる多層配線板１０７
と、マザー配線板１１２の材料を同一としているため、
両配線板の膨張係数等の物理定数も同じになる。従っ
て、両配線板に挟まれた第３の半導体素子１０５にかか
る応力も小さくなるため、実装体の品質の向上を図るこ
とができる。
装体の断面図である。図中、図１と同一符号は、同一ま
たは相当箇所を示し、１１２は半導体装置を搭載するマ
ザー配線板、１１３はその表層に形成された回路パター
ン、１１４は多層配線板とマザー多層配線板とを電気的
に接続するためのＡｕワイヤーである。本参考例にかか
る実装体は、図４に示すように、電気検査にて良品と判
断された半導体素子１０１等を搭載した多層配線板１０
７からなる半導体装置を、マザー多層配線板１１２の所
定の位置に、第３の半導体素子１０５の裏面をマザー多
層配線板１１２上に接着剤等により接着して固定した
後、Ａｕワイヤー１１４を用いて、多層配線板１０７の
表面の回路パターン１０８とマザー多層配線板１１２の
表面のように回路パターン１１３を接続して作製する。
本参考例によれば、品質が高く、Ｚ軸方向への反りの少
ない半導体装置を、マザー多層配線板上に搭載すること
となるため、極めて品質および生産性の高い半導体装置
の実装体の作製が可能とある。また、上記半導体装置に
搭載される半導体素子１０１、１０３、１０５は、Ｚ軸
方向に積層された構成となるため、マザー配線板の面積
を小さくすることができ、小型化が必要となる電子機器
への応用が可能となる。尚、図４では、多層配線板１０
７とマザー多層配線板１１２との電気的接続手段とし
て、Ａｕワイヤー１１４を用いたが、Ａｕワイヤー１１
４の代わりに、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍｏｔｅｄ
Ｂｏｎｄｉｎｇ）等を利用しても良い。特に、本参考
例では、半導体装置にかかる用いる多層配線板１０７
と、マザー配線板１１２の材料を同一としているため、
両配線板の膨張係数等の物理定数も同じになる。従っ
て、両配線板に挟まれた第３の半導体素子１０５にかか
る応力も小さくなるため、実装体の品質の向上を図るこ
とができる。
【００２０】参考例３．
図５は、本発明の第３の参考例にかかる半導体装置の実
装体の断面図である。図中、図４と同一符号は、同一ま
たは相当箇所を示す。本参考例にかかる実装体では、上
記参考例２と同様の方法により、半導体装置をマザー多
層配線板１１２上に搭載する。ここで、上記半導体装置
を構成する多層配線板１０７の膜厚は、例えば２００μ
ｍ程度であり、ある程度の弾性を有するため、多層配線
板１０７を湾曲させて多層配線板１０７を直接マザー配
線板に接続させることが可能となる。従って、図５に示
すように、マザー多層配線板１１２上に搭載した半導体
装置の多層配線板１０７を湾曲させ、マザー多層配線板
１１２上の回路パターンと多層配線板１０７上の回路パ
ターンとを直接接続させることにより、両配線板を電気
的に接続して、半導体装置の実装体を作製する。これに
より、Ａｕワイヤ等の接続材料を削減することができる
とともに、実装体の製造工程の削減も可能となり、低価
格で生産性の高い半導体装置の実装体の供給が可能とな
る。
装体の断面図である。図中、図４と同一符号は、同一ま
たは相当箇所を示す。本参考例にかかる実装体では、上
記参考例２と同様の方法により、半導体装置をマザー多
層配線板１１２上に搭載する。ここで、上記半導体装置
を構成する多層配線板１０７の膜厚は、例えば２００μ
ｍ程度であり、ある程度の弾性を有するため、多層配線
板１０７を湾曲させて多層配線板１０７を直接マザー配
線板に接続させることが可能となる。従って、図５に示
すように、マザー多層配線板１１２上に搭載した半導体
装置の多層配線板１０７を湾曲させ、マザー多層配線板
１１２上の回路パターンと多層配線板１０７上の回路パ
ターンとを直接接続させることにより、両配線板を電気
的に接続して、半導体装置の実装体を作製する。これに
より、Ａｕワイヤ等の接続材料を削減することができる
とともに、実装体の製造工程の削減も可能となり、低価
格で生産性の高い半導体装置の実装体の供給が可能とな
る。
【００２１】参考例４．
図６は、本発明の第４の参考例にかかる半導体装置の実
装体の断面図である。図中、図４と同一符号は、同一ま
たは相当箇所を示し、１１５は突起電極等の電気的接合
部を示す。本参考例にかかる実装体では、上記参考例２
と同様の方法により、半導体装置をマザー多層配線板１
１２上に搭載する。次に、半導体装置の多層配線板１０
７とマザー多層配線板１１２とを接続する接続手段とし
て、図６に示すような、突起電極１１５を用いる。かか
る突起電極１１５の構成は、半導体素子１０１等と多層
配線板１０７との接続に用いられる接合部１１０と同様
の構成であり、即ち、マザー多層配線板１１２上の回路
パターン上にＡｕのボールバンプを形成した後、その頂
頭部に必要量の導電性接着剤を付着させ、その上に多層
配線板１０７上の回路パターンを重ねることにより、両
配線板を電気的に接続するものである。第１または第２
の半導体素子１０１、１０３の電極端子１０２、１０４
のうち多層配線板１０７で覆われず露出している端子が
ある場合は、突起電極等の接合層１１５をこれに接続し
ても良い。このように、本参考例によれば、半導体装置
とマザー多層配線板１１２との間の狭い領域を有効に使
って両配線板の接続が可能となるので、マザー多層配線
板１１２上に半導体装置を高密度で実装することがで
き、電子機器の小型化に対応することが可能となる。
装体の断面図である。図中、図４と同一符号は、同一ま
たは相当箇所を示し、１１５は突起電極等の電気的接合
部を示す。本参考例にかかる実装体では、上記参考例２
と同様の方法により、半導体装置をマザー多層配線板１
１２上に搭載する。次に、半導体装置の多層配線板１０
７とマザー多層配線板１１２とを接続する接続手段とし
て、図６に示すような、突起電極１１５を用いる。かか
る突起電極１１５の構成は、半導体素子１０１等と多層
配線板１０７との接続に用いられる接合部１１０と同様
の構成であり、即ち、マザー多層配線板１１２上の回路
パターン上にＡｕのボールバンプを形成した後、その頂
頭部に必要量の導電性接着剤を付着させ、その上に多層
配線板１０７上の回路パターンを重ねることにより、両
配線板を電気的に接続するものである。第１または第２
の半導体素子１０１、１０３の電極端子１０２、１０４
のうち多層配線板１０７で覆われず露出している端子が
ある場合は、突起電極等の接合層１１５をこれに接続し
ても良い。このように、本参考例によれば、半導体装置
とマザー多層配線板１１２との間の狭い領域を有効に使
って両配線板の接続が可能となるので、マザー多層配線
板１１２上に半導体装置を高密度で実装することがで
き、電子機器の小型化に対応することが可能となる。
【００２２】参考例５．
図７は、本発明の第５の参考例にかかる半導体装置の実
装体の断面図である。図中、図４と同一符号は、同一ま
たは相当箇所を示し、１１６は導電性支持体を示す。本
参考例にかかる半導体装置の実装体では、半導体装置の
多層配線板１０７と電気的に接続された金属フレーム等
の導電性支持体１１６を用いて、半導体装置をマザー多
層配線板１１２上に搭載する。まず、導電性支持体１１
６は、図７に示すように、多層配線板１０７の端部にお
いて、多層配線板１０７上の回路パターン１０８を挟み
込んだ上で、はんだ等を用いて、電気的な接続と物理的
な固定とが施されている。また、半導体装置は、導電性
支持体１１６を介してマザー多層配線板１１２と電気的
に接続している。本参考例によれば、導電性支持体１１
６を備えた半導体装置を、あたかもＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）のように取り扱い、マザー
多層配線板１１２上への実装を行うことが可能となり、
半導体装置の検査や実装、不良発生時の交換等が容易と
なる。
装体の断面図である。図中、図４と同一符号は、同一ま
たは相当箇所を示し、１１６は導電性支持体を示す。本
参考例にかかる半導体装置の実装体では、半導体装置の
多層配線板１０７と電気的に接続された金属フレーム等
の導電性支持体１１６を用いて、半導体装置をマザー多
層配線板１１２上に搭載する。まず、導電性支持体１１
６は、図７に示すように、多層配線板１０７の端部にお
いて、多層配線板１０７上の回路パターン１０８を挟み
込んだ上で、はんだ等を用いて、電気的な接続と物理的
な固定とが施されている。また、半導体装置は、導電性
支持体１１６を介してマザー多層配線板１１２と電気的
に接続している。本参考例によれば、導電性支持体１１
６を備えた半導体装置を、あたかもＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）のように取り扱い、マザー
多層配線板１１２上への実装を行うことが可能となり、
半導体装置の検査や実装、不良発生時の交換等が容易と
なる。
【００２３】実施の形態１．
図８は、本発明の第１の実施の形態にかかる半導体装置
の実装体の断面図である。図中、図４と同一符号は、同
一または相当箇所を示す。本実施の形態では、図８に示
すように、第１の半導体素子１０１と第２の半導体素子
１０３が、多層配線板１０７を介して対向するように実
装され、更に、多層配線板１０７を湾曲させて、多層配
線板１０７が第２の半導体素子の裏面を覆うように接着
剤等により裏面に接着された構造の半導体装置となって
いる。更に、かかる半導体装置は、多層配線板１０７上
の回路パターンが、マザー多層配線板１１２上の回路パ
ターンと電気的に接続するように、マザー多層配線板１
１２上に搭載されている。かかる構造を採ることによ
り、半導体装置とマザー多層配線板１１２との電気的接
続手段を別途設けることが不要となるため、電極材料の
削減や製造工程の削減が可能となるとともに、半導体装
置の下部が電気的接続手段となるため、マザー多層配線
板１１２の表面領域の有効活用が図られ、半導体装置の
高密度実装が可能となり電子機器の小型化に寄与するこ
とができる。
の実装体の断面図である。図中、図４と同一符号は、同
一または相当箇所を示す。本実施の形態では、図８に示
すように、第１の半導体素子１０１と第２の半導体素子
１０３が、多層配線板１０７を介して対向するように実
装され、更に、多層配線板１０７を湾曲させて、多層配
線板１０７が第２の半導体素子の裏面を覆うように接着
剤等により裏面に接着された構造の半導体装置となって
いる。更に、かかる半導体装置は、多層配線板１０７上
の回路パターンが、マザー多層配線板１１２上の回路パ
ターンと電気的に接続するように、マザー多層配線板１
１２上に搭載されている。かかる構造を採ることによ
り、半導体装置とマザー多層配線板１１２との電気的接
続手段を別途設けることが不要となるため、電極材料の
削減や製造工程の削減が可能となるとともに、半導体装
置の下部が電気的接続手段となるため、マザー多層配線
板１１２の表面領域の有効活用が図られ、半導体装置の
高密度実装が可能となり電子機器の小型化に寄与するこ
とができる。
【００２４】実施の形態２．
図９は、本発明の第２の実施の形態にかかる半導体装置
の断面図である。図中、図４と同一符号は、同一または
相当箇所を示す。本実施の形態では、図９に示すよう
に、第１、第２の半導体素子１０１、１０３を多層配線
板１０７を介して対向するようにフリップチップ実装
し、次に、多層配線板１０７を湾曲させ、第２の半導体
素子１０３の裏面を覆うように、多層配線板１０７を第
２の半導体素子１０３の裏面に接着剤等を用いて接着す
る。更に、第２の半導体素子１０３の裏面に接着した多
層配線板１０７上に、多層配線板１０７を介して第２の
半導体素子１０３と対向するように、第３の半導体素子
１０５をフリップチップ実装する。このように、本実施
の形態にかかる半導体装置では、多層配線板１０７を湾
曲させることにより、３つの半導体素子１０１、１０
３、１０５が積層実装されるため、実装空間の有効活用
が可能となり、電子機器の最小化を図ることが可能とな
る。尚、本実施の形態では、半導体素子は３段に積層実
装したが、更に、多層配線板１０７を湾曲させることに
より、それ以上の多段の積層実装も可能となる。
の断面図である。図中、図４と同一符号は、同一または
相当箇所を示す。本実施の形態では、図９に示すよう
に、第１、第２の半導体素子１０１、１０３を多層配線
板１０７を介して対向するようにフリップチップ実装
し、次に、多層配線板１０７を湾曲させ、第２の半導体
素子１０３の裏面を覆うように、多層配線板１０７を第
２の半導体素子１０３の裏面に接着剤等を用いて接着す
る。更に、第２の半導体素子１０３の裏面に接着した多
層配線板１０７上に、多層配線板１０７を介して第２の
半導体素子１０３と対向するように、第３の半導体素子
１０５をフリップチップ実装する。このように、本実施
の形態にかかる半導体装置では、多層配線板１０７を湾
曲させることにより、３つの半導体素子１０１、１０
３、１０５が積層実装されるため、実装空間の有効活用
が可能となり、電子機器の最小化を図ることが可能とな
る。尚、本実施の形態では、半導体素子は３段に積層実
装したが、更に、多層配線板１０７を湾曲させることに
より、それ以上の多段の積層実装も可能となる。
【００２５】実施の形態３．
図１０は、本発明の第３の実施の形態にかかる半導体装
置の実装体の断面図である。図中、図４と同一符号は、
同一または相当箇所を示す。本実施の形態にかかる実装
体は、図１０に示すように、上記実施の形態２により、
第１、第２のよび第３の半導体素子を湾曲させた多層配
線板１０７を用いて積層実装した半導体装置をマザー多
層半導体１１２上に実装し、多層配線板１０７とマザー
多層配線板１１２とを電気的に接続して形成する。多層
配線板１０７とマザー多層配線板１１２との電気的接続
は、更に、第３の半導体素子の裏面を覆うように接着し
た多層配線板１０７上の回路パターンとマザー多層配線
板１１２上の回路パターンとを直接接続して行う。本実
施の形態によれば、半導体装置の下部を用いて電気的な
接続が施されているため、マザー多層配線板１１２の実
装領域の有効活用が可能となり、実装効率が向上すると
ともに、半導体装置の多層化が可能なため、更なる実装
効率の向上が可能となる。これにより、電子機器の最小
化に極めて有利な半導体装置の実装体の供給が可能とな
る。
置の実装体の断面図である。図中、図４と同一符号は、
同一または相当箇所を示す。本実施の形態にかかる実装
体は、図１０に示すように、上記実施の形態２により、
第１、第２のよび第３の半導体素子を湾曲させた多層配
線板１０７を用いて積層実装した半導体装置をマザー多
層半導体１１２上に実装し、多層配線板１０７とマザー
多層配線板１１２とを電気的に接続して形成する。多層
配線板１０７とマザー多層配線板１１２との電気的接続
は、更に、第３の半導体素子の裏面を覆うように接着し
た多層配線板１０７上の回路パターンとマザー多層配線
板１１２上の回路パターンとを直接接続して行う。本実
施の形態によれば、半導体装置の下部を用いて電気的な
接続が施されているため、マザー多層配線板１１２の実
装領域の有効活用が可能となり、実装効率が向上すると
ともに、半導体装置の多層化が可能なため、更なる実装
効率の向上が可能となる。これにより、電子機器の最小
化に極めて有利な半導体装置の実装体の供給が可能とな
る。
【００２６】実施の形態４．
図１１は、本発明の第４の実施の形態にかかる半導体装
置の斜視図であり、多層配線板１０５の上面にエリアア
レイ状に配置された電極端子を有する半導体素子２０１
を、裏面にはペリフェラル状に配置された電極端子を有
する半導体素子２０３（図示せず）を実装したものであ
る。また、図１２は、図１１のII−II'における断面図
である。図中、２０１は第１の半導体素子、２０２は第
１の半導体素子２０１の素子形成面にエリアアレイ状に
配列形成された電極端子、２０３は第２の半導体素子、
２０４は第２の半導体素子２０３の素子形成面にペリフ
ェラル状に配列形成された電極端子である。また、１０
７は多層配線板、１０８は多層配線板１０７の表面に形
成した回路パターン、１０９はインナバイアホールであ
る。１１０は、半導体素子２０１、２０３と、多層配線
板１０７の表面の回路パターン１０８とを電気的に接続
する接合部で、１１１は絶縁性の熱硬化型樹脂である。
置の斜視図であり、多層配線板１０５の上面にエリアア
レイ状に配置された電極端子を有する半導体素子２０１
を、裏面にはペリフェラル状に配置された電極端子を有
する半導体素子２０３（図示せず）を実装したものであ
る。また、図１２は、図１１のII−II'における断面図
である。図中、２０１は第１の半導体素子、２０２は第
１の半導体素子２０１の素子形成面にエリアアレイ状に
配列形成された電極端子、２０３は第２の半導体素子、
２０４は第２の半導体素子２０３の素子形成面にペリフ
ェラル状に配列形成された電極端子である。また、１０
７は多層配線板、１０８は多層配線板１０７の表面に形
成した回路パターン、１０９はインナバイアホールであ
る。１１０は、半導体素子２０１、２０３と、多層配線
板１０７の表面の回路パターン１０８とを電気的に接続
する接合部で、１１１は絶縁性の熱硬化型樹脂である。
【００２７】本実施の形態では、図１３に示すように、
電極構造がペリフェラル状の電極配列を有する半導体素
子と、エリアアレイ状の電極配列を有する半導体素子と
を、多層配線板１０７の両面に実装する。かかるエリア
アレイ状の電極配列は、半導体素子の高速化、低消費電
力化を図るために、特にＣＰＵ等の高性能集積回路にお
いて多く採用されるようになってきた電極構造である。
しかしながら、かかるエリアアレイ状の電極配列を有す
る半導体素子を従来の多層配線に実装した場合、エリア
アレイ状に配置された電極の中央部の電極から引き出す
配線長が長くなり、半導体素子の高速化等の妨げとなっ
ていた。そこで、本実施の形態では、エリアアレイ状に
配置された電極を、多層配線板１０７に形成されたイン
ナバイアホール１０９を介して他の半導体素子に接続す
ることにより、配線長の短縮化を可能としている。
電極構造がペリフェラル状の電極配列を有する半導体素
子と、エリアアレイ状の電極配列を有する半導体素子と
を、多層配線板１０７の両面に実装する。かかるエリア
アレイ状の電極配列は、半導体素子の高速化、低消費電
力化を図るために、特にＣＰＵ等の高性能集積回路にお
いて多く採用されるようになってきた電極構造である。
しかしながら、かかるエリアアレイ状の電極配列を有す
る半導体素子を従来の多層配線に実装した場合、エリア
アレイ状に配置された電極の中央部の電極から引き出す
配線長が長くなり、半導体素子の高速化等の妨げとなっ
ていた。そこで、本実施の形態では、エリアアレイ状に
配置された電極を、多層配線板１０７に形成されたイン
ナバイアホール１０９を介して他の半導体素子に接続す
ることにより、配線長の短縮化を可能としている。
【００２８】図１１に示す半導体装置の製造工程では、
まず、エリアアレイ状の電極構造を有する半導体素子２
０１と、ペリフェラル状の電極構造を有する半導体素子
２０３とを準備し、夫々の電極端子２０２、２０４上に
ワイヤーボンディング装置を利用してＡｕのボールバン
プを形成した後、その頂頭部に、必要量の導電性接着剤
を付着させる。かかる導電性接着剤は、Ａｇ、Ｃｕ、Ｎ
ｉ等の導電性金属の粉末と樹脂との混合物から形成され
る。このようにして、導電性接着剤によりＡｕ等のボー
ルバンプを形成した半導体素子２０１は、多層配線板１
０７の上面上に、一方、半導体素子２０３は、多層配線
板１０５の裏面上に、夫々多層配線板１０７を介して対
向するように、フェイスダウンにてフリップチップ実装
され、加熱処理により接着剤が硬化され、多層配線板１
０７の両面に接着される。
まず、エリアアレイ状の電極構造を有する半導体素子２
０１と、ペリフェラル状の電極構造を有する半導体素子
２０３とを準備し、夫々の電極端子２０２、２０４上に
ワイヤーボンディング装置を利用してＡｕのボールバン
プを形成した後、その頂頭部に、必要量の導電性接着剤
を付着させる。かかる導電性接着剤は、Ａｇ、Ｃｕ、Ｎ
ｉ等の導電性金属の粉末と樹脂との混合物から形成され
る。このようにして、導電性接着剤によりＡｕ等のボー
ルバンプを形成した半導体素子２０１は、多層配線板１
０７の上面上に、一方、半導体素子２０３は、多層配線
板１０５の裏面上に、夫々多層配線板１０７を介して対
向するように、フェイスダウンにてフリップチップ実装
され、加熱処理により接着剤が硬化され、多層配線板１
０７の両面に接着される。
【００２９】図１４（ａ）に、エリアアレイ状の電極配
列を有する半導体素子２０１の電極構造を、図１４
（ｂ）にかかる半導体素子２０１が実装される多層配線
板１０７上の回路パターンを示す。また、２０５はＡｕ
のボールバンプを示す。図１４（ｂ）に示すように、イ
ンナバイアホール１０９を備えた多層配線板１０７を用
いることにより、エリアアレイ状の回路パターンの中央
部の回路パターンに対しても、該回路パターン直下また
は近傍にインナバイアホール１０９を設けて立体配線を
行うことにより、配線長を短くすることが可能となる。
また、図１５（ａ）には、半導体素子２０３が実装され
る多層配線板１０７裏面の回路パターン１０８を、図１
５（ｂ）には、ペリフェラル状の電極配列を有する半導
体素子２０３の電極構造を示す。なお、エリアアレイ状
電極を備えた半導体素子においても、ペリフェラル状電
極を備えた半導体素子と同様に、導電性接着剤を硬化さ
せ半導体素子２０１、２０３が多層配線板１０７上に固
定した後に、電気的検査により、各半導体素子が良品で
あることを確認する。
列を有する半導体素子２０１の電極構造を、図１４
（ｂ）にかかる半導体素子２０１が実装される多層配線
板１０７上の回路パターンを示す。また、２０５はＡｕ
のボールバンプを示す。図１４（ｂ）に示すように、イ
ンナバイアホール１０９を備えた多層配線板１０７を用
いることにより、エリアアレイ状の回路パターンの中央
部の回路パターンに対しても、該回路パターン直下また
は近傍にインナバイアホール１０９を設けて立体配線を
行うことにより、配線長を短くすることが可能となる。
また、図１５（ａ）には、半導体素子２０３が実装され
る多層配線板１０７裏面の回路パターン１０８を、図１
５（ｂ）には、ペリフェラル状の電極配列を有する半導
体素子２０３の電極構造を示す。なお、エリアアレイ状
電極を備えた半導体素子においても、ペリフェラル状電
極を備えた半導体素子と同様に、導電性接着剤を硬化さ
せ半導体素子２０１、２０３が多層配線板１０７上に固
定した後に、電気的検査により、各半導体素子が良品で
あることを確認する。
【００３０】次に、半導体素子２０１、２０３と多層配
線板との間隙に熱硬化性樹脂１０７を充填した後、加熱
処理により熱硬化性樹脂１０７を完全に硬化させ、機械
強度を高め、接続強度を高める。もし、上記電気的検査
において、半導体素子が不良品と判断されれば、その半
導体素子のみ取り外され、新たな半導体素子と交換され
る。この際、上記導電性接着剤の接着強度を必要最小限
に調整することで、半導体素子を容易に取り外すことが
可能となる。かかる接着強度としては、１バンプ当た
り、３×１０6〜３０×１０6Ｎ／ｍ2程度であることが
望ましい。
線板との間隙に熱硬化性樹脂１０７を充填した後、加熱
処理により熱硬化性樹脂１０７を完全に硬化させ、機械
強度を高め、接続強度を高める。もし、上記電気的検査
において、半導体素子が不良品と判断されれば、その半
導体素子のみ取り外され、新たな半導体素子と交換され
る。この際、上記導電性接着剤の接着強度を必要最小限
に調整することで、半導体素子を容易に取り外すことが
可能となる。かかる接着強度としては、１バンプ当た
り、３×１０6〜３０×１０6Ｎ／ｍ2程度であることが
望ましい。
【００３１】以上に示すように、本実施の形態では、上
記実施の形態１で述べた効果に加えて、両面にフリップ
チップ実装されたエリアアレイ状電極構造の半導体素子
２０１とペリフェラル状電極構造の半導体素子２０３と
の電気的な接続を、インナバイアホール１０９を形成し
た多層配線板１０５を介して行うため、配線長を短くす
ることが可能となり、半導体装置の高速化、低消費電力
化が可能となる。特に、エリアアレイ状の電極配列を有
する半導体素子において、半導体素子の中央部付近に位
置する電極端子の配線長を、従来の配線基板を用いた半
導体装置に比べて、大幅に短縮することが可能となる。
尚、本実施の形態には、実施の形態１等に示すフリップ
チップ実装技術以外の一般的な実装技術を適用すること
も可能である。また、多層配線板１０７の両面に、エリ
アアレイ状の電極配列を有する半導体素子を実装するこ
とも可能である。
記実施の形態１で述べた効果に加えて、両面にフリップ
チップ実装されたエリアアレイ状電極構造の半導体素子
２０１とペリフェラル状電極構造の半導体素子２０３と
の電気的な接続を、インナバイアホール１０９を形成し
た多層配線板１０５を介して行うため、配線長を短くす
ることが可能となり、半導体装置の高速化、低消費電力
化が可能となる。特に、エリアアレイ状の電極配列を有
する半導体素子において、半導体素子の中央部付近に位
置する電極端子の配線長を、従来の配線基板を用いた半
導体装置に比べて、大幅に短縮することが可能となる。
尚、本実施の形態には、実施の形態１等に示すフリップ
チップ実装技術以外の一般的な実装技術を適用すること
も可能である。また、多層配線板１０７の両面に、エリ
アアレイ状の電極配列を有する半導体素子を実装するこ
とも可能である。
【００３２】実施の形態５．
図１６は、本発明の第５の実施の形態にかかる半導体装
置の実装体の断面である。図中、図１と同一符号は、同
一または相当箇所を示し、１３０はバイパスコンデン
サ、１３１はバイパスコンデンサ１３０の電極端子であ
る。このように、本実施の形態では、多層配線板１０７
の上面にエリアアレイ状の電極配列を有する半導体素子
２０１を実装し、一方、多層配線板１０７の裏面には、
１または２以上のバイパスコンデンサ１３１を実装して
いる。
置の実装体の断面である。図中、図１と同一符号は、同
一または相当箇所を示し、１３０はバイパスコンデン
サ、１３１はバイパスコンデンサ１３０の電極端子であ
る。このように、本実施の形態では、多層配線板１０７
の上面にエリアアレイ状の電極配列を有する半導体素子
２０１を実装し、一方、多層配線板１０７の裏面には、
１または２以上のバイパスコンデンサ１３１を実装して
いる。
【００３３】図１７（ａ）に、エリアアレイ状の電極構
造を有する半導体素子２０１の電極構造を、図１７
（ｂ）にかかる半導体素子２０１が実装される多層配線
板１０７上の回路パターンを示す。また、２０５はＡｕ
のボールバンプを示す。また、図１８（ａ）には、６つ
のバイパスコンデンサ１３１が実装される多層配線板１
０７裏面の回路パターン１０８を、図１８（ｂ）には、
６つのバイパスコンデンサの電極構造を示す。尚、本実
施の形態では、バイパスコンデンサ１３１の数を６つと
したが、必要に応じて任意の数とすることができる。
造を有する半導体素子２０１の電極構造を、図１７
（ｂ）にかかる半導体素子２０１が実装される多層配線
板１０７上の回路パターンを示す。また、２０５はＡｕ
のボールバンプを示す。また、図１８（ａ）には、６つ
のバイパスコンデンサ１３１が実装される多層配線板１
０７裏面の回路パターン１０８を、図１８（ｂ）には、
６つのバイパスコンデンサの電極構造を示す。尚、本実
施の形態では、バイパスコンデンサ１３１の数を６つと
したが、必要に応じて任意の数とすることができる。
【００３４】このように、本実施の形態にかかる半導体
装置では、実施の形態４の場合と同様に、インナバイア
ホール１０９を備えた多層配線板１０７を用いることに
より、エリアアレイ状の回路パターンの中央部の回路パ
ターンに対しても、該回路パターン直下または近傍にイ
ンナバイアホール１０９を設けて立体配線を行うことに
より、配線長を短くすることができ、半導体装置の高速
化、低消費電力化が可能となる。
装置では、実施の形態４の場合と同様に、インナバイア
ホール１０９を備えた多層配線板１０７を用いることに
より、エリアアレイ状の回路パターンの中央部の回路パ
ターンに対しても、該回路パターン直下または近傍にイ
ンナバイアホール１０９を設けて立体配線を行うことに
より、配線長を短くすることができ、半導体装置の高速
化、低消費電力化が可能となる。
【００３５】特に、バイパスコンデンサ１３１は、半導
体装置のノイズを低減するために設けるものであるた
め、バイパスコンデンサ１３１と半導体素子２０１との
配線が長くなってしまったのでは、かかる配線により発
生するノイズのためにバイパスコンデンサ１３１を設け
た効果が相殺されてしまう。従って、バイパスコンデン
サ１３１と半導体素子１３１との接続をインナバイアホ
ール１０９からなる立体配線で行うことにより、配線長
を短縮でき、半導体装置の低ノイズ化を図ることが可能
となる。
体装置のノイズを低減するために設けるものであるた
め、バイパスコンデンサ１３１と半導体素子２０１との
配線が長くなってしまったのでは、かかる配線により発
生するノイズのためにバイパスコンデンサ１３１を設け
た効果が相殺されてしまう。従って、バイパスコンデン
サ１３１と半導体素子１３１との接続をインナバイアホ
ール１０９からなる立体配線で行うことにより、配線長
を短縮でき、半導体装置の低ノイズ化を図ることが可能
となる。
【００３６】
【発明の効果】以上の説明から明らかなように、本発明
にかかる半導体装置では、汎用の半導体素子をそのまま
使用して、チップ・オン・チップ方式に類似の接続を行
い、小型化、高速化した半導体装置の提供が可能とな
る。
にかかる半導体装置では、汎用の半導体素子をそのまま
使用して、チップ・オン・チップ方式に類似の接続を行
い、小型化、高速化した半導体装置の提供が可能とな
る。
【００３７】また、本発明では、通常のプリント配線板
に代えて多層配線板を用い、配線の引き回しが容易なイ
ンナバイアホールを用いた立体配線により半導体素子間
の接続を行うために、配線長の短縮が可能となり、配線
長が長くなることによる応答速度の遅延を防止し、半導
体装置の高速化を図ることが可能となる。
に代えて多層配線板を用い、配線の引き回しが容易なイ
ンナバイアホールを用いた立体配線により半導体素子間
の接続を行うために、配線長の短縮が可能となり、配線
長が長くなることによる応答速度の遅延を防止し、半導
体装置の高速化を図ることが可能となる。
【００３８】また、半導体素子同士を直接接続しないた
め、一の半導体素子の取り付け、取り外しに際し、他の
半導体素子に与えるダメージの発生をなくすことも可能
となる。
め、一の半導体素子の取り付け、取り外しに際し、他の
半導体素子に与えるダメージの発生をなくすことも可能
となる。
【００３９】また、上記半導体装置をマザー多層配線板
上に実装することにより、高密度の実装体の形成が可能
となり、電子機器の小型化に寄与することが可能とな
る。
上に実装することにより、高密度の実装体の形成が可能
となり、電子機器の小型化に寄与することが可能とな
る。
【００４０】更には、エリアアレイ状の電極端子を有す
る半導体素子を、フェイスダウン方式でフリップチップ
実装する場合においても、インナバイアホール１０９を
形成した多層配線板１０５を介して行うため、配線長を
短くすることが可能となり、半導体装置の高速化、低消
費電力化が可能となる。
る半導体素子を、フェイスダウン方式でフリップチップ
実装する場合においても、インナバイアホール１０９を
形成した多層配線板１０５を介して行うため、配線長を
短くすることが可能となり、半導体装置の高速化、低消
費電力化が可能となる。
【００４１】特に、エリアアレイ状の電極端子配列を有
する半導体素子において、半導体素子の中央部付近に位
置する電極端子の配線長を、従来の配線基板を用いた半
導体装置に比べて、大幅に短縮することが可能となる。
する半導体素子において、半導体素子の中央部付近に位
置する電極端子の配線長を、従来の配線基板を用いた半
導体装置に比べて、大幅に短縮することが可能となる。
【００４２】また、バイパスコンデンサと半導体素子と
の接続をインナバイアホールからなる立体配線で行うこ
とにより、配線長を短縮でき、半導体装置の低雑音化を
図ることが可能となる。
の接続をインナバイアホールからなる立体配線で行うこ
とにより、配線長を短縮でき、半導体装置の低雑音化を
図ることが可能となる。
【図１】 （ａ） 本発明の第１の参考例かかる半導体
装置の斜視図である。（ｂ） 図１（ａ）のＩ−Ｉ'に
おける断面図である。
装置の斜視図である。（ｂ） 図１（ａ）のＩ−Ｉ'に
おける断面図である。
【図２】 （ａ）（ｂ）（ｅ） 本発明の第１の参考例
にかかる半導体素子に形成したバンプの配置である。
（ｃ）（ｄ） 本発明の第１の参考例にかかる多層配線
板の回路パターンである。
にかかる半導体素子に形成したバンプの配置である。
（ｃ）（ｄ） 本発明の第１の参考例にかかる多層配線
板の回路パターンである。
【図３】 本発明の第１の参考例にかかる半導体装置の
上面図である。
上面図である。
【図４】 本発明の第２の参考例にかかる半導体装置の
実装体の断面図である。
実装体の断面図である。
【図５】 本発明の第３の参考例にかかる半導体装置の
実装体の断面図である。
実装体の断面図である。
【図６】 本発明の第４の参考例にかかる半導体装置の
実装体の断面図である。
実装体の断面図である。
【図７】 本発明の第５の参考例にかかる半導体装置の
実装体の断面図である。
実装体の断面図である。
【図８】 本発明の第１の実施の形態にかかる半導体装
置の実装体の断面図である。
置の実装体の断面図である。
【図９】 本発明の第２の実施の形態にかかる半導体装
置の断面図である。
置の断面図である。
【図１０】 本発明の第３の実施の形態にかかる半導体
装置の実装体の断面図である。
装置の実装体の断面図である。
【図１１】 本発明の第４の実施の形態にかかる半導体
装置の斜視図である。
装置の斜視図である。
【図１２】 図１１のII−II'における断面図である。
【図１３】 半導体素子の電極配列である。
【図１４】 （ａ）エリアアレイ状の電極配列を有する
半導体素子の電極配列である。（ｂ）エリアアレイ状の
電極配列を有する半導体素子が実装される多層配線板の
回路パターンである。
半導体素子の電極配列である。（ｂ）エリアアレイ状の
電極配列を有する半導体素子が実装される多層配線板の
回路パターンである。
【図１５】 （ａ）ペリフェラル状の電極配列を有する
半導体素子が実装される多層配線板の回路パターンであ
る。（ｂ）ペリフェラル状の電極配列を有する半導体素
子の電極配列である。
半導体素子が実装される多層配線板の回路パターンであ
る。（ｂ）ペリフェラル状の電極配列を有する半導体素
子の電極配列である。
【図１６】 本発明の第５の実施の形態にかかる半導体
装置の断面図である。
装置の断面図である。
【図１７】 （ａ）エリアアレイ状の電極配列を有する
半導体素子の電極配列である。（ｂ）エリアアレイ状の
電極配列を有する半導体素子が実装される多層配線板の
回路パターンである。
半導体素子の電極配列である。（ｂ）エリアアレイ状の
電極配列を有する半導体素子が実装される多層配線板の
回路パターンである。
【図１８】 （ａ）バイパスコンデンサが実装される多
層配線板の回路パターンである。（ｂ）バイパスコンデ
ンサの電極配列である。
層配線板の回路パターンである。（ｂ）バイパスコンデ
ンサの電極配列である。
【図１９】 従来のチップ・オン・チップ方式の半導体
装置の断面図である。
装置の断面図である。
１、１０１ 第１の半導体素子、２、１０２ 第１の半
導体素子に形成された電極端子、３、１０３ 第２の半
導体素子、４、１０４ 第２の半導体素子に形成された
電極端子、５、１０５ 第３の半導体素子、６、１０６
第３の半導体素子に形成された電極端子、７、１０７
多層配線板、８、１０８ 多層配線板上の回路パター
ン、９、１０９ インナビアホール、１０、１１０、１
１５ 電気的接合部、１１、１１１ 絶縁基板、１２、
１１２ マザー多層配線板、１３、１１３ マザー多層
配線板上の回路パターン、１１４ Ａｕワイヤー、１１
６導電性支持体、１３０ バイパスコンデンサ、１３０
バイパスコンデンサの電極、２０１ 第１の半導体素
子、２０２ 第１の半導体素子のエリアアレイ状電極端
子、２０３ 第２の半導体素子、２０４ 第２の半導体
素子のペリフェラル状電極端子、２０５ ボールバン
プ。
導体素子に形成された電極端子、３、１０３ 第２の半
導体素子、４、１０４ 第２の半導体素子に形成された
電極端子、５、１０５ 第３の半導体素子、６、１０６
第３の半導体素子に形成された電極端子、７、１０７
多層配線板、８、１０８ 多層配線板上の回路パター
ン、９、１０９ インナビアホール、１０、１１０、１
１５ 電気的接合部、１１、１１１ 絶縁基板、１２、
１１２ マザー多層配線板、１３、１１３ マザー多層
配線板上の回路パターン、１１４ Ａｕワイヤー、１１
６導電性支持体、１３０ バイパスコンデンサ、１３０
バイパスコンデンサの電極、２０１ 第１の半導体素
子、２０２ 第１の半導体素子のエリアアレイ状電極端
子、２０３ 第２の半導体素子、２０４ 第２の半導体
素子のペリフェラル状電極端子、２０５ ボールバン
プ。
─────────────────────────────────────────────────────
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(72)発明者 別所 芳宏
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平６−69279（ＪＰ，Ａ)
特開 平11−40618（ＪＰ，Ａ)
特開 平８−340021（ＪＰ，Ａ)
特開 平11−135715（ＪＰ，Ａ)
特開 平11−282995（ＪＰ，Ａ)
特開2000−12606（ＪＰ，Ａ)
特表 平11−511910（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 25/065 - 25/07
Claims (8)
- 【請求項１】 絶縁層と回路パターン層とが積層され、
絶縁層を貫通して設けられた複数のインナバイアホール
を介して該絶縁層の両面に設けられた該回路パターン層
が電気的に接続された立体配線を備えた多層配線板と、 上記多層配線基板の一方の表面に実装された第１の半導
体素子と、上記多層配線基板の他方の表面に実装された
第２の半導体素子とを備え、 上記第１の半導体素子及び上記第２の半導体素子の上記
多層配線板に垂直方向の投影面が重なっており、 上記第１および第２の半導体素子の電極端子間が上記多
層配線板の配線を介して電気的に接続され、上記多層配
線板を上記第２の半導体素子の裏面を覆うように湾曲さ
せていることを特徴とする半導体装置の実装体。 - 【請求項２】 上記絶縁層が、樹脂含浸繊維シートから
なることを特徴とする請求項１に記載の半導体装置の実
装体。 - 【請求項３】 少なくとも上記第１及び第２の半導体素
子が、フェイスダウンにてフリップチップ実装されたこ
とを特徴とする請求項１又は２に記載の半導体装置の実
装体。 - 【請求項４】 上記第１及び第２の半導体素子のうちの
少なくとも一つの半導体素子の上記電極端子が、エリア
アレイ状に配列するように形成されたことを特徴とする
請求項１に記載の半導体装置の実装体。 - 【請求項５】 上記多層配線板の夫々の面に、上記電極
端子がエリアアレイ状に形成された第１の半導体素子
と、上記電極端子がペリフェラル状に形成された第２の
半導体素子とが、フェイスダウンにてフリップチップ実
装され、該半導体素子の該電極端子間が、上記立体配線
により接続されたことを特徴とする請求項１に記載の半
導体装置の実装体。 - 【請求項６】 上記第２の半導体素子の上記裏面と対向
するように第３の半導体素子がフリップチップ実装さ
れ、上記第１、第２および第３の半導体素子が夫々上記
多層配線板を介して積層されてなることを特徴とする請
求項１に記載の半導体装置の実装体。 - 【請求項７】 表面に回路パターンを備えたマザー多層
配線板をさらに備え、上記多層配線板と上記マザー多層
配線板とが接続手段により電気的に接続されていること
を特徴とする請求項１に記載の半導体装置の実装体。 - 【請求項８】 上記多層配線基板の一方の表面に実装さ
れた第３の半導体素子をさらに備え、上記多層配線板が
上記第３の半導体素子の裏面を覆うように上記多層配線
板をさらに湾曲させていることを特徴とする請求項１に
記載の半導体装置の実装体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24955198A JP3490303B2 (ja) | 1997-09-16 | 1998-09-03 | 半導体装置の実装体 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25030497 | 1997-09-16 | ||
| JP9-250304 | 1997-09-16 | ||
| JP24955198A JP3490303B2 (ja) | 1997-09-16 | 1998-09-03 | 半導体装置の実装体 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003158025A Division JP2003324180A (ja) | 1997-09-16 | 2003-06-03 | 半導体装置の実装体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=26539360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24955198A Expired - Lifetime JP3490303B2 (ja) | 1997-09-16 | 1998-09-03 | 半導体装置の実装体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3490303B2 (ja) |
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| JP2002270762A (ja) * | 2001-03-09 | 2002-09-20 | Sony Corp | 半導体装置 |
| JP4557757B2 (ja) * | 2005-03-14 | 2010-10-06 | 株式会社東芝 | 半導体装置 |
| JP2006303003A (ja) * | 2005-04-18 | 2006-11-02 | Toshiba Corp | プリント基板、および情報処理装置 |
| JP4744293B2 (ja) * | 2005-12-27 | 2011-08-10 | 三洋電機株式会社 | 半導体素子が直交配置された回路基板の製造方法 |
| JP5171726B2 (ja) * | 2009-05-11 | 2013-03-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5091221B2 (ja) * | 2009-12-28 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI513301B (zh) | 2010-06-02 | 2015-12-11 | Sony Corp | 半導體裝置，固態成像裝置及相機系統 |
| US10475767B2 (en) | 2018-01-04 | 2019-11-12 | Kabushiki Kaisha Toshiba | Electronic device |
| JP6912423B2 (ja) * | 2018-01-04 | 2021-08-04 | 株式会社東芝 | 電子装置 |
| US11901310B2 (en) | 2018-09-19 | 2024-02-13 | Tesla, Inc. | Electronic assembly |
-
1998
- 1998-09-03 JP JP24955198A patent/JP3490303B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11154728A (ja) | 1999-06-08 |
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