JP2005057271A - 同一平面上に横配置された機能部及び実装部を具備する半導体チップパッケージ及びその積層モジュール - Google Patents

同一平面上に横配置された機能部及び実装部を具備する半導体チップパッケージ及びその積層モジュール Download PDF

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相▲ヨプ▼ 李
Cheul-Joong Youn
▲チョル▼重 尹
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Abstract

【課題】同一平面上に横配置された機能部及び実装部を具備する半導体チップパッケージ及びその積層モジュールを提供する。
【解決手段】半導体チップパッケージ１００の回路基板１０２上で半導体チップ１１０が実装されている機能部１０２Ａと、半導体チップを外部端子に電気的に接続させるための実装部材１３０が形成されている実装部１０２Ｂと、はそれぞれ回路基板上の相異なる領域に横配置される。回路基板では機能部及び実装部が同一平面上で水平方向に相互離隔されており、半導体チップ及び実装部材が回路基板上の同一平面上に形成される。半導体チップパッケージ積層モジュールでは半導体チップパッケージそれぞれの機能部及び実装部がそれぞれ垂直方向に一列に整列されている。
【選択図】図３

Description

本発明は半導体チップパッケージ及びその積層モジュールに係り、特に、半導体チップが実装される機能部と前記半導体チップを外部端子に連結させるためのバンプが付着される実装部とを具備する半導体チップパッケージ及びその積層モジュールに関する。
半導体産業で集積回路に対するパッケージング技術は小型化についての要求及び実装信頼性を満足させるために発展し続けている。電子機器が小型化及び高集積化されることによってそれに使われる半導体チップパッケージも軽薄短小化されている。なお、単一半導体パッケージによる処理速度及び容量の限界に至り、単一半導体パッケージを多数積層した半導体チップパッケージ積層モジュールが開発されている。
半導体チップパッケージは実装形態及びリ―ド形態によって様々な類型に区分される。半導体チップパッケージ形態の代表的な例を挙げれば、ＤＩＰ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＢＧＡパッケージ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ ｐａｃｋａｇｅ）、ＢＬＰ（Ｂｏｔｔｏｍ Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）などがある。そのうち、ＢＧＡパッケージは半導体チップが付着された基板の裏面に球型のソルダボールを所定の状態に配列してアウターリ―ドの代わりに使用する（特許文献１及び特許文献２参照）。
図１は、通常の技術によるＢＧＡパッケージの構造を示した縦断面図である。
図１を参照すれば、従来のＢＧＡパッケージは多層回路基板で構成される第１回路基板２の上面に絶縁接着剤４によって半導体チップ１０が付着されている。前記半導体チップ１０の上面に形成されているチップパッド１０ａは金属ワイヤー１２を通じて前記第１回路基板２上の金属配線層（図示せず）に電気的に連結されている。前記半導体チップ１０及びボンディングワイヤー１２はＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）のような封止材料で構成されるモールディング部１４によって外部衝撃から保護される。前記第１回路基板２の底面にはソルダボールよりなる金属バンプ１８が付着されている。前記金属バンプ１８はビアコンタクト１６を通じて前記半導体チップ１０と電気的に連結されており、前記半導体チップ１０を外部端子、例えばマザーボード上に具備された電源供給端子、または積層パッケージモジュールを構成するための他の半導体チップパッケージに電気的に連結させるために前記金属バンプ１８は前記外部端子の第２回路基板２２に形成されたコンタクトパッド２４と接触されている。したがって、前記金属バンプ１８を通じて前記半導体チップ１０が外部端子に電気的に連結される。
前記のように、通常の技術によるＢＧＡパッケージでは、その実装面積を縮めるために前記半導体チップ１０が付着される機能部と前記金属バンプ１８が形成される実装部とが一領域内で垂直に配置される。前記のような通常の構造を有するＢＧＡパッケージはパッケージ本体面積をＱＦＰタイプのパッケージに比べて小さくでき、ＱＦＰとは異なりリ―ドの変形がないなどの長所がある。
しかし、前記したような通常のＢＧＡパッケージは機能部と実装部とが垂直に配置されているので、その厚みが厚くなって半導体チップパッケージ積層モジュールに適用する場合には薄型化された製品に実装するには困難な問題点がある。かかるパッケージで高さ制限を克服するために、今までは金属バンプを構成するソルダボールのサイズを小さく形成するしかなかった。その結果、パッケージの耐衝撃特性が劣化される問題点があった。
一方、ほとんどの半導体集積回路チップは半導体基板がシリコンで構成されている。シリコンチップと金属バンプとは相異なる熱膨張係数を有している。かかるシリコンチップと金属バンプとの線形熱膨張係数の差によって温度が変化する時に、半導体チップパッケージには熱的ストレスが現れる。その結果、半導体チップが動作する間、温度の上昇によって半導体チップと金属バンプとの間には熱的ストレスが現れる。
特に、図１に示したように、半導体チップが付着される機能部と金属バンプが形成される実装部とが一領域内で垂直に配置された通常のパッケージ構造では、半導体チップと金属バンプとの間で発生する熱的ストレスが緩和できず、半導体集積回路チップの変形、またはバンプと電極との間の結合状態の劣化がもたらされる。
米国特許第６,４７６,４６６号明細書 米国特許第６,５３４,８５２号明細書
本発明の目的は、前記したような従来技術での問題点を解消しようとすることであって、半導体チップと金属バンプとの間に発生しうる熱的ストレスを緩和させられ、パッケージの耐衝撃特性が強化でき、高さ制限が伴う電子機器に適用し易い極めて薄型化された構造を有する半導体チップパッケージを提供することである。
本発明の他の目的は、前記のような特性が提供できる複数の半導体チップパッケージで構成される半導体チップパッケージ積層モジュールを提供することである。
前記目的を達成するために、半導体チップパッケージは同一平面上で長手方向に沿って区画されている第１領域及び第２領域を有し、前記第１領域及び第２領域にわたって延びている第１表面及びその反対側の第２表面を有する第１回路基板を具備する。前記第１回路基板の第１表面上の第１領域上には半導体チップが実装されている。前記第１回路基板の第１表面上の第２領域上には前記半導体チップを外部端子に電気的に連結させるために実装部材が形成されている。
前記第１回路基板は、例えば断面ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）、両面ＰＣＢ、多層ＰＣＢ、または柔軟性基板よりなりうる。
前記半導体チップと実装部材とは前記第１表面上に延びている金属配線層を通じて相互電気的に連結されている。
望ましくは、前記実装部材は金属バンプで構成される。
前記半導体チップはボンディングワイヤーを通じて前記第１回路基板に電気的に接続されうる。または、前記第１回路基板の第１領域上にフリップチップ方式で実装されうる。
本発明による半導体チップパッケージは前記半導体チップを介在して前記第１回路基板の第１表面と対面する実装面を具備し、前記実装面上に形成されたコンタクトパッドを通じて前記実装部材と電気的に連結可能な第２回路基板をさらに含みうる。また、前記第２回路基板の実装面のうち前記第１回路基板の第１領域と対面する位置に実装されている複数の第１受動素子をさらに含みうる。前記複数の第１受動素子は絶縁層を介在して前記半導体チップと相互対向している。前記絶縁層は、例えば前記半導体チップを封止するためのＥＭＣで構成されうる。他の構成では、前記絶縁層は前記半導体チップと前記第１受動素子との間の短絡を防止するために、前記半導体チップと接しているポリイミドテープで構成されうる。
また、本発明による半導体チップパッケージは前記第１回路基板の第１領域で前記第２表面上に実装されている複数の第２受動素子をさらに含みうる。
前記他の目的を達成するために、本発明による半導体チップパッケージ積層モジュールは複数の半導体チップパッケージが順に積層されて構成される。前記半導体チップパッケージはそれぞれ第１回路基板上で半導体チップが実装されている機能部と、前記半導体チップを外部端子に電気的に接続させるための実装部材が形成されている実装部と、を含み、前記機能部及び実装部が同一平面上で水平方向に相互離隔されており、前記半導体チップ及び実装部材が前記第１回路基板上の同一平面上に形成されている。また、前記複数の半導体チップパッケージはそれぞれの機能部及び実装部がそれぞれ垂直方向に一列に整列されるように積層されている。
本発明によれば、半導体チップパッケージの全体高さが低くなって超薄型パッケージが形成でき、パッケージ内で相異なる熱膨張係数を有する構成要素が相異なる領域に形成されているので、熱的ストレスが緩和されて実装信頼度が高められる。また、実装部に位置する金属バンプを構成するソルダボールのサイズを従来技術に比べて比較的大きく形成できるので、実装後、パッケージの耐衝撃特性が強化できる。
本発明による半導体チップパッケージでは回路基板で機能部及び実装部が同一平面上で水平方向に相互離隔されており、前記半導体チップ及び実装部材が前記回路基板上の同一平面上に形成される。半導体チップパッケージ積層モジュールでは半導体チップパッケージそれぞれの機能部及び実装部がそれぞれ垂直方向に一列に整列されている。したがって、本発明による半導体チップパッケージは全体高さが低くなって超薄型パッケージを形成するのに有利であり、パッケージ内で相異なる熱膨張係数を有する構成要素がそれぞれ相異なる領域に形成されているので、各構成要素間で発生しうる熱的ストレスが緩和されて実装信頼度を高められうる。また、パッケージの高さ制限が伴う場合にも実装部に位置する金属バンプを構成するソルダボールのサイズを従来技術に比べて比較的大きく形成できるので、実装後、パッケージの耐衝撃特性が強化できる。
図２は、本発明の第１実施例による半導体チップパッケージ１００の平面図である。
図２を参照すれば、本発明による半導体チップパッケージ１００は半導体チップ１１０が実装されている機能部と前記半導体チップ１１０を外部端子に電気的に接続させるための実装部材、すなわちソルダボールで構成された金属バンプ１３０が形成されている実装部とがそれぞれ第１回路基板１０２上の同一平面上で横方向に配置されている。前記半導体チップ１１０と前記金属バンプ１３０とは金属配線層１２０を通じて相互電気的に連結されている。すなわち、前記半導体チップ１１０と前記金属バンプ１３０とは前記第１回路基板１０２上の同一表面上に形成されており、前記第１回路基板１０２はその長手方向に沿って機能部として使われる第１領域１０２Ａと実装部として使われる第２領域１０２Ｂとが区画されている。前記半導体チップ１１０は前記第１領域１０２Ａ上に実装されており、前記金属バンプ１３０は前記第２領域１０２Ｂ上に形成されている。
図３は、図２に示した第１実施例による半導体チップパッケージ１００が外部端子の第２回路基板１４０上に積層されている状態を示す断面図であって、図２のＩＩＩ−ＩＩＩ′線縦断面図に対応する図面である。
図３を参照すれば、前記半導体チップパッケージ１００の第１回路基板１０２はその延長方向によって前記第１領域１０２Ａ及び第２領域１０２Ｂに分けられており、前記半導体チップ１１０及び金属バンプ１３０がその上に形成される第１表面１０４と、その反対側の第２表面１０６と、を有する。
前記第１回路基板１０２は、例えば断面ＰＣＢ、両面ＰＣＢ、または多層ＰＣＢよりなりうる。
前記第１回路基板１０２の機能部である第１領域１０２Ａで絶縁接着剤１１２によって前記第１表面１０４上に接着されている前記半導体チップ１１０はボンディングワイヤー１１４を通じて前記第１回路基板１０２上の金属配線層（図示せず）に電気的に接続されている。前記半導体チップ１１０及びボンディングワイヤー１１４はＥＭＣのような封止材料で構成されるモールディング部１１６により包まれている。
前記第２回路基板１４０は前記半導体チップ１１０を介在して前記第１回路基板１０２の第１表面１０４と対面する実装面１４４を具備する。
前記第１回路基板１０２の実装部である第２領域１０２Ｂで前記第１表面１０４上に形成されている前記コンタクトパッド１１８は前記実装面１４４上に形成されているコンタクトパッド１４２を通じて前記第２回路基板１４０に電気的に接続されている。前記第２回路基板１４０の実装面１４４は前記半導体チップ１１０が位置する機能部である第１表面１０２Ａと対面する領域と前記金属バンプ１３０が位置する実装部である第２表面１０２Ｂと対面する領域とを含むようになる。
図４は、本発明の第２実施例による半導体チップパッケージ２００の要部構成を示した縦断面図である。図４において、第１実施例のような構成要素については図３と同じ参照符号で表示した。
第２実施例による半導体チップパッケージ２００は前記第２回路基板１４０の実装面１４４のうち前記第１回路基板１０２の第１領域１０２Ａと対面する位置に複数の第１受動素子１５２が形成されたことを除き、第１実施例と同じ構成を有する。
前記半導体チップパッケージ２００では前記半導体チップ１１０が実装されている機能部がシステムに実装されている第１受動素子１５２と同じ領域で垂直に配置されている。より具体的に説明すれば、前記第２回路基板１４０の実装面１４４のうち前記第１回路基板１０２の第１表面１０２Ａ、すなわち機能部に対面する領域に複数の第１受動素子１５２が形成されている。前記機能部を構成する第１表面１０２Ａ上で前記半導体チップ１１０と前記第１受動素子１５２との間には前記半導体チップ１１０を封止するための前記モールディング部１１６が介在されている。そして、前記第２回路基板１４０の実装面１４４のうち前記第１回路基板１０２の第２表面１０２Ｂ、すなわち実装部に対面する領域では前記コンタクトパッド１４２を通じて前記金属バンプ１１８が接続される。
前記第１受動素子１５２は個別型受動素子の形態で実装されている。例えば、前記受動素子はキャパシタ、インダクタ、または抵抗などで構成されうる。
図５は、本発明の第３実施例による半導体チップパッケージ３００の要部構成を示した縦断面図である。図５において、第２実施例と同じ構成要素については図４と同じ参照符号で表示した。
第３実施例による半導体チップパッケージ３００は前記半導体チップ１１０が前記第１回路基板１０２の第１領域１０２Ａ上にフリップチップ方式で実装されていることを除き、第２実施例と同じ構成を有する。すなわち、前記半導体チップ１１０はバンプ１６２によって前記第１回路基板１０２上の電極（図示せず）に連結されており、前記第１回路基板１０２と前記半導体チップ１１０との間のギャップには、例えばエポキシ樹脂のような封合樹脂層１６４が挿入されている。前記封合樹脂層１６４によって前記第１回路基板１０２と前記半導体チップ１１０とが相互結合状態を維持している。ここで、前記半導体チップ１１０はフリップチップ方式で実装されて、その表面が外部に露出されている。したがって、前記半導体チップ１１０と前記第１受動素子１５２との短絡を防止するために、前記複数の第１受動素子１５２と前記半導体チップ１１０との間には絶縁層１６０が介在されている。前記絶縁層１６０は前記半導体チップ１１０と接しており、例えばポリイミドテープで構成されうる。
図６は、本発明の第４実施例による半導体チップパッケージ４００の要部構成を示した縦断面図である。図６において、第２実施例と同じ構成要素については図４及び図５と同じ参照符号で表示した。
第４実施例による半導体チップパッケージ４００は前記第１回路基板１０２が柔軟性基板１７０、例えばポリイミドテープまたはＰＣＢで構成されたことを除き、第２実施例と同じ構成を有する。前記第１回路基板１０２が柔軟性基板１７０で構成されることによって複数の半導体チップパッケージ４００が順に積層されて半導体チップパッケージ積層モジュールを構成する時にそれぞれの半導体チップパッケージ４００が段差によって柔軟に積層されることによって、高密度の集積回路パッケージ積層モジュールを効果的に形成できる。
図７は、本発明の第５実施例による半導体チップパッケージ５００の要部構成を示した縦断面図である。図７において、図４ないし図６の実施例と同じ構成要素については同じ参照符号で表示した。
第５実施例による半導体チップパッケージ５００は前記第１回路基板１０２の第１領域１０２Ａで前記第２表面１０６上に複数の第２受動素子１５４が実装されていることを除き、第２実施例と同じ構成を有する。
前記半導体チップパッケージ５００では前記第１回路基板１０２の機能部のうち前記半導体チップ１１０が実装されている第１表面１０４の反対側表面である前記第２表面１０６上に前記第２受動素子１５４が形成されることによって前記半導体チップ１１０が前記第１回路基板１０２の機能部領域で前記第２受動素子１５４と垂直に配置される。前記第２受動素子１５４は個別型受動素子の形態に実装されており、例えばキャパシタ、インダクタ、または抵抗などで構成されうる。
図８は、本発明の望ましい実施例による半導体チップパッケージ積層モジュール６００を示した縦断面図である。図８において、図４ないし図７と同じ構成要素については同じ参照符号で表示し、これについての詳細なる説明は省略する。
図８を参照すれば、本発明の望ましい実施例による半導体チップパッケージ積層モジュール６００は複数の半導体チップパッケージ２００、４００が順に積層されて構成される。前記複数の半導体チップパッケージ２００、４００はそれぞれ半導体チップ１１０−１、１１０−２が実装されている機能部１０２Ａ−１、１０２Ａ−２と、前記半導体チップ１１０−１、１１０−２を外部端子に電気的に接続させるための実装部材、すなわち金属バンプ１３０が形成されている実装部１０２Ｂ−１、１０２Ｂ−２とを含む。第１回路基板１０２−１、１０２−２の機能部１０２Ａ−１、１０２Ａ−２は前記半導体チップパッケージ積層モジュール６００の機能部領域６００Ａで垂直に一列に整列されており、それぞれの第１回路基板１０２−１、１０２−２の実装部１０２Ｂ−１、１０２Ｂ−２は前記半導体チップパッケージ積層モジュール６００の実装部領域６００Ｂで垂直に一列に整列されている。前記半導体チップパッケージ積層モジュール６００の機能部領域６００Ａ及び実装部領域６００Ｂは同一平面上で水平方向に相互離隔されて横配置されている。
ここで、前記半導体チップパッケージ積層モジュール６００を構成するそれぞれの半導体チップパッケージは図８に示したところに限定されず、図２ないし図７を参照して説明したような半導体チップパッケージ１００、２００、３００、４００、５００のうち任意に選択されたもの、またはこれらの組合せで構成された複数の半導体チップパッケージが積層されて構成できる。
以上、本発明を望ましい実施例を上げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によっていろいろな変形及び変更が可能である。
本発明による半導体チップパッケージは全体高さが低くなって超薄型パッケージを形成するのに有利であり、前記半導体チップパッケージを複数積層して構成される本発明による半導体チップパッケージ積層モジュールは高さ制限が従う薄型化された電子機器製品に有利に適用できる。
従来技術によるＢＧＡパッケージの構造を示した縦断面図である。 本発明の第１実施例による半導体チップパッケージの平面図である。 本発明の第１実施例による半導体チップパッケージが外部端子の回路基板上に積層されている状態を示す断面図である。 本発明の第２実施例による半導体チップパッケージの要部構成を示した縦断面図である。 本発明の第３実施例による半導体チップパッケージの要部構成を示した縦断面図である。 本発明の第４実施例による半導体チップパッケージの要部構成を示した縦断面図である。 本発明の第５実施例による半導体チップパッケージの要部構成を示した縦断面図である。 本発明の望ましい実施例による半導体チップパッケージ積層モジュールを示した縦断面図である。
符号の説明
１００ 半導体チップパッケージ
１０２ 第１回路基板
１０２Ａ 第１領域
１０２Ｂ 第２領域
１０４ 第１表面
１０６ 第２表面
１１０ 半導体チップ
１１２ 絶縁接着剤
１１４ ボンディングワイヤー
１１６ モールディング部
１１８ コンタクトパッド
１３０ 金属バンプ
１４０ 第２回路基板
１４２ コンタクトパッド
１４４ 実装面

Claims (22)

  1. 同一平面上で長手方向に沿って区画されている第１領域及び第２領域を具備し、前記第１領域はただ機能部材のみの領域であり、前記第２領域はただ実装部材のみの領域である少なくとも１つの回路基板を含むことを特徴とする半導体チップパッケージ。
  2. 前記少なくとも１つの回路基板の第１領域に実装されている少なくとも１つの半導体チップと、前記少なくとも１つの回路基板の第２領域に位置している少なくとも１つの実装部材と、をさらに含むことを特徴とする請求項１に記載の半導体チップパッケージ。
  3. 前記少なくとも１つの回路基板の第１領域に実装されている少なくとも１つの受動素子をさらに含むことを特徴とする請求項１に記載の半導体チップパッケージ。
  4. 前記少なくとも１つの回路基板の第１領域に実装されている少なくとも１つの半導体チップと、前記少なくとも１つの半導体チップと垂直に整列されている少なくとも１つの回路基板の第１領域に実装されている少なくとも１つの受動素子と、をさらに含むことを特徴とする請求項１に記載の半導体チップパッケージ。
  5. 前記少なくとも１つの半導体チップを外部端子に電気的に接続させるために前記少なくとも１つの半導体チップと少なくとも１つの実装材料とが導電材料によって電気的に接続されていることを特徴とする請求項２に記載の半導体チップパッケージ。
  6. 前記少なくとも１つの実装材料は少なくとも１つの金属バンプを含むことを特徴とする請求項２に記載の半導体チップパッケージ。
  7. 前記少なくとも１つの半導体チップはボンディングワイヤーを通じて前記少なくとも１つの回路基板に電気的に接続されていることを特徴とする請求項２に記載の半導体チップパッケージ。
  8. 前記少なくとも１つの半導体チップは前記少なくとも１つの回路基板の第１領域上にフリップチップ方式で実装されていることを特徴とする請求項１に記載の半導体チップパッケージ。
  9. 前記少なくとも１つの回路基板は断面プリント基板（ＰＣＢ）、両面ＰＣＢ、多層ＰＣＢ、及び柔軟性基板のうちから選択される少なくとも１つよりなることを特徴とする請求項１に記載の半導体チップパッケージ。
  10. 同一平面上で長手方向に沿って区画されている第１領域及び第２領域を具備し、前記第１領域はただ機能部材のみの領域であり、前記第２領域はただ実装部材のみの領域である少なくとも他の１つの回路基板をさらに含み、前記少なくとも１つの半導体チップは前記少なくとも１つの回路基板及び少なくとも他の１つの回路基板の第１領域内で前記少なくとも１つの回路基板と前記少なくとも他の１つの回路基板との間に実装されることを特徴とする請求項２に記載の半導体チップパッケージ。
  11. 前記少なくとも１つの回路基板及び少なくとも他の１つの回路基板の第１領域内で前記少なくとも他の１つの回路基板上に実装されている少なくとも２個の受動素子をさらに含むことを特徴とする請求項１０に記載の半導体チップパッケージ。
  12. 前記少なくとも２個の受動素子は個別型受動素子の形態に実装されていることを特徴とする請求項１１に記載の半導体チップパッケージ。
  13. 前記少なくとも２個の受動素子は前記少なくとも１つの半導体チップと前記少なくとも２個の受動素子との間に配置された絶縁層を介在して前記少なくとも１つの半導体チップと離隔されていることを特徴とする請求項１２に記載の半導体チップパッケージ。
  14. 前記絶縁層は前記少なくとも１つの半導体チップを封止するためのエポキシ樹脂成型材料（ＥＭＣ）で構成されることを特徴とする請求項１３に記載の半導体チップパッケージ。
  15. 前記絶縁層は前記少なくとも１つの半導体チップと前記少なくとも２個の受動素子との間の短絡を防止するために前記少なくとも１つの半導体チップと直接に接しているポリイミドテープで構成されることを特徴とする請求項１３に記載の半導体チップパッケージ。
  16. 前記少なくとも１つの回路基板の第１領域で前記少なくとも１つの回路基板上に実装されている少なくとも２個の受動素子をさらに含むことを特徴とする請求項１１に記載の半導体チップパッケージ。
  17. 前記少なくとも１つの回路基板及び前記少なくとも他の１つの回路基板の第１領域内で前記少なくとも他の１つの回路基板上に実装されている少なくとも他の１つの半導体チップと、
    相互垂直に配置されている前記少なくとも１つの回路基板及び前記少なくとも他の１つの回路基板の第１領域内で、前記少なくとも１つの回路基板と前記少なくとも他の１つの回路基板との間に配置されている少なくとも１つの実装材料と、をさらに含むことを特徴とする請求項１０に記載の半導体チップパッケージ。
  18. 前記少なくとも１つの回路基板及び前記少なくとも他の１つの回路基板は断面ＰＣＢ、両面ＰＣＢ、多層ＰＣＢ、及び柔軟性基板のうちの１つよりなることを特徴とする請求項１７に記載の半導体チップパッケージ積層モジュール。
  19. 前記少なくとも１つの回路基板及び前記少なくとも他の１つの回路基板の第１領域内で前記少なくとも１つの回路基板及び前記少なくとも他の１つの回路基板のうち少なくとも１つの上に形成された少なくとも２個の能動素子をさらに含むことを特徴とする請求項１７に記載の半導体チップパッケージ。
  20. 前記少なくとも１つの回路基板及び前記少なくとも他の１つの回路基板のうち少なくとも１つは柔軟性基板よりなることを特徴とする請求項１７に記載の半導体チップパッケージ。
  21. 同一平面上で長手方向に沿って区画されている第１領域及び第２領域を具備し、前記第１領域はただ機能部材のみの領域であり、前記第２領域はただ実装部材のみの領域である第１回路基板の第１領域に少なくとも１つの半導体チップを実装する段階と、
    前記第１回路基板の第１領域にある前記少なくとも１つの半導体チップを外部端子に電気的に接続させるために、前記第１回路基板の第２領域に少なくとも１つの実装材料を形成する段階と、
    を含むことを特徴とする半導体チップパッケージ製造方法。
  22. 前記第１回路基板を少なくとも他の１つの回路基板上に積層する段階をさらに含み、前記積層された回路基板はそれぞれ前記第１領域に実装される少なくとも１つの半導体チップを有し、前記積層された回路基板はそれぞれ垂直に整列されており、
    前記積層された回路基板は前記積層された回路基板それぞれの半導体チップを外部端子に電気的に接続させるために、前記第２領域に実装材料を具備することを特徴とする請求項２１に記載の半導体チップパッケージ製造方法。
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