JP2014183262A - 半導体装置 - Google Patents

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Abstract

【課題】小型化、高密度化が進む半導体装置において、インナーリード間を接続することができる半導体装置を提供する。
【解決手段】本発明の実施形態に係る半導体装置は、インナーリード及びアウターリードを有する複数のリードと、複数のリード上に設けられる半導体チップと、半導体チップと複数のリードとの間に介在し、半導体チップの裏面下においてインナーリード間を電気的に接続するスペーサと、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
半導体装置の高速化に伴い、電源（Ｖｃｃ）やグランド（Ｖｓｓ）の電位の変動による影響を受けやすくなっている。特にデータのＩ／Ｏ信号が電源、グランド、またはその両方の電位変動の影響を受け、Ｉ／Ｏ信号立上り/立下り部分でのバラつきが大きくなっている。そこで、電源やグランドの電位を安定化（強化）または電源−グランド間のインダクタンスを低減する目的で、電源用リード間やグランド（接地）用リード間を金属ワイヤにより電気的に接続することが行われている。また、半導体装置の汎用性を向上させるために、制御信号やＩ／Ｏ信号等のインナーリードの並び順とアウターリードの並び順を変更することが行われている。この場合、パッケージ内において、リード同士を、その間にあるリードを跨ぐように設けた中継用の金属ワイヤで接続することで、電極パッドの並び順とアウターリードの並び順を変えている。
また、近年では、半導体装置の小型化、高密度化が進んでいる。例えば、パッケージ内で半導体チップを積層した半導体装置や半導体チップを大型化した半導体装置がある。しかしながら、このような半導体装置では、半導体チップの占める領域が大きく（広く）なるため、パッケージ内に金属ワイヤを設けるスペースを確保することが難しくなる。また、パッケージ内に金属ワイヤを設けるスペースを確保しようとすると、パッケージが大きなってしまう。
以上のように、小型化、高密度化が進む半導体装置において、インナーリード間を接続することができる半導体装置が求められている。
米国特許出願公開２０１１／２１０４３２号明細書
本発明は、小型化、高密度化が進む半導体装置において、インナーリード間を接続することができる半導体装置を提供する。
本発明の実施形態に係る半導体装置は、インナーリード及びアウターリードを有する複数のリードと、複数のリード上に設けられる半導体チップと、半導体チップと複数のリードとの間に介在し、半導体チップの裏面下においてインナーリード間を電気的に接続するスペーサと、を備える。
実施形態に係る半導体装置の平面図である。 実施形態に係る半導体装置の拡大断面図である。 リード基板及びスペーサの拡大平面図である。 線分Ｘ−Ｘにおける断面図である。 線分Ｙ−Ｙにおける拡大断面図である。 線分Ｚ−Ｚにおける断面図である。 実施形態に係る半導体装置の製造方法を示すフローチャートである。
以下、図面を参照して、実施形態について詳細に説明する。
（実施形態）
図１は、実施形態に係る半導体装置１００の平面図である。図２は、実施形態に係る半導体装置１００の一部拡大断面図である。この実施形態では、半導体装置１００は、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）型の半導体装置である。
図１，図２示すように、半導体装置１００は、リード基板１１０と、半導体チップ１２１〜１２４と、スペーサ１３０と、封止樹脂１５０とを備える。なお、図１では、封止樹脂１５０で封止されている半導体チップ１２１〜１２４及びスペーサ１３０を鎖線ではなく実線で記載している。
リード基板１１０は、複数のリード１１１を有する。各リード１１１には、導電性に優れる金属材料、例えば、銅（Ｃｕ）や鉄（Ｆｅ）、ニッケル（Ｎｉ）を用いる。各リード１１１は、封止樹脂１５０内に封止されるインナーリード１１１Ａと、封止樹脂１５０から露出するアウターリード１１１Ｂとを有する。インナーリード１１１Ａは、主に半導体チップ１２１〜１２４の電極パッドとの接続部として機能する。アウターリード１１１Ｂは、外部接続端子として機能する。なお、複数のリード１１１は、位置がずれないように絶縁性の固定テープ（例えば、ポリイミド（Ｐｏｌｙｉｍｉｄｅ））で固定されている。
各リード１１１は、電源用（Ｖｃｃ）リード、グランド用（Ｖｓｓ）リード、制御信号用リード、入出力（Ｉ／Ｏ）用リードを含む複数のリードにより構成される。ここで、制御信号用リードには、チップイネーブル（ＣＥ）、ライトイネーブル（ＷＥ）、リードイネーブル（ＲＥ）、コマンドラッチイネーブル（ＣＬＥ）、アドレスラッチイネーブル（ＡＬＥ）、ライトプロテクト（ＷＰ）、レディ／ビジー（Ｒ／Ｂ）、データストローブ信号（ＤＱＳ）、リードライト（ＲＥ）などのリードが含まれる。
なお、各リードの並び順は、半導体装置１００を搭載する実装ボードの仕様などによって異なる。
半導体チップ１２１〜１２４は、例えば、ＮＡＮＤ型フラッシュメモリなどの記憶素子とそのコントローラ素子である。半導体チップ１２１〜１２４の一辺側には、その一辺に沿って並ぶように複数の電極パッド１２１Ｐ〜１２４Ｐがそれぞれ形成されている。各半導体チップ１２１〜１２４は、一辺側に沿って形成された電極パッド１２１Ｐ〜１２４Ｐが露出するように階段状にリード基板１１０上に積層されている。
最下層の半導体チップ１２１は、絶縁性のダイアタッチフィルムＦ等（接着剤フィルム）によりスペーサ１３０上に接着されている。また、半導体チップ１２２〜１２４は、絶縁性のダイアタッチフィルムＦ等（接着剤フィルム）により、それぞれ半導体チップ１２１〜１２３上に接着されている。ダイアタッチフィルムＦには、例えば、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とする熱硬化性または光硬化性の材料で構成を用いる。
なお、図２では、半導体チップを４枚積層している。しかし、積層する半導体チップの枚数は４枚に限られない。半導体チップの枚数は、１枚以上であればよい。階段状に積層することにより露出する半導体チップ１２１〜１２４の電極パッド１２１Ｐ〜１２４Ｐは、ＡｕワイヤやＣｕワイヤなどの金属ワイヤＷによりリード１１１のインナーリード１１１Ａと電気的に接続されている。
スペーサ１３０は、リード基板１１０と最下層の半導体チップ１２１の裏面１２１Ｒとの間に介在する。スペーサ１３０の少なくとも１つは、リード基板１１０のインナーリード１１１Ａ間を電気的に接続する。図１では、６つのスペーサ１３０が半導体チップ１２１の裏面１２１Ｒとリード基板１１０と間に存在する。しかし、スペーサ１３０を設ける位置は、図１に示す位置に限られない。例えば、スペーサ１３０を、半導体チップ１２１の裏面１２１Ｒの四隅に配置するようにしてもよい。なお、スペーサ１３０の詳細な構成は、図３〜図６を参照して後述する。
封止樹脂１５０は、リード基板１１０、半導体チップ１２１〜１２４及びスペーサ１３０などを封止する。なお、各リード１１１のアウターリード１１１Ｂは、露出した状態で封止樹脂１５０により封止される。
（スペーサ１３０の構成）
図３は、リード基板１１０及びスペーサ１３０の拡大平面図である。図４は、図３の線分Ｘ−Ｘにおける断面図である。なお、図３では、半導体チップ１２１〜１２４及び封止樹脂１５０の図示を省略している。また金属ワイヤＷを鎖線で途中まで示している。図４では、スペーサ１３０及び封止樹脂１５０の図示を省略している。また、図５は、図３の線分Ｙ−Ｙにおける拡大断面図である。図６は、図５の線分Ｚ−Ｚにおける断面図である。以下、図３〜図６を参照して、スペーサ１３０の構成を詳細に説明する。
図４に示すように、スペーサ１３０は、粘着層１３１、絶縁層１３２、粘着層１３３を同順に積層した積層体上に、導体層１３４が積層されている。粘着層１３１，１３３には、例えば、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とする熱硬化性または光硬化性の材料を用いる。絶縁層１３２には、絶縁性の材料、例えば、ポリイミド樹脂を用いる。導体層１３４には、電気伝導性の良い材料、例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）の薄膜を用いる。また、図３に示すように、導体層１３４は、スペーサ１３０の両側面Ｓ１，Ｓ２に沿って積層されている。導体層１３４は、例えば、銅箔を張付ける事により絶縁層１３２上に形成することができる。
図３〜図６に示すように、粘着層１３１、絶縁層１３２、粘着層１３３を積層した積層体には、表面Ｓ３（第１の主面）から裏面Ｓ４（第２の主面）にかけて窪み１３０Ａが設けられている。図３に示す例では、スペーサ１３０の側面Ｓ３，Ｓ４にそれぞれ２つ窪み１２０Ａが設けられている。スペーサ１３０の側面Ｓ１側には、電源用（Ｖｃｃ）リードの位置に窪み１３０Ａが設けられている。スペーサ１３０の側面Ｓ２側には、グランド用（Ｖｓｓ）リードの位置に窪み１３０Ａが設けられている。窪み１３０Ａは側面Ｓ１またはＳ２に達する様に設けられている。また、各窪み１３０Ａには、図５，６に示すように導電体Ｅが充填されている。なお、導電体Ｅは、例えば、導電ペースト（例えば、銀ペーストや銅ペースト）を焼結または硬化させて形成されている。
つまり、図３に示す例では、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間が、スペーサ１３０の導体層１３４及び窪み１３０に充填されている導電体Ｅにより電気的に接続されている。すなわち、スペーサ１３０は、他のインナーリード１１１Ａを跨いだ状態で、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間を電気的に接続している。
なお、図３に示す例では、スペーサ１３０は、入出力（Ｉ／Ｏ）用リードを跨いでいる。入出力（Ｉ／Ｏ）用リードの近傍では、電源（Ｖｃｃ）やグランド（Ｖｓｓ）の電位の影響を受けやすい。このため、図３に示すように、入出力（Ｉ／Ｏ）用のリードの周囲に配置されている電源用（Ｖｃｃ）リード及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間を電気的に接続することが好ましい。しかし、ワイヤ１４０は、他のリード、例えば、制御信号用リードを跨いでもよい。
なお、図３、図４に示す例では、電源（Ｖｃｃ）やグランド（Ｖｓｓ）の電位を安定化（強化）または電源−グランド間のインダクタンスを低減する目的で、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間をスペーサ１３０で電気的に接続している。しかし、インナーリード１１１Ａの並び順とアウターリード１１１Ｂの並び順を変更する目的で、制御信号用リード及び／又は入出力（Ｉ／Ｏ）用リードのインナーリード１１１Ａ間をスペーサ１３０で電気的に接続するようにしてもよい。
（半導体装置１００の製造）
図７は、半導体装置１００の製造方法を示すフローチャートである。以下、図１〜図７を参照して、半導体装置１００の製造方法について説明する。
リード基板１１０上の電気的に接続したいインナーリード１１１Ａ上の所定の位置にスペーサ１３０を取り付ける（ステップＳ１０１）。
次に、スペーサ１３０の側面Ｓ１，Ｓ２に設けられた窪み１３０Ａの位置に導電ペーストを塗布する（ステップＳ１０２）。なお、導電ペーストは、例えば、印刷法により塗布することができる。
次に、スペーサ１３０上に半導体チップ１２１〜１２４を階段状に積層する（ステップＳ１０３）。なお、半導体チップ１２１〜１２４の積層には、ダイアタッチフィルム（ＤＡＦ）等の接着剤フィルムを用いる。次に、積層された半導体チップ１２１〜１２４の電極パッド１２１Ｐ〜１２４Ｐ及びリード基板１１０のインナーリード１１１Ａを金属ワイヤＷで電気的に接続する（ステップＳ１０４）。なお、金属ワイヤＷの接続には、既存のワイヤボンディング装置を用いる。
次に、封止樹脂１５０で、リード基板１１０、半導体チップ１２１〜１２４、スペーサ１３０、金属ワイヤＷなどを封止する（ステップＳ１０５）。次に、封止樹脂１５０から露出しているアウターリード１１１Ｂの曲げ加工や切断加工などを行う（ステップＳ１０６）。
以上のように、半導体装置１００は、半導体チップ１２１の裏面１２１Ｒと複数のリード１１１との間に、インナーリード１１１Ａ間を電気的に接続するスペーサ１３０を備えている。このため、半導体チップ１２１〜１２４を実装する領域の外側に、インナーリード１１１Ａ間を電気的に接続するワイヤを設けるためのスペースがない場合にも、スペーサ１３０によりインナーリード１１１Ａ間を電気的に接続することができる。
また、スペーサ１３０上に積層される半導体チップ１２１の裏面１２１Ｒに絶縁層となるダイアタッチフィルムＦを設けている。このため、スペーサ１３０の導体層１３４と半導体チップ１２１が電気的に接触するのを防止することができる。
さらに、導電体Ｅをスペーサ１３０の側面Ｓ１，Ｓ２に設けられた窪み１０３Ａに充填している。このため、スペーサ１３０の窪み１３０Ａ内に気体が滞留しない。この結果、スペーサ１３０をリード基板１１０上に取り付ける際に、導電ペーストが容易に窪み１３０Ａ内に充填される。
（その他の実施形態）
以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００…半導体装置、１１０…リード基板、１１１…リード、１１１Ａ…インナーリード、１１１Ｂ…アウターリード、１２１-１２４…半導体チップ、１２１Ｐ-１２４Ｐ…電極パッド、１２１Ｒ…裏面、１３０…スペーサ、１３１，１３３…粘着層、１３２…絶縁層、１３４…導体層、１３０Ａ…窪み、１５０…封止樹脂、Ｅ…導電体、Ｆ…ダイアタッチフィルム、Ｓ１…表面（第１の主面）、Ｓ２…裏面（第２の主面）、Ｓ３，Ｓ４…側面、Ｗ…金属ワイヤ。

Claims (6)

  1. インナーリード及びアウターリードを有する複数のリードと、
    前記複数のリード上に設けられる半導体チップと、
    前記半導体チップの裏面全体を覆う絶縁層と、
    前記半導体チップと前記複数のリードとの間に介在し、前記半導体チップの裏面下において、前記複数のリードのうち、電源用リードのインナーリード間、接地用リードのインナーリード間及び制御信号用リードのインナーリード間の少なくとも１以上のインナーリード間を他のインナーリードを跨いで電気的に接続するスペーサと、
    を備え、
    前記スペーサは、
    第１，第２の主面を有し、前記第１の主面側に設けられた第１の粘着層と、前記第２の主面側に設けられた第２の粘着層と、前記第１の粘着層と前記第２の粘着層との間に設けられた絶縁体と、側面に前記第１の主面から前記第２の主面にかけて窪みが設けられた絶縁体と、前記第１の主面側に設けられた導体層とを備え、
    前記インナーリードは、
    前記窪みに充填された導電体及び前記導体層を介して電気的に接続される半導体装置。
  2. インナーリード及びアウターリードを有する複数のリードと、
    前記複数のリード上に設けられる半導体チップと、
    前記半導体チップと前記複数のリードとの間に介在し、前記半導体チップの裏面下において前記インナーリード間を電気的に接続するスペーサと、
    を備える半導体装置。
  3. 前記スペーサは、
    前記複数のリードのうち、電源用リードのインナーリード間、接地用リードのインナーリード間及び制御信号用リードのインナーリード間の少なくとも１以上のインナーリード間を電気的に接続する請求項２に記載の半導体装置。
  4. 前記スペーサは、他のインナーリードを跨いで、前記インナーリード間を電気的に接続している請求項２又は請求項３に記載の半導体装置。
  5. 前記スペーサは、
    第１，第２の主面を有し、側面に前記第１の主面から前記第２の主面にかけて窪みが設けられた絶縁体と、前記第１の主面側に設けられた導体層とを備え、
    前記インナーリードは、
    前記窪みに充填された導電体及び前記導体層を介して電気的に接続される請求項２乃至請求項４のいずれか１項に記載の半導体装置。
  6. 前記半導体チップの裏面全体を覆う絶縁層を備える請求項２乃至請求項５のいずれか１項に記載の半導体装置。
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