JP2011181697A - 半導体パッケージおよびその製造方法 - Google Patents

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lead
semiconductor memory
metal wire
memory chip
relay
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English (en)
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Yoshiaki Goto
善秋 後藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

【課題】中継用金属ワイヤを設けるためのスペースが確保しやすく、半導体メモリチップのチップサイズが制約されにくい半導体パッケージを提供すること。
【解決手段】半導体パッケージは、リード群２と、階段状に積層された複数の半導体メモリチップと、樹脂モールド部と、を備える半導体パッケージであって、リード群は、第１リード２５，２６と、第１リードの一方側に配置された第２リード２７，２８と、第１リードの他方側に配置された第３リード２３，２４と、を有し、第１リードと半導体メモリチップの電極パッドとを接続する第１金属ワイヤと、第２リードと半導体メモリチップの電極パッドとを接続する第２金属ワイヤと、第１リード部を跨いで、第３リードと第２リードとを接続する中継用金属ワイヤ７と、をさらに備え、中継用金属ワイヤは、半導体メモリチップと、リード群との隙間に設けられる。
【選択図】図３

Description

本発明は、半導体パッケージおよびその製造方法に関する。
従来、半導体装置の小型化や高密度実装化を実現するために、１つのパッケージ内に複数の半導体メモリチップを積層して封止した半導体パッケージが用いられる。半導体パッケージには、複数のリードからなるリード群を用いた半導体パッケージ、例えば、ＴＳＯＰ（Ｔｈｉｎ ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）などがある。リード群を用いた半導体パッケージでは、複数の半導体メモリチップがリード群上に積層され、半導体メモリチップに形成された電極パッドとリードとが、金属ワイヤを介して電気的に接続される。
このような半導体パッケージでは、パッケージ内でリードを交差させることが難しいため、インナーリードの並び順とアウターリードの並び順は基本的に一致する。そのため、半導体メモリチップの電極パッドの並び順もアウターリードの並び順に一致している必要があり、半導体メモリチップの汎用性を低下させていた。そこで、パッケージ内において、リード同士を、その間にあるリードを跨ぐように設けた中継用金属ワイヤで接続することで、電極パッドの並び順とアウターリードの並び順を変えることができるようにした技術が、例えば特許文献１に開示されている。
近年では、製造コストの抑制などの観点から、複数の半導体メモリチップを階段状に積層する場合がある。半導体メモリチップを階段状に積層すると、１枚の半導体メモリチップの平面形状よりも大きな平面スペースがパッケージ内に必要となる。したがって、半導体メモリチップを階段状に積層すると、中継用金属ワイヤを設けるスペースを平面的に確保しにくくなるといった問題や、半導体メモリチップのチップサイズが制約されてしまうといった問題がある。
特開２００８−３１１５５９号公報
本発明は、中継用金属ワイヤを設けるためのスペースが確保しやすく、半導体メモリチップのチップサイズが制約されにくい半導体パッケージとその製造方法を提供することを目的とする。
本願発明の一態様によれば、複数のリードからなるリード群と、リード群に階段状に積層された複数の半導体メモリチップと、半導体メモリチップを封止する樹脂モールド部と、を備える半導体パッケージであって、リード群は、樹脂モールド部の内部から外部に延びる第１リードと、樹脂モールド部の内部であって第１リードの一方側に配置された第２リードと、樹脂モールド部の内部から外部に延びるとともに第１リードの他方側に配置された第３リードと、を有し、樹脂モールド部の内部で、第１リードの一端部と半導体メモリチップの電極パッドとを電気的に接続する第１金属ワイヤと、樹脂モールド部の内部で、第２リードの一端部と半導体メモリチップの電極パッドとを電気的に接続する第２金属ワイヤと、樹脂モールド部の内部で、第１リード部を跨いで、第３リードの一端部と第２リードの他端部とを電気的に接続する中継用金属ワイヤと、をさらに備え、中継用金属ワイヤは、階段状に積層された半導体メモリチップと、リード群との隙間に設けられることを特徴とする半導体パッケージが提供される。
また、本願発明の一態様によれば、樹脂モールド部の内部から外部に延びる第１リードと、樹脂モールド部の内部であって第１リードの一方側に配置された第２リードと、樹脂モールド部の内部から外部に延びるとともに第１リードの他方側に配置された第３リードと、を有するリード群に複数の半導体メモリチップを積層し、第１リードの一端部と半導体メモリチップの電極パッドとを第１金属ワイヤで電気的に接続し、第２リードの一端部と半導体メモリチップの電極パッドとを第２金属ワイヤで電気的に接続し、第１リード部を跨いで、第３リードの一端部と第２リードの他端部とを中継用金属ワイヤで電気的に接続し、中継用金属ワイヤは、階段状に積層された半導体メモリチップと、リード群との隙間に設けられることを特徴とする半導体パッケージの製造方法が提供される。
本発明によれば、中継用金属ワイヤを設けるためのスペースが確保しやすく、半導体メモリチップのチップサイズが制約されにくい半導体パッケージとその製造方法を提供できるという効果を奏する。
図１は、半導体パッケージの外観を示す平面図。 図２は、図１に示す半導体パッケージのＡ−Ａ線に沿った断面図。 図３は、リード群の平面図。 図４は、リード群を下面側から見た図であり、半導体メモリチップが積層された状態を示す図。 図５は、第１〜第３リードの位置関係を模式的に示す図。 図６は、図２に示すＢ部分を拡大した部分拡大図。 図７は、半導体パッケージの製造方法の手順を示すフローチャート。 図８は、半導体パッケージの製造方法の手順の変形例を示すフローチャート。
以下に添付図面を参照して、本発明の実施の形態にかかる半導体パッケージを詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体パッケージの外観を示す平面図である。図２は、図１に示す半導体パッケージのＡ−Ａ線に沿った断面図である。図３は、リード群の平面図である。
半導体パッケージ１は、リード群２、半導体メモリチップ３、樹脂モールド部４を備える。リード群２は、素子搭載用の回路基材として機能する。リード群２の下面２ａ側には、半導体メモリチップ３が積層される。図４は、リード群２を下面２ａ側から見た図であり、半導体メモリチップ３が積層された状態を示す図である。なお、リード群２の下面２ａおよび上面２ｂとは、半導体パッケージ１を実装ボードに搭載した状態を基準とし、実装ボードと対向する面を下面２ａ、実装ボードと対向する面とは反対側の面を上面２ｂとしたものである。
半導体パッケージ１は、リード群２の両面を樹脂系材料の樹脂モールド部４で封止することで形成される。樹脂モールド部４は、半導体パッケージ１の外殻を構成する。樹脂モールド部４は、半導体メモリチップ３を完全に覆う高さで形成されている。樹脂モールド部４は、半導体メモリチップ３などの実装部品が実装されたリード群２を金型で覆い、軟化させた樹脂系材料をその金型内に注入することで形成される。
図３に示すように、リード群２は、第１チップイネーブル（ＣＥ）用リード２１、第２ＣＥ用リード２２、第３ＣＥ用リード２３（第３リード）、第４ＣＥ用リード２４（第３リード）、電源用リード２５（第１リード）、グランド用リード２６（第１リード）、第３ＣＥ中継用リード２７（第２リード）、第４ＣＥ中継用リード２８（第２リード）を含む複数のリードを有して構成される。また、リード群２は、金属であり、鉄または銅を主材として構成される。複数のリードは、位置ずれが生じないように、絶縁性の固定テープ８で固定されている。
なお、以下の説明で、上記各リード２１〜２８を含むリード群２において、樹脂モールド部４の外側に露出した部分をアウターリード部といい、樹脂モールド部４の内側に封止された部分をインナーリード部という。アウターリード部は、半導体パッケージ１の外部接続端子として機能する。また、リード群２は、図３，４で示すよりも両側に延びて形成されている。すなわち、図３，４ではアウターリード部の大半を省略して示している。
上記各リード２１〜２８のうち、第３ＣＥ中継用リード２７、第４ＣＥ中継用リード２８を除く他のリード２１〜２６は、樹脂モールド部４の内部から外側に延びるように形成され、アウターリード部とインナーリード部とを有している。第３ＣＥ中継用リード２７、第４ＣＥ中継用リード２８は、樹脂モールド部４の外部に露出しておらず、インナーリード部のみで構成されている。アウターリード部を有する各リード２１〜２６の並び順は、半導体パッケージ１を搭載する実装ボードの仕様などによって定まることとなる。本実施の形態における各リード２１〜２６は、１ＰＩＮから２４ＰＩＮに向かう方向に沿って、第１ＣＥ用リード２１、第２ＣＥ用リード２２、電源用リード２５、グランド用リード２６、第３ＣＥ用リード２３、第４ＣＥ用リード２４の順に並ぶ。なお、インナーリード部は、主に半導体メモリチップ３の電極パッド６との接続部として機能する。
半導体メモリチップ３は、ＮＡＮＤ型フラッシュメモリなどの記憶素子である。半導体メモリチップ３の一辺側には、その一辺に沿って並ぶように複数の電極パッド６が形成されている。複数の半導体メモリチップ３が、リード群２の下面２ａ側に積層される。複数の半導体メモリチップ３のうち、最下層の半導体メモリチップ３は、リード群２に対して接着材料によって接着される。接着材料としては、一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とする熱硬化性または光硬化性のダイアタッチフィルム（接着剤フィルム）が用いられる。
リード群２上に接着された最下層の半導体メモリチップ３の上に、別の半導体メモリチップ３を階段状に接着することで、複数の半導体メモリチップ３が積層される。半導体メモリチップ３同士の接着にもダイアタッチフィルムが用いられる。本実施の形態では、８枚の半導体メモリチップが積層される。なお、半導体メモリチップ３の積層枚数は、複数枚であればよく８枚に限られない。半導体メモリチップ３を階段状に積層することで、半導体メモリチップ３の一辺側に設けられた電極パッド６を露出させることができる。この露出された電極パッド６が、Ａｕワイヤなどの金属ワイヤ５（第１金属ワイヤ）（第２金属ワイヤ）で、リード群２と電気的に接続される。なお、半導体メモリチップ３は、ＮＡＮＤ型フラッシュメモリのみに限られるものではなく、ＮＡＮＤ型フラッシュメモリとそのコントローラ素子の積層物等であってもよい。
図４に示すように、半導体メモリチップ３の電極パッド６は、電源電圧電極パッド６ａ（ＶＣＣ）、グランド用電極パッド６ｂ（ＶＳＳ）、チップイネーブル（ＣＥ）用電極パッド６ｃ（ＣＥｎｘ）を含んで構成される。各パッド６ａ〜ｃの並び順は、半導体メモリチップ３の仕様によって定まる。本実施の形態における各パッド６ａ〜ｃは、１ＰＩＮから２４ＰＩＮに向かう方向に沿って、ＣＥ用電極パッド６ｃ、電源電圧電極パッド６ａ、グランド用電極パッド６ｂの順に並ぶ。
積層された半導体メモリチップ３のうち、最下層（リード群２に直接接着された層）から数えて、１枚目と２枚目の半導体メモリチップ３に形成されたＣＥ用電極パッド６ｃは、第１ＣＥ用リード２１と電気的に接続される必要がある。また、最下層から数えて３枚目と４枚目の半導体メモリチップ３に形成されたＣＥ用電極パッド６ｃは、第２ＣＥ用リード２２と電気的に接続される必要がある。また、最下層から数えて５枚目と６枚目の半導体メモリチップ３に形成されたＣＥ用電極パッド６ｃは、第３ＣＥ用リード２３と電気的に接続される必要がある。また、最下層から数えて７枚目と８枚目の半導体メモリチップ３に形成されたＣＥ用電極パッド６ｃは、第４ＣＥ用リード２４と電気的に接続される必要がある。
しかしながら、半導体メモリチップ３に形成された電極パッド６の並び順と、リード群２側の各リード２１〜２６の並び順とが異なっており、電極パッド６からそのままアウターリード部に引き回したのでは、上述したような対応関係で電極パッド６と各リード２１〜２６を接続させることができない。また、パッケージ内でリード同士を交差させることも困難である。
そこで、本実施の形態では、第３ＣＥ中継用リード２７、第４ＣＥ中継用リード２８、および中継用金属ワイヤ７を用いて、上述したような対応関係で電極パッド６と各リード２１〜２６を接続させる。
より具体的には、図５に示すように、１ＰＩＮから２４ＰＩＮに向かう方向に沿って、各リード２１〜２８を、第１ＣＥ用リード２１、第２ＣＥ用リード２２、第３ＣＥ中継用リード２７、第４ＣＥ中継用リード２８、電源用リード２５、グランド用リード２６、第３ＣＥ用リード２３、第４ＣＥ用リード２４の順に並べる。すなわち、第２リード２７，２８を、第１リード２５，２６の一方側（第１ＣＥ用リード２１および第２ＣＥ用リード２２側）に配置し、第３リード２３，２４を、第１リード２５，２６の他方側に配置することで、第２リードと第３リードとで第１リードを平面的に挟み込むような配置にしている。
最下層から数えて１枚目と２枚目の半導体メモリチップ３のＣＥ用電極パッド６ｃと、第１ＣＥ用リード２１の一端部２１ａとを、金属ワイヤ５で電気的に接続させる。また、最下層から数えて３枚目と４枚目の半導体メモリチップ３のＣＥ用電極パッド６ｃと、第２ＣＥ用リード２２の一端部２２ａとを、金属ワイヤ５で電気的に接続させる。
また、最下層から数えて５枚目と６枚目の半導体メモリチップ３のＣＥ用電極パッド６ｃは、第３ＣＥ用リード２３ではなく、第３ＣＥ中継用リード２７の一端部２７ａと金属ワイヤ５で電気的に接続される。また、最下層から数えて７枚目と８枚目の半導体メモリチップ３のＣＥ用電極パッド６ｃも、第４ＣＥ用リード２４ではなく、第４ＣＥ中継用リード２８の一端部２８ａと金属ワイヤ５で電気的に接続される。
また、最下層から数えて１枚目の半導体メモリチップ３の電源電圧電極パッド６ａと、電源用リード２５の一端部２５ａとを、金属ワイヤ５で電気的に接続させる。また、最下層から数えて１枚目の半導体メモリチップ３のグランド用電極パッド６ｂと、グランド用リード２６の一端部２６ａとを、金属ワイヤ５で電気的に接続させる。
さらに、第３ＣＥ中継用リード２７の他端部２７ｂと、第３ＣＥ用リード２３の一端部２３ａとを、中継用金属ワイヤ７で電気的に接続させる。また、第４ＣＥ中継用リード２８の他端部２８ｂと、第４ＣＥ用リード２４の一端部２４ａとを、中継用金属ワイヤ７で電気的に接続させる。中継用金属ワイヤ７は、電源用リード２５とグランド用リード２６とを跨ぐように設けられる。このように構成することで、各電極パッド６ａ〜ｃの並び順と、各リード２１〜２６の並び順が異なっていても、適切な対応関係で両者を電気的に接続させることができる。
また、図２に示すように、中継用金属ワイヤ７は、階段状に積層された半導体メモリチップ３とリード群２との隙間に設けられる。このように構成することで、半導体メモリチップ３が積層される領域と、中継用金属ワイヤ７が設けられる領域を、平面的関係において重ねることができる。ここで、半導体メモリチップ３を階段状に積層することで、１枚の半導体メモリチップ３の平面形状よりも大きな平面スペースがパッケージ内に必要となる。一方、階段状に積層された半導体メモリチップ３とリード群２との隙間に中継用金属ワイヤ７を設ければ、少なくとも半導体メモリチップ３を積層させるだけの平面的な領域をパッケージ内に確保することで、中継用金属ワイヤ７を設けるための平面的に特別なスペースが不要となる。したがって、中継用金属ワイヤ７を設けるスペースが確保しやすくなるとともに、半導体メモリチップ３のチップサイズが制約されにくくなる。
図６は、図２に示すＢ部分を拡大した部分拡大図である。本実施の形態では、半導体メモリチップ３の厚みが約５０μｍ、半導体メモリチップを接着するためのダイアタッチフィルムの厚みが約１０μｍとなっている。中継用金属ワイヤ７のワイヤ長は約１．４４ｍｍ、ワイヤループ高さＹは約１４０μｍとなっている。また、中継用金属ワイヤ７は、最下層から数えて６枚目の半導体メモリチップ３とリード群２との隙間、および最下層から数えて７枚目の半導体メモリチップ３とリード群２との隙間に設けられている。ここで、最下層から数えて６枚目の半導体メモリチップ３とリード群２との間隔Ｘは、Ｘ＝（５０＋１０）×５＝３００μｍとなる。そうすると、中継用金属ワイヤ７と半導体メモリチップ３との間隔は、少なくともＸ−Ｙ＝３００−１４０＝１６０μｍとなり、十分な余裕を確保することができる。
なお、本実施の形態では、第３ＣＥ用リード２３と第４ＣＥ用リード２４の並び順を変更するように構成しているがこれに限られず、半導体パッケージ１が搭載される実装ボードの仕様などに合わせて、様々なリードの並び順を変更させることができる。これにより、実装ボードの仕様ごとに半導体メモリチップ３を用意する必要がなくなるので、半導体メモリチップ３の汎用性を高めて、半導体パッケージ１の製造コストの抑制に寄与することができる。
次に、半導体パッケージ１の製造方法について説明する。図７は、半導体パッケージ１の製造方法の手順を示すフローチャートである。まず、リード群２の下面２ａに、４枚の半導体メモリチップ３を積層する（ステップＳ１）。次に、積層された半導体メモリチップ３の電極パッド６と、リード群２のインナーリード部とを金属ワイヤ５で電気的に接続する（ステップＳ２）。なお、ステップＳ２の工程には、ＣＥ用リード２１，２２の一端部２１ａ，２２ａと、積層された半導体メモリチップ３のＣＥ用電極パッド６ｃとを金属ワイヤ５で接続する工程、電源用リード２５の一端部２５ａと電源電圧電極パッド６ａとを金属ワイヤ５で接続する工程、およびグランド用リード２６とグランド用電極パッド６ｂとを金属ワイヤ５で接続する工程が含まれる。次に、ＣＥ中継用リード２７，２８の他端部２７ｂ，２８ｂと、ＣＥ用リード２３，２４とを中継用金属ワイヤ７で接続する（ステップＳ３）。なお、ステップＳ２とステップＳ３の順番は前後しても構わない。
次に、５枚目から８枚目の半導体メモリチップ３を積層し（ステップＳ４）、その半導体メモリチップ３に形成された電極パッド６とリード群２のインナーリード部とを金属ワイヤ５で電気的に接続する（ステップＳ５）。なお、ステップＳ５の工程には、ＣＥ中継用リード２７，２８の一端部２７ａ，２８ａと、積層された半導体メモリチップ３のＣＥ用電極６ｃとを金属ワイヤ５で接続する工程も含まれる。次に、樹脂モールド部４を形成し（ステップＳ６）、アウターリード部の曲げ加工などを行う（ステップＳ７）。以上の工程により、半導体パッケージ１が製造される。なお、半導体パッケージ１の製造工程において、リード群２は、その周囲に一体に形成された枠部材（図示せず）で保持されている。この枠部材とリード群２とを含めてリードフレームともいう。一般的に、ステップＳ１〜ステップＳ６の工程は、このリードフレームの状態で行われる。そして、ステップＳ７の曲げ加工などを行う工程において、リードフレームからの枠部材の切除も行われる。
金属ワイヤ５，７をボンディングするワイヤボンダーでは、一度にボンディングできる半導体メモリチップ３の積層枚数に制限がある場合がある。この場合、半導体メモリチップ３の積層と、電極パッド６へのボンディングが、複数回に分けて行われることとなる。例えば、一度にボンディングできる半導体メモリチップ３の積層枚数が４枚までであるワイヤボンダーを用いた場合には、電極パッド６へのボンディングが２回に分けて行われる。この場合、半導体メモリチップ３を積層する前に中継用金属ワイヤ７をボンディングしてしまうと、電極パッド６への金属ワイヤ５のボンディングも含めて計３回のボンディング工程が行われることなる。
一方、図７を用いて説明した製造方法であれば、第２リード２７，２８と第３リード２３，２４との間のボンディングと、最初に積層した半導体メモリチップ３の電極パッド６へのボンディングとを、ステップＳ２〜３で一度に行う。したがって、残りの半導体メモリチップ３が積層されてからのボンディングと合わせて、２回のボンディング工程を行えばよい。これにより、半導体パッケージ１の製造工程において、ボンディング回数を抑えて、製造効率の向上に寄与することができる。
なお、すべての半導体メモリチップ３を積層してしまうと、中継用金属ワイヤ７を設ける領域が半導体メモリチップ３に覆われてしまうため、施工性が悪化し、ボンディング不良などが発生しやすくなってしまう。したがって、中継用金属ワイヤ７のボンディングは、一部の半導体メモリチップ３が積層された段階で行われることが好ましい。
次に、半導体パッケージ１の製造方法の変形例について説明する。図８は、半導体パッケージ１の製造方法の手順の変形例を示すフローチャートである。まず、中継用リード２７，２８の他端部２７ｂ，２８ｂと、ＣＥ用リード２３，２４とを中継用金属ワイヤ７で接続する（ステップＳ１１）。次に、リード群２の下面２ａに、すべて（８枚）の半導体メモリチップ３を積層する（ステップＳ１２）。次に、積層された半導体メモリチップ３の電極パッド６と、リード群２のインナーリード部とを金属ワイヤ５で電気的に接続する（ステップＳ１３）。次に、樹脂モールド部４を形成し（ステップＳ１４）、アウターリード部の曲げ加工などを行う（ステップＳ１５）。以上の工程により、半導体パッケージ１が製造される。
変形例に係る製造方法では、積層された８枚の半導体メモリチップ３に対して、一括してボンディングが可能なワイヤボンダーを用いている。この場合、半導体メモリチップ３の積層工程を１回で済ますことができるので、半導体パッケージ１の製造効率の向上に寄与することができる。また、半導体メモリチップ３を積層する前に、中継用金属ワイヤ７をボンディングするので、中継用金属ワイヤ７を設ける領域を覆う半導体メモリチップ３に邪魔されずに、ボンディングを円滑に行うことができる。これにより、ボンディング不良などの不具合の発生を抑えることができる。
１ 半導体パッケージ、２ リード群、２ａ 下面、２ｂ 上面、３ 半導体メモリチップ、４ 樹脂モールド部、５ 金属ワイヤ（第１金属ワイヤ）（第２金属ワイヤ）、６ 電極パッド、６ａ 電源電圧電極パッド、６ｂ グランド用電極パッド、６ｃ ＣＥ用電極パッド、７ 中継用金属ワイヤ、８ 固定テープ、２１ 第１ＣＥ用リード、２１ａ 一端部、２２ 第２ＣＥ用リード、２２ａ 一端部、２３ 第３ＣＥ用リード（第３リード）、２３ａ 一端部、２４ 第４ＣＥ用リード（第３リード）、２４ａ 一端部、２５ 電源用リード（第１リード）、２５ａ 一端部、２６ グランド用リード（第１リード）、２６ａ 一端部、２７ 第３ＣＥ中継用リード（第２リード）、２７ａ 一端部、２７ｂ 他端部、２８ 第４ＣＥ中継用リード（第２リード）、２８ａ 一端部、２８ｂ 他端部。

Claims (5)

  1. 複数のリードからなるリード群と、前記リード群に階段状に積層された複数の半導体メモリチップと、前記半導体メモリチップを封止する樹脂モールド部と、を備える半導体パッケージであって、
    前記リード群は、前記樹脂モールド部の内部から外部に延びる第１リードと、前記樹脂モールド部の内部であって前記第１リードの一方側に配置された第２リードと、前記樹脂モールド部の内部から外部に延びるとともに前記第１リードの他方側に配置された第３リードと、を有し、
    前記樹脂モールド部の内部で、前記第１リードの一端部と前記半導体メモリチップの電極パッドとを電気的に接続する第１金属ワイヤと、
    前記樹脂モールド部の内部で、前記第２リードの一端部と前記半導体メモリチップの電極パッドとを電気的に接続する第２金属ワイヤと、
    前記樹脂モールド部の内部で、前記第１リード部を跨いで、前記第３リードの一端部と前記第２リードの他端部とを電気的に接続する中継用金属ワイヤと、をさらに備え、
    前記中継用金属ワイヤは、階段状に積層された前記半導体メモリチップと、前記リード群との隙間に設けられることを特徴とする半導体パッケージ。
  2. 前記樹脂モールド部の内部から外部に延びる第１リードと、前記樹脂モールド部の内部であって前記第１リードの一方側に配置された第２リードと、前記樹脂モールド部の内部から外部に延びるとともに前記第１リードの他方側に配置された第３リードと、を有するリード群に複数の半導体メモリチップを積層し、
    前記第１リードの一端部と前記半導体メモリチップの電極パッドとを第１金属ワイヤで電気的に接続し、
    前記第２リードの一端部と前記半導体メモリチップの電極パッドとを第２金属ワイヤで電気的に接続し、
    前記第１リード部を跨いで、前記第３リードの一端部と前記第２リードの他端部とを中継用金属ワイヤで電気的に接続し、
    前記中継用金属ワイヤは、階段状に積層された前記半導体メモリチップと、前記リード群との隙間に設けられることを特徴とする半導体パッケージの製造方法。
  3. 前記複数の半導体メモリチップのうち、一部の半導体メモリチップを積層した状態で、前記第１金属ワイヤおよび前記中継用金属ワイヤの接続を行ってから、他の半導体メモリチップを積層することを特徴とする請求項２に記載の半導体パッケージの製造方法。
  4. 前記中継用金属ワイヤの接続を行ってから、前記半導体メモリチップを積層することを特徴とする請求項２に記載の半導体パッケージの製造方法。
  5. 複数の前記半導体メモリチップをすべて積層してから、前記第１金属ワイヤおよび前記第２金属ワイヤの接続を行うことを特徴とする請求項４に記載の半導体パッケージの製造方法。
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