JP2006332342A

JP2006332342A - 半導体装置

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Publication number: JP2006332342A
Application number: JP2005154039A
Authority: JP
Inventors: Shunichi Sano; 俊一佐野
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 2005-05-26
Filing date: 2005-05-26
Publication date: 2006-12-07

Abstract

【課題】本発明は二つの半導体素子をスタックした構造を有する半導体装置に関し、低背化を図ることを課題とする。
【解決手段】第１の半導体素子２２と第２の半導体素子２３を基板２４上に積層した構造を有する半導体装置において、第１の半導体素子２２を基板２４上にフェイスアップで固定すると共に、この第１の半導体素子２２に設けられた接続端子２２Ａと基板２４とをワイヤー２８した構成とする。かつ、第２の半導体素子２３に設けられる接続端子２３Ａの端子特性が第１の半導体素子２２の接続端子２２Ａの端子特性に対してミラー反転した特性を示すよう構成し、この接続端子２３Ａをワイヤー接続された接続端子２２Ａ上にフリップチップ接合した構成とする。
【選択図】図３

Description

本発明は半導体装置に係り、特に二つの半導体素子をスタックした構造を有する半導体装置に関する。

近年、携帯機器、特に携帯電話市場における小型化の要求に伴い、搭載される半導体装置に対しても小型化の要求が求められている。この要求を満たすために、例えば特許文献１に開示されるように、複数の半導体素子を封止樹脂（パッケージ）内に積層したスタックタイプの半導体装置が開発されている。

図１及び図２は、従来のスタックタイプの半導体装置の代表的な構成を示している。各図に示す半導体装置１Ａ，１Ｂは、いずれも基板４の上に第１の半導体素子２と第２の半導体素子３とを積層（スタック）した構成としている。

図１に示す半導体装置１Ａは、第１の半導体素子２を基板４にバンプ６を用いてフリップチップ接合した構成としている。また、第２の半導体素子３はフェイスアップとし、第１の半導体素子２の背面上に固定した構成としている。

この第２の半導体素子３は、ワイヤー８を用いて基板４と接続されている。この際、ワイヤー８は、第２の半導体素子３に形成されている接続端子が1stボンディング部９となり、基板４に形成されているランドが2ndボンディング部１０となるようボンディングされている。

封止樹脂５は、各半導体素子２，３及びワイヤー８を覆うように形成されている。これにより、各半導体素子２，３及びワイヤー８は、外部に対して保護される。

一方、図２に示す半導体装置１Ｂは、第１の半導体素子２及び第２の半導体素子３のいずれもがフェイスアップで基板４上に搭載されている。第１の半導体素子２は基板４上に接着剤１１により固定されており、また第１の半導体素子２と基板４とはワイヤー８Ｂにより接続されている。

この第１の半導体素子２の上部には、スペーサチップ１２が配設されており、第２の半導体素子３はこのスペーサチップ１２上に固定されている。この第２の半導体素子３と基板４は、ワイヤー８Ａにより接続されている。

上記のようにスペーサチップ１２が配設されることにより、第１の半導体素子２と第２の半導体素子３との間には、スペーサチップ１２の厚さ分の間隔が発生する。このスペーサチップ１２の厚さは、所定のワイヤーループを形成するワイヤー８Ｂが、第２の半導体素子３の接触しないよう設定されている。また、ワイヤー８Ａ，８Ｂは、各半導体素子２，３の接続端子に接合される側が1stボンディング部９Ａ，１０Ａとされ、基板４のランドに接合される側が2ndボンディング部９Ｂ，１０Ｂとされている。

封止樹脂５は、各半導体素子２，３及びワイヤー８Ａ，８Ｂを覆うように形成されている。これにより、各半導体素子２，３及びワイヤー８Ａ，８Ｂは外部に対して保護される。
特開２００４−２５３６９３号公報

しかしながら、図１及び図２に示される従来の半導体装置１Ａ，１Ｂでは、上部に位置する第２の半導体素子３がフェイスアップ構造とされており、必然的に第２の半導体素子３と基板４とはワイヤー８，８Ａを用いて接続される構成とされていた。このため、ワイヤー８，８Ａは、第１の半導体素子２の上部に位置する第２の半導体素子３の上面からワイヤーループを形成することとなり、また封止樹脂５はこのワイヤー８，８Ａを覆うように配設される。

よって、従来の半導体装置１Ａ，１Ｂでは、封止樹脂５の基板４からの高さ（図中矢印Ｈ１，Ｈ２で示す）が大きくなり、半導体装置１Ａ，１Ｂの低背化を図ることができないという問題点があった。

また、図１に示す半導体装置１Ａでは、バンプ６によりフリップチップ接合された第１の半導体素子２の上部に第２の半導体素子３を配設する必要があり、また３に対しては超音波溶接によりワイヤー８をボンディングする必要がある。このため、基板４上における各半導体素子２，３の接合強度が低下し、半導体装置１Ａの信頼性が低下するおそれがある。

また、図２に示す半導体装置１Ｂでは、第１及び第２の半導体素子２，３に加えてスペーサチップ１２が別個に必要となり、部品点数増加すると共に製造工程が複雑化してしまう。更に、スペーサチップ１２を設けることにより、図１に示した半導体装置１Ａよりも、更に基板４上の高さが高くなる（Ｈ１＜Ｈ２）という問題点も生じる。

本発明は上記の点に鑑みてなされたものであり、低背化を図りうる半導体装置を提供することを目的とする。

上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。

請求項１記載の発明は、
第１の半導体素子と第２の半導体素子を基板上に積層した構造を有する半導体装置において、
前記第１の半導体素子を基板上にフェイスアップで固定すると共に、該第１の半導体素子に設けられた第１の接続端子と前記基板とをワイヤー接続し、
前記第２の半導体素子に設けられる第２の接続端子の端子特性が前記第１の接続端子の端子特性に対してミラー反転した特性を示すよう構成し、前記第２の接続端子をワイヤー接続された前記第１の接続端子上に接合したことを特徴とするものである。

上記発明によれば、第１の半導体素子が基板上にフェイスアップで固定されると共にワイヤー接続され、この第１の半導体素子のワイヤー接続された第１の接続端子上に第２の接続端子が接合されるよう第２の半導体素子を搭載したことにより、積層状態における第１及び第２の半導体素子の基板からの高さは低くなり、よって半導体装置の低背化を図ることができる。

また、第１及び第２の半導体素子の接続端子の端子特性は互いにミラー反転した特性とされているため、第１の半導体素子の上部に第２の半導体素子を搭載した場合、対向する接続端子の特性は同一特性となる。このため、第１の半導体素子の上部に第２の半導体素子を搭載しても、接続される端子間で端子特性の不適合が生じることはない。

また、請求項２記載の発明は、
請求項１記載の半導体装置において、
前記ワイヤーは、前記基板にファーストボンディングされ、前記第１の接続端子にセカンドボンディングされた構成であることを特徴とするものである。

上記発明によれば、ワイヤーはいわゆるリバース接合（逆ボンディング）されるため、ワイヤーループの低背化を図ることができ、更に半導体装置の低背化を図ることができる。

また、請求項３記載の発明は、
請求項１または２記載の半導体装置において、
少なくとも前記第１の半導体素子と前記第２の半導体素子との離間部分を含む部位に、封止樹脂を配設したことを特徴とするものである。

上記発明によれば、封止樹脂が第１の半導体素子と第２の半導体素子との離間部分にも介装されるため、第１及び第２の半導体素子間の接合強度を高めることができ、半導体装置の信頼性を高めることができる。

また、請求項４記載の発明は、
請求項１または２記載の半導体装置において、
前記第１の半導体素子と前記第２の半導体素子との離間部分に、フラックス材を有した接着剤が配設されていることを特徴とするものである。

上記発明によれば、第１の半導体素子上に第２の半導体素子を接合する際、フラックス材を有した接着剤により第２の半導体素子を第１の半導体素子上に接着し、その後に接合処理を行うことができるため、接合処理の簡単化を図ることができると共に第１及び第２の半導体素子間の接合強度を高めることができる。

本発明によれば、積層状態における第１及び第２の半導体素子の基板からの高さは低くなり、よって半導体装置の低背化を図ることが可能となる。

次に、本発明を実施するための最良の形態について図面と共に説明する。

図１及び図２は、本発明の一実施例である半導体装置２０Ａを示している。図１は半導体装置２０Ａの断面図であり、図２は封止樹脂２５Ａを取り除いた状態の斜視図である。

半導体装置２０Ａは、大略すると第１の半導体素子２２、第２の半導体素子２３、基板２４、及び封止樹脂２５Ａ等により構成されている。第１の半導体素子２２及び第２の半導体素子２３は例えばＤＲＡＭであり、図５に示すようにその回路形成面２２Ｂ，２３Ｂに複数の接続端子２２Ａ，２２Ｂが形成された構成とされている。

基板２４は例えばプリント配線基板であり、その表面には複数のランド３４が形成されている（図４参照）。第１の半導体素子２２は、フェイスアップの状態で基板２４上に固定される。具体的には、基板２４の上面に接着剤３１を塗布し、この接着剤３１を用いて第１の半導体素子２２は基板２４に固定される。

この第１の半導体素子２２と基板２４は、ワイヤー２８により接続される。この際、ワイヤー２８はランド３４に対して1stボンディングが行われることにより1stボンディング部２９が形成され、その後に第１の半導体素子２２の接続端子２２Ａに対して2ndボンディングが行われることにより2ndボンディング部３０が形成される。このワイヤーのボンディング方法はいわゆるリバース接合（逆ボンディング）であり、これによりワイヤー２８のワイヤーループの低背化を図ることができる。

また、第１の半導体素子２２の接続端子２３Ａにワイヤー２８を接合する際、図４に示すように、所定の接続端子２３Ａに対してはワイヤー２８を接合するのではなく、接続用バンプ３３（スタッドバンプ）のみを形成することとしてもよい。この接続用バンプ３３は、後述するように第２の半導体素子２３との電気的接続にのみに用い、基板２４との接続には用いないものとなる。

第２の半導体素子２３は、予め回路形成面２３Ｂに形成された接続端子２３Ａにバンプ２６が設けられている。ここで図５を参照し、第２の半導体素子２３に形成されている接続端子２３Ａと、第１の半導体素子２２に形成されている接続端子２２Ａに注目する。

図５（Ａ）は第１の半導体素子２２の回路形成面２２Ｂを示しており、図５（Ｂ）は第２の半導体素子２３の回路形成面２３Ｂを示している。同図に示すように、各回路形成面２２Ｂ．２３Ｂには複数の接続端子２２Ａ，２３Ａが形成されており、またその配設位置は第１の半導体素子２２の上部に第２の半導体素子２３を積層（スタック）した際に、それぞれ対応する接続端子２２Ａ，２３Ａが対向するよう形成位置が選定されている。

更に、第２の半導体素子２３に設けられた接続端子２３Ａの端子特性は、第１の半導体素子２２に設けられた接続端子２２Ａの端子特性に対してミラー反転した特性を示すよう構成されている。具体的には、第１の半導体素子２２において図中左上端に位置するＡで示す接続端子２２Ａの端子特性が電源であった場合、第２の半導体素子２３の図中右上端に位置する接続端子２３Ａの端子特性も電源となる。同様に、同図にＡ〜Ｌで示す端子特性は、第１の半導体素子２２と第２の半導体素子２３でミラー反転した特性を示すよう構成されている。

第１の半導体素子２２に対し、上記のようにミラー反転した端子特性を有した第２の半導体素子２３は、第１の半導体素子２２の上部に直接搭載される。即ち、第２の半導体素子２３は、バンプ２６を用いて第１の半導体素子２２のワイヤー接続がされた接続端子２２Ａ上にフリップチップ接合される。

この際、上記のように接続端子２３Ａは接続端子２２Ａに対してミラー反転した端子特性とされているため、接合される端子同士は同一の端子特性となる。従って、第１の半導体素子２２の回路形成面２２Ｂと、第２の半導体素子２３の回路形成面２３Ｂが対向するよう積層（スタック）しても、問題なく両半導体素子２２，２３を積層できる。

封止樹脂２５Ａは、上記のように積層された各半導体素子２２，２３を覆うように形成される。この封止樹脂２５Ａはエポキシ系の樹脂であり、本実施例ではポッティングにより形成している。この封止樹脂２５Ａは、ワイヤー２８を覆うようにも配設され、よって各半導体素子２２，２３及びワイヤー２８は、封止樹脂２５Ａにより保護された状態となる。

上記構成とされた半導体装置２０Ａは、第１の半導体素子２２上に第２の半導体素子２３を積層する際、第２の半導体素子２３のバンプ２６は第１の半導体素子２２のワイヤー接続がされた接続端子２２Ａ上にフリップチップ接合される。このため、第１の半導体素子２２と第２の半導体素子２３との離間距離は、2ndボンディング部３０の高さとバンプ２６の高さを加算した高さ（図に矢印ΔＨで示す）となる。この離間距離ΔＨは約０．０４ｍｍ程度であり、各半導体素子２２，２３間の間隙は微小な間隙となる。

従って、本実施例に係る半導体装置２０Ａでは、各半導体素子２２，２３を積層した状態における、基板２４からの第２の半導体素子２３の背面までの高さ（図中矢印Ｈ３で示す）は従来に比べて低くなり、よって図１及び図２に示した従来の半導体装置１Ａ，１Ｂに比べて半導体装置２０Ａの低背化を図ることができる。

更に、本実施例では第２の半導体素子２３がフリップチップ接合されるため、上部に位置する第２の半導体素子２３にワイヤーを配設する必要がなくなる。このため、本実施例に係る半導体装置２０Ａでは封止樹脂２５Ａを形成する際、従来のようにワイヤー８，８Ａ，８Ｂ（図１，２参照）を覆うことを考慮する必要はなく、第２の半導体素子２３のみを覆うように形成すればよい。よって、第２の半導体素子２３の上部に形成する封止樹脂２５Ａの厚さを従来に比べて薄くすることができ、これによっても半導体装置２０Ａの低背化を図ることができる。

また、封止樹脂２５Ａはポッティングにより形成しているため、第１の半導体素子２２と第２の半導体素子２３との離間部分にも流入し、このため封止樹脂２５Ａは各半導体素子２２，２３の離間部分にも介装される。よって、各半導体素子２２，２３間の接合強度を高めることができ、半導体装置２０Ａの信頼性を高めることができる。

更に、図４に示したように、第１の半導体素子２２に形成された接続端子２２Ａは、その全てにワイヤー２８を配設する必要はなく、接続用バンプ３３（スタッドバンプ）を形成することとしてもよい。この構成とした場合には、第１の半導体素子２２と第２の半導体素子２３は、各バンプ２６，３３を介して接続された構成となる。

図６は、図３乃至図５を用いて説明した半導体装置２０Ａの変形例を示している。尚、図６において、図３乃至図５に示した構成と同一構成については同一符号を付して、その説明を省略するものとする。

図６に示す半導体装置２０Ｂは、第１の半導体素子２２と第２の半導体素子２３との離間部分に、フラックス含有接着剤３５を配設してなることを特徴とするものである。

前記した半導体装置２０Ａでは、第２の半導体素子２３を第１の半導体素子２２上にフリップチップ接合する際、2ndボンディング部３０の上部にフラックスを塗布し、その上でバンプ２６を2ndボンディング部３０上にはんだ付けする必要がある。また、第１の半導体素子２２と第２の半導体素子２３との接合強度を増大させるために、封止樹脂２５Ａを各半導体素子２２，２３の間に介装する構成としている。

これに対して本変形例では、第２の半導体素子２３を第１の半導体素子２２にフリップチップ接合する前に、第１の半導体素子２２上にフラックス含有接着剤３５を配設しておく構成とした。このフラックス含有接着剤３５は、フラックスとしての機能と、接着剤としての機能を併せ持つものである。

このフラックス含有接着剤３５用いた接合処理では、先ずフラックス含有接着剤３５が配設された第１の半導体素子２２上に第２の半導体素子２３を接着して仮止めし、その後に加熱処理を行いバンプ２６を2ndボンディング部３０に接合すると共に、フラックス含有接着剤３５を硬化させる。これにより、第１の半導体素子２２に第２の半導体素子２３を接合する処理の簡単化を図ることができると共に各半導体素子２２，２３間の接合強度を高めることが可能となる。

図１は、第１従来例である半導体装置を示す断面図である。図２は、第２従来例である半導体装置を示す断面図である。図３は、本発明の一実施例である半導体装置を示す断面図である。図４は、図３に示す半導体装置の封止樹脂を取り除いた状態を示す斜視図である。図５は、第１の半導体装置の端子配列と、第２の半導体装置の端子配列を示す図である。図６は、図３に示す半導体装置の変形例を示す断面図である。

符号の説明

２０Ａ，２０Ｂ半導体装置
２２第１の半導体素子
２３第２の半導体素子
２４基板
２５Ａ，２５Ｂ封止樹脂
２６バンプ
２８，２８Ａ，２８Ｂワイヤー
２９，２９Ａ，２９Ｂ 1stボンディング部
３０３０Ａ，３０Ｂ 2ndボンディング部
３３接続用バンプ
３５フラックス含有接着剤

Claims

第１の半導体素子と第２の半導体素子を基板上に積層した構造を有する半導体装置において、
前記第１の半導体素子を基板上にフェイスアップで固定すると共に、該第１の半導体素子に設けられた第１の接続端子と前記基板とをワイヤー接続し、
前記第２の半導体素子に設けられる第２の接続端子の端子特性が前記第１の接続端子の端子特性に対してミラー反転した特性を示すよう構成し、前記第２の接続端子をワイヤー接続された前記第１の接続端子上に接合したことを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記ワイヤーは、前記基板にファーストボンディングされ、前記第１の接続端子にセカンドボンディングされた構成であることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
少なくとも前記第１の半導体素子と前記第２の半導体素子との離間部分を含む部位に、封止樹脂を配設したことを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記第１の半導体素子と前記第２の半導体素子との離間部分に、フラックス材を有した接着剤が配設されていることを特徴とする半導体装置。