JP2006024752A - 半導体装置およびその製造方法 - Google Patents

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Japan
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chip
bump
bumps
semiconductor device
child
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Takashi Miyazaki
崇誌 宮崎
Takuo Funaya
琢央 船矢
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NEC Electronics Corp
NEC Corp
Original Assignee
NEC Electronics Corp
NEC Corp
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    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141—Guiding structures both on and outside the body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Abstract

【課題】 チップ間を樹脂封止することができる補強バンプ構造を備え、信頼性の高い半導体チップを提供する。
【解決手段】 子チップ１０１および親チップにおいては、子バンプ１０２が設けられた領域と子チップ１０１の周縁部との間に封止樹脂１０４の流路を設けることにより、封止樹脂の流入速度をほぼ均一にすることができる。このため、封止樹脂１０４内におけるボイドの発生を抑制することができる。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関する。
近年、電子機器の軽薄短小化に伴い、構成する電子部品には小型化への要求が一段と高まっている。一方、高速化、メモリ容量増加等の高機能化の要求も高まっており、小型化と高機能化を両立するデバイスレベルでのシステム集積化手法として、複数の半導体チップを一つのパッケージ内で電気的に接続し、集積化するＳｉＰ（System in Package）が開発されている。
その中でＳｉＰの要素技術であるチップオンチップ(Chip-On-Chip)接続技術は、ＣＭＯＳロジックとＤＲＡＭといったウェハプロセスでの異なる最適設計パラメータを持つデバイス同士や、シリコンデバイスと化合物半導体デバイスといったウェハプロセスでの集積化が困難なデバイスの素子形成面同士を向かい合わせて、バンプ電極によって最短距離で電気的に接続する手法であり、より高機能でかつ高速なＳｉＰを実現する可能性を持っている。
しかし、今後更なる小型化・高機能化が要求され、更にバンプ電極の微細化が進むと、バンプサイズ縮小に伴って、バンプ一つあたりの強度の低下や、外部環境から保護するためにバンプ間に流し込まれる封止樹脂の注入が困難になるという課題を有していた。
そこで、特許文献１記載の技術に代表されるように、チップオンチップ技術における電極バンプを保護する為に、反り返り防止用バンプを採用した従来技術が存在する。特許文献１記載の技術においては、子チップは配線形成面側周縁に子バンプを持ち、親チップはこの子バンプに対応した位置に親バンプを持っている。
また、親チップ、子チップともに、上記親バンプ、子バンプとは別に、チップの中央部分、もしくはチップの周縁より内側のスペースに、チップの反り返りの反力を受け止める事ができる反力受け親バンプ、反力受け子バンプが設けられている。そして、親バンプと子バンプとを重ね合わせてバンプ同士を当接されると同時に、反力受け親バンプ、反力受け子バンプも当接される。
特開２００２−２６２３８号公報
しかしながら、上記文献記載の技術をはじめとする従来技術は、以下の点で改善の余地を有していた。
第一に、図９に示すように、バンプ（子バンプ２および親バンプ６）間およびチップ（子チップ１および親チップ５）間に後から封止樹脂４を配置しようとした場合に、反力受けバンプ７の構造およびサイズに制約が生じるという課題を有している。すなわち、後から封止樹脂４を注入しようとした場合、封止樹脂４は子チップ１のある一辺から毛細管現象によってバンプ間およびチップ間に浸透させていく方法が通常用いられる。しかし、内部のバンプの構造およびサイズに不均一がある場合には、封止面内の位置によって封止樹脂４の浸透速度にバラツキが生じ、結果として内部にボイドが取り残されてしまうからである。
第二に、以上の理由で反力受けバンプ７の構造およびサイズに制約が生じると、外部からの変形に対して反力受けバンプ７が充分に耐える事ができないという課題を有していた。
第三に、チップオンチップ接続されるチップの種類によっては、バンプを配置できる位置に制約がある。たとえば、メモリセル上にバンプを形成しようとすると、現在の工程に再配線の工程の追加が必要になってしまう。そのため、通常はメモリセル以外の領域にパッド電極を配列しなければならず、たとえば図１０に示すＤＲＡＭチップ８のように、メモリセル領域９が周縁部にあるため、バンプ２を形成することができる領域がＤＲＡＭチップ８の中央部に限られるという制約が生じる場合がある。このように、バンプ２がＤＲＡＭチップ８の中央部に集約された場合、フリップチップ接続法でチップオンチップ接続しようとすると、上チップの周辺部を支える部材が無いために、接続時に上チップが傾いてしまい、上チップの破損が生じる可能性があるという課題を有していた。
また、近年のＤＲＡＭ混載ロジックチップにおいても、メモリセル上への内部配線の配置が制限される。したがって、上記課題が同様に生じる可能性がある。
上チップを支持する方法として、特許文献１記載の技術に代表される従来の技術のように、チップを支持するためのダミーのバンプを用いる技術が存在するが、バンプの位置がチップの中央部に制限された場合に、特許文献１記載の技術を単に適用すると、ダミーのバンプがバンプ周囲に配置されるので、フリップチップ接続後に封止樹脂を流し込むことが困難になるという点で課題を有している。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、チップ間を樹脂封止することができる補強バンプ構造を備え、信頼性の高い半導体チップを提供することにある。
本発明によれば、半導体チップと、半導体チップ上面に設けられた、バンプと、該バンプが設けられた領域の外周に沿って設けられた複数の補強用のバンプと、を備え、複数の補強用のバンプ間に、バンプが設けられた領域と半導体チップの周縁部とを接続する封止樹脂の流路が設けられていることを特徴とする半導体装置が提供される。
本発明において、補強用のバンプとは、バンプを用いて半導体チップを接合する際に、バンプの補強に供するバンプのことをいう。
本発明によれば、バンプが半導体チップ上の中央部近傍に設けられた場合にも、補強用のバンプを設けることができる。また、バンプが設けられた領域と半導体チップの周縁部との間に封止樹脂の流路を設けることにより、封止樹脂の流入を均一にし、封止樹脂内におけるボイドの発生を抑制することができる。このため、信頼性の高い半導体装置を提供することができる。
本発明によれば、上記特徴を有する半導体装置を少なくとも２個積層させた半導体装置であって、少なくとも２個以上積層された半導体装置のうち少なくとも一対の半導体装置において、一方の半導体装置に設けられたバンプと、もう一方の半導体装置に設けられたバンプとが当接されたことを特徴とする半導体装置が提供される。
本発明によれば、バンプを有する半導体装置を少なくとも２個積層させて、バンプ同士を当接させることにより、上記特徴を有する半導体装置を組み合わせることができる。
本発明によれば、第１の半導体チップを用意する工程と、第１の半導体チップ上面に、第１のバンプと、該第１のバンプが設けられた領域の外周に沿った複数の第１の補強用のバンプと、を設け、複数の第１の補強用のバンプ間に、第１のバンプが設けられた領域と第１の半導体チップの周縁部とを接続する封止樹脂の流路を設ける工程と、第１の半導体チップ上に封止樹脂を注入する工程と、第２の半導体チップを用意する工程と、第２の半導体チップ上面に、第２のバンプと、該第２のバンプが設けられた領域の外周に沿った複数の第２の補強用のバンプと、を設け、複数の第２の補強用のバンプ間に、第２のバンプが設けられた領域と第２の半導体チップの周縁部とを接続する封止樹脂の流路を設ける工程と、封止樹脂により、第１のバンプと第２のバンプとが当接し、複数の第１の補強用のバンプと複数の第２の補強用のバンプとが当接するように封止する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、第１のバンプが第１の半導体チップ上の中央部近傍に設けられた場合にも補強用のバンプを設けることができる。また、第１のバンプが設けられた領域と第１の半導体チップの周縁部との間に封止樹脂の流路を設けることにより、封止樹脂の流入を均一にし、封止樹脂内におけるボイドの発生を抑制することができる。さらに、第１のバンプと第２のバンプとが当接し、複数の第１の補強用のバンプと複数の第２の補強用のバンプとが当接するように封止することができる。このため、信頼性の高い半導体装置を提供することができる。
本発明によれば、チップ間を樹脂封止することができる補強バンプ構造を備え、信頼性の高い半導体チップが提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１および図２は本実施形態に係る半導体装置の構成を示す図である。なお、本実施形態においては、封止樹脂１０４として感光性の封止樹脂を用いた形態について説明する。
図１は半導体チップである子チップ１０１の構成を示した図である。ここで、図１（ａ）は子チップ１０１の平面図であり、図１（ｂ）は子チップ１０１のＡＡ’断面図である。子チップ１０１の中央エリアに、チップウエハ１１０上に設けられたパッド電極１０９と接して、バンプである子バンプ１０２が複数配置されており、子バンプ１０２が設けられた矩形状などの領域の外周に沿った領域、たとえば、子バンプ１０２が設けられた領域と子チップ１０１の周縁部との間の領域などに補強子バンプ１０３が設けられている。たとえば、図１（ａ）に示すように、金属膜などからなる補強用のバンプである補強子バンプ１０３が４つのエリアに分けられて配置されている。ここで、図１において、補強子バンプ１０３の子チップ１０１の表面方向の断面積は、子バンプ１０２の断面積よりも大きい。また、補強子バンプ１０３はパッド電極１０９と接していてもよいし、接していなくてもよい。すなわち、補強子バンプ１０３は子チップ１０１と他のチップとの電気的接続に寄与していてもよいし、寄与していなくてもよい。また、子チップ１０１としては、メモリセルがその周縁部近傍に設けられることが多いロジックチップ、ＤＲＡＭ、およびＤＲＡＭ混載ロジックチップなどが用いられる。
また、子チップ１０１には、子バンプ１０２が設けられた矩形状の領域と子チップ１０１の周縁部とを接続する封止樹脂１０４の流路が設けられている。すなわち、子バンプ１０２が設けられた子チップ１０１の中央部近傍の矩形状などの領域と子チップ１０１の周縁部との間などに封止樹脂１０４を配置することができる領域（スペース）が設けられている。そのため、子バンプ１０２同士の間、補強子バンプ１０３同士の間、子バンプ１０２と補強子バンプ１０３との間、補強子バンプ１０３の外周の一部（子チップ１０１の周縁部）には、現像・露光によりパターニングされた封止樹脂１０４が選択的に配置されている。また、本実施形態において、封止樹脂１０４はチップウエハ１１０上に、子バンプ１０２および補強子バンプ１０３の厚みよりも厚く設けられている。
図２は半導体チップである親チップ１０５の構成を示した図である。ここで、図２（ａ）は親チップ１０５の平面図であり、図２（ｂ）は親チップ１０５のＡＡ’断面図である。親チップ１０５の中央エリアに、チップウエハ１１０上に設けられたパッド電極１０９と接して、バンプである親バンプ１０６が複数配置されており、親バンプ１０６が設けられた矩形状などの領域の外周に沿った領域、たとえば、親バンプ１０６が設けられた領域と親チップ１０５の周縁部との間の領域などに補強親バンプ１０７が設けられている。たとえば、図２（ａ）に示すように、金属膜などからなる補強用のバンプである補強親バンプ１０７が４つのエリアに分けられて配置されている。ここで、図２において、補強親バンプ１０７の親チップ１０５の表面方向の断面積は、親バンプ１０６の断面積よりも大きい。また、親バンプ１０６および補強親バンプ１０７は、子チップ１０１に配置された子バンプ１０２および補強子バンプ１０３と、それぞれ相対する位置に配置されている。ここで、補強親バンプ１０７はパッド電極１０９と接していてもよいし、接していなくてもよい。すなわち、補強親バンプ１０７は、親チップ１０５と他のチップとの電気的接続に寄与してもよいし、寄与しなくてもよい。また、親チップ１０５としては、メモリセルがその周縁部近傍に設けられることが多いロジックチップ、ＤＲＡＭ、およびＤＲＡＭ混載ロジックチップなどが用いられる。
図３は、子チップ１０１と親チップ１０５とを、電気的に接続させた親子チップ１００の断面図である。子チップ１０１に配置された子バンプ１０２と、親チップ１０５に配置された親バンプ１０６とが当接されていることで子チップ１０１と親チップ１０５とは電気的に接続されている。また、子チップ１０１に配置された補強子バンプ１０３と、親チップ１０５に配置された補強親バンプ１０７とが当接された構造となっている。また、補強子バンプ１０３と補強親バンプ１０７はパッド電極１０９と接することで子チップ１０１と親チップ１０５との電気的接続に寄与していてもよいし、パッド電極１０９と接することなく子チップ１０１と親チップ１０５との電気的接続に寄与していなくてもよい。さらに、子バンプ１０２と親バンプ１０６とを当接させる際および補強子バンプ１０３と補強親バンプ１０７とを当接させる際には、子バンプ１０２の周囲、親バンプ１０６の周囲、補強子バンプ１０３の周囲、補強親バンプ１０７の周囲、および子チップ１０１と親チップ１０５との間が、あらかじめ子チップ１０１側の子バンプ１０２同士の間、補強子バンプ１０３同士の間、子バンプ１０２と補強子バンプ１０３との間、補強子バンプ１０３の外周の一部（子チップ１０１の周縁部）に形成されている封止樹脂１０４によって同時に封止される。
ここで、あらかじめ子チップ１０１上に供給される封止樹脂１０４は、子チップ１０１と親チップ１０５とを接合させた図３の状態における子チップ１０１と親チップ１０５との間の距離よりも厚めに供給されている。そのため、子チップ１０１と親チップ１０５とを接合する際には、封止樹脂１０４が流動し、補強子バンプ１０３と補強親バンプ１０７との間に設けられた封止樹脂１０４の流路である封止樹脂流動通路１０８を通って、余剰となった封止樹脂１０４が、子チップ１０１および親チップ１０５の外部へと流出されるような構造となっている。
図４は、図３に示す子バンプ１０２、親バンプ１０６、補強子バンプ１０３、補強親バンプ１０７、および感光性の封止樹脂１０４が配置された子チップ１０１と親チップ１０５が組み合わされたチップオンチップ構造の半導体装置である親子チップ１００の構造を、子チップ１０１側から透かして平面的に見た図である。図３および図４に示すように、子チップ１０１と親チップ１０５とは、子バンプ１０２と親バンプ１０６とが当接されることにより接続されている。
以下、図５および図６を用いて、本実施形態に係る親子チップ１００の製造工程を説明する。なお、本実施形態においては、図５に示すように子チップ１０１を２個製造する形態について説明するが、子チップを１個製造する形態や、３個以上製造する形態であってもよい。
まず、図５（ａ）に示すように、Ａｌなどのパッド電極１０９を備える子チップウエハ１１０を準備する。
次に、図５（ｂ）に示すように、子バンプ１０２および補強子バンプ１０３をメッキ等の方法を用いて、子チップウエハ１１０上のパッド電極１０９上に形成する。ここで、補強子バンプ１０３は、子バンプ１０２が設けられた矩形状などの領域の外周に沿った領域、たとえば、子バンプ１０２が設けられた領域と子チップウエハ１１０の周縁部との間などに設けられる。また、子バンプ１０２と補強子バンプ１０３は、メッキを用いることによって同時に形成することができる。ここで、補強子バンプ１０３をパッド電極１０９上に形成してもよいし、パッド電極１０９以外の上に形成してもよい。すなわち、補強子バンプ１０３は、子チップ１０１（図１）と他のチップとの電気的接続に寄与してもよいし、寄与しなくてもよい。
ついで、図５（ｃ）に示すように、チップウエハ１１０上に、たとえば、感光性の封止樹脂１０４を供給する。この際、子バンプ１０２および補強子バンプ１０３を覆うように封止樹脂１０４を供給する。ここで、子チップ１０１（図１）には、子バンプ１０２が設けられた領域と子チップ１０１の周縁部とを接続する、封止樹脂の流路である封止樹脂１０４の流路が設けられている。すなわち、子バンプ１０２が設けられた子チップ１０１の中央部近傍の領域と子チップ１０１の周縁部との間などに封止樹脂１０４を配置することができる領域（スペース）が設けられている。そのため、子バンプ１０２同士の間、補強子バンプ１０３同士の間、子バンプ１０２と補強子バンプ１０３との間、補強子バンプ１０３の外周の一部（子チップ１０１の周縁部）に封止樹脂１０４を供給することができる。封止樹脂１０４の供給方法としては、スピンコート塗布、樹脂シートのラミネート等を用いることができる。
続いて、図５（ｄ）に示すように、感光性の封止樹脂１０４を露光、現像する事によって所定の形状の封止樹脂１０４をパターニングする。
次に、図６（ｅ）に示すように、子チップ１０１の子バンプ１０２および補強子バンプ１０３が、それぞれ当接する位置に、親バンプ１０６および補強親バンプ１０７を備える親チップ１０５を用意する。親チップ１０５へのバンプの形成方法は、封止樹脂１０４を供給しないこと以外は、図５（ａ）〜（ｂ）に示す子チップ１０１の形成方法と同様である。
次に、図６（ｆ）に示すように、親チップ１０５と、ダイシングして個片化された子チップ１０１とを、子バンプ１０２、補強子バンプ１０３、親バンプ１０６および補強親バンプ１０７を介して接合し、親チップ１０５と子チップ１０１とを電気的に接続する。また、このとき、子チップ１０１側に供給されている封止樹脂１０４によって、子チップ１０１と親チップ１０５との間、子バンプ１０２と親バンプ１０６との間、補強子バンプ１０３と補強親バンプ１０７との間を同時に封止する。ここで、子バンプ１０２の周囲、親バンプ１０６の周囲、補強子バンプ１０３の周囲、補強親バンプ１０７の周囲、および子チップ１０１と親チップ１０５との間を、あらかじめ子チップ１０１側の子バンプ１０２同士の間、補強子バンプ１０３同士の間、子バンプ１０２と補強子バンプ１０３との間、補強子バンプ１０３の外周の一部（子チップ１０１の周縁部）に形成されている封止樹脂１０４によって同時に封止する。また、子チップ１０１と親チップ１０５とを接合する際には、封止樹脂１０４が流動し、余剰となった封止樹脂１０４の一部が、補強子バンプ１０３と補強親バンプ１０７との間に設けられた封止樹脂１０４の流路である封止樹脂流動通路１０８を通って、子チップ１０１および親チップ１０５の周縁部に向かって押し出される。そして、封止樹脂１０４の一部が、子チップ１０１および親チップ１０５の外部へと流出する。
以上の工程により、チップオンチップ構造の半導体装置である親子チップ１００を製造することができる。
次に、図６（ｇ）に示すように、親チップ１０５の外周部に設けられた外部電極１１１と、基板１１２に設けられた基板電極１１３とをワイヤーボンディングにより接続するなどして、パッケージングを行う。
以下、子チップ１０１、親チップ１０５および親子チップ１００の効果について説明する。
特許文献１記載の技術をはじめとする従来の技術においては、バンプ間およびチップ間に後から封止樹脂を供給しようとした場合に、反力受けバンプの構造およびサイズに制約が生じるという課題を有している。すなわち、後から封止樹脂を供給しようとした場合、封止樹脂は子チップのある一辺から毛細管現象によってバンプ間およびチップ間に浸透させていく方法が通常用いられるが、内部のバンプの構造およびサイズが不均一である場合には、封止面内の位置によって封止樹脂の流入速度にバラツキが生じ、結果として内部にボイドが取り残されてしまう可能性があるからである。これに対して、子チップ１０１および親チップ１０５においては、子バンプ１０２が設けられた領域の外周に沿った領域、たとえば子バンプ１０２が設けられた領域と子チップ１０１の周縁部との間に封止樹脂１０４の流路を設けることにより、封止樹脂の流入速度をほぼ均一にすることができる。このため、封止樹脂１０４内におけるボイドの発生を抑制することができる。
また、補強子バンプ１０３および補強親バンプ１０７がバンプとチップ周縁部との間に設けられていることにより、特にＤＲＡＭやＤＲＡＭ混載ロジックチップのようにメモリセルがチップ上の周縁部近傍に設けられるため、バンプがチップ上の中央部近傍に設けられることが好ましい場合であっても、チップに補強バンプを設けることができる。このため、補強バンプの構造・サイズなどの設計マージンを拡大することができる。また、補強子バンプ１０３および補強親バンプ１０７の構造やサイズを比較的自由に設計することができる。このため、補強バンプの構造やサイズを、子チップ１０１と親チップ１０５とを接合した後に、親子チップ１００に外部からかかる変形の力に対して耐え得るように設計することができる。
上記実施形態においては、感光性の封止樹脂１０４を、子バンプおよび補強子バンプを覆うように、子チップ１０１の子バンプ１０２同士の間、補強子バンプ１０３同士の間、子バンプ１０２と補強子バンプ１０３との間にあらかじめ供給し、露光・現像することでパターニングしている。そのため、子チップ１０１と親チップ１０５との接合時には、親子チップ１００の補強子バンプ同士の間と補強親バンプ同士の間との空間は、接合時に押し出される封止樹脂１０４によって埋め込まれる為、ボイドの発生をより抑制することができる
また、子チップ１０１に封止樹脂１０４が供給されており、補強子バンプ１０３が子バンプ１０２が設けられた領域の外周に沿った領域、たとえば子バンプ１０２が設けられた領域と子チップ１０１の周縁部との間に設けられており、補強親バンプ１０７が親バンプ１０６が設けられた領域の外周に沿った領域、たとえば親バンプ１０６が設けられた領域と親チップ１０５周縁部との間に設けられている。そのため、子チップ１０１と親チップ１０５とを接合する際に、封止樹脂１０４は補強バンプ同士の間に設けられた封止樹脂流動通路１０８を流動する。したがって、流動する位置と封止樹脂１０４のチップ外部への流動量とを制御することができる。この結果、図７に示すように、子チップ１０１と接合される親チップ１０５のサイズや親チップ１０５に外部電極１１１などのパッドが設けられた場所に封止樹脂１０４が流動しないようにすることができ、親チップ１０５などのチップ上に外部電極１１１などのパッドを設ける位置の設計マージンをより広くとることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記実施形態においては、子バンプ１０２と子チップ１０１の周縁部との間および親バンプ１０６と親チップ１０５の周縁部との間に、それぞれ補強バンプが４個ずつ設けられた形態について説明したが、微細な補強バンプの集合体であってもよい。補強子バンプ１０３および補強親バンプ１０７が微細な構造であることにより、補強子バンプ１０３および補強親バンプ１０７の当接される面積が少なく済み、接合時にかかる子チップ１０１および親チップ１０５への負荷を軽減することができる。
また、図８に示すように、子バンプ１０２が設けられた矩形領域と子チップ１０１の周縁部との間の両側に２個の補強子バンプ１０３が設けられていてもよい。子チップ１０１同様に、親チップ１０５についても、２個の補強バンプが設けられていてもよい。さらに、子チップ１０１、親チップ１０５ともに３個以上の補強バンプを有していてもよい。
また、上記実施形態においては、金属膜からなる補強用子バンプ１０３および補強用親バンプ１０７を用いた形態について説明したが、補強子バンプ１０３および補強親バンプ１０７の材質を融着性金属バンプで形成してもよい。こうすることにより、子チップ１０１と親チップ１０５とを接合する際にかかる負荷（特に荷重）を更に低減することができる。したがって、より大面積の補強バンプをより低荷重で実現することができる。
また、補強子バンプ１０３および補強親バンプ１０７をパッド電極１０９上に設けない場合、チップウエハ１１０上に塗布されたポリイミドなどの絶縁膜上に形成してもよい。
また、上記実施形態においては、感光性の封止樹脂１０４を用いた形態について説明したが、感光性を有しない封止樹脂であってもよい。
また、上記実施形態においては、子バンプ１０２および親バンプ１０６が矩形状の領域内に形成される形態について説明したが、たとえば、円形などの矩形以外の形状の領域内に形成されてもよい。
また、上記実施形態においては、補強子バンプ１０３および補強親バンプ１０７の外側に余剰領域がある形態について説明したが、補強子バンプ１０３および補強親バンプ１０７の外側が子チップ１０１および親チップ１０５の最外周部に接してもよい。
また、上記実施形態においては、図３に示すように、子チップ１０１と親チップ１０５とが接続された親子チップ１００について説明したが、３個以上のチップが積層された場合であっても、そのうちの少なくとも１対のチップが向かい合って、そのバンプ同士が当接されることにより接続されている形態であってもよい。たとえば、基板上に３個のチップが積層され、そのうちの１対が、バンプ同士が当接されることにより、チップオンチップ接続された親子チップであり、残り１個のチップがプリント基板などの基板にワイヤボンディング接続されているような形態である。このような場合であっても、親子チップ１００と同様の効果を得ることができる。
実施の形態に係る半導体装置における接合前の子チップ側の構造を模式的に示した図である。 実施の形態に係る半導体装置における接合前の親チップ側の構造を模式的に示した図である。 実施の形態に係る半導体装置における子チップと親チップとを接合した後の構造を模式的に示した断面図である。 実施の形態に係る半導体装置における子チップと親チップとを接合した後の構造を模式的に示した平面図である。 実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。 実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。 実施の形態に係る半導体装置の構造を模式的に示した図である。 実施の形態に係る半導体装置の構造を模式的に示した図である。 従来の技術に係る半導体装置の構造を模式的に示した図である。 従来の技術に係る半導体装置の構造を模式的に示した図である。
符号の説明
１００ 親子チップ
１０１ 子チップ
１０２ 子バンプ
１０３ 補強子バンプ
１０４ 封止樹脂
１０５ 親チップ
１０６ 親バンプ
１０７ 補強親バンプ
１０８ 封止樹脂流動通路
１０９ パッド電極
１１０ チップウエハ
１１１ 外部電極
１１２ 基板
１１３ 基板電極

Claims (12)

  1. 半導体チップと、
    前記半導体チップ上面に設けられた、バンプと、該バンプが設けられた領域の外周に沿って設けられた複数の補強用のバンプと、
    を備え、
    前記複数の補強用のバンプ間に、前記バンプが設けられた領域と前記半導体チップの周縁部とを接続する封止樹脂の流路が設けられていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記バンプが前記半導体チップと電気的に接続され、
    前記補強用のバンプが前記半導体チップと電気的に接続されていないことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記複数の補強用のバンプが金属膜からなることを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記半導体チップ上に外部電極が設けられ、
    前記封止樹脂の流路が、前記外部電極が設けられた領域以外に設けられていることを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記半導体チップがＤＲＡＭであって、
    前記バンプが前記ＤＲＡＭのメモリセルが形成されていない領域上に設けられていることを特徴とする半導体装置。
  6. 請求項１乃至４いずれかに記載の半導体装置において、
    前記半導体チップがＤＲＡＭ混載ロジックチップであって、
    前記バンプが前記ＤＲＡＭ混載ロジックチップ内のメモリセルが形成されていない領域上に設けられていることを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記封止樹脂が感光性の封止樹脂であることを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置を少なくとも２個積層させた半導体装置であって、
    前記少なくとも２個以上積層された半導体装置のうち少なくとも一対の半導体装置において、一方の半導体装置に設けられた前記バンプと、もう一方の半導体装置に設けられた前記バンプとが当接されたことを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記一方の半導体装置に設けられた半導体チップがロジックチップであることを特徴とする半導体装置。
  10. 第１の半導体チップを用意する工程と、
    前記第１の半導体チップ上面に、第１のバンプと、該第１のバンプが設けられた領域の外周に沿った複数の第１の補強用のバンプと、を設け、前記複数の第１の補強用のバンプ間に、前記第１のバンプが設けられた領域と前記第１の半導体チップの周縁部とを接続する封止樹脂の流路を設ける工程と、
    前記第１の半導体チップ上に封止樹脂を注入する工程と、
    第２の半導体チップを用意する工程と、
    前記第２の半導体チップ上面に、第２のバンプと、該第２のバンプが設けられた領域の外周に沿った複数の第２の補強用のバンプと、を設け、前記複数の第２の補強用のバンプ間に、前記第２のバンプが設けられた領域と前記第２の半導体チップの周縁部とを接続する封止樹脂の流路を設ける工程と、
    前記封止樹脂により、前記第１のバンプと前記第２のバンプとが当接し、前記複数の第１の補強用のバンプと前記複数の第２の補強用のバンプとが当接するように封止する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記封止する工程において、前記バンプが設けられた領域内の前記封止樹脂の一部が前記封止樹脂の流路を通って前記周縁部に向かって押し出されることを特徴とする半導体装置の製造方法。
  12. 請求項１０または１１に記載の半導体装置の製造方法において、
    前記封止樹脂が感光性の封止樹脂であることを特徴とする半導体装置の製造方法。
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