WO2018168198A1 - 半導体記憶装置 - Google Patents

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semiconductor memory
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小柳　勝
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東芝メモリ株式会社
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Definitions

  • Embodiments relate to a semiconductor memory device.
  • a NAND flash memory is known as a semiconductor memory device.
  • a semiconductor memory device capable of reducing manufacturing costs.
  • a semiconductor memory device includes a first substrate, a first element layer provided on the upper surface of the first substrate, a second substrate, and a second element layer provided on the upper surface of the second substrate. And.
  • the first substrate includes a first via.
  • the first element layer is electrically connected to the first via, and includes a first pad provided on the top surface of the first element layer
  • the second substrate includes a second via.
  • the second element layer includes a second pad electrically connected to the second via and provided on the top surface of the second element layer.
  • the upper surface of the second element layer is provided opposite to the upper surface of the upper first element layer.
  • the first pad and the second pad are provided symmetrically with respect to opposing surfaces of the first element layer and the second element layer, and are electrically connected to each other.
  • FIG. 1 is a block diagram for explaining a configuration of a memory system according to a first embodiment.
  • FIG. 2 is a block diagram for explaining the configuration of the semiconductor memory device according to the first embodiment.
  • FIG. 3 is a circuit diagram for explaining a configuration of a core chip group of the semiconductor memory device according to the first embodiment.
  • FIG. 4 is a top view for explaining the configuration of the core chip of the semiconductor memory device according to the first embodiment.
  • FIG. 5 is a cross-sectional view for explaining the configuration of the core chip of the semiconductor memory device according to the first embodiment.
  • FIG. 6 is a top view for explaining the configuration of the core chip of the semiconductor memory device according to the first embodiment.
  • FIG. 7 is a cross-sectional view for explaining the configuration of the core chip of the semiconductor memory device according to the first embodiment.
  • FIG. 8 is a cross-sectional view for describing a configuration of a core chip group of the semiconductor memory device according to the first embodiment.
  • FIG. 9 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the first embodiment.
  • FIG. 10 is a flowchart for explaining the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 11 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the first embodiment.
  • FIG. 12 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the first embodiment.
  • FIG. 13 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the first embodiment.
  • FIG. 14 is a top view for illustrating the configuration of the core chip of the semiconductor memory device according to the modification of the first embodiment.
  • FIG. 15 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the modification of the first embodiment.
  • FIG. 16 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the modification of the first embodiment;
  • FIG. 17 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the modification of the first embodiment.
  • FIG. 18 is a circuit diagram for describing a configuration of a core chip group of the semiconductor memory device according to the second embodiment.
  • FIG. 19 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the second embodiment.
  • FIG. 20 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the second embodiment.
  • FIG. 21 is a cross-sectional view for illustrating the configuration of the core chip group of the semiconductor memory device according to the second embodiment.
  • FIG. 22 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the second embodiment.
  • FIG. 23 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the second embodiment.
  • FIG. 24 is a cross-sectional view for illustrating a configuration of a core chip of a semiconductor memory device according to a first modification of the second embodiment.
  • FIG. 25 is a cross-sectional view for illustrating a configuration of a core chip of a semiconductor memory device according to a first modification of the second embodiment.
  • FIG. 26 is a cross-sectional view for illustrating a configuration of a core chip group of a semiconductor memory device according to a first modification of the second embodiment.
  • FIG. 27 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the first modification of the second embodiment;
  • FIG. 28 is a schematic view for illustrating the manufacturing method of the semiconductor memory device according to the first modification of the second embodiment;
  • FIG. 29 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the third embodiment.
  • FIG. 30 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the third embodiment.
  • FIG. 31 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the third embodiment.
  • FIG. 32 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the third embodiment.
  • FIG. 33 is a cross-sectional view for illustrating the configuration of the core chip group of the semiconductor memory device according to the third embodiment.
  • FIG. 34 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the third embodiment.
  • FIG. 35 is a block diagram for describing a configuration of a core chip group of a semiconductor memory device according to a fourth embodiment.
  • FIG. 36 is a circuit diagram for describing a configuration of a core chip group of a semiconductor memory device according to a fourth embodiment.
  • FIG. 37 is a top view for illustrating the configuration of the core chip of the semiconductor memory device according to the fourth embodiment.
  • FIG. 38 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the fourth embodiment.
  • FIG. 39 is a top view for illustrating the configuration of the core chip of the semiconductor memory device according to the fourth embodiment.
  • FIG. 40 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the fourth embodiment.
  • FIG. 41 is a cross-sectional view for illustrating the configuration of the core chip group of the semiconductor memory device according to the fourth embodiment.
  • FIG. 42 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the fourth embodiment.
  • FIG. 43 is a schematic view for explaining an effect of the semiconductor memory device according to the fourth embodiment.
  • FIG. 44 is a schematic view for explaining an effect of the semiconductor memory device according to the fourth embodiment.
  • FIG. 44 is a schematic view for explaining an effect of the semiconductor memory device according to the fourth embodiment.
  • FIG. 45 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the first modification of the fourth embodiment.
  • FIG. 46 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the first modification of the fourth embodiment.
  • FIG. 47 is a cross-sectional view for illustrating a configuration of a core chip of a semiconductor memory device according to a first modification of the fourth embodiment.
  • FIG. 48 is a cross-sectional view for illustrating the configuration of a core chip group of a semiconductor memory device according to a first modification of the fourth embodiment.
  • FIG. 49 is a cross-sectional view for illustrating the configuration of a core chip group of a semiconductor memory device according to a second modification of the fourth embodiment.
  • FIG. 46 is a cross-sectional view for illustrating the configuration of the core chip of the semiconductor memory device according to the first modification of the fourth embodiment.
  • FIG. 47 is a cross-sectional view for illustrating the configuration of the core chip
  • FIG. 50 is a top view for illustrating the configuration of the core chip of the semiconductor memory device according to the third modification of the fourth embodiment.
  • FIG. 51 is a top view for illustrating the configuration of the core chip of the semiconductor memory device according to the third modification of the fourth embodiment.
  • FIG. 52 is a block diagram for explaining a configuration of a core chip group of the semiconductor memory device according to the fifth embodiment.
  • FIG. 53 is a top view for illustrating the configuration of the core chip of the semiconductor memory device according to the fifth embodiment.
  • FIG. 54 is a cross-sectional view for illustrating the configuration of the core chip group of the semiconductor memory device according to the fifth embodiment.
  • FIG. 55 is a schematic view for explaining the manufacturing method of the semiconductor memory device according to the fifth embodiment.
  • FIG. 56 is a cross-sectional view for illustrating a configuration of a core chip group of a semiconductor memory device according to a first modification of the fifth embodiment.
  • FIG. 57 is a cross-sectional view for illustrating a configuration of a core chip group of a semiconductor memory device according to a second modification of the fifth embodiment.
  • FIG. 58 is a top view for illustrating the configuration of the core chip of the semiconductor memory device according to the third modification of the fifth embodiment.
  • FIG. 1 is a block diagram showing an example of the configuration of a memory system according to the first embodiment.
  • the memory system 1 is provided, for example, on an external substrate system (not shown).
  • the memory system 1 operates by the power supply voltage and the ground voltage GND supplied from the substrate system, and communicates with an external host device (not shown).
  • the memory system 1 holds data from a host device (not shown) and reads data to the host device.
  • the memory system 1 includes a controller 2 and a semiconductor memory device (NAND flash memory) 3.
  • the controller 2 receives an instruction from the host device and controls the semiconductor memory device 3 based on the received instruction. Specifically, the controller 2 writes data instructed to be written from the host device to the semiconductor storage device 3, reads data instructed to read from the host device from the semiconductor storage device 3, and transmits the data to the host device.
  • the controller 2 is connected to the semiconductor memory device 3 by a NAND bus.
  • Semiconductor memory device 3 includes a plurality of memory cells and stores data in a non-volatile manner.
  • the NAND bus transmits and receives signals / CE, CLE, ALE, / WE, / RE, RE, / WP, / RB, DQS, / DQS, and I / O ⁇ 7: 0> in accordance with the NAND interface.
  • Signal / CE is a signal for enabling semiconductor memory device 3.
  • Signals CLE and ALE notify semiconductor memory device 3 that signals I / O ⁇ 7: 0> flowing through semiconductor memory device 3 in parallel with signals CLE and ALE are command CMD and address ADD, respectively.
  • Signal / WE instructs semiconductor memory device 3 to take in signal I / O ⁇ 7: 0> flowing through semiconductor memory device 3 in parallel with signal / WE.
  • Signals / RE and RE instruct semiconductor memory device 3 to output signals I / O ⁇ 7: 0>.
  • Signal / WP instructs semiconductor memory device 3 to inhibit data writing and erasing.
  • Signal / RB indicates whether semiconductor memory device 3 is in a ready state (a state for receiving an external command) or in a busy state (a state for not receiving an external command).
  • the signals I / O ⁇ 7: 0> are, for example, 8-bit signals.
  • Signals DQS and / DQS are reference signals serving as indices of input / output timing of signals I / O ⁇ 7: 0> of semiconductor memory device 3.
  • Signals I / O ⁇ 7: 0> are entities of data transmitted / received between semiconductor memory device 3 and controller 2 and include command CMD, address ADD, data DAT, and status STS.
  • Data DAT includes write data and read data.
  • the controller of the memory system according to the first embodiment will be described with reference to FIG.
  • the controller 2 includes a processor (CPU: Central Processing Unit) 5, a built-in memory (RAM: Random Access Memory) 6, a NAND interface circuit 7, a buffer memory 8, and a host interface circuit 9.
  • CPU Central Processing Unit
  • RAM Random Access Memory
  • the processor 5 controls the overall operation of the controller 2.
  • the processor 5 issues a write instruction based on the NAND interface to the semiconductor storage device 3 in response to, for example, a write instruction of data received from the host device. This operation is the same for read and erase.
  • the built-in memory 6 is a semiconductor memory such as a DRAM (Dynamic RAM), for example, and is used as a work area of the processor 5.
  • the built-in memory 6 holds firmware for managing the semiconductor memory device 3 and various management tables and the like.
  • the NAND interface circuit 7 is connected to the semiconductor memory device 3 via the NAND bus, and manages communication with the semiconductor memory device 3.
  • the NAND interface circuit 7 transmits the command CMD, the address ADD, and the write data to the semiconductor memory device 3 according to an instruction of the processor 5.
  • NAND interface circuit 7 also receives read data from semiconductor memory device 3.
  • the buffer memory 8 temporarily holds data etc. received by the controller 2 from the semiconductor storage device 3 and the host device.
  • the host interface circuit 9 is connected to the host device and manages communication with the host device.
  • the host interface circuit 9 transfers, for example, instructions and data received from the host device to the processor 5 and the buffer memory 8, respectively.
  • FIG. 2 is a block diagram showing an example of the configuration of the semiconductor memory device according to the first embodiment.
  • the semiconductor memory device 3 includes, for example, an interface chip 10 and a core chip group 11 operated by the power supply voltage and the ground voltage GND supplied from the substrate system.
  • the core chip group 11 includes, for example, four core chips CC (CC0, CC1, CC2, and CC3).
  • the number of core chips CC is not limited to four, and any number is applicable.
  • the “core chip CC” is a structural unit of a semiconductor integrated circuit (chip) that can function as one NAND flash memory together with the interface chip 10.
  • the interface chip 10 has signals / CE, CLE, ALE, / WE, / RE, RE, / WP, / RB, DQS, / DQS, and I / O ⁇ 7 between the controller 2 and the core chip group 11: It has a function of interfacing 0>.
  • the interface chip 10 transfers, for example, the command CMD and the address ADD in the I / O ⁇ 7: 0> to the core chip group 11 together with the signals DQS and / DQS.
  • the interface chip 10 transmits / receives write data and read data in the signals I / O ⁇ 7: 0> to / from the core chip group 11 together with DQS and / DQS.
  • Each core chip CC includes a memory cell array 12, a data transfer circuit 13, a logic control circuit 14, a sequencer 15, a voltage generation circuit 16, a driver set 17, a row decoder 18, and a sense amplifier 19.
  • various memory elements provided in each core chip including memory cell array 12, data transfer circuit 13, logic control circuit 14, sequencer 15, voltage generation circuit 16, driver set 17, row decoder 18, and sense amplifier 19 are provided.
  • the circuit is generically called "internal circuit”.
  • the memory cell array 12 includes, for example, four planes (plane 0, plane 1, plane 2 and plane 3).
  • the plane includes a plurality of non-volatile memory cell transistors (not shown) associated with word lines and bit lines. For each plane, for example, write and read operations can be performed simultaneously in one write operation or read operation.
  • the number of planes in the memory cell array 12 is not limited to four, and, for example, the number of planes 1, 2, 8 or the like is applicable.
  • the data transfer circuit 13 transfers the command CMD and the address ADD to the sequencer 15. Further, the data transfer circuit 13 transmits and receives write data and read data to and from the sense amplifier 19.
  • the logic control circuit 14 receives signals corresponding to the signals / CE, CLE, ALE, / WE, / RE, RE, and / WP via the interface chip 10. Further, the logic control circuit 14 transfers the signal / RB to the controller 2 via the interface chip 10 to notify the state of the core chip to the outside.
  • the sequencer 15 receives the command CMD and controls the entire core chip in accordance with the sequence based on the received command CMD.
  • the voltage generation circuit 16 generates voltages necessary for operations such as data write, read and erase, based on an instruction from the sequencer 15.
  • the voltage generation circuit 16 supplies the generated voltage to the row decoder 18 and the sense amplifier 19.
  • the row decoder 18 receives a row address in the address ADD from the sequencer 15 and selects a portion of each plane based on the row address. Then, the voltage from the voltage generation circuit 16 is transferred to the portion of each selected plane through the row decoder 18.
  • sense amplifier 19 senses the read data read from the memory cell transistor to the bit line, and transfers the sensed read data to data transfer circuit 13.
  • sense amplifier 19 transfers write data to be written via a bit line to a memory cell transistor. Further, the sense amplifier 19 receives a column address in the address ADD from the sequencer 15 and outputs data of the column based on the column address.
  • the core chip group 11 may include a circuit having the same function as the interface chip 10. In such a case, the core chip group 11 may communicate various signals with the controller 2 without passing through the interface chip 10.
  • FIG. 3 is a circuit diagram for explaining an example of connection between core chips of the semiconductor memory device according to the first embodiment.
  • the core chip group 11 is configured, for example, by connecting core chips CC0 to CC3 in series.
  • each of core chips CC0 to CC3 includes terminals T1a, T2a, T3a, and T4a, and terminals T1b, T2b, T3b, and T4b.
  • Each of core chips CC0 to CC3 further includes logic circuits LGA and LGB.
  • the terminals T1a to T4a of the core chip CC0 are connected to, for example, the external interface chip 10 or the controller 2.
  • the terminals T1b to T4b of the core chip CC0 are connected to the terminals T1a to T4a of the core chip CC1, respectively.
  • the terminals T1b to T4b of the core chip CC1 are connected to the terminals T1a to T4a of the core chip CC2, respectively.
  • the terminals T1b to T4b of the core chip CC2 are connected to the terminals T1a to T4a of the core chip CC3, respectively.
  • each core chip CC the terminals T1a and T1b, the terminals T2a and T2b, and the terminals T3a and T3b are connected via a wire provided inside each core chip CC.
  • the logic circuit LGA is provided on the wiring between the terminals T2a and T2b
  • the logic circuit LGB is provided on the wiring between the terminals T3a and T3b.
  • the logic circuit LGA includes an input end connected to the terminal T2a and an output end connected to the terminal T2b.
  • Logic circuit LGB includes an input end connected to terminal T3b and an output end connected to terminal T3a.
  • the terminal T1a of the core chip CC0 to the terminal T1b of the core chip CC3 function as a signal path SL1 capable of transmitting and receiving signals between the core chips CC0 to CC3. Also, from the terminal T2a of the core chip CC0 to the terminal T2b of the core chip CC3, a signal path capable of transmitting a signal calculated by the logic circuit LGA of the core chip CCn (n is 0 ⁇ n ⁇ 2) to the core chip CC (n + 1) It functions as SL2.
  • the terminal T3a of the core chip CC0 to the terminal T3b of the core chip CC3 function as a signal path SL3 capable of transmitting a signal calculated by the logic circuit LGB of the core chip CC (n + 1) to the core chip CCn.
  • the terminal T4b of the core chip CCn to the terminal T4a of the core chip CC (n + 1) function as a signal path SL4 capable of transmitting and receiving signals between the core chip CCn and CC (n + 1).
  • the terminals T1a to T4a of the core chip CC0 can transmit and receive various signals to and from the interface chip 10 or the controller 2.
  • a signal communicated between the terminals T in each core chip CC is connected to an internal circuit in the core chip CC.
  • the internal circuit of each core chip CC can receive the signals flowing through the signal paths SL1 to SL4 or transmit the signals to the signal paths SL1 to SL4.
  • the terminals T1a to T4a, the terminals T1b to T4b, and the logic circuits LG1 and LG2 are shown separately from the internal circuits, but the present invention is not limited to this.
  • the terminals T1a to T4a, the terminals T1b to T4b, and the logic circuits LG1 and LG2 may be included in the internal circuit.
  • the logic circuits LGA and LGB may be any logic circuit as long as they are circuit elements whose inputs and outputs can not be exchanged with each other.
  • arithmetic processing includes negation (NOT) operation, logical sum (OR) operation, logical product (AND) operation, nary logical product (NAND) operation, negation
  • NOR NOR
  • XOR exclusive OR
  • FIG. 3 shows an example in which the terminals T1b to T4b are provided in the core chip CC3
  • the present invention is not limited to this.
  • the terminals T1b to T4b are unnecessary.
  • terminals not connected to other core chips CC may be shown.
  • the terminal may not be provided.
  • the circuit configuration of the core chip shown in FIG. 3 includes, for example, a semiconductor integrated circuit provided in a semiconductor substrate and an element layer on the semiconductor substrate.
  • a semiconductor integrated circuit is specifically designed by, for example, the arrangement of internal circuits (also referred to as “layout pattern”) and the arrangement of interconnections connecting the internal circuits (also referred to as “wiring pattern”). . More specifically, for example, the layout pattern is formed by the memory cell array 12, the data transfer circuit 13, the logic control circuit 14, the sequencer 15, the voltage generation circuit 16, the driver set 17, the row decoder 18, the sense amplifier 19, and the terminals in the core chip.
  • the arrangement of T1a to T4a, terminals T1b to T4b, and logic circuits LGA and LGB on the semiconductor substrate is determined.
  • the wiring pattern determines the input / output relationship of the internal circuit arranged by the layout pattern.
  • Information on the entire design of the core chip CC including the layout pattern and the wiring pattern is also referred to as “chip design”.
  • the layout pattern and the wiring pattern will be described as a unit corresponding to one semiconductor substrate in a chip cut out from a wafer in a dicing process.
  • 4 and 6 are top views for explaining the layout pattern of the core chip of the semiconductor memory device according to the first embodiment.
  • 5 and 7 are cross-sectional views for explaining the layout pattern and the wiring pattern of the core chip of the semiconductor memory device according to the first embodiment.
  • 5 and 7 show cross sections taken along the line VV shown in FIG. 4 and the line VII-VII shown in FIG. 6, respectively.
  • 4 and 5 show configurations common to the core chips CC0 and CC2
  • FIGS. 6 and 7 show configurations common to the core chips CC1 and CC3.
  • the surface of the semiconductor substrate on which the internal circuit is provided is defined as the “upper surface”, and the surface facing the upper surface is defined as the “lower surface”.
  • the surface on the semiconductor substrate side is defined as the “lower surface”, and the surface facing the lower surface is defined as the “upper surface”.
  • the surface on the semiconductor substrate side is defined as the “lower surface”, and the surface on the internal circuit side is defined as the “upper surface”.
  • a plane parallel to the upper and lower surfaces of the semiconductor substrate is taken as an xy plane, and a direction perpendicular to the xy plane is taken as az direction.
  • the x direction and the y direction are orthogonal to each other in the xy plane.
  • the layout patterns of the core chips CC0 and CC2 are provided in a rectangular area having two sides along the x direction and two sides along the y direction on the xy plane.
  • Planes 0 to 3 are provided at four corners (upper left corner, lower left corner, upper right corner, and lower right corner in FIG. 4) of the rectangular area, respectively.
  • the row decoder 18 and the sense amplifier 19 are divided into portions corresponding to the plane 0 to the plane 3 and arranged.
  • portions of the row decoder 18 and portions of the sense amplifier 19 respectively corresponding to the plane 0 to plane 3 are referred to as row decoders 18-0 to 18-3 and sense amplifiers 19-0 to 19-3, respectively. .
  • One side of the row decoders 18-0 to 18-3 along the y direction is in contact with, for example, the side along the y direction of the plane 0 to the plane 3.
  • the other sides of the row decoders 18-0 and 18-1 along the y direction are, for example, in contact with the other sides of the row decoders 18-2 and 18-3 along the y direction.
  • Each of the sense amplifiers 19-0 to 19-3 contacts, for example, the side along the x direction of the plane 0 to the plane 3.
  • the data transfer circuit 13, the logic control circuit 14, the sequencer 15, the voltage generation circuit 16, and the driver set 17 are arranged in an area sandwiched by the sense amplifiers 19-0 to 19-3 in the y direction.
  • data transfer circuit 13, logic control circuit 14, sequencer 15, voltage generation circuit 16, and driver set 17 are referred to as "peripheral circuits" for memory cell array 12, row decoder 18, and sense amplifier 19.
  • the data transfer circuit 13 is provided at the center of the rectangular area, and the driver set 17 is divided into portions corresponding to the plane 0 and the plane 2 and portions corresponding to the plane 1 and the plane 3.
  • driver sets 17U and 17D portions of the driver set 17 corresponding to the plane 0 and the plane 2 and portions of the driver set 17 corresponding to the plane 1 and the plane 3 are respectively referred to as driver sets 17U and 17D.
  • the driver sets 17U and 17D contact, for example, the side along the x direction of the data transfer circuit 13.
  • the voltage generation circuit 16 is disposed, for example, on the plane 0 side and the plane 1 side with respect to the data transfer circuit 13 and the driver set 17.
  • the logic control circuit 14 and the sequencer 15 are disposed, for example, on the side of the plane 2 and the plane 3 with respect to the data transfer circuit 13 and the driver set 17.
  • the layout patterns of the core chips CC0 and CC2 arranged as described above are associated with, for example, the symbol P1 shown in FIG.
  • the element layer 21 is provided on the upper surface of the semiconductor substrate 20 in accordance with the layout pattern associated with the symbol P1 and the wiring pattern associated with the layout pattern.
  • FIG. 5 for the sake of simplicity, descriptions of internal circuits other than the terminals T1a to T4a and T1b to T4b and the logic circuits LGA and LGB are omitted.
  • the semiconductor substrate 20 is provided with a plurality of vias 22 (22-1, 22-2, 22-3, and 22-4) functioning as TSVs (Through silicon vias).
  • a plurality of bumps 23 (23-1, 23-2, 23-3, and 23) functioning as terminals T1a to T4a are provided on portions of the lower surface of the semiconductor substrate 20 where the vias 22-1 to 22-4 are exposed. -4) is provided.
  • a plurality of pads 24 (24-1, 24-2, 24-3, and 24-4) functioning as the terminals T1 b to T4 b are provided.
  • the upper surface of the pad 24 is exposed on the upper surface of the element layer 21.
  • logic element layers 25 and 26 functioning as logic circuits LGA and LGB, and wiring layers 27 to 33 are provided.
  • the wiring layer 27 includes a first end provided on the upper end of the via 22-1 and a second end provided on the lower end of the pad 24-1.
  • the wiring layer 27 is connected to, for example, an internal circuit.
  • the wiring layer 28 includes a first end provided on the upper end of the via 22-2 and a second end provided on the lower end of the logic element layer 25.
  • the wiring layer 28 is connected to, for example, an internal circuit.
  • Wiring layer 29 includes a first end provided on the upper end of logic element layer 25 and a second end provided on the lower end of pad 24-2.
  • the logic element layer 25 includes a lower end having a function as an input end and an upper end having a function as an output end. That is, the logic element layer 25 functions as a logic circuit LGA which outputs the signal input from the bump 23-2 toward the pad 24-2.
  • the wiring layer 30 includes a first end provided on the upper end of the via 22-3 and a second end provided on the lower end of the logic element layer 26.
  • Wiring layer 31 includes a first end provided on the upper end of logic element layer 26 and a second end provided on the lower end of pad 24-3.
  • the wiring layer 31 is connected to, for example, an internal circuit.
  • the logic element layer 26 includes a lower end having a function as an output end and an upper end having a function as an input end. That is, the logic element layer 26 functions as a logic circuit LGB that outputs the signal input from the pad 24-3 to the bump 23-3.
  • the wiring layer 32 includes a first end provided on the upper end of the via 22-4, and is connected to, for example, an internal circuit.
  • the wiring layer 33 includes a first end provided on the lower end of the pad 24-4, and is connected to, for example, an internal circuit.
  • the bumps 23-1 and the pads 24-1 are provided at positions of distances d1 and d5 from the end (right end) of the semiconductor substrate 20 in the + x direction.
  • the bumps 23-2 and the pads 24-2 are provided at distances d2 and d6 from the right end of the semiconductor substrate 20, respectively.
  • the bumps 23-3 and the pads 24-3 are provided at distances d3 and d7 from the right end of the semiconductor substrate 20, respectively.
  • the bumps 23-4 and the pads 24-4 are provided at positions d4 and d8 from the right end of the semiconductor substrate 20, respectively.
  • the distances d1 and d5, the distances d2 and d6, the distances d3 and d7, or the distances d4 and d8 may be equal to or different from each other.
  • the layout patterns of the core chips CC1 and CC3 are provided in the same rectangular area as the core chips CC0 and CC2. Then, the layout patterns of the core chips CC1 and CC3 and the layout patterns of the core chips CC0 and CC2 are designed to be mirror-symmetrical with respect to opposing surfaces when the respective upper surfaces are made to face each other.
  • the layout patterns of the core chips CC1 and CC3 are mirror images of the layout patterns of the core chips CC0 and CC2 with respect to the yz plane. More specifically, planes 0 to 3 are provided at four corners (upper right corner, lower right corner, upper left corner, and lower left corner in FIG. 6) of the rectangular region, respectively.
  • Various other circuits are arranged in the same manner as described in the core chips CC0 and CC2.
  • the layout patterns of the core chips CC1 and CC3 arranged as described above are, for example, as shown in FIG. 6, associated with symbols P2 obtained by mirror-symmetrically converting the symbols P1 shown in FIG. 4 with respect to the yz plane. That is, the layout pattern of the core chips CC1 and CC3 matches the layout pattern of the core chips CC0 and CC2 by performing the same conversion as the conversion from the symbol P2 to the symbol P1.
  • the element layer 41 is provided on the upper surface of the semiconductor substrate 40 in accordance with the layout pattern associated with the symbol P 2 and the wiring pattern associated with the layout pattern.
  • the description of the internal circuits other than the terminals T1a to T4a, the terminals T1b to T4b, and the logic circuits LGA and LGB is omitted.
  • the semiconductor substrate 40 is provided with a plurality of vias 42 (42-1, 42-2, 42-3, and 42-4) functioning as TSVs.
  • a plurality of bumps 43 (43-1, 43-2, 43-3, and 43) functioning as terminals T1b to T4b on portions where the vias 42-1 to 42-4 are exposed, respectively. -4) is provided.
  • a plurality of pads 44 (44-1, 44-2, 44-3, and 44-4) functioning as the terminals T1a to T4a are provided.
  • the upper surface of the pad 44 is exposed on the upper surface of the element layer 41.
  • logic element layers 45 and 46 functioning as the logic circuits LGA and LGB, and wiring layers 47 to 53 are provided.
  • the wiring layer 47 includes a first end provided on the upper end of the via 42-1 and a second end provided on the lower end of the pad 44-1.
  • the wiring layer 47 is connected to, for example, an internal circuit.
  • wiring layers 48 and 49 connect between the via 42-2, the logic element layer 45, and the pad 44-2 by a wiring pattern different from the wiring layers 28 and 29 in FIG.
  • wiring layer 48 includes a first end provided on the upper end of via 42-2 and a second end provided on the upper end of logic element layer 45.
  • the wiring layer 48 is connected to, for example, an internal circuit.
  • Wiring layer 49 includes a first end provided on the lower end of logic element layer 45 and a second end provided on the lower end of pad 44-2.
  • the logic element layer 45 includes a lower end having a function as an input end and an upper end having a function as an output end. That is, the logic element layer 45 functions as a logic circuit LGA which outputs a signal input from the pad 44-2 toward the bump 43-2.
  • interconnection layer 50 includes a first end provided on the upper end of via 42-3 and a second end provided on the upper end of logic element layer 46.
  • the wiring layer 50 is connected to, for example, an internal circuit.
  • Wiring layer 51 includes a first end provided on the lower end of logic element layer 46 and a second end provided on the lower end of pad 44-3.
  • the logic element layer 46 includes a lower end having a function as an output end and an upper end having a function as an input end. That is, the logic element layer 46 functions as a logic circuit LGB that outputs the signal input from the bump 43-3 toward the pad 44-3.
  • the wiring layer 52 includes a first end provided on the upper end of the via 42-4, and is connected to, for example, an internal circuit.
  • the wiring layer 53 includes a first end provided on the lower end of the pad 44-4, and is connected to, for example, an internal circuit.
  • the layout patterns of the core chips CC1 and CC3 are in mirror symmetry with the layout patterns of the core chips CC0 and CC2 with respect to the yz plane. Therefore, in the example of FIG. 7, the bumps 43-1 and the pads 44-1 are provided at positions d1 and d5 from the end (left end) of the semiconductor substrate 40 in the ⁇ x direction.
  • the bumps 43-2 and the pads 44-2 are provided at distances d2 and d6 from the left end of the semiconductor substrate 40, respectively.
  • the bumps 43-3 and the pads 44-3 are provided at positions d3 and d7 from the left end of the semiconductor substrate 40, respectively.
  • the bumps 43-4 and the pads 44-4 are provided at positions d4 and d8 from the left end of the semiconductor substrate 40, respectively.
  • the chip design of core chips CC1 and CC3 includes a layout pattern that is mirror-symmetrical to the layout pattern of core chips CC0 and CC2, and a wiring pattern different from the wiring patterns of core chips CC0 and CC2.
  • FIG. 8 is a cross-sectional view for explaining the layered structure of the core chip group of the semiconductor memory device according to the first embodiment.
  • FIG. 8 shows a structure in which the core chips CC0 to CC3 shown in FIGS. 5 and 7 are stacked in this order.
  • the upper surface of the core chip CC0 is bonded to the upper surface of the core chip CC1.
  • the layout pattern of the core chip CC0 and the layout pattern of the core chip CC1 are designed in mirror symmetry with respect to the opposing surfaces of the upper surfaces of each other. Therefore, the positions of the pads 24-1 to 24-4 of the core chip CC0 are aligned with the positions of the pads 44-1 to 44-4 of the core chip CC1, respectively.
  • the lower surface of the core chip CC1 is bonded to the lower surface of the core chip CC2.
  • the layout pattern of the core chip CC1 and the layout pattern of the core chip CC2 are designed in mirror symmetry with respect to the opposing surfaces of the upper surfaces of each other. Therefore, the positions of the bumps 43-1 to 43-4 of the core chip CC1 are aligned with the positions of the bumps 23-1 to 23-4 of the core chip CC2, respectively.
  • the upper surface of the core chip CC2 is bonded to the upper surface of the core chip CC3.
  • the layout pattern of the core chip CC2 and the layout pattern of the core chip CC3 are designed in mirror symmetry with respect to the opposing surfaces of the upper surfaces of each other. Therefore, the positions of the pads 24-1 to 24-4 of the core chip CC2 are aligned with the positions of the pads 44-1 to 44-4 of the core chip CC3, respectively.
  • core chips CC0 to CC3 can form signal paths SL1 to SL4 capable of communicating with respective internal circuits.
  • the wiring patterns of the core chips CC0 and CC2 and the wiring patterns of the core chips CC1 and CC3 are different from each other. Therefore, in the signal path SL2, the input / output relationship between the logic element layer 25 and the logic element layer 45 is matched. Further, in the signal path SL3, the input / output relationship between the logic element layer 26 and the logic element layer 46 is matched.
  • chip set CS a configuration including two semiconductor substrates such as a set of core chips CC0 and CC1 and a set of core chips CC2 and CC3 in which the upper surfaces of the element layers are bonded together.
  • chip set CS a configuration including two semiconductor substrates such as a set of core chips CC0 and CC1 and a set of core chips CC2 and CC3 in which the upper surfaces of the element layers are bonded together.
  • FIG. 9 is a schematic view for explaining an outline of a method of manufacturing a semiconductor memory device according to the first embodiment.
  • FIG. 10 is a flowchart for explaining the method of manufacturing the semiconductor memory device according to the first embodiment.
  • a plurality of chipsets CS are cut out from two wafers W1 and W2 bonded to each other. The outline will be described with reference to FIG.
  • step ST10 the element layers 21 and 41 are transferred to the upper surface of each of the wafers W1 and W2 by photolithography using one mask set designed in advance. That is, the one mask set can define the chip design (layout pattern and wiring pattern) of the core chips CC0 to CC3.
  • the one mask set can define the chip design (layout pattern and wiring pattern) of the core chips CC0 to CC3.
  • portions corresponding to one chip set CS in the two wafers W1 and W2 are also referred to as a chip set CS in a state before being cut out from the wafers W1 and W2.
  • step ST20 the two wafers W1 and W2 on which the element layer is formed are bonded. Specifically, the wafers W1 and W2 are bonded to each other such that the element layers provided on the upper surfaces of the wafers W1 and W2 face each other.
  • step ST30 the lower surfaces of the bonded wafers W1 and W2 are polished. Specifically, one of the bonded wafers W1 and W2 (for example, the wafer W2) is caused to function as a support base, and the other (for example, the wafer W1) is polished. Further, when polishing the wafer W2, the wafer W1 may be fixed with a dummy semiconductor substrate that functions as a support base. The dummy semiconductor substrate is removed, for example, after polishing is completed or after a die sort process described later. As a result of the polishing, the lower end of the via 22 and the lower end of the via 42 are exposed on the polished surface of each of the wafers W1 and W2. Bumps 23 and 43 are provided in the portions where vias 22 and 42 are exposed.
  • step ST40 a defective core chip area is detected by the die sort process. Specifically, the needle contact terminal of the die sorter is needled (probed) on the bump 23 or 43 provided in step ST20, and it is checked whether or not desired communication can be performed. As a result of probing, it is determined that no defect is detected (non-defective item) in the chip set CS in which the desired communication can be performed at all the needle contact positions. On the other hand, it is determined that a defect is detected (defective product) in the chipset CS including a portion in which desired communication can not be performed.
  • step ST50 the wafers W1 and W2 are divided into chip set CS units by the dicing process.
  • step ST40 the chipset CS determined to be non-defective in step ST40 is sorted and stacked. Thereby, the core chip group 11 is provided. Further, in combination with the separately manufactured interface chip 10, the manufacture of the semiconductor memory device 3 is finally completed.
  • FIG. 11 is a schematic view for explaining a method of forming an element layer on a wafer of the semiconductor memory device according to the first embodiment.
  • FIG. 12 is a schematic view for explaining how to bond two wafers of the semiconductor memory device according to the first embodiment. 11 and 12 correspond to steps ST10 and ST20 in FIG. 10, respectively.
  • FIGS. 11 and 12 schematically show layout patterns transferred onto the wafers W1 and W2 using the mask set MS1. Specifically, in FIGS. 11 and 12, the layout pattern described in FIGS. 4 and 5 is indicated by symbol P1, and the layout pattern described in FIGS. 6 and 7 is indicated by symbol P2. In the following description, the layout pattern described in FIGS. 4 and 5 is referred to as layout pattern P1, and the layout patterns described in FIGS. 6 and 7 are referred to as layout pattern P2.
  • layout patterns P1 and P2 are alternately arranged along the x direction.
  • the mask set MS1 is arranged such that both ends along the x direction have different layout patterns.
  • the wafers W1 and W2 are bonded, for example, from the state aligned along the x direction on the xy plane so as to be folded with respect to the yz plane.
  • the area AreaA at the upper left corner of the wafer W1 to which the layout pattern P1 has been transferred and the area AreaB at the upper right corner of the wafer W2 to which the layout pattern P2 has been transferred are bonded.
  • the area on the wafer W2 on which the layout pattern P2 is transferred is bonded to the area on the wafer W1 on which the layout pattern P1 is transferred, and the area on the wafer W1 on which the layout pattern P2 is transferred is In this case, the area on the wafer W2 onto which the layout pattern P1 has been transferred is bonded.
  • layout patterns P1 and P2 are respectively associated with the wiring pattern shown in FIG. 5 and the wiring pattern shown in FIG.
  • a plurality of configurations that can function as the chipset CS described in FIG. 8 can be obtained.
  • FIG. 13 is a schematic diagram for explaining the die sort probing of the semiconductor memory device according to the first embodiment. That is, FIG. 13 corresponds to step ST40 in FIG.
  • die sorting to the wafer W2 is performed, for example, by bringing the probing terminals of a die sorter (not shown) into contact with bumps 43 provided on the lower surface of the wafer W2.
  • the layout patterns P1 and P2 are alternately arranged along the x direction. Therefore, on the lower surface of the wafer W2, bumps 43 arranged in different arrangement patterns B1 and B2 are alternately provided along the x direction according to the mask set MS1. More specifically, arrangement patterns B1 and B2 are mirror-symmetrical to each other in the yz plane. For this reason, the needle contact position applicable to arrangement pattern B1 can not be applied to arrangement pattern B2.
  • the repeat unit of the needle placement position DS1 of the die sorter (represented as DSU in FIG. 13) is defined as a set of two mutually different layout patterns adjacent along the x direction as one unit. . That is, the repeat unit DSU of the needle contact position DS1 of the die sorter corresponds to the set of arrangement patterns B1 and B2.
  • the repeat unit DSU of the needle placement position of one die sorter is used for the wafer W2 in which different layout patterns P1 and P2 are arranged along the x direction. , Die sort can be performed.
  • the arrangement pattern of the bumps 63 disposed on the same wafer is in units of chipset CS. Everything will be the same. Therefore, the size of the repeat unit DSU of the needle placement position of the die sorter applied on the same wafer can be half that in the case of FIG.
  • the manufacturing cost of the core chip group can be reduced. The effects are described below.
  • a configuration that includes a core chip group in which core chips having TSVs are stacked is known as a configuration that can improve the characteristics of a memory product.
  • the core chip group is formed by laminating core chips obtained by dicing one wafer so that the upper surface and the lower surface are in contact with each other.
  • the upper surfaces of the two wafers W1 and W2 are bonded to each other before dicing.
  • a chip set CS is obtained by simultaneously dicing the two bonded wafers W1 and W2.
  • the core chip group 11 is provided by stacking the chip sets CS.
  • the portion corresponding to the wafer W1 of the chipset CS and the portion corresponding to the wafer W2 both function as one core chip CC.
  • four core chips CC are stacked each time two chip sets CS are stacked. Therefore, compared to the case where the core chips CC are stacked one by one after dicing the wafers W1 and W2 one by one, the steps required for the stacking can be significantly reduced. Therefore, the manufacturing cost can be reduced.
  • the bumps are connected to each other in the two chipsets CS. Therefore, in the manufacturing process, two bumps can be regarded as one bump. As a result, the size of the bumps required for connection between the chipsets CS can be substantially suppressed to the size of about one bump. Therefore, the height in the stacking direction of the chipsets can be reduced, which in turn can reduce the manufacturing cost.
  • an element layer is formed by the same mask set MS1.
  • This mask set MS1 includes two layout patterns P1 and P2 different from each other. Layout patterns P1 and P2 are alternately arranged. Therefore, when the wafers W1 and W2 are bonded to each other, the element layer to which the layout pattern P1 is transferred can be bonded to the element layer to which the layout pattern P2 is transferred.
  • the cost required for designing the mask set MS1 corresponds to the cost for designing the layout patterns P1 and P2.
  • layout patterns P1 and P2 have a mirror symmetry relationship with each other. Therefore, the layout pattern P2 is substantially included in the design cost of the layout pattern P1. Therefore, the design cost of the mask set MS1 can be reduced to the design cost of one core chip CC.
  • layout patterns P1 and P2 have a mirror-symmetrical relationship with each other. Therefore, when the wafers W1 and W2 are bonded, the positions and uses of the terminals T1b to T4b provided on the wafer W1 and the terminals T1a to T4a provided on the wafer W2 coincide with each other. Thereby, the connection between wafers W1 and W2 can be matched.
  • the functions of the internal circuit of core chip CC provided on wafer W1 and the internal circuit of core chip CC provided on wafer W2 are at the same position in the stacking direction. Be placed. Therefore, signals necessary for the core chip CC provided on the wafer W1 and signals required for the core chip CC provided on the wafer W2 can be communicated in one signal path. This can reduce the number of signal paths to be provided.
  • the portion of the wafer on which the layout pattern P1 is transferred and the portion on which the layout pattern P2 is transferred are different in the arrangement of the terminals.
  • different arrangements of probing terminals used in die sorting are applied to two different layout patterns P1 and P2 adjacent to each other. Then, the arrangement of terminals including the two different arrangements is defined as a repeating unit DSU. Therefore, even when different layout patterns P1 and P2 are transferred onto the same wafer, the die sort process can be executed without any problem.
  • layout patterns P1 and P2 have a mirror-symmetrical relationship with each other, and therefore, when wafers W1 and W2 are bonded, the directions of the input / output terminals of the logic circuit become opposite to each other.
  • layout patterns P1 and P2 are associated with wiring patterns different from each other. Specifically, in one wiring pattern, when the input end and the output end of the logic circuit are respectively connected to the pad and the bump, in the other wiring pattern, the input end and the output end of the logic circuit are respectively the bump and the pad Connected Therefore, when the wafers W1 and W2 are bonded to each other, the input / output relationship between the logic circuit provided in the wafer W1 and the logic circuit provided in the wafer W2 can be matched.
  • the semiconductor memory device according to the first embodiment is not limited to the above-described example, and various modifications may be applied.
  • the two layout patterns are described as being mirror-symmetrical with respect to the yz plane, but the present invention is not limited to this, and may be mirror-symmetrical with respect to the xz plane.
  • FIG. 14 is a top view for illustrating the layout pattern of the core chip of the semiconductor memory device according to the modification of the first embodiment.
  • FIG. 14 shows a configuration common to core chips CC1 and CC3. The description of the core chips CC0 and CC2 will be omitted, as they have the same configuration as the first embodiment.
  • the layout patterns of the core chips CC1 and CC3 are provided in the same rectangular area as the core chips CC0 and CC2.
  • the layout patterns of the core chips CC1 and CC3 are mirror images of the layout patterns of the core chips CC0 and CC2 with respect to the xz plane. More specifically, planes 0 to 3 are respectively disposed at four corners (lower left corner, upper left corner, lower right corner, and upper right corner in FIG. 14) of the rectangular region.
  • Various other circuits are arranged in the same manner as described in the core chips CC0 and CC2.
  • the layout patterns of the core chips CC1 and CC3 arranged as described above are, for example, as shown in FIG. 14, associated with symbols P3 obtained by converting the symbols P1 shown in FIG. 4 into mirror symmetry with respect to the xz plane. That is, the layout pattern of the core chips CC1 and CC3 matches the layout pattern of the core chips CC0 and CC2 by performing the same conversion as the conversion from the symbol P3 to the symbol P1.
  • FIG. 15 is a schematic diagram for illustrating a method of forming an element layer on a wafer of a semiconductor memory device according to a modification of the first embodiment.
  • FIG. 16 is a schematic diagram for explaining how to bond two wafers of the semiconductor memory device according to the modification of the first embodiment. That is, FIGS. 15 and 16 correspond to steps ST10 and ST20 in FIG. 10, respectively.
  • FIGS. 15 and 16 schematically show layout patterns transferred onto wafers W1 and W2 using mask set MS2. Specifically, in FIGS. 15 and 16, the layout pattern described in FIG. 4 is indicated by symbol P1, and the layout pattern described in FIG. 14 is indicated by symbol P3. In the following description, the layout pattern described in FIGS. 14 and 7 is referred to as a layout pattern P3.
  • layout patterns P1 and P3 are alternately arranged along the y direction.
  • the mask set MS2 is arranged such that both ends along the y direction have different layout patterns.
  • the wafers W1 and W2 are bonded, for example, from the state aligned along the y direction on the xy plane so as to be folded with respect to the xz plane.
  • the area AreaA at the upper left corner of the wafer W1 to which the layout pattern P1 is transferred and the area AreaC at the lower left corner of the wafer W2 to which the layout pattern P3 is transferred are bonded.
  • the area on the wafer W2 on which the layout pattern P3 is transferred is bonded to the area on the wafer W1 on which the layout pattern P1 is transferred, and the area on the wafer W1 on which the layout pattern P3 is transferred is In this case, the area on the wafer W2 onto which the layout pattern P1 has been transferred is bonded.
  • layout patterns P1 and P3 correspond to the wiring pattern shown in FIG. 5 and the wiring pattern shown in FIG. 7, respectively.
  • FIG. 17 is a schematic diagram for explaining the die sort probing of the semiconductor memory device according to the modification of the first embodiment. That is, FIG. 17 corresponds to step ST40 in FIG.
  • the layout patterns P1 and P3 are alternately arranged along the y direction. Therefore, as shown in FIG. 17, on the lower surface of the wafer W2, bumps 43 arranged in arrangement patterns B1 and B3 different from each other are alternately provided along the y direction according to the mask set MS2. Since the arrangement patterns B1 and B3 are mirror-symmetrical to each other with respect to the xz plane, the applicable needle rest positions for the arrangement pattern B1 can not be applied to the arrangement pattern B3. For this reason, in the modification of the first embodiment, the repeat unit DSU of the needle contact position DS2 of the die sorter is defined as a set of two different layout patterns adjacent along the y direction as one unit. That is, the repeat unit DSU of the needle contact position DS2 of the die sorter corresponds to the combination of the arrangement patterns B1 and B3.
  • the repeat unit DSU of the needle placement position of one die sorter is used for the wafer W2 in which different layout patterns P1 and P3 are arranged along the y direction. , Die sort can be performed.
  • the semiconductor memory device according to the first embodiment is designed such that the layout patterns of two core chips constituting a chip set are mirror-symmetrical with respect to the opposing surface when the respective upper surfaces are made to face each other.
  • the semiconductor memory device according to the second embodiment is designed such that the layout patterns of two core chips constituting a chip set are identical.
  • symbol is attached
  • FIG. 18 is a circuit diagram for explaining an example of connection between core chips of the semiconductor memory device according to the second embodiment.
  • each of the core chips CC0 to CC3 includes terminals T1a, T4a, T5a, T6a, T7a, and T8a, and terminals T1b, T4b, T5b, T6b, T7b, and T8b.
  • Each of core chips CC0 to CC3 includes logic circuits LGA1, LGA2, LGB1, and LGB2. The connection of the terminals T1a and T1b and the terminals T4a and T4b is the same as in the first embodiment, and thus the description thereof is omitted.
  • the terminals T5a to T8a of the core chip CC0 are connected to, for example, the external interface chip 10 or the controller 2.
  • the terminals T5b to T8b of the core chip CC0 are respectively connected to the terminals T5a to T8a of the core chip CC1.
  • the terminals T5b to T8b of the core chip CC1 are respectively connected to the terminals T5a to T5a of the core chip CC2.
  • the terminals T5b to T8b of the core chip CC2 are respectively connected to the terminals T5a to T8a of the core chip CC3.
  • each core chip CC the terminals T5a and T5b, the terminals T6a and T6b, the terminals T7a and T7b, and the terminals 8a and T8b are connected via a wire provided inside each core chip CC.
  • logic circuit LGA1 is provided on the wiring between terminals T7a and T7b
  • logic circuit LGB1 is provided on the wiring between terminals T8a and T8b.
  • Logic circuit LGA1 includes an input end connected to terminal T7a, and an output end connected to terminal T7b.
  • Logic circuit LGB1 includes an input end connected to terminal T8b, and an output end connected to terminal T8a.
  • the logic circuit LGA2 is provided on the wiring between the terminals T7a and T7b, and the logic circuit LGB2 is provided on the wiring between the terminals T8a and T8b.
  • Logic circuit LGA2 includes an input end connected to terminal T7a and an output end connected to terminal T7b.
  • the logic circuit LGB2 includes an input terminal connected to the terminal T8b and an output terminal connected to the terminal T8a.
  • signals can be transmitted to and received from each of the core chips CC0 to CC3 from the terminal T5a of the core chip CC0 to the terminal T5b of the core chip CC3 and from the terminal T6a to the terminal T6b of the core chip CC3 Function as signal paths SL5 and SL6.
  • the signal path SL5 is connected to the internal circuit in the core chips CC0 and CC2, but disconnected from the internal circuit in the core chips CC1 and CC3 (through the internal circuit).
  • the signal path SL6 is connected to the internal circuits in the core chips CC1 and CC3, but passes through the internal circuits in the core chips CC0 and CC2. Thereby, the internal circuit of each core chip CC can communicate signals with the controller 2 and the interface chip 10 via the signal path SL5 or SL6.
  • the signal path SL1 in the second embodiment may be, for example, a power supply commonly supplied to the core chips CC.
  • a signal calculated by the logic circuit LGA1 or LGA2 of the core chip CCn (n is 0 ⁇ n ⁇ 2) can be transmitted to the core chip CC (n + 1) It functions as a signal path SL7.
  • the signal processed by the logic circuit LGB1 or LGB2 of the core chip CC (n + 1) functions as a signal path SL8 that can transmit to the core chip CCn.
  • the terminals T5a to T8a of the core chip CC0 can transmit and receive various signals to and from the interface chip 10 or the controller 2.
  • the logic circuits LGA1 and LGA2 may be different from each other or may be the same circuit, and any one of them does not have to substantially perform a logical operation.
  • the logic circuits LGB1 and LGB2 may be different from each other or may be the same circuit, and any one may not substantially perform a logic operation. That is, the signal path SL7 includes the signal path SL2, and the signal path SL8 includes the signal path SL3.
  • the logic circuits LGA1, LGA2, LGB1, and LGB2 may or may not be connected to the internal circuit.
  • top views of the core chips CC0 to CC3 in the second embodiment are equivalent to the top views of the core chips CC0 and CC2 shown in FIG. 4 of the first embodiment.
  • the layout pattern of the core chip CC in the second embodiment differs from the layout pattern of the core chip CC in the first embodiment in the arrangement of each terminal and logic circuit not illustrated in FIG. 4.
  • 19 and 20 are cross-sectional views for explaining the layout pattern and the wiring pattern of the core chip of the semiconductor memory device according to the second embodiment.
  • 19 and 20 correspond to the cross section taken along the line VV shown in FIG. Further, FIG. 19 shows a configuration common to core chips CC0 and CC2, and FIG. 20 shows a configuration common to core chips CC1 and CC3.
  • the layout pattern shown in FIG. 19 is associated with a symbol P4 different from the symbol P1 shown in FIG.
  • an element layer 61 is provided on the upper surface of the semiconductor substrate 60 in accordance with the layout pattern associated with the symbol P4 and the wiring pattern associated with the layout pattern.
  • the description of the internal circuits other than the terminals T5a to T8a and T5b to T8b and the logic circuits LGA1 and LGB1 is omitted.
  • the semiconductor substrate 60 includes a plurality of vias 62L (62L-1, 62L-2, 62L-3, and 62L-4) that function as TSVs, and 62R (62R-1, 62R-2, 62R-3, and 62R). -4) is provided.
  • bumps 63L-1 and 63L-2 which function as terminals T5a, T7a, T8a and T4a on portions of lower surface of semiconductor substrate 60 where vias 62L-1 to 62L-4 are exposed, respectively. , 63L-3, and 63L-4.
  • bumps 63R-1, 63R-2, 63R-3, and so on function as terminals T6a, T8a, T7a, and T4a on exposed portions of the vias 62R-1 to 62R-4, respectively.
  • 63R-4 is provided.
  • a plurality of pads 64L 64L-1, 64L-2, 64L-3, and 64L-4) functioning as the terminals T5b, T7b, T8b, and T4b are provided.
  • a plurality of pads 64R 64R-1, 64R-2, 64R-3, and 64R-4) functioning as the terminals T6b, T8b, T7b, and T4b are provided.
  • the upper surface of the pad 64 is exposed on the upper surface of the element layer 61.
  • logic element layers 65 to 67 functioning as the logic circuits LGA1, LGB1, and LGB1, and wiring layers 68 to 80 are provided.
  • Wiring layer 68 includes a first end provided on the upper end of via 62L-1, and a second end provided on the lower end of pad 64L-1.
  • the wiring layer 68 is connected to, for example, an internal circuit.
  • Wiring layer 69 includes a first end provided on the upper end of via 62R-1, and a second end provided on the lower end of pad 64R-1.
  • the wiring layer 69 is not connected to the internal circuit, for example, and passes through the element layer 61.
  • Wiring layer 70 includes a first end provided on the upper end of via 62L-2 and a second end provided on the lower end of logic element layer 65.
  • the wiring layer 70 is connected to, for example, an internal circuit.
  • Wiring layer 71 includes a first end provided on the upper end of logic element layer 65 and a second end provided on the lower end of pad 64L-2.
  • the logic element layer 65 includes a lower end having a function as an input end and an upper end having a function as an output end. That is, the logic element layer 65 functions as a logic circuit LGA1 that outputs the signal input from the bump 63L-2 to the pad 64L-2.
  • the wiring layer 72 includes a first end provided on the upper end of the via 62R-2 and a second end provided on the lower end of the logic element layer 66.
  • Wiring layer 73 includes a first end provided on the upper end of logic element layer 66 and a second end provided on the lower end of pad 64R-2.
  • the wiring layers 72 and 73 are not connected to the internal circuit, for example, and pass through the element layer 61.
  • the logic element layer 66 includes a lower end having a function as an output end and an upper end having a function as an input end. That is, the logic element layer 66 functions as a logic circuit LGB1 that outputs the signal input from the pad 64R-2 to the bump 63R-2.
  • the wiring layer 74 includes a first end provided on the upper end of the via 62L-3 and a second end provided on the lower end of the logic element layer 67.
  • Wiring layer 75 includes a first end provided on the upper end of logic element layer 67 and a second end provided on the lower end of pad 64L-3.
  • the wiring layers 74 and 75 are not connected to the internal circuit, for example, and pass through the element layer 61.
  • the logic element layer 67 includes a lower end having a function as an output end and an upper end having a function as an input end. That is, the logic element layer 67 functions as a logic circuit LGB1 that outputs the signal input from the pad 64L-3 to the bump 63L-3.
  • Wiring layer 76 includes a first end provided on the upper end of via 62R-3 and a second end provided on the lower end of pad 64R-3.
  • the wiring layer 76 is connected to, for example, an internal circuit.
  • the wiring layer 77 includes a first end provided on the upper end of the via 62L-4, and is connected to, for example, an internal circuit.
  • the wiring layer 78 includes a first end provided on the lower end of the pad 64L-4, and is connected to, for example, an internal circuit.
  • the wiring layer 79 includes a first end provided on the upper end of the via 62R-4, and is connected to, for example, an internal circuit.
  • the wiring layer 80 includes a first end provided on the lower end of the pad 64R-4, and is connected to, for example, an internal circuit.
  • the bumps 63L and 63R are provided at symmetrical positions with respect to the center of the width along the x direction of the semiconductor substrate 60 (hereinafter, simply referred to as "center of the semiconductor substrate 60"). Specifically, the bumps 63L-1 and 63R-1 are provided at a distance d9 from the center of the semiconductor substrate 60. The bumps 63L-2 and 63R-2 are provided at a distance d10 from the center of the semiconductor substrate 60. The bumps 63L-3 and 63R-3 are provided at a distance d11 from the center of the semiconductor substrate 60. The bumps 63L-4 and 63R-4 are provided at a distance d12 from the center of the semiconductor substrate 60.
  • the pads 64 L and 64 R are provided at symmetrical positions with respect to the center of the semiconductor substrate 60. Specifically, the pads 64L-1 and 64R-1 are provided at a distance d13 from the center of the semiconductor substrate 60. The pads 64L-2 and 64R-2 are provided at a distance d14 from the center of the semiconductor substrate 60. The pads 64L-3 and 64R-3 are provided at a distance d15 from the center of the semiconductor substrate 60. The pads 64L-4 and 64R-4 are provided at a distance d16 from the center of the semiconductor substrate 60.
  • the distances d9 and d13, the distances d10 and d14, the distances d11 and d15, or the distances d12 and d16 may be equal to or different from each other.
  • the layout patterns of core chips CC1 and CC3 match the layout patterns of core chips CC0 and CC2. That is, the layout patterns of the core chips CC1 and CC3 are associated with the symbol P4.
  • the bumps 63L and 63R are symmetrical with respect to the center of the semiconductor substrate 60, and are provided at the same positions as the bumps 63L and 63R in the core chips CC0 and CC2.
  • pads 64L and 64R are symmetrical with respect to the center of semiconductor substrate 60, and are provided at the same positions as pads 64L and 64R in core chips CC0 and CC2.
  • the functions of the bumps 63, the pads 64, and the logic element layers 65 to 67 are different from those of the core chips CC0 and CC2.
  • the bumps 63L-1 to 63L-4 function as terminals T6b, T8b, T7b and T4b, respectively.
  • the bumps 63R-1 to 63R-4 function as terminals T5b, T7b, T8b, and T4b, respectively.
  • the pads 64L-1 to 64L-4 function as terminals T6a, T8a, T7a, and T4a, respectively.
  • the pads 64R-1 to 64R-4 function as terminals T5a, T7a, T8a, and T4a, respectively.
  • the logic element layers 65 to 67 function as logic circuits LGB2, LGA2 and LGA2, respectively.
  • the chip design of core chips CC1 and CC3 includes the same layout pattern and the same wiring pattern as the layout patterns of core chips CC0 and CC2. That is, the core chips CC0 to CC3 include the same chip design.
  • FIG. 21 is a cross-sectional view for explaining the layered structure of the core chip group of the semiconductor memory device according to the second embodiment.
  • FIG. 21 shows a structure in which the core chips CC0 to CC3 shown in FIGS. 19 and 20 are stacked in this order.
  • the upper surface of the core chip CC0 and the upper surface of the core chip CC2 are bonded to the upper surface of the core chip CC1 and the upper surface of the core chip CC3, respectively.
  • the lower surface of the core chip CC1 is bonded to the lower surface of the core chip CC2.
  • the bumps 63L and 63R are provided at symmetrical positions with respect to the center of the semiconductor substrate 60.
  • the pads 64 L and 64 R are provided at symmetrical positions with respect to the center of the semiconductor substrate 60. Therefore, the positions of the pads 64L-1 to 64L-4 and 64R-1 to 64R-4 of the core chips CC0 and CC2 are the pads 64L-1 to 64L-4 and 64R-1 to 64R of the core chips CC1 and CC2, respectively. Align with the -4 position.
  • the positions of the bumps 63L-1 to 63L-4 and 63R-1 to 63R-4 of the core chip CC1 are the positions of the bumps 63L-1 to 63L-4 and 63R-1 to 63R-4 of the core chip CC2, respectively. Match.
  • the core chips CC0 to CC3 form the signal paths SL4 to SL8 which can communicate with each other.
  • FIG. 22 is a schematic diagram for explaining a method of forming an element layer on a wafer of the semiconductor memory device according to the second embodiment.
  • FIG. 22 corresponds to step ST10 in FIG.
  • layout patterns transferred onto wafers W1 and W2 using mask set MS3 are schematically shown.
  • the core chips CC0 to CC3 are formed by the same chip design. Therefore, as shown in FIG. 22, in the mask set MS3, the layout patterns P4 are uniformly arranged.
  • the wafers W1 and W2 may be bonded, for example, to be folded with respect to the yz plane from the state aligned along the x direction on the xy plane as in FIG. 12 in the first embodiment. Similar to FIG. 16 in the modification, the state of being aligned along the y direction on the xy plane may be bonded so as to be folded with respect to the xz plane.
  • FIG. 23 is a schematic diagram for explaining the die sort probing of the semiconductor memory device according to the second embodiment. That is, FIG. 23 corresponds to step ST40 in FIG.
  • die sorting to the wafer W2 is performed, for example, by bringing the probing terminals of a die sorter (not shown) into contact with bumps 63 provided on the lower surface of the wafer W2.
  • the same layout pattern P4 is uniformly arranged.
  • the bumps 63 arranged in the arrangement pattern B4 corresponding to the layout pattern P4 are uniformly provided in accordance with the mask set MS3. Therefore, in the second embodiment, the repeat unit DSU of the needle contact position DS3 of the die sorter is defined with one layout pattern as one unit. That is, the repeat unit DSU of the needle contact position DS3 of the die sorter corresponds to the arrangement pattern B4.
  • the die sort is performed using the repeat unit DSU of the needle placement position of one die sorter for the wafer W2 on which the same chip design is arranged. it can.
  • an element layer is formed by the same mask set MS3.
  • this mask set MS3 identical chip designs are uniformly arranged.
  • the mask set MS3 can be designed only by designing the layout pattern and the wiring pattern for one core chip CC. Therefore, the manufacturing cost can be reduced.
  • the bumps 63 and the pads 64 are provided at symmetrical positions with respect to the center of the semiconductor substrate. Therefore, when the wafers W1 and W2 are bonded to each other, the positions of the terminals coincide with each other. Thereby, the connection between wafers W1 and W2 can be matched.
  • the functions of the internal circuit of core chip CC0 provided on wafer W1 and the internal circuit of core chip CC provided on wafer W2 are in the stacking direction. At different positions. For this reason, there is a possibility that the necessary signal in the core chip CC provided on the wafer W1 and the necessary signal in the core chip CC provided on the wafer W2 can not be communicated in the same signal path. Therefore, in the second embodiment, a signal path SL5 to be connected to the internal circuit of the core chips CC0 and CC2 and a signal path SL6 to be connected to the internal circuit of the core chips CC1 and CC3 are provided.
  • signals are transmitted to and received from the core chips CC0 and CC2, and the core chips CC1 and CC3 pass the signals.
  • signals are transmitted to and received from the core chips CC1 and CC3, and the core chips CC0 and CC2 pass the signals.
  • the semiconductor storage device according to the second embodiment is not limited to the above-described example, and various modifications may be applied.
  • the present invention is not limited to this.
  • different wiring patterns may be applied to the core chips CC0 and CC1 while applying the same layout pattern.
  • the logic circuits provided at symmetrical positions in the core chip CC may occur when signals are input / output in the same direction.
  • FIGS. 24 and 25 are cross-sectional views for explaining the layout pattern and the wiring pattern of the core chip of the semiconductor memory device according to the first modification of the second embodiment.
  • FIG. 24 shows a configuration common to core chips CC0 and CC2
  • FIG. 25 shows a configuration common to core chips CC1 and CC3.
  • core chips CC0 and CC2 include a logic element layer 66A instead of the logic element layer 66. That is, the wiring layer 72 includes a first end provided on the upper end of the via 62R-2 and a second end provided on the lower end of the logic element layer 66A. Wiring layer 73 includes a first end provided on the upper end of logic element layer 66A and a second end provided on the lower end of pad 64R-2.
  • the logic element layer 66A includes a lower end having a function as an input end and an upper end having a function as an output end. That is, the logic element layer 66A functions as a logic circuit LGA1 that outputs the signal input from the bump 63R-2 to the pad 64R-2.
  • core chips CC1 and CC3 are associated with the symbol P5, similarly to the core chips CC0 and CC2.
  • core chips CC1 and CC3 include wiring patterns different from those of core chips CC0 and CC2.
  • core chips CC1 and CC3 include interconnection layers 70A to 73A in place of interconnection layers 70 to 73.
  • Wiring layer 70A includes a first end provided on the upper end of via 62L-2 and a second end provided on the upper end of logic element layer 65.
  • Wiring layer 71A includes a first end provided on the lower end of logic element layer 65 and a second end provided on the lower end of pad 64L-2. That is, the logic element layer 65 functions as a logic circuit LGA2 that outputs the signal input from the pad 64L-2 to the bump 63L-2.
  • the wiring layer 72A includes a first end provided on the upper end of the via 62R-2 and a second end provided on the upper end of the logic element layer 66A.
  • Wiring layer 73A includes a first end provided on the lower end of logic element layer 66A and a second end provided on the lower end of pad 64R-2. That is, the logic element layer 66A functions as a logic circuit LGA2 that outputs the signal input from the pad 64R-2 to the bump 63R-2.
  • FIG. 26 is a cross-sectional view for illustrating a stack structure of core chip groups of a semiconductor memory device according to a first modification of the second embodiment.
  • the positions of the input / output terminals of the logic element layer are reversed between the core chips CC0 and CC2 and the core chips CC1 and CC3.
  • the core chips CC1 and CC3 have wiring patterns different from those of the core chips CC0 and CC2 in the signal paths SL7a and SL7b.
  • the input end and the output end of logic element layer 65 are connected to bump 63L-2 and pad 64L-2, respectively, while in core chips CC1 and CC3, logic elements are connected.
  • the input and output ends of layer 66A are connected to pad 64R-2 and bump 63R-2, respectively.
  • the input end and the output end of logic element layer 66A are connected to bump 63R-2 and pad 64R-2, respectively, while in core chips CC1 and CC3, the logic element layer 65 is connected.
  • the input end and the output end are connected to the pad 64L-2 and the bump 63L-2, respectively.
  • FIG. 27 is a schematic diagram for illustrating a method of forming an element layer on a wafer of the semiconductor memory device according to the first modification of the second embodiment.
  • the layout pattern of the core chips CC0 to CC3 described in FIGS. 24 and 25 is referred to as a layout pattern P5.
  • the layout pattern P5 is uniformly arranged.
  • the mask set MS3a includes, for example, a layout pattern P5 corresponding to the wiring pattern for the core chips CC0 and CC2, and a layout pattern P5 corresponding to the wiring pattern for the core chips CC1 and CC3. Arranged alternately along the x direction.
  • the mask set MS3a is arranged such that both ends along the x direction have different wiring patterns.
  • the wafers W1 and W2 are bonded, for example, to be folded along the yz plane from the state aligned along the x direction on the xy plane, as in FIG. 12 in the first embodiment.
  • the manufacturing method of the first modification of the second embodiment is not limited to the example using one mask set including different wiring patterns, and two mask sets including different wiring patterns may be used.
  • FIG. 28 is a schematic diagram for illustrating a method of forming an element layer on a wafer of the semiconductor memory device according to the first modification of the second embodiment. As shown in FIG. 28, different mask sets MS3b and MS3c may be applied to the wafers W1 and W2, respectively.
  • layout patterns P5 corresponding to the wiring patterns for the core chips CC0 and CC2 are uniformly arranged.
  • layout patterns P5 corresponding to the wiring patterns for the core chips CC1 and CC3 are uniformly arranged.
  • a semiconductor memory device according to a third embodiment will be described.
  • the semiconductor memory device according to the second embodiment the case where bumps are provided at symmetrical positions in the core chip CC has been described.
  • the semiconductor memory device according to the third embodiment is different from the second embodiment in that the bumps in the core chip CC are provided at asymmetrical positions.
  • the semiconductor memory device according to the second embodiment is designed to have the same layout pattern among the chipsets, but the semiconductor memory device according to the third embodiment has a layout different from each other between the two chipsets. Use a pattern. More specifically, two different layout patterns are designed to be mirror-symmetrical. Below, the same code
  • FIGS. 29 to 32 are cross-sectional views for illustrating layout patterns and wiring patterns of the core chip of the semiconductor memory device according to the third embodiment. 29 to 32 show the configurations of core chips CC0 to CC3, respectively. As described above, in the third embodiment, the layout patterns of the core chips CC0 and CC1 and the layout patterns of the core chips CC2 and CC3 are different from each other.
  • the layout pattern shown in FIG. 29 is associated with a symbol P6 different from the symbol P4 shown in FIG. 19 and the symbol P5 shown in FIG.
  • the core chip CC0 has the same configuration as the configuration of FIG. 19 except for a part. Specifically, the core chip CC0 is replaced with the via 62R-3B, the bump 63R-3B, the wiring layer 76B, and the via 62R-3, the bump 63R-3, the wiring layer 76, and the pad 64R-3 in FIG. The pad 64R-3B is included.
  • connection relationship between the bump 63R-3B, the via 62R-3B, the wiring layer 76B, and the pad 64R-3B is the same as the connection relationship between the bump 63R-3, the via 62R-3, the wiring layer 76, and the pad 64R-3.
  • the bumps 63 L-3 and 63 R- 3 B are provided at asymmetric positions with respect to the center of the semiconductor substrate 60. Specifically, while the bumps 63L-3 are provided at a distance d11 from the center of the semiconductor substrate 60, the bumps 63R-3B are provided at a distance d11B from the center of the semiconductor substrate 60.
  • pads 64L-3 and 64R-3 are provided at symmetrical positions with respect to the center of the semiconductor substrate 60. Specifically, pads 64L-3 and 64R-3 are provided at a distance d15 from the center of semiconductor substrate 60.
  • the layout pattern of the core chip CC1 matches the layout pattern of the core chip CC0. Therefore, in the example of FIG. 30, the pads 64L-3 and 64R-3 are symmetrical with respect to the center of the semiconductor substrate 60, and are provided at the same positions as the pads 64L-3 and 64R-3 in FIG.
  • the bumps 63L-3 and 63R-3 are asymmetric with respect to the center of the semiconductor substrate 60, and are provided at the same positions as the bumps 63L-3 and 63R-3 in FIG.
  • the layout pattern shown in FIG. 31 is associated with a symbol P7 different from the symbol P6 shown in FIGS.
  • the layout pattern of the core chip CC2 has, for example, a mirror symmetry relationship with respect to the layout patterns of the core chips CC0 and CC1 with respect to the yz plane.
  • the element layer 91 is provided on the semiconductor substrate 90.
  • the semiconductor substrate 90 includes a plurality of vias 92L (92L-1, 92L-2, 92L-3, and 92L-4) that function as TSVs, and 92R (92R-1, 92R-2, 92R-3, and 92R). -4) is provided.
  • bumps 93L-1, 93L-2, 93L-3 which function as terminals T5a, T7a, T8a, and T4a, respectively, on exposed portions of the vias 92L-1 to 92L-4.
  • 93L-4 is provided.
  • 93R-4 is provided.
  • a plurality of pads 94L (94L-1, 94L-2, 94L-3, and 94L-4) functioning as terminals T5b, T7b, T8b, and T4b are provided.
  • a plurality of pads 94R (94R-1, 94R-2, 94R-3, and 94R-4) functioning as the terminals T6b, T8b, T7b, and T4b are provided.
  • the upper surface of the pad 94 is exposed on the upper surface of the element layer 91.
  • logic element layers 95 to 97 functioning as the logic circuits LGA1, LGB1, and LGA1, and wiring layers 98 to 110 are provided.
  • Wiring layer 98 includes a first end provided on the upper end of via 92L-1, and a second end provided on the lower end of pad 94L-1.
  • the wiring layer 98 is not connected to the internal circuit, for example, and passes through the element layer 91.
  • Wiring layer 99 includes a first end provided on the upper end of via 92R-1, and a second end provided on the lower end of pad 94R-1.
  • the wiring layer 99 is connected to, for example, an internal circuit.
  • Wiring layer 100 includes a first end provided on the upper end of via 92L-2 and a second end provided on the upper end of logic element layer 95.
  • the wiring layer 100 is connected to, for example, an internal circuit.
  • Wiring layer 101 includes a first end provided on the lower end of logic element layer 95 and a second end provided on the lower end of pad 94L-2.
  • Logic element layer 95 includes a lower end having a function as an output end and an upper end having a function as an input end. That is, the logic element layer 95 functions as a logic circuit LGA1 that outputs the signal input from the bump 93L-2 to the pad 94L-2.
  • the wiring layer 102 includes a first end provided on the upper end of the via 92R-2 and a second end provided on the upper end of the logic element layer 96.
  • Wiring layer 103 includes a first end provided on the lower end of logic element layer 96 and a second end provided on the lower end of pad 94R-2.
  • the wiring layers 102 and 103 are not connected to the internal circuit, for example, and pass through the element layer 91.
  • the logic element layer 96 includes a lower end having a function as an input end and an upper end having a function as an output end. That is, the logic element layer 96 functions as a logic circuit LGB1 that outputs the signal input from the pad 94R-2 to the bump 93R-2.
  • Wiring layer 104 includes a first end provided on the upper end of via 92L-3 and a second end provided on the lower end of pad 94L-3.
  • the wiring layer 104 is connected to, for example, an internal circuit.
  • the wiring layer 105 includes a first end provided on the upper end of the via 92R-3 and a second end provided on the upper end of the logic element layer 97.
  • Wiring layer 106 includes a first end provided on the lower end of logic element layer 97 and a second end provided on the lower end of pad 94R-3.
  • the wiring layers 105 and 106 are not connected to the internal circuit, for example, and pass through the element layer 91.
  • the logic element layer 97 includes an upper end having a function as an input end and a lower end having a function as an output end. That is, the logic element layer 97 functions as a logic circuit LGA1 that outputs the signal input from the bump 93R-3 to the pad 94R-3.
  • the wiring layer 107 includes a first end provided on the upper end of the via 92L-4, and is connected to, for example, an internal circuit.
  • the wiring layer 108 includes a first end provided on the lower end of the pad 94L-4, and is connected to, for example, an internal circuit.
  • the wiring layer 109 includes a first end provided on the upper end of the via 92R-4, and is connected to, for example, an internal circuit.
  • the wiring layer 110 includes a first end provided on the lower end of the pad 94R-4, and is connected to, for example, an internal circuit.
  • the pads 94L and 94R are provided at symmetrical positions with respect to the center of the semiconductor substrate 90. Specifically, pads 94L-1 and 94R-1 are provided at a distance d13 from the center of semiconductor substrate 90. The pads 94L-2 and 94R-2 are provided at a distance d14 from the center of the semiconductor substrate 90. The pads 94L-3 and 94R-3 are provided at a distance d15 from the center of the semiconductor substrate 90. The pads 94L-4 and 94R-4 are provided at a distance d16 from the center of the semiconductor substrate 90.
  • the bumps 93L and 93R are provided at asymmetrical positions with respect to the center of the semiconductor substrate 90 except for the bumps 93L-3 and 93R-3. Specifically, bumps 93L-1 and 93R-1 are provided at a distance d9 from the center of semiconductor substrate 90. The bumps 93L-2 and 93R-2 are provided at a distance d10 from the center of the semiconductor substrate 90. The bumps 93L-4 and 93R-4 are provided at a distance d12 from the center of the semiconductor substrate 90.
  • the bumps 93L-3 and 94R-3 are provided at asymmetrical positions with respect to the center of the semiconductor substrate 90. Specifically, the bumps 93L-3 are provided at a distance d11B from the center of the semiconductor substrate 90, while the 93R-3 is provided at a distance d11 from the center of the semiconductor substrate 90.
  • the layout pattern of the core chip CC3 matches the layout pattern of the core chip CC2. Therefore, in the example of FIG. 32, the pads 94L-3 and 94R-3 are symmetrical with respect to the center of the semiconductor substrate 90, and provided at the same position as the pads 94L-3 and 94R-3 in FIG.
  • the bumps 93L-3 and 93R-3 are asymmetrical with respect to the center of the semiconductor substrate 90, and are provided at the same positions as the bumps 93L-3 and 93R-3 in FIG.
  • FIG. 33 is a cross-sectional view for explaining the layered structure of the core chip group of the semiconductor memory device according to the third embodiment.
  • a chipset CSa including core chips CC0 and CC1 and a chipset CSb including core chips CC2 and CC3 are different from each other.
  • core chips CC2 and CC3 have a layout pattern that is mirror-symmetrical to core chips CC0 and CC1. Therefore, in the signal paths SL7 and SL8, the positions of the input and output ends of the logic element layer are reversed between the core chips CC0 and CC1 and the core chips CC2 and CC3.
  • the core chips CC2 and CC3 have wiring patterns different from those of the core chips CC0 and CC1 in the signal paths SL7 and SL8. Specifically, for example, in the core chip CC0 in the signal path SL7, the wiring layers 70 and 71 are connected to the lower end and the upper end of the logic element layer 65, while in the core chip CC2, in the logic element layer 95. Wiring layers 101 and 100 are connected to the lower end and the upper end, respectively.
  • the wiring layers 73 and 72 are connected to the upper end and the lower end of the logic element layer 66, respectively, whereas in the core chip CC3, the wiring layer is formed at the upper end and the lower end of the logic element layer 96, respectively. 102 and 103 are connected.
  • FIG. 34 is a schematic diagram for illustrating a method of forming an element layer on a wafer of the semiconductor memory device according to the third embodiment.
  • the layout pattern of the core chips CC0 and CC1 described in FIGS. 30 and 31 is referred to as a layout pattern P6.
  • the layout patterns of the core chips CC2 and CC3 described in FIGS. 32 and 33 are referred to as a layout pattern P7.
  • the layout pattern P6 is uniformly arranged along the x direction.
  • the mask set MS3d has the layout pattern P7 arranged uniformly along the x direction in a row different from the layout pattern P6.
  • the wafers W1 and W2 are bonded, for example, to be folded along the yz plane from the state aligned along the x direction on the xy plane, as in FIG. 12 in the first embodiment.
  • the third embodiment not only the method described above but also two mask sets may be used.
  • a mask set in which only the layout pattern P6 is uniformly arranged may be used as the first mask set.
  • the chip set CSa may be provided by bonding two wafers in which the element layer is formed by the first mask set.
  • a mask set in which only the layout pattern P7 is uniformly arranged may be used as the second mask set.
  • the chip set CSb may be provided by bonding two wafers in which the element layer is formed by the second mask set.
  • a method similar to the first modification of the first embodiment can be applied to the die sorting step. That is, a set of the mask portion of the layout pattern P6 and the mask portion for the layout pattern P7 can be defined as a repeat unit DSU of the needle contact position of the die sorter. Thereby, it is possible to carry out die sort on a wafer on which the same chip design is arranged, using the repeat unit DSU of the needle placement position of one die sorter.
  • die sort on the wafer to which the layout pattern P6 is transferred and die sort on the wafer on which the layout pattern P7 is transferred are respectively performed. And in each die sort, repeat units DSU of different needle contact positions are defined.
  • the layout pattern P7 of the core chip CC2 has a mirror symmetry relationship with the layout pattern P6 of the core chip CC1. Therefore, the bumps of the core chip CC2 are provided at positions symmetrical to the bumps of the core chip CC1 with respect to the surface to which the core chips CC1 and CC2 are bonded. Thereby, the positions of the bumps of the core chip CC1 and the core chip CC2 are aligned with each other.
  • the layout pattern P7 of the core chip CC3 has a mirror symmetry relationship with the layout pattern P6 of the core chips CC0 and CC1. Therefore, the bumps of the core chip CC3 are provided at positions symmetrical to the bumps of the core chip CC0 with respect to the surface to which the core chips CC1 and CC2 are bonded. Thereby, the positions of the bumps of the core chip CC3 and the core chip CC0 are aligned with each other. Therefore, the core chip CC0 can be further stacked on the core chip CC3.
  • layout patterns P6 and P7 have a mirror-symmetrical relationship with each other, so when chip sets CSa and CSb are bonded together, the directions of the input / output terminals of the logic circuit become opposite to each other.
  • wiring patterns different from each other are applied to the layout patterns P6 and P7. Specifically, in the wiring pattern of core chip CC in one chipset CS, when the input end and the output end of the logic circuit are respectively connected to the pads and bumps, the wiring pattern of core chip CC in the other chipset CS In, the input end and the output end of the logic circuit are connected to the bump and the pad, respectively.
  • the core chips CC1 and CC2 are attached to each other, the input / output relationship between the logic circuit provided in the core chip CC1 and the logic circuit provided in the core chip CC2 can be matched. Further, when the core chips CC3 and CC0 are attached to each other, the input / output relationship between the logic circuit provided in the core chip CC3 and the logic circuit provided in the core chip CC0 can be matched.
  • the core chip is provided on one semiconductor substrate.
  • the core chip is provided separately on at least two or more semiconductor substrates.
  • FIG. 35 is a block diagram showing an example of the configuration of the core chip group of the semiconductor memory device according to the fourth embodiment.
  • each of core chips CC (CC0, CC1,...) Of core chip group 11 includes a plurality of sub chips SC.
  • core chip CC0 includes sub chips SC0 and SC1
  • core chip CC1 includes sub chips SC2 and SC3. Note that any natural number can be applied as the number of core chips CC.
  • the “sub chip SC” is a semiconductor integrated circuit provided on one semiconductor substrate, and is a semiconductor integrated circuit that constitutes a part of the function of the core chip CC.
  • FIG. 36 is a circuit diagram for explaining an example of connection between core chips of the semiconductor memory device according to the fourth embodiment.
  • FIG. 36 two core chips CC0 and CC1 are shown.
  • FIG. 36 corresponds to FIG. 18 shown in the second embodiment.
  • connections between sub chips SC0, SC1, SC2, and SC3 are similar to the connections between core chips CC0, CC1, CC2, and CC3 in FIG. 18, respectively. That is, the core chips CC0 and CC1 are connected by the connection between the sub chips SC1 and SC2.
  • a signal calculated by logic circuit LGA1 or LGA2 of sub chip SCn (n is 0 ⁇ n ⁇ 2) can be transmitted to sub chip SC (n + 1) It functions as a signal path SL7.
  • the terminal T8a of the sub chip SC0 to the terminal T8 b of the sub chip SC3 function as a signal path SL8 capable of transmitting a signal calculated by the logic circuit LGB1 or LGB2 of the sub chip SC (n + 1) to the sub chip SCn.
  • the terminal T4b of the sub chip SCn to the terminal T4a of the sub chip SC (n + 1) function as a signal path SL4 capable of transmitting and receiving signals between the sub chip SCn and SC (n + 1).
  • the terminals T1a and T4a to T8a of the sub chip SC0 can transmit and receive various signals to and from the interface chip 10 or the controller 2.
  • FIGS. 38 and 40 show cross sections taken along the lines XXXVIII-XXXVIII shown in FIG. 37 and the lines XXXX-XXX shown in FIG. 39, respectively.
  • 37 and 38 show a configuration common to sub chips SC0 and SC2
  • FIGS. 39 and 40 show a configuration common to sub chips SC1 and SC3.
  • the layout patterns of sub chips SC0 and SC2 are parts of the layout patterns of core chips CC0 and CC1, respectively, and two sides along the x direction and 2 along the y direction on the xy plane. It is provided in a rectangular region having a side.
  • sub chips SC0 and SC2 include plane 0 and plane 1, data transfer circuit 13L, voltage generation circuit 16, driver sets 17UL and 17DL, row decoders 18-0 and 37-1, sense amplifier 19-0 and Includes 19-1.
  • the layout patterns of the sub chips SC0 and SC2 shown in FIG. 37 correspond to, for example, the left half of FIG. 4 and are associated with the symbol P8.
  • the element layer 121 is provided on the upper surface of the semiconductor substrate 120 in accordance with the layout pattern associated with the symbol P8 and the wiring pattern associated with the layout pattern.
  • the description of the internal circuits other than the terminals T4a, T5a, T7a, T8a, T4b, T5b, T7b and T8b, and the logic circuits LGA1 and LGB1 is omitted.
  • the via 122, the bump 123, the pad 124, the logic element layers 125 and 126, and the wiring layers 127 to 133 are, for example, the via 62L, the bump 63L, the pad 64L, the logic element layers 65 and 67, and The wiring layers 68, 70, 71, 74, 75, 77, and 78 are arranged in the same manner.
  • the bumps 123-1 and the pads 124-1 are provided at positions of distances d9 and d13 from the right end of the semiconductor substrate 120, respectively.
  • the bumps 123-2 and the pads 124-2 are provided at distances d10 and d14 from the right end of the semiconductor substrate 120, respectively.
  • the bumps 123-3 and the pads 124-3 are provided at positions of distances d11 and d15 from the right end of the semiconductor substrate 120, respectively.
  • the bumps 123-4 and the pads 124-4 are provided at distances d12 and d16 from the right end of the semiconductor substrate 120, respectively.
  • the layout patterns of sub chips SC1 and SC3 are parts of the layout patterns of sub chips SC0 and SC1, respectively, and are provided in the same rectangular area as sub chips SC0 and SC2 on the xy plane.
  • sub chips SC1 and SC3 include plane 2 and plane 3, data transfer circuit 13R, logic control circuit 14, sequencer 15, driver sets 17UR and 17DR, row decoders 18-2 and 18-3, and sense amplifier 19 -2 and 19-3.
  • the layout patterns of the sub chips SC0 and SC2 correspond to, for example, the right half of FIG. 4 and are associated with the symbol P9.
  • the element layer 141 is provided on the upper surface of the semiconductor substrate 140 in accordance with the layout pattern associated with the symbol P9 and the wiring pattern associated with the layout pattern.
  • the terminals T4a, T6a, T7a, T8a, T4b, T6b, T7b and T8b, and the logic circuit LGA2 are omitted.
  • a plurality of vias 142 (142-1, 142-2, 142-3 and 142-4), and a plurality of bumps 143 (143-1, 143-2, 143- 3 and 143-4), a plurality of pads 144 (144-1, 144-2, 144-3 and 144-4), a logic element layer 145, and wiring layers 146 to 151 are provided.
  • the via 142, the bump 143, the pad 144, the logic element layer 145, and the wiring layers 146 to 151 are respectively the via 62R, the bump 63R, the pad 64R, the logic element layer 66, and the wiring layer 69 shown in FIG. 72, 73, 76, 79, and 80 are arranged similarly.
  • the bumps 143-1 and the pads 144-1 are provided at positions of distances d9 and d13 from the right end of the semiconductor substrate 140, respectively.
  • the bumps 143-2 and the pads 144-2 are provided at positions d10 and d14 from the right end of the semiconductor substrate 140, respectively.
  • the bumps 143-3 and the pads 144-3 are provided at the distances d11 and d15 from the right end of the semiconductor substrate 140, respectively.
  • the bumps 143-4 and the pads 144-4 are provided at distances d 12 and d 16 from the right end of the semiconductor substrate 140, respectively.
  • the layout patterns of sub chips SC1 and SC3 are different from the layout patterns of sub chips SC0 and SC2. Specifically, each terminal of sub chips SC1 and SC3 is provided at a position mirror-symmetrical to each terminal of sub chips SC0 and SC2, but the arrangement of internal circuits is different from each other including the direction of the input / output of the logic circuit.
  • FIG. 41 is a cross-sectional view for explaining the layered structure of the core chip group of the semiconductor memory device according to the fourth embodiment.
  • FIG. 41 shows a structure in which the sub chips SC0 to SC3 shown in FIGS. 38 and 40 are stacked in this order.
  • the upper surface of the sub chip SC0 and the upper surface of the SC2 are attached to the upper surface of the sub chip SC1 and the upper surface of the sub chip SC3, respectively.
  • the positions of the pads 124 of the sub chips SC0 and SC2 and the positions of the pads 144 of the sub chips SC1 and SC3 are designed in mirror symmetry with respect to the opposing surfaces of the upper surfaces of each other. Therefore, the positions of the pads 124-1 to 124-4 of the sub chip SC0 are aligned with the positions of the pads 144-1 to 144-4 of the sub chip SC1, respectively.
  • the lower surface of the sub chip SC1 is bonded to the lower surface of the sub chip SC2.
  • the positions of the bumps 143 of the sub chip SC1 and the positions of the bumps 123 of the sub chip SC2 are designed mirror-symmetrically with respect to the opposing surfaces of the upper surfaces of each other. Therefore, the positions of the bumps 143-1 to 143-4 of the sub chip SC1 are aligned with the positions of the bumps 123-1 to 123-4 of the sub chip SC2.
  • sub chips SC0 to SC3 can form signal paths SL4, SL5, SL7, and SL8 which can communicate with the internal circuits.
  • the sub chips SC0 and SC2 and the sub chips SC1 and SC3 are provided with logic circuits according to different layout patterns. Therefore, for example, a logic element having an input / output direction from element layer 141 to semiconductor substrate 140 with respect to a logic element layer 125 having an input / output direction from semiconductor substrate 120 to element layer 121 in signal path SL7.
  • Layers 145 may correspond. Therefore, logic element layer 125 including the lower end connected to via 122-2 and the upper end connected to pad 124-2, the lower end connected to via 142-2, and pad 144-2 The input / output relationship matches with the logic element layer 145 including the upper end.
  • FIG. 42 is a schematic diagram for illustrating a method of forming an element layer on a wafer of the semiconductor memory device according to the fourth embodiment. That is, FIG. 42 corresponds to step ST10 in FIG.
  • layout patterns transferred onto wafers W1 and W2 using mask set MS4 are schematically shown.
  • the layout pattern described in FIGS. 37 and 38 is indicated by symbol P8, and the layout pattern described in FIGS. 39 and 40 is indicated by symbol P9.
  • the layout pattern described in FIGS. 37 and 38 is referred to as layout pattern P8, and the layout pattern described in FIGS. 39 and 40 is referred to as layout pattern P9.
  • layout patterns P8 and P9 are alternately arranged along the x direction.
  • the mask set MS4 is arranged such that both ends along the x direction have different layout patterns.
  • the wafers W1 and W2 are bonded, for example, to be folded along the yz plane from the state aligned along the x direction on the xy plane, as in FIG. 12 in the first embodiment.
  • a method similar to that of the first embodiment can be applied to the die sorting step. That is, a set of the mask portion of the layout pattern P8 and the mask portion for the layout pattern P9 can be defined as a repeat unit DSU of the needle contact position of the die sorter. Thereby, it is possible to carry out die sort on a wafer on which the same chip design is arranged, using the repeat unit DSU of the needle placement position of one die sorter.
  • the core chip CC0 includes the sub chips SC0 and SC1 in which the upper surfaces thereof are bonded to each other. That is, one chip set CS includes one core chip CC. Therefore, the yield per one chip set CS obtained by dicing can be reduced to half as compared with the first to third embodiments in which one chip set CS includes two core chips CC. Therefore, the production efficiency of non-defective products can be enhanced.
  • an element layer is formed by the same mask set MS4.
  • This mask set MS4 includes two layout patterns P8 and P9 different from each other. Layout patterns P8 and P9 are alternately arranged. Therefore, when the wafers W1 and W2 are bonded to each other, the element layer to which the layout pattern P8 is transferred can be bonded to the element layer to which the layout pattern P9 is transferred.
  • the cost required for designing the mask set MS4 corresponds to the cost for designing the layout patterns P8 and P9.
  • layout patterns P8 and P9 correspond to one core chip CC in total. Therefore, the design cost of the mask set MS4 can be reduced to the design cost of one core chip CC.
  • FIGS. 43A and 44A show an example of circuit arrangement of one core chip CC0 formed on one semiconductor substrate.
  • FIGS. 43B and 44B correspond to the fourth embodiment, and show a circuit of one core chip CC0 formed of two sub chips SC0 and SC1 respectively provided on two semiconductor substrates bonded together. An example arrangement is shown. 43 shows that one core chip CC0 includes four planes, and FIG. 44 shows that one core chip CC0 includes eight planes.
  • the length of the wiring from the point Q1 to the point Q2 is at most the length of the signal path between the sub chips SC0 and SC1.
  • the length of the signal path between the sub chips SC0 and SC1 is, for example, on the order of micrometers ( ⁇ m). That is, the length of the wiring from the point Q1 to the point Q2 can be shorter in the configuration of FIG. 43 (B) than in the configuration of FIG. 43 (A). Therefore, according to the fourth embodiment, the wiring pattern in the peripheral circuit can be simplified, and hence the manufacturing cost can be reduced.
  • FIG. 44 (A) when core chip CC0 of eight planes is configured on one semiconductor substrate, four planes are configured at the time of communication between point Q3 and point Q4 in the peripheral circuit. A wiring length twice as large as in the case of For this reason, the electrical characteristics deteriorate with the increase of the wiring length, and there is a possibility that it becomes difficult to design to satisfy the restrictions such as the delay accompanying the communication.
  • FIG. 44B when the 8-plane configuration is provided separately on two bonded semiconductor substrates, the length of the wiring from point Q3 to point Q4 is at most sub-chip SC0. And the length of the signal path between SC1.
  • the maximum length of the interconnections in the internal circuit can be suppressed to the same as the case of the 4-plane configuration shown in FIG. For this reason, the problem of the wiring length that has become apparent in the case of FIG. 44A can be solved, and the design of the 8-plane configuration can be facilitated.
  • the area of the semiconductor substrate can be reduced to the same size as in the case of FIG. 44A, the restriction on the area in the package can be improved.
  • the semiconductor memory device according to the fourth embodiment is not limited to the above-described example, and various modifications may be applied.
  • the positions of the bumps between the sub chips SC in the same core chip CC may not be provided in positions symmetrical with each other.
  • 45 to 48 are cross sectional views for illustrating layout patterns and wiring patterns of sub chips of the semiconductor memory device according to the first modification of the fourth embodiment.
  • 45 to 48 show the configurations of sub chips SC1 to SC3, respectively.
  • the configuration of the sub chip SC0 is the same as that of FIG. 38 shown in the fourth embodiment.
  • the layout pattern of the sub chip SC1 according to the first modification of the fourth embodiment is different from the layout pattern of the sub chip SC1 according to the fourth embodiment. Therefore, the layout pattern shown in FIG. 45 is associated with a symbol P10 different from the symbol P9 shown in FIG.
  • the sub chip SC1 has the same configuration as that of FIG. 40 except for a part. Specifically, the sub chip SC1 is replaced with the via 142-3B, the bump 143-3B, the wiring layer 149B, and the via 142-3, the bump 143-3, the wiring layer 149, and the pad 144-3 in FIG. And the pad 144-3B.
  • connection relation of the bump 143-3B, the via 142-3B, the wiring layer 149B, and the pad 144-3B is the same as the connection relation of the bump 143-3, the via 142-3, the wiring layer 149, and the pad 144-3.
  • the bumps 143-3B are provided at positions different from the bumps 143-3. That is, the bumps 143-3B are provided at positions not mirror-symmetrical to the bumps 123-3 shown in FIG. Specifically, the bump 143-3 is provided at a distance d11 from the left end of the semiconductor substrate 140, while the bump 143-3B is provided at a distance d11B from the left end of the semiconductor substrate 140.
  • the pad 144-3B is provided at the same position as the pad 144-3. That is, pad 144-3B is provided at a position mirror-symmetrical to pad 124-3 shown in FIG. Specifically, the pad 144-3B is provided at a distance d15 from the left end of the semiconductor substrate 140.
  • the layout pattern of the sub chip SC2 has, for example, a mirror symmetry relationship with respect to the layout pattern of the sub chip SC1 with respect to the yz plane.
  • the layout pattern shown in FIG. 46 is associated with a symbol P11 different from the symbol P10 shown in FIG.
  • the element layer 161 is provided on the semiconductor substrate 160.
  • the semiconductor substrate 160 is provided with a plurality of vias 162 (162-1, 162-2, 162-3, and 162-4) functioning as TSVs.
  • Bumps 163-1, 163-2, 163-3, and 163-3 functioning as terminals T5a, T7a, T8a, and T4a on portions of the lower surface of the semiconductor substrate 160 where the vias 162-1 to 162-4 are exposed, respectively.
  • 163-4 is provided.
  • a plurality of pads 164 (164-1, 164-2, 164-3, and 164-4) functioning as the terminals T5 b, T7 b, T8 b, and T4 b are provided.
  • the upper surface of the pad 164 is exposed on the upper surface of the element layer 161.
  • a logic element layer 165 functioning as the logic circuit LGA1 and wiring layers 166 to 171 are provided.
  • the wiring layer 166 includes a first end provided on the upper end of the via 162-1 and a second end provided on the lower end of the pad 164-1.
  • the wiring layer 166 is not connected to the internal circuit, for example, and passes through the element layer 161.
  • the wiring layer 167 includes a first end provided on the upper end of the via 162-2 and a second end provided on the upper end of the logic element layer 165.
  • Wiring layer 168 includes a first end provided on the lower end of logic element layer 165 and a second end provided on the lower end of pad 164-2.
  • the wiring layers 167 and 168 are not connected to the internal circuit, for example, and pass through the element layer 161.
  • the logic element layer 165 includes a lower end having a function as an output end and an upper end having a function as an input end. That is, the logic element layer 165 functions as a logic circuit LGA1 that outputs the signal input from the bump 163-2 toward the pad 164-2.
  • the wiring layer 170 includes a first end provided on the upper end of the via 162-4, and is connected to, for example, an internal circuit.
  • the wiring layer 171 includes a first end provided on the lower end of the pad 164-4, and is connected to, for example, an internal circuit.
  • the pad 164-3 is provided at a position mirror-symmetrical to the pad 144-3B of FIG. Specifically, while the pad 144-3B is provided at a distance d15 from the left end of the semiconductor substrate 140, the pad 164-3 is provided at a distance d15 from the right end of the semiconductor substrate 160. Similarly, the other pads 164-1, 164-2, and 164-4 are provided in mirror symmetry with the pads 144-1, 144-2, and 144-4 in FIG.
  • the bumps 163-3 are provided at positions symmetrical with the bumps 143-3B in FIG. Specifically, the bump 143-3B is provided at a distance d11B from the left end of the semiconductor substrate 140, while the bump 163-3 is provided at a distance d11B from the right end of the semiconductor substrate 160. Similarly, the other bumps 163-1, 163-2 and 163-4 are provided in mirror symmetry with the bumps 143-1, 143-2 and 143-4 in FIG.
  • the layout pattern of the sub chip SC2 has, for example, a mirror symmetry relationship with respect to the layout pattern of the sub chip SC0 with respect to the yz plane.
  • the layout pattern of sub chip SC3 is associated with symbol P12 which is different from symbol P8 shown in FIG.
  • the element layer 181 is provided over the semiconductor substrate 180.
  • the semiconductor substrate 180 is provided with a plurality of vias 182 (182-1, 182-2, 182-3, and 182-4) functioning as TSVs.
  • 183-4 is provided on the upper surface of the element layer 181.
  • a plurality of pads 184 (184-1, 184-2, 184-3, and 184-4) functioning as the terminals T5a, T7a, T8a, and T4a are provided.
  • the upper surface of the pad 184 is exposed on the upper surface of the element layer 181.
  • logic element layers 185 and 186 functioning as the logic circuits LGA2 and LGB2 and wiring layers 187 to 193 are provided.
  • the wiring layer 187 includes a first end provided on the upper end of the via 182-1 and a second end provided on the lower end of the pad 184-1.
  • the wiring layer 187 is connected to, for example, an internal circuit.
  • the wiring layer 188 includes a first end provided on the upper end of the via 182-2 and a second end provided on the upper end of the logic element layer 185.
  • the wiring layer 188 is connected to, for example, an internal circuit.
  • Wiring layer 189 includes a first end provided on the lower end of logic element layer 185 and a second end provided on the lower end of pad 184-2.
  • the logic element layer 185 includes a lower end having a function as an input end and an upper end having a function as an output end. That is, the logic element layer 185 functions as a logic circuit LGA2 that outputs the signal input from the pad 164-2 to the bump 163-2.
  • Wiring layer 190 includes a first end provided on the upper end of via 182-3 and a second end provided on the upper end of logic element layer 186.
  • Wiring layer 191 includes a first end provided on the lower end of logic element layer 186 and a second end provided on the lower end of pad 184-3.
  • the wiring layers 190 and 191 are not connected to the internal circuit, for example, and pass through the element layer 181.
  • the logic element layer 186 includes a lower end having a function as an output end and an upper end having a function as an input end. That is, the logic element layer 186 functions as a logic circuit LGB2 that outputs the signal input from the bump 163-3 toward the pad 164-3.
  • the wiring layer 192 includes a first end provided on the upper end of the via 182-4, and is connected to, for example, an internal circuit.
  • Wiring layer 193 includes a first end provided on the lower end of pad 184-4, and is connected to, for example, an internal circuit.
  • the pad 184-3 is provided at a position mirror-symmetrical to the pad 124-3 of FIG. Specifically, the pad 124-3 is provided at a distance d15 from the right end of the semiconductor substrate 120, whereas the pad 184-3 is provided at a distance d15 from the left end of the semiconductor substrate 180. Likewise, the other pads 184-1, 184-2, and 184-4 are provided at positions mirror-symmetrical to the pads 124-1, 124-2, and 124-4 in FIG.
  • the bumps 183-3 are provided at positions mirror-symmetrical to the bumps 123-3 in FIG. Specifically, while the bumps 123-3 are provided at a distance d11 from the right end of the semiconductor substrate 120, the bumps 183-3 are provided at a distance d11 from the right end of the semiconductor substrate 180. Similarly, the other bumps 183-1, 183-2 and 183-4 are provided in mirror symmetry with the bumps 123-1, 123-2 and 123-4 in FIG.
  • FIG. 48 is a cross-sectional view for illustrating a stack structure of core chip groups of a semiconductor memory device according to a first modification of the fourth embodiment.
  • a chipset CSa including sub chips SC0 and SC1 and a chipset CSb including sub chips SC2 and SC3 are different from each other.
  • sub-chips SC0 and SC1 have bumps arranged at positions which are not mirror-symmetrical to each other in signal path SL8. Therefore, in the signal path SL8, the positions of the bumps on the lower surface of the sub chip SC1 and the lower surface of the sub chip SC0 do not match.
  • Sub chip SC2 has a layout pattern that is mirror-symmetrical to sub chip SC1. Therefore, the positions of the bumps on the lower surface of the sub chip SC1 and the lower surface of the sub chip SC2 are aligned. However, when the same wiring pattern is applied to the sub chips SC1 and SC2, the input / output relationship of the logic element layer does not match. Therefore, a wiring pattern in which the input / output relationship between the sub chip SC1 and the logic element layer is reversed is applied to the sub chip SC2. Thereby, the input / output relationship of the logic element layer between the sub chips SC1 and SC2 is matched.
  • Sub chip SC3 has a layout pattern that is mirror-symmetrical to sub chip SC0. Therefore, the positions of the pads in the upper surface of the sub chip SC2 and the upper surface of the sub chip SC3 are aligned. However, when the same wiring pattern as that of the sub chip SC0 is applied to the sub chip SC3, the input / output relationship of the logic element layer does not match the sub chip SC2. Therefore, a wiring pattern in which the input / output relationship between the sub chip SC0 and the logic element layer is reversed is applied to the sub chip SC3. Thereby, the input / output relationship of the logic element layer between the sub chips SC2 and SC3 is matched.
  • the sub chip SC3 has a layout pattern that is mirror-symmetrical to the sub chip SC0. Therefore, the positions of the bumps on the lower surface of the sub chip SC3 and the lower surface of the sub chip SC0 are aligned.
  • the chipset CSa can be further stacked on the chipset CSb.
  • Layout patterns P10 and P11 include wiring patterns different from those of layout patterns P8 and P9.
  • the mirror-symmetrical layout pattern has a low design cost because it is not necessary to redesign the arrangement of peripheral circuits and the like from scratch. Therefore, the entire chip design can be designed only by adding the cost of the wiring pattern to the design cost of one chip design. Therefore, even when the positions of the bumps are not provided mirror-symmetrically between the sub chips SC in the same core chip CC, it is possible to stack a plurality of core chips CC at a low manufacturing cost.
  • the semiconductor memory device has described the example in which two sub chips SC are included in one core chip CC.
  • the present invention is not limited to this.
  • the core chip CC is not limited to two, and may be configured by stacking even (4, 6,%) Sub chips SC.
  • FIG. 49 is a cross-sectional view for explaining the layered structure of the core chip group of the second modified example of the fourth embodiment.
  • the core chip CC0 may include four sub chips SC0 to SC3.
  • the area efficiency can be further improved compared to the case where one core chip CC is configured by two sub chips SC.
  • the wiring length of the signal that needs to be communicated in the core chip CC can be further shortened.
  • the semiconductor memory device has described the case where there is a circuit that exists only in one of the peripheral circuits of the sub chips SC0 and SC1.
  • the peripheral circuit of the sub chip SC0 includes the voltage generation circuit 16, but does not include the logic control circuit 14 and the sequencer 15.
  • the peripheral circuit of the sub chip SC1 does not include the voltage generation circuit 16, but includes the logic control circuit 14 and the sequencer 15.
  • the sub chips SC0 and SC1 may have a configuration in which partial circuits of the same circuit are provided in any peripheral circuit.
  • the layout pattern of the sub chips SC0 and SC1 may be designed such that the partial circuit provided in the sub chip SC0 and the partial circuit provided in the sub chip SC1 include circuit regions that overlap in the stacking direction.
  • 50 and 51 are top views for illustrating the layout pattern of the sub chips of the semiconductor memory device according to the third modification of the fourth embodiment. 50 and 51 show the configurations of sub chips SC0 and SC2 and sub chips SC1 and SC3, respectively.
  • the peripheral circuit includes data transfer circuit 13L, logic control circuit 14L, sequencer 15L, voltage generation circuit 16L, and driver sets 17UL and 17DL.
  • the peripheral circuit includes data transfer circuit 13R, logic control circuit 14R, sequencer 15R, voltage generation circuit 16R, and driver sets 17UR and 17DR.
  • data transfer circuit 13L, logic control circuit 14L, sequencer 15L, voltage generation circuit 16L, and driver sets 17UL and 17DL are respectively data transfer circuit 13R, logic control circuit 14R, sequencer 15R, voltage generation circuit 16R, and driver set. It is provided in a symmetrical position with 17UR and 17DR.
  • the respective circuits are not limited to the case where they are provided at mirror-symmetrical positions, and when the upper surfaces of the sub chips SC are attached to each other, parts of circuits having the same function overlap in the stacking direction It should just be.
  • a semiconductor memory device according to a fifth embodiment will now be described.
  • one sub chip SC is provided on one semiconductor substrate.
  • two sub chips SC are provided on one semiconductor substrate.
  • Each of the two sub chips SC is a part of a core chip CC different from each other. That is, two core chips CC (four sub chips SC) are configured in one chip set CS.
  • symbol is attached
  • FIG. 52 is a block diagram showing an example of the configuration of the core chip group of the semiconductor memory device according to the fifth embodiment.
  • the core chip group 11 includes, for example, a core chip CC twice as large as the core chip CC in the core chip group 11 in the fourth embodiment.
  • core chip group 11 includes a plurality of core chips CC (CC0A, CC1A,..., And CC0B, CC1B,).
  • Each core chip CC includes two sub chips SC.
  • core chip CC0A includes sub chips SC0A and SC1A
  • core chip CC1A includes sub chips SC2A and SC3A.
  • core chip CC0B includes sub chips SC0B and SC1B
  • core chip CC1B includes sub chips SC2B and SC3B. Note that any natural number can be applied as the number of core chips CC.
  • Sub chips SC0A and SC0B are provided on semiconductor substrate SS0.
  • the sub chips SC1A and SC1B are provided on the semiconductor substrate SS1.
  • the sub chips SC2A and SC2B are provided on the same semiconductor substrate SS2.
  • the sub chips SC3A and SC3B are provided on the same semiconductor substrate SS3.
  • FIG. 53 is a top view for illustrating the layout pattern of the sub chips of the semiconductor memory device according to the fifth embodiment.
  • a set of two sub chips SC provided on the same semiconductor substrate SS is shown. That is, FIG. 53 shows a configuration common to the set of sub chips SC0A and SC0B, the set of sub chips SC1B and SC1A, the set of sub chips SC2A and SC2B, or the set of sub chips SC3B and SC3A.
  • the top view shown in FIG. 53 corresponds to, for example, a combination of the right end of the top view shown in FIG. 37 and the left end of the top view shown in FIG. 39, and corresponds to the symbol P13.
  • the sub chips SC0A, SC1B, SC2A, and SC3B match the layout pattern P8.
  • the sub chips SC0B, SC1A, SC2B, and SC3A match the layout pattern P9.
  • a sectional view showing a layout pattern and a wiring pattern according to the fifth embodiment is, for example, one obtained by combining the right end of the sectional view shown in FIG. 38 and the left end of the sectional view shown in FIG. Match
  • FIG. 54 is a cross-sectional view for explaining the layered structure of the core chip group of the semiconductor memory device according to the fifth embodiment.
  • the chipset CS of the core chip group in the fifth embodiment has the chipset CS shown in FIG. 41 of the fourth embodiment and the chipset CS shown in FIG. 41 upside down. Including the
  • core chip CC0A including sub chips SC0A and SC1A and core chip CC0B including sub chips SC0B and SC1B are provided in one chip set CS.
  • core chip CC1A including sub chips SC2A and SC3A and core chip CC1B including sub chips SC2B and SC3B are provided in one chip set CS.
  • the core chips CC0A and CC1A and the core chips CC0B and CC1B share independent signal path groups.
  • FIG. 55 is a schematic diagram for illustrating a method of forming an element layer on a wafer of the semiconductor memory device according to the fifth embodiment. That is, FIG. 55 corresponds to step ST10 in FIG.
  • FIG. 55 layout patterns transferred onto wafers W1 and W2 using mask set MS6 are schematically shown. Specifically, in FIG. 55, the layout pattern described in FIG. 53 is indicated by a symbol P13.
  • the set of sub chips SC0A and SC0B, the set of sub chips SC1B and SC1A, the set of sub chips SC2A and SC2B, and the set of sub chips SC3B and SC3A include the same chip design. Therefore, as shown in FIG. 55, in the mask set MS6, chip designs are uniformly arranged.
  • the wafers W1 and W2 may be bonded to be folded with respect to the yz plane, for example, from the state aligned along the x direction on the xy plane as in FIG. 22 in the second embodiment, and y in the xy plane From the state aligned along the direction, it may be bonded to fold along the xz plane.
  • the mask portion of the layout pattern P13 can be defined as the repeat unit DSU of the needle contact position of the die sorter.
  • the element layer provided on the semiconductor substrate SS0 includes the internal circuit of the sub chip SC0A and the internal circuit of the sub chip SC0B.
  • the element layer provided on the semiconductor substrate SS1 includes the internal circuit of the sub chip SC1A and the internal circuit of the sub chip SC1B.
  • Core chip CC0A includes sub chips SC0A and SC1B
  • core chip CC0B includes sub chips SC0B and SC1A.
  • Sub chips SC0A and SC1B correspond to the left half of the layout pattern of one core chip CC
  • sub chips SC0B and SC1A correspond to the right half of the layout pattern of one core chip CC. Therefore, two core chips CC can be provided in one chip set CS.
  • the number of core chips CC provided in one chipset CS can be doubled as compared with the fourth embodiment.
  • an element layer is formed by the same mask set MS6.
  • this mask set MS6 the same chip design is uniformly arranged.
  • the mask set MS6 can be designed only by designing a layout pattern and a wiring pattern for one core chip CC. Therefore, the manufacturing cost can be reduced.
  • the layout pattern according to the fifth embodiment corresponds to the combination of the right end of the layout pattern P8 according to the fourth embodiment and the left end of the layout pattern P9. That is, in the layout pattern according to the fifth embodiment, bumps and pads are provided at symmetrical positions with respect to the center of the semiconductor substrate. Therefore, when the wafers W1 and W2 are bonded to each other, the positions of the terminals coincide with each other. Thereby, the connection between wafers W1 and W2 can be matched.
  • the sub chips SC0A and SC0B provided on the same semiconductor substrate SS0 are provided with logic circuits according to different layout patterns. Therefore, for example, in the signal path SL7, a logic element layer having an input / output direction from the element layer to the semiconductor substrate corresponds to a logic element layer having an input / output direction from the semiconductor substrate to the element layer. Can. Therefore, the input / output relationship of the logic element layer in the sub chip SC0A and the logic element layer in the sub chip SC1B match. Further, the input / output relationship of the logic element layer in the sub chip SC0B and the logic element layer in the sub chip SC1A is matched.
  • the semiconductor memory device according to the fifth embodiment is not limited to the above-described example, and various modifications may be applied.
  • bumps in two sub chips SC provided on the same semiconductor substrate SS are provided symmetrically in the left-right direction, but the present invention is not limited thereto.
  • the bumps in two sub chips SC provided on the same semiconductor substrate SS may be provided asymmetrically in the left-right direction.
  • FIG. 56 is a cross sectional view for illustrating a configuration of a core chip group of a semiconductor memory device according to a first modification of the fifth embodiment.
  • a chip set CSa including sub chips SC0A, SC0B, SC1A, and SC1B and a chip set CSb including sub chips SC2A, SC2B, SC3A, and SC3B are , Different from each other.
  • the layout patterns of sub chips SC2A and SC2B have a mirror symmetry relationship with layout pattern P13. Therefore, the bumps of the sub chips SC2A and SC2B are provided at positions symmetrical to the bumps of the sub chips SC1A and SC1B with respect to the surface on which the sub chips SC1A and SC1B and the sub chips SC2A and SC2B are bonded. Thereby, the positions of the bumps of the sub chips SC1A and SC1B and the sub chips SC2A and SC2B are aligned with each other.
  • the layout patterns of the sub chips SC3A and SC3B have a mirror symmetry relationship with the layout pattern P13. Therefore, the bumps of the sub chips SC3A and SC3B are provided at symmetrical positions with respect to the bumps of the sub chips SC0A and SC0B with respect to the surface on which the sub chips SC1A and SC1B and the sub chips SC2A and SC2B are bonded. Thereby, the positions of the bumps of the sub chips SC3A and SC3B and the sub chips SC0A and SC0B are aligned with each other. Therefore, sub chips SC0A and SC0B can be further stacked on sub chips SC3A and SC3B.
  • the chipsets CSa and CSb have a mirror image relationship with each other, when the chipsets CSa and CSb are bonded together, the directions of the input and output terminals of the logic circuit become opposite to each other.
  • different wiring patterns are applied to the layout patterns P4 and P6. Specifically, in the wiring pattern of sub chip SC in one chipset CS, when the input end and the output end of the logic circuit are respectively connected to the pads and bumps, the wiring pattern of sub chip SC in the other chipset CS In, the input end and the output end of the logic circuit are connected to the bump and the pad, respectively.
  • the input / output relationship between the logic circuit provided in the sub chip SC1A and the logic circuit provided in the sub chip SC2A can be matched.
  • the input / output relationship between the logic circuit provided in the sub chip SC1B and the logic circuit provided in the sub chip SC2B can be matched.
  • the input / output relationship between the logic circuit provided in the sub chip SC3A and the logic circuit provided in the sub chip SC0A can be matched.
  • the sub chips SC3B and SC0B are bonded together, the input / output relationship between the logic circuit provided in the sub chip SC3B and the logic circuit provided in the sub chip SC0 B can be matched.
  • the semiconductor memory device has described the example in which two sub chips SC are included in one core chip CC.
  • the present invention is not limited to this.
  • the core chip CC is not limited to two, and may be configured by stacking even (4, 6,%) Sub chips SC.
  • FIG. 57 is a cross-sectional view for explaining a layered structure of a core chip group according to a second modification of the fifth embodiment.
  • core chips CC0A and CC0B may include four sub chips SC0A to SC3A and SC0B to SC3B, respectively.
  • the area efficiency can be further improved compared to the case where one core chip CC is configured by two sub chips SC.
  • the wiring length of the signal that needs to be communicated in the core chip CC can be further shortened.
  • the semiconductor memory device is an example in which two sub chips SC included in different core chips CC are provided independently of each other on the same semiconductor substrate SS. Although it explained about, it is not restricted to this. For example, two sub chips SC provided on the same semiconductor substrate SS may share the function of the shared circuit provided in the adjacent region.
  • FIG. 58 is a top view for illustrating the layout pattern of the sub chips of the semiconductor memory device according to the third modification of the fifth embodiment.
  • sub chips SC0A and SC0B share a shared circuit provided in each other sub chip SC.
  • the shared circuit can operate as any circuit of the sub chips SC0A and SC0B.

Landscapes

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Abstract

製造コストを低減し得る半導体記憶装置を提供する。 一実施形態の半導体記憶装置は、第１基板と、上記第１基板の上面上に設けられた第１素子層と、第２基板と、上記第２基板の上面上に設けられた第２素子層と、を備える。上記第１基板は、第１ビアを含む。上記第１素子層は、上記第１ビアと電気的に接続され、上記第１素子層の上面上に設けられた第１パッドを含み、上記第２基板は、第２ビアを含む。上記第２素子層は、上記第２ビアと電気的に接続され、上記第２素子層の上面上に設けられた第２パッドを含む。上記第２素子層の上面は、上位第１素子層の上面上に対向して設けられる。上記第１パッド及び上記第２パッドは、上記第１素子層及び上記第２素子層の対向する面に対して対称に設けられ、互いに電気的に接続される。

Description

半導体記憶装置
　実施形態は、半導体記憶装置に関する。
　半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
特許第３６６７１６５号公報 特開２００６－３３２３４２号公報 特許第３１２９９２８号公報 米国特許第７２５９４５１号明細書
　製造コストを低減し得る半導体記憶装置を提供する。
　実施形態の半導体記憶装置は、第１基板と、上記第１基板の上面上に設けられた第１素子層と、第２基板と、上記第２基板の上面上に設けられた第２素子層と、を備える。上記第１基板は、第１ビアを含む。上記第１素子層は、上記第１ビアと電気的に接続され、上記第１素子層の上面上に設けられた第１パッドを含み、上記第２基板は、第２ビアを含む。上記第２素子層は、上記第２ビアと電気的に接続され、上記第２素子層の上面上に設けられた第２パッドを含む。上記第２素子層の上面は、上位第１素子層の上面上に対向して設けられる。上記第１パッド及び上記第２パッドは、上記第１素子層及び上記第２素子層の対向する面に対して対称に設けられ、互いに電気的に接続される。
図１は、第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 図２は、第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 図３は、第１実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための回路図。 図４は、第１実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 図５は、第１実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図６は、第１実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 図７は、第１実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図８は、第１実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図９は、第１実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 図１０は、第１実施形態に係る半導体記憶装置の製造方法を説明するためのフローチャート。 図１１は、第１実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 図１２は、第１実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 図１３は、第１実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 図１４は、第１実施形態の変形例に係る半導体記憶装置のコアチップの構成を説明するための上面図。 図１５は、第１実施形態の変形例に係る半導体記憶装置の製造方法を説明するための模式図。 図１６は、第１実施形態の変形例に係る半導体記憶装置の製造方法を説明するための模式図。 図１７は、第１実施形態の変形例に係る半導体記憶装置の製造方法を説明するための模式図。 図１８は、第２実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための回路図。 図１９は、第２実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図２０は、第２実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図２１は、第２実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図２２は、第２実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 図２３は、第２実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 図２４は、第２実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図２５は、第２実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図２６は、第２実施形態の第１変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図２７は、第２実施形態の第１変形例に係る半導体記憶装置の製造方法を説明するための模式図。 図２８は、第２実施形態の第１変形例に係る半導体記憶装置の製造方法を説明するための模式図。 図２９は、第３実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図３０は、第３実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図３１は、第３実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図３２は、第３実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図３３は、第３実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図３４は、第３実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 図３５は、第４実施形態に係る半導体記憶装置のコアチップ群の構成を説明するためのブロック図。 図３６は、第４実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための回路図。 図３７は、第４実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 図３８は、第４実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図３９は、第４実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 図４０は、第４実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図４１は、第４実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図４２は、第４実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 図４３は、第４実施形態に係る半導体記憶装置の効果を説明するための模式図。 図４４は、第４実施形態に係る半導体記憶装置の効果を説明するための模式図。 図４５は、第４実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図４６は、第４実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図４７は、第４実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 図４８は、第４実施形態の第１変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図４９は、第４実施形態の第２変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図５０は、第４実施形態の第３変形例に係る半導体記憶装置のコアチップの構成を説明するための上面図。 図５１は、第４実施形態の第３変形例に係る半導体記憶装置のコアチップの構成を説明するための上面図。 図５２は、第５実施形態に係る半導体記憶装置のコアチップ群の構成を説明するためのブロック図。 図５３は、第５実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 図５４は、第５実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図５５は、第５実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 図５６は、第５実施形態の第１変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図５７は、第５実施形態の第２変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 図５８は、第５実施形態の第３変形例に係る半導体記憶装置のコアチップの構成を説明するための上面図。
実施形態
　以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
　１．第１実施形態
　第１実施形態に係る半導体記憶装置について説明する。
　１．１　構成について
　まず、第１実施形態に係る半導体記憶装置の構成について説明する。
　１．１．１　メモリシステムの全体構成について
　第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しない基板システム上に設けられる。メモリシステム１は、当該基板システムから供給される電源電圧及び接地電圧ＧＮＤによって動作し、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
　図１に示すように、メモリシステム１は、コントローラ２及び半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）３を備えている。コントローラ２は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置３を制御する。具体的には、コントローラ２は、ホスト機器から書込みを指示されたデータを半導体記憶装置３に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置３から読み出してホスト機器に送信する。コントローラ２は、ＮＡＮＤバスによって半導体記憶装置３に接続される。半導体記憶装置３は、複数のメモリセルを備え、データを不揮発に記憶する。
　ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢ、ＤＱＳ、／ＤＱＳ、及びＩ／Ｏ＜７：０＞の送受信を行う。信号／ＣＥは、半導体記憶装置３をイネーブルにするための信号である。信号ＣＬＥ及びＡＬＥは、信号ＣＬＥ及びＡＬＥと並行して半導体記憶装置３に流れる信号Ｉ／Ｏ＜７：０＞がそれぞれコマンドＣＭＤ及びアドレスＡＤＤであることを半導体記憶装置３に通知する。信号／ＷＥは、信号／ＷＥと並行して半導体記憶装置３に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置３に取り込むことを指示する。信号／ＲＥ及びＲＥは、半導体記憶装置３に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置３に指示する。信号／ＲＢは、半導体記憶装置３がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号ＤＱＳ、／ＤＱＳは、半導体記憶装置３の信号Ｉ／Ｏ＜７：０＞の入出力のタイミングの指標となる基準信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置３とコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、データＤＡＴ、並びにステータスＳＴＳを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
　１．１．２　コントローラの構成について
　引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）５、内蔵メモリ（ＲＡＭ：Random Access Memory）６、ＮＡＮＤインタフェース回路７、バッファメモリ８、及びホストインタフェース回路９を備えている。
　プロセッサ５は、コントローラ２全体の動作を制御する。プロセッサ５は、例えば、ホスト機器から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置３に対して発行する。この動作は、読出し及び消去の場合についても同様である。
　内蔵メモリ６は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ５の作業領域として使用される。内蔵メモリ６は、半導体記憶装置３を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
　ＮＡＮＤインタフェース回路７は、ＮＡＮＤバスを介して半導体記憶装置３と接続され、半導体記憶装置３との通信を司る。ＮＡＮＤインタフェース回路７は、プロセッサ５の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置３に送信する。また、ＮＡＮＤインタフェース回路７は、半導体記憶装置３から読出しデータを受信する。
　バッファメモリ８は、コントローラ２が半導体記憶装置３及びホスト機器から受信したデータ等を一時的に保持する。
　ホストインタフェース回路９は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路９は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ５及びバッファメモリ８に転送する。
　１．１．３　半導体記憶装置の構成について
　次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
　半導体記憶装置３は、例えば、基板システムから供給される電源電圧及び接地電圧ＧＮＤによって動作するインタフェースチップ１０及びコアチップ群１１を備えている。コアチップ群１１は、例えば、４つのコアチップＣＣ（ＣＣ０、ＣＣ１、ＣＣ２、及びＣＣ３）を備えている。コアチップＣＣの数は、４つに限らず、任意の数が適用可能である。ここで、「コアチップＣＣ」とは、インタフェースチップ１０と合わせて１つのＮＡＮＤフラッシュメモリとして機能し得る半導体集積回路（チップ）の構成単位である。
　インタフェースチップ１０は、コントローラ２とコアチップ群１１との間において、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢ、ＤＱＳ、／ＤＱＳ、及びＩ／Ｏ＜７：０＞をインタフェースする機能を有する。インタフェースチップ１０は、例えば、信号ＤＱＳ及び／ＤＱＳと共に、Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ、アドレスＡＤＤをコアチップ群１１に転送する。また、例えば、インタフェースチップ１０は、ＤＱＳ及び／ＤＱＳと共に、信号Ｉ／Ｏ＜７：０＞内の書込みデータ及び読出しデータをコアチップ群１１と送受信する。
　各コアチップＣＣは、メモリセルアレイ１２、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、ロウデコーダ１８、及びセンスアンプ１９を備えている。以下の説明では、メモリセルアレイ１２、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、ロウデコーダ１８、及びセンスアンプ１９を含む、各コアチップ内に設けられた各種回路を総称して、「内部回路」と言う。
　メモリセルアレイ１２は、例えば、４つのプレーン（プレーン０、プレーン１、プレーン２、及びプレーン３）を備えている。プレーンは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。各プレーンには、例えば、１つの書込み動作又は読出し動作において、同時に書込み動作及び読出し動作を実行することができる。なお、メモリセルアレイ１２内のプレーン数は、４つに限らず、例えば、１、２、８等の数が適用可能である。
　データ転送回路１３は、コマンドＣＭＤ、アドレスＡＤＤをシーケンサ１５に転送する。また、データ転送回路１３は、書込みデータ及び読出しデータをセンスアンプ１９と送受信する。
　ロジック制御回路１４は、インタフェースチップ１０を介し、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、及び／ＷＰに相当する信号を受信する。また、ロジック制御回路１４は、インタフェースチップ１０を介し、信号／ＲＢをコントローラ２に転送してコアチップの状態を外部に通知する。
　シーケンサ１５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従ってコアチップの全体を制御する。
　電圧生成回路１６は、シーケンサ１５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路１６は、生成した電圧をロウデコーダ１８及びセンスアンプ１９に供給する。
　ロウデコーダ１８は、シーケンサ１５からアドレスＡＤＤ中のロウアドレスを受取り、当該ロウアドレスに基づいて各プレーンの部分を選択する。そして、選択された各プレーンの部分には、ロウデコーダ１８を介して電圧生成回路１６からの電圧が転送される。
　センスアンプ１９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータをデータ転送回路１３に転送する。センスアンプ１９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプ１９は、シーケンサ１５からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
　なお、図２の例では、インタフェースチップ１０及びコアチップ群１１が、異なるチップとして設けられる構成について示したが、これに限られない。例えば、コアチップ群１１は、インタフェースチップ１０と同様の機能を有する回路を含んでいてもよい。係る場合、コアチップ群１１は、インタフェースチップ１０を介さずにコントローラ２と各種信号の通信を行ってもよい。
　１．１．４　コアチップ群の構成について
　次に、第１実施形態に係る半導体記憶装置のコアチップ群の構成について説明する。
　１．１．４．１　コアチップ間の接続について
　まず、第１実施形態に係る半導体記憶装置のコアチップ間の接続について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のコアチップ間の接続例を説明するための回路図である。
　図３に示すように、コアチップ群１１は、例えば、コアチップＣＣ０～ＣＣ３が直列接続されて構成される。具体的には、コアチップＣＣ０～ＣＣ３の各々は、端子Ｔ１ａ、Ｔ２ａ、Ｔ３ａ、及びＴ４ａ、並びに端子Ｔ１ｂ、Ｔ２ｂ、Ｔ３ｂ、及びＴ４ｂを含む。また、コアチップＣＣ０～ＣＣ３の各々は、論理回路ＬＧＡ及びＬＧＢを更に含む。
　コアチップＣＣ０の端子Ｔ１ａ～Ｔ４ａは、例えば、外部のインタフェースチップ１０又はコントローラ２と接続される。コアチップＣＣ０の端子Ｔ１ｂ～端子Ｔ４ｂはそれぞれ、コアチップＣＣ１の端子Ｔ１ａ～端子Ｔ４ａに接続される。コアチップＣＣ１の端子Ｔ１ｂ～端子Ｔ４ｂはそれぞれ、コアチップＣＣ２の端子Ｔ１ａ～端子Ｔ４ａに接続される。コアチップＣＣ２の端子Ｔ１ｂ～端子Ｔ４ｂはそれぞれ、コアチップＣＣ３の端子Ｔ１ａ～端子Ｔ４ａに接続される。
　各々のコアチップＣＣにおいて、端子Ｔ１ａ及びＴ１ｂ、端子Ｔ２ａ及びＴ２ｂ、並びに、端子Ｔ３ａ及びＴ３ｂは、各々のコアチップＣＣの内部に設けられた配線を介して接続される。各々のコアチップＣＣにおいて、論理回路ＬＧＡは、端子Ｔ２ａ及びＴ２ｂの間の配線上に設けられ、論理回路ＬＧＢは、端子Ｔ３ａ及びＴ３ｂの間の配線上に設けられる。論理回路ＬＧＡは、端子Ｔ２ａに接続された入力端と、端子Ｔ２ｂに接続された出力端と、を含む。論理回路ＬＧＢは、端子Ｔ３ｂに接続された入力端と、端子Ｔ３ａに接続された出力端と、を含む。
　以上のように構成されることにより、コアチップＣＣ０の端子Ｔ１ａからコアチップＣＣ３の端子Ｔ１ｂまでは、コアチップＣＣ０～ＣＣ３間で信号を送受信可能な信号経路ＳＬ１として機能する。また、コアチップＣＣ０の端子Ｔ２ａからコアチップＣＣ３の端子Ｔ２ｂまでは、コアチップＣＣｎ（ｎは、０≦ｎ≦２）の論理回路ＬＧＡによって演算処理された信号をコアチップＣＣ（ｎ＋１）に送信可能な信号経路ＳＬ２として機能する。また、コアチップＣＣ０の端子Ｔ３ａからコアチップＣＣ３の端子Ｔ３ｂまでは、コアチップＣＣ（ｎ＋１）の論理回路ＬＧＢによって演算処理された信号をコアチップＣＣｎに送信可能な信号経路ＳＬ３として機能する。また、コアチップＣＣｎの端子Ｔ４ｂからコアチップＣＣ（ｎ＋１）の端子Ｔ４ａまでは、コアチップＣＣｎとＣＣ（ｎ＋１）との間で信号を送受信可能な信号経路ＳＬ４として機能する。なお、コアチップＣＣ０の端子Ｔ１ａ～Ｔ４ａは、各種信号をインタフェースチップ１０又はコントローラ２との間で送受信することができる。
　また、各コアチップＣＣにおいて各端子Ｔ間で通信される信号は、当該コアチップＣＣ内の内部回路に接続される。これにより、各コアチップＣＣの内部回路は、信号経路ＳＬ１～ＳＬ４を流れる信号を受信し、又は信号経路ＳＬ１～ＳＬ４へ信号を送信することができる。なお、図３の例では、端子Ｔ１ａ～Ｔ４ａ、端子Ｔ１ｂ～Ｔ４ｂ、及び論理回路ＬＧ１、ＬＧ２は、内部回路と区別して示されているが、これに限られない。例えば、端子Ｔ１ａ～Ｔ４ａ、端子Ｔ１ｂ～Ｔ４ｂ、及び論理回路ＬＧ１、ＬＧ２は、内部回路に含まれていてもよい。
　なお、論理回路ＬＧＡ及びＬＧＢは、入力と出力とが相互に交換不可能な回路素子であれば、任意の論理回路が適用可能である。論理回路ＬＧＡ及びＬＧＢは、具体的には、例えば、演算処理は、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、否定論理積（ＮＡＮＤ）演算、否定論理和（ＮＯＲ）演算、排他的論理和（ＸＯＲ）演算等、種々の論理演算が適用可能である。
　なお、図３ではコアチップＣＣ３に端子Ｔ１ｂ～Ｔ４ｂが設けられる例について示したが、これに限られない。例えば、コアチップＣＣ３がコアチップＣＣ２以外のコアチップＣＣと接続されない場合、端子Ｔ１ｂ～Ｔ４ｂは不要である。以下の説明では、便宜的に、図３に示されるコアチップＣＣ３と同様、他のコアチップＣＣと接続されない端子が示される場合がある。しかしながら、上述の通り、当該端子は、設けられなくてもよい。
　１．１．４．２　コアチップの構成について
　次に、第１実施形態に係る半導体記憶装置のコアチップの構成について説明する。
　図３において示されたコアチップの回路構成は、例えば、半導体基板と、当該半導体基板上の素子層と、に設けられた半導体集積回路を含む。半導体集積回路は、例えば、内部回路の配置（「レイアウトパターン」とも言う。）と、当該内部回路間を接続する配線の配置（「配線パターン」とも言う。）と、によって具体的に設計される。より具体的には、例えば、レイアウトパターンは、コアチップ内におけるメモリセルアレイ１２、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、ロウデコーダ１８、センスアンプ１９、端子Ｔ１ａ～Ｔ４ａ、端子Ｔ１ｂ～Ｔ４ｂ、並びに論理回路ＬＧＡ及びＬＧＢの半導体基板上における配置を決定する。また、例えば、配線パターンは、レイアウトパターンによって配置された内部回路の入出力関係を決定する。レイアウトパターン及び配線パターンを含むコアチップＣＣの設計全体の情報は、「チップデザイン」とも言う。なお、以下の説明では、レイアウトパターン及び配線パターンは、例えば、ダイシング工程においてウェハから切出されたチップにおける、１つの半導体基板上に相当する範囲が１つのパターンの単位であるものとして説明する。
　図４及び図６は、第１実施形態に係る半導体記憶装置のコアチップのレイアウトパターンを説明するための上面図である。図５及び図７は、第１実施形態に係る半導体記憶装置のコアチップのレイアウトパターン及び配線パターンを説明するための断面図である。図５及び図７はそれぞれ、図４において示されたＶ－Ｖ線、及び図６において示されたＶＩＩ－ＶＩＩ線に沿った断面を示す。また、図４及び図５では、コアチップＣＣ０及びＣＣ２に共通する構成が示され、図６及び図７では、コアチップＣＣ１及びＣＣ３に共通する構成が示される。
　なお、以下の説明では、半導体基板のうち、内部回路が設けられた面を「上面」と定義し、上面に対向する面を「下面」と定義する。一方、半導体基板上の内部回路を構成する各層のうち、半導体基板側の面を「下面」と定義し、下面に対向する面を「上面」と定義する。そして、コアチップのうち、半導体基板側の面を「下面」と定義し、内部回路側の面を「上面」と定義する。また、半導体基板の上面及び下面と平行な面をｘｙ平面とし、ｘｙ平面に垂直な方向をｚ方向とする。なお、ｘ方向とｙ方向とは、ｘｙ平面内において互いに直交するものとする。
　まず、コアチップＣＣ０及びＣＣ２の構成について説明する。
　図４に示すように、コアチップＣＣ０及びＣＣ２のレイアウトパターンは、ｘｙ平面上において、ｘ方向に沿った２辺と、ｙ方向に沿った２辺とを有する矩形状の領域に設けられる。プレーン０～プレーン３はそれぞれ、当該矩形状の領域の４隅（図４における左上隅、左下隅、右上隅、及び右下隅）に設けられる。ロウデコーダ１８及びセンスアンプ１９は、プレーン０～プレーン３に対応する部分に分割して配置される。以下の説明では、プレーン０～プレーン３にそれぞれ対応するロウデコーダ１８の部分及びセンスアンプ１９の部分はそれぞれ、ロウデコーダ１８－０～１８－３、及びセンスアンプ１９－０～１９－３と言う。ロウデコーダ１８－０～１８－３のｙ方向に沿った辺の一方はそれぞれ、例えば、プレーン０～プレーン３のｙ方向に沿った辺に接する。ロウデコーダ１８－０及び１８－１のｙ方向に沿った辺の他方はそれぞれ、例えば、ロウデコーダ１８－２及び１８－３のｙ方向に沿った辺の他方と接する。センスアンプ１９－０～１９－３はそれぞれ、例えば、プレーン０～プレーン３のｘ方向に沿った辺に接する。
　センスアンプ１９－０～１９－３にｙ方向に挟まれる領域に、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、及びドライバセット１７が配置される。なお、以下の説明では、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、及びドライバセット１７は、メモリセルアレイ１２、ロウデコーダ１８、及びセンスアンプ１９に対する「周辺回路」と言う。データ転送回路１３は、矩形領域の中央部に設けられ、ドライバセット１７は、プレーン０及びプレーン２に対応する部分と、プレーン１及びプレーン３に対応する部分と、に分割して配置される。以下の説明では、プレーン０及びプレーン２に対応するドライバセット１７の部分と、プレーン１及びプレーン３に対応するドライバセット１７の部分とはそれぞれ、ドライバセット１７Ｕ及び１７Ｄと言う。ドライバセット１７Ｕ及び１７Ｄは、例えば、データ転送回路１３のｘ方向に沿う辺に接する。
　電圧生成回路１６は、例えば、データ転送回路１３及びドライバセット１７に対して、プレーン０及びプレーン１側に配置される。ロジック制御回路１４及びシーケンサ１５は、例えば、データ転送回路１３及びドライバセット１７に対して、プレーン２及びプレーン３側に配置される。
　以上のように配置されたコアチップＣＣ０及びＣＣ２のレイアウトパターンは、例えば、図４に示されたシンボルＰ１に対応付けられる。
　また、図５に示すように、シンボルＰ１に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板２０の上面上には、素子層２１が設けられる。なお、図５では、簡単のため、端子Ｔ１ａ～Ｔ４ａ、Ｔ１ｂ～Ｔ４ｂ並びに論理回路ＬＧＡ及びＬＧＢ以外の内部回路については、記載を省略している。
　半導体基板２０には、ＴＳＶ（Through silicon via）として機能する複数のビア２２（２２－１、２２－２、２２－３、及び２２－４）が設けられる。半導体基板２０の下面上のうちビア２２－１～２２－４が露出した部分にはそれぞれ、端子Ｔ１ａ～Ｔ４ａとして機能する複数のバンプ２３（２３－１、２３－２、２３－３、及び２３－４）が設けられる。素子層２１の上面上には、端子Ｔ１ｂ～Ｔ４ｂとして機能する複数のパッド２４（２４－１、２４－２、２４－３、及び２４－４）が設けられる。パッド２４の上面は、素子層２１の上面上に露出する。素子層２１内には、論理回路ＬＧＡ及びＬＧＢとして機能する論理素子層２５及び２６、並びに配線層２７～３３が設けられる。
　配線層２７は、ビア２２－１の上端上に設けられた第１端と、パッド２４－１の下端上に設けられた第２端と、を含む。配線層２７は、例えば、内部回路に接続される。
　配線層２８は、ビア２２－２の上端上に設けられた第１端と、論理素子層２５の下端上に設けられた第２端と、を含む。配線層２８は、例えば、内部回路に接続される。配線層２９は、論理素子層２５の上端上に設けられた第１端と、パッド２４－２の下端上に設けられた第２端と、を含む。論理素子層２５は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層２５は、バンプ２３－２から入力された信号をパッド２４－２に向けて出力する論理回路ＬＧＡとして機能する。
　配線層３０は、ビア２２－３の上端上に設けられた第１端と、論理素子層２６の下端上に設けられた第２端と、を含む。配線層３１は、論理素子層２６の上端上に設けられた第１端と、パッド２４－３の下端上に設けられた第２端と、を含む。配線層３１は、例えば、内部回路に接続される。論理素子層２６は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層２６は、パッド２４－３から入力された信号をバンプ２３－３に向けて出力する論理回路ＬＧＢとして機能する。
　配線層３２は、ビア２２－４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層３３は、パッド２４－４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
　図５の例では、バンプ２３－１及びパッド２４－１はそれぞれ、半導体基板２０の＋ｘ方向の端（右端）から距離ｄ１及びｄ５の位置に設けられる。バンプ２３－２及びパッド２４－２はそれぞれ、半導体基板２０の右端から距離ｄ２及びｄ６の位置に設けられる。バンプ２３－３及びパッド２４－３はそれぞれ、半導体基板２０の右端から距離ｄ３及びｄ７の位置に設けられる。バンプ２３－４及びパッド２４－４はそれぞれ、半導体基板２０の右端から距離ｄ４及びｄ８の位置に設けられる。なお、距離ｄ１及びｄ５、距離ｄ２及びｄ６、距離ｄ３及びｄ７、又は距離ｄ４及びｄ８は、互いに同じ距離でも異なる距離でもよい。
　次に、コアチップＣＣ１及びＣＣ３の構成について説明する。
　図６に示すように、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２と同一の矩形状の領域に設けられる。そして、コアチップＣＣ１及びＣＣ３のレイアウトパターンと、コアチップＣＣ０及びＣＣ２のレイアウトパターンとは、各々の上面同士を対向させた際の対向面に関して鏡像対称となるように設計される。具体的には、例えば、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２のレイアウトパターンに対して、ｙｚ平面に関して鏡像対称となる。より具体的には、プレーン０～プレーン３はそれぞれ、矩形状の領域の４隅（図６における右上隅、右下隅、左上隅、及び左下隅）に設けられる。その他の各種回路は、コアチップＣＣ０及びＣＣ２における説明と同様に配置される。
　以上のように配置されたコアチップＣＣ１及びＣＣ３のレイアウトパターンは、例えば、図６に示すように、図４に示されたシンボルＰ１をｙｚ平面に関して鏡像対称に変換したシンボルＰ２に対応付けられる。すなわち、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、シンボルＰ２からシンボルＰ１への変換と同一の変換を施すことにより、コアチップＣＣ０及びＣＣ２のレイアウトパターンと一致する。
　また、図７に示すように、シンボルＰ２に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板４０の上面上には、素子層４１が設けられる。なお、図７では、簡単のため、端子Ｔ１ａ～Ｔ４ａ、端子Ｔ１ｂ～Ｔ４ｂ、並びに論理回路ＬＧＡ及びＬＧＢ以外の内部回路については、記載を省略している。
　半導体基板４０には、ＴＳＶとして機能する複数のビア４２（４２－１、４２－２、４２－３、及び４２－４）が設けられる。半導体基板４０の下面上のうちビア４２－１～４２－４が露出した部分にはそれぞれ、端子Ｔ１ｂ～Ｔ４ｂとして機能する複数のバンプ４３（４３－１、４３－２、４３－３、及び４３－４）が設けられる。素子層４１の上面上には、端子Ｔ１ａ～Ｔ４ａとして機能する複数のパッド４４（４４－１、４４－２、４４－３、及び４４－４）が設けられる。パッド４４の上面は、素子層４１の上面上に露出する。素子層４１内には、論理回路ＬＧＡ及びＬＧＢとして機能する論理素子層４５及び４６、並びに配線層４７～５３が設けられる。
　配線層４７は、ビア４２－１の上端上に設けられた第１端と、パッド４４－１の下端上に設けられた第２端と、を含む。配線層４７は、例えば、内部回路に接続される。
　配線層４８及び４９は、図５における配線層２８及び２９と異なる配線パターンによってビア４２－２、論理素子層４５、及びパッド４４－２の間を接続する。具体的には、配線層４８は、ビア４２－２の上端上に設けられた第１端と、論理素子層４５の上端上に設けられた第２端と、を含む。配線層４８は、例えば、内部回路に接続される。配線層４９は、論理素子層４５の下端上に設けられた第１端と、パッド４４－２の下端上に設けられた第２端と、を含む。論理素子層４５は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層４５は、パッド４４－２から入力された信号をバンプ４３－２に向けて出力する論理回路ＬＧＡとして機能する。
　配線層５０及び５１は、図５における配線層３０及び３１と異なる配線パターンによってビア４２－３、論理素子層４６、及びパッド４４－３の間を接続する。具体的には、配線層５０は、ビア４２－３の上端上に設けられた第１端と、論理素子層４６の上端上に設けられた第２端と、を含む。配線層５０は、例えば、内部回路に接続される。配線層５１は、論理素子層４６の下端上に設けられた第１端と、パッド４４－３の下端上に設けられた第２端と、を含む。論理素子層４６は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層４６は、バンプ４３－３から入力された信号をパッド４４－３に向けて出力する論理回路ＬＧＢとして機能する。
　配線層５２は、ビア４２－４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層５３は、パッド４４－４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
　上述の通り、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２のレイアウトパターンとｙｚ平面に関して鏡像対称の関係にある。このため、図７の例では、バンプ４３－１及びパッド４４－１はそれぞれ、半導体基板４０の－ｘ方向の端（左端）から距離ｄ１及びｄ５の位置に設けられる。バンプ４３－２及びパッド４４－２はそれぞれ、半導体基板４０の左端から距離ｄ２及びｄ６の位置に設けられる。バンプ４３－３及びパッド４４－３はそれぞれ、半導体基板４０の左端から距離ｄ３及びｄ７の位置に設けられる。バンプ４３－４及びパッド４４－４はそれぞれ、半導体基板４０の左端から距離ｄ４及びｄ８の位置に設けられる。
　以上のように構成されることにより、コアチップＣＣ１及びＣＣ３のチップデザインは、コアチップＣＣ０及びＣＣ２のレイアウトパターンと鏡像対称なレイアウトパターンと、コアチップＣＣ０及びＣＣ２の配線パターンと異なる配線パターンと、を含む。
　１．１．４．３　コアチップ群の積層構造について
　次に、第１実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図８を用いて説明する。図８は、第１実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図８は、図５及び図７において示されたコアチップＣＣ０～ＣＣ３がこの順に積層された構造を示している。
　図８に示すように、コアチップＣＣ０の上面は、コアチップＣＣ１の上面と貼りあわされる。上述の通り、コアチップＣＣ０のレイアウトパターンとコアチップＣＣ１のレイアウトパターンとは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、コアチップＣＣ０のパッド２４－１～２４－４の位置はそれぞれ、コアチップＣＣ１のパッド４４－１～４４－４の位置と整合する。
　また、コアチップＣＣ１の下面は、コアチップＣＣ２の下面と貼りあわされる。上述の通り、コアチップＣＣ１のレイアウトパターンとコアチップＣＣ２のレイアウトパターンとは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、コアチップＣＣ１のバンプ４３－１～４３－４の位置はそれぞれ、コアチップＣＣ２のバンプ２３－１～２３－４の位置と整合する。
　また、コアチップＣＣ２の上面は、コアチップＣＣ３の上面と貼りあわされる。上述の通り、コアチップＣＣ２のレイアウトパターンとコアチップＣＣ３のレイアウトパターンとは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、コアチップＣＣ２のパッド２４－１～２４－４の位置はそれぞれ、コアチップＣＣ３のパッド４４－１～４４－４の位置と整合する。
　以上のように構成されることにより、コアチップＣＣ０～ＣＣ３は、各々の内部回路と通信可能な信号経路ＳＬ１～ＳＬ４を形成することができる。上述の通り、コアチップＣＣ０及びＣＣ２の配線パターンと、コアチップＣＣ１及びＣＣ３の配線パターンとが互いに異なる。このため、信号経路ＳＬ２では、論理素子層２５及び論理素子層４５の入出力関係が整合する。また、信号経路ＳＬ３では、論理素子層２６及び論理素子層４６の入出力関係が整合する。
　なお、以下の説明では、コアチップＣＣ０及びＣＣ１の組、並びにコアチップＣＣ２及びＣＣ３の組のように、２つの半導体基板を含み、素子層の上面同士が貼り合わされた構成を、「チップセットＣＳ」と言う。第１実施形態では、コアチップＣＣ０及びＣＣ１の組からなるチップセットＣＳと、コアチップＣＣ２及びＣＣ３の組からなるチップセットＣＳとは、同一の構成となる。
　１．２　製造方法について
　次に、第１実施形態に係る半導体記憶装置の製造方法について説明する。
　１．２．１　製造方法の概要について
　まず、第１実施形態に係る半導体記憶装置の製造方法の概要について説明する。図９は、第１実施形態に係る半導体記憶装置の製造方法の概要を説明するための模式図である。図１０は、第１実施形態に係る半導体記憶装置の製造方法を説明するためのフローチャートである。
　図９に示すように、複数のチップセットＣＳは、互いに張り合わされた２つのウェハＷ１及びＷ２から切出される。図１０を用いてその概要を説明する。
　図１０に示すように、ステップＳＴ１０において、フォトリソグラフィにより、予め設計された１つのマスクセットを用いてウェハＷ１及びＷ２の各々の上面に、素子層２１及び４１が転写される。すなわち、当該１つのマスクセットは、コアチップＣＣ０～ＣＣ３のチップデザイン（レイアウトパターン及び配線パターン）を定義し得る。なお、以下の説明では、２枚のウェハＷ１及びＷ２内において１つのチップセットＣＳに相当する部分は、ウェハＷ１及びＷ２から切り出される前の状態においてもチップセットＣＳと言う。
　ステップＳＴ２０において、素子層が形成された２枚のウェハＷ１及びＷ２を貼り合わせる。具体的には、ウェハＷ１及びＷ２は、各々の上面上に設けられた素子層同士が対向するように貼り合わせられる。
　ステップＳＴ３０において、貼り合わされたウェハＷ１及びＷ２の下面が研磨される。具体的には、貼り合わされたウェハＷ１及びＷ２のうちの一方（例えばウェハＷ２）を支持基盤として機能させ、他方（例えばウェハＷ１）を研磨する。また、ウェハＷ２の研磨に際しては、ウェハＷ１側に支持基盤として機能するダミーの半導体基板で固定してもよい。ダミーの半導体基板は、例えば、研磨が終了した後、又は後述のダイソート工程の後に除去される。研磨の結果、ウェハＷ１及びＷ２の各々の研磨された面には、ビア２２の下端及び４２の下端が露出する。ビア２２及び４２が露出した部分には、バンプ２３及び４３が設けられる。
　ステップＳＴ４０において、ダイソート工程により、不良なコアチップ領域が検出される。具体的には、ダイソータの針当て端子を、ステップＳＴ２０において設けられたバンプ２３又は４３に針当て（プロービング）し、所望の通信が実行できるか否かを検査する。プロービングの結果、全ての針当て位置において所望の通信が実行できたチップセットＣＳは、不良が検出されなかった（良品）と判定される。一方、所望の通信が実行できなかった部分を含むチップセットＣＳは、不良が検出された（不良品）と判定される。
　ステップＳＴ５０において、ウェハＷ１及びＷ２は、ダイシング工程によって、チップセットＣＳ単位に分割される。
　その後、ステップＳＴ４０において良品と判定されたチップセットＣＳが選別され、積層される。これにより、コアチップ群１１が設けられる。また、別途製造されたインタフェースチップ１０と組み合わされて、最終的に半導体記憶装置３の製造が完了する。
　１．２．２　ウェハ形成について
　次に、第１実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法、及び２枚のウェハの貼り合わせ方について説明する。図１１は、第１実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。図１２は、第１実施形態に係る半導体記憶装置の２枚のウェハの貼り合わせ方を説明するための模式図である。すなわち、図１１及び図１２はそれぞれ、図１０におけるステップＳＴ１０及びＳＴ２０に対応する。
　図１１及び図１２では、マスクセットＭＳ１を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。具体的には、図１１及び図１２では、図４及び図５において説明したレイアウトパターンがシンボルＰ１で示され、図６及び図７において説明したレイアウトパターンがシンボルＰ２で示される。以下の説明では、図４及び図５において説明したレイアウトパターンは、レイアウトパターンＰ１と言い、図６及び図７において説明したレイアウトパターンは、レイアウトパターンＰ２と言う。
　図１１に示すように、マスクセットＭＳ１は、レイアウトパターンＰ１及びＰ２がｘ方向に沿って交互に並ぶ。そして、マスクセットＭＳ１は、ｘ方向に沿う両端がそれぞれ異なるレイアウトパターンとなるように配置される。
　また、図１２に示すように、ウェハＷ１及びＷ２は、例えば、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされる。これにより、例えば、図１２において、レイアウトパターンＰ１が転写されたウェハＷ１の左上隅の領域ＡｒｅａＡと、レイアウトパターンＰ２が転写されたウェハＷ２の右上隅の領域ＡｒｅａＢとが貼り合わされる。その他の領域についても同様に、ウェハＷ１上のレイアウトパターンＰ１が転写された領域にはウェハＷ２上のレイアウトパターンＰ２が転写された領域が貼り合わされ、ウェハＷ１のレイアウトパターンＰ２が転写された領域にはウェハＷ２上のレイアウトパターンＰ１が転写された領域が貼り合わされる。
　また、マスクセットＭＳ１において、レイアウトパターンＰ１及びＰ２はそれぞれ、図５において示された配線パターン及び図７において示された配線パターンに対応付けられる。以上のようなマスクセットＭＳ１が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図８において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
　なお、図１１及び図１２では、１つのマスクセットＭＳ１を用いる場合について説明したが、これに限られない。例えば、ウェハＷ１及びＷ２は、異なるマスクセットが用いられてもよい。具体的には例えば、ウェハＷ１にはレイアウトパターンＰ１のみが転写され、ウェハＷ２にはレイアウトパターンＰ２のみが転写される場合が想定される。
　１．２．３　ダイソートについて
　次に、第１実施形態に係る半導体記憶装置の製造方法のうち、ダイソートの方法について説明する。図１３は、第１実施形態に係る半導体記憶装置のダイソートのプロービングを説明するための模式図である。すなわち、図１３は、図１０におけるステップＳＴ４０に対応する。
　図１３に示すように、ウェハＷ２へのダイソートは、例えば、ウェハＷ２の下面上に設けられたバンプ４３に対して、図示しないダイソータのプロービング端子を接触させることによって実施される。上述の通り、マスクセットＭＳ１は、レイアウトパターンＰ１及びＰ２がｘ方向に沿って交互に並ぶ。このため、ウェハＷ２の下面上には、マスクセットＭＳ１に従って、互いに異なる配置パターンＢ１及びＢ２で配置されたバンプ４３がｘ方向に沿って交互に設けられる。より具体的には、配置パターンＢ１及びＢ２は、互いにｙｚ平面に関して鏡像対称となる。このため、配置パターンＢ１に対して適用可能な針当て位置は、配置パターンＢ２に対しては適用できない。第１実施形態では、ダイソータの針当て位置ＤＳ１の繰り返し単位（図１３ではＤＳＵとして表される）は、ｘ方向に沿って隣り合う互いに異なる２つのレイアウトパターンの組を１つの単位として定義される。つまり、ダイソータの針当て位置ＤＳ１の繰り返し単位ＤＳＵは、配置パターンＢ１及びＢ２の組に対応する。
　以上のように定義されたダイソータの針当て位置ＤＳ１を定義することにより、ｘ方向に沿って異なるレイアウトパターンＰ１及びＰ２が並ぶウェハＷ２について、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
　なお、ウェハＷ１にはレイアウトパターンＰ１のみが転写され、ウェハＷ２にはレイアウトパターンＰ２のみが転写された場合には、同一のウェハ上に配置されたバンプ６３の配置パターンは、チップセットＣＳ単位で全て同じとなる。このため、同一のウェハ上に適用されるダイソータの針当て位置の繰り返し単位ＤＳＵのサイズは、図１３の場合の半分にすることができる。
　１．３　本実施形態に係る効果
　第１実施形態によれば、コアチップ群の製造コストを低減することができる。本効果につき、以下に説明する。
　メモリ製品の特性を向上することができる構成として、ＴＳＶを有するコアチップを積層させたコアチップ群を含む構成が知られている。一般的に、コアチップ群は、１枚のウェハをダイシングして得られたコアチップ同士を、上面と下面とが接するように積層させていくことで形成される。
　第１実施形態では、ダイシングする前に２枚のウェハＷ１及びＷ２の上面同士を貼り合わせる。そして、貼り合わされた２枚のウェハＷ１及びＷ２を同時にダイシングすることによってチップセットＣＳが得られる。コアチップ群１１は、当該チップセットＣＳを積層させて設けられる。チップセットＣＳのウェハＷ１に対応する部分と、ウェハＷ２に対応する部分は、いずれも１つのコアチップＣＣとして機能する。これにより、２つのチップセットＣＳ同士を積層させる毎に、４つのコアチップＣＣが積層される。このため、ウェハＷ１及びＷ２を１枚ずつダイシングした後にコアチップＣＣを１つずつ積層していく場合と比較して、積層に必要な工程を大幅に減らすことができる。したがって、製造コストを低減することができる。
　また、２つのチップセットＣＳは、バンプ同士が接続される。このため、製造工程において、２つのバンプは、１つのバンプとみなすことができる。これにより、チップセットＣＳ間の接続に要するバンプの大きさは、実質的にバンプ１つ分程度の大きさに抑えることができる。したがって、チップセット群の積層方向の高さを低減することができ、ひいては製造コストを低減することができる。
　また、ウェハＷ１及びＷ２は、同一のマスクセットＭＳ１によって素子層が形成される。このマスクセットＭＳ１は、互いに異なる２つのレイアウトパターンＰ１及びＰ２を含む。レイアウトパターンＰ１及びＰ２は、交互に並ぶ。このため、ウェハＷ１及びＷ２を貼り合わせた際に、レイアウトパターンＰ１が転写された素子層とレイアウトパターンＰ２が転写された素子層とを貼り合わせることができる。
　なお、マスクセットＭＳ１の設計に要するコストは、レイアウトパターンＰ１及びＰ２を設計するコストに相当する。しかしながら、レイアウトパターンＰ１及びＰ２は、互いに鏡像対称の関係を有する。このため、レイアウトパターンＰ２は、実質的にレイアウトパターンＰ１の設計コストに含まれる。したがって、マスクセットＭＳ１の設計コストは、コアチップＣＣ１つ分の設計コストと同等に抑えることができる。
　また、上述の通り、レイアウトパターンＰ１及びＰ２は、互いに鏡像対称の関係を有する。このため、ウェハＷ１及びＷ２を貼り合わせた際に、ウェハＷ１上に設けられた端子Ｔ１ｂ～Ｔ４ｂと、ウェハＷ２上に設けられた端子Ｔ１ａ～Ｔ４ａとの位置及び用途が一致する。これにより、ウェハＷ１及びＷ２の間の接続を整合させることができる。また、ウェハＷ１及びＷ２を貼り合わせた際に、ウェハＷ１上に設けられたコアチップＣＣの内部回路と、ウェハＷ２上に設けられたコアチップＣＣの内部回路との機能が、積層方向において同じ位置に配置される。このため、ウェハＷ１上に設けられたコアチップＣＣにおいて必要な信号と、ウェハＷ２上に設けられたコアチップＣＣにおいて必要な信号とを、１つの信号経路で通信することができる。これにより、設けられるべき信号経路の数を低減することができる。
　なお、ウェハ上においてレイアウトパターンＰ１が転写された部分と、レイアウトパターンＰ２が転写された部分とは、端子の配置が互いに異なる。第１実施形態では、ダイソートの際に用いられるプロービング端子は、互いに隣り合う２つの異なるレイアウトパターンＰ１及びＰ２について、異なる配置が適用される。そして、当該２つの異なる配置を含めた端子の配置を、繰り返し単位ＤＳＵとして定義する。このため、異なるレイアウトパターンＰ１及びＰ２が同一のウェハ上に転写される場合においても、ダイソート工程を問題なく実行できる。
　なお、上述の通り、レイアウトパターンＰ１及びＰ２は、互いに鏡像対称の関係を有するため、ウェハＷ１及びＷ２を貼り合わせると、論理回路の入出力端の向きが互いに逆向きになる。第１実施形態では、レイアウトパターンＰ１及びＰ２は、互いに異なる配線パターンに対応付けられる。具体的には、一方の配線パターンにおいて、論理回路の入力端及び出力端がそれぞれパッド及びバンプに接続される場合、他方の配線パターンでは、論理回路の入力端及び出力端がそれぞれバンプ及びパッドに接続される。このため、ウェハＷ１及びＷ２を貼り合わせた際に、ウェハＷ１内に設けられた論理回路と、ウェハＷ２内に設けられた論理回路との間の入出力関係を整合させることができる。
　１．４　第１実施形態の変形例
　なお、第１実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形例が適用可能である。
　例えば、第１実施形態では、２つのレイアウトパターンは、ｙｚ平面に関して鏡像対称となる場合について説明したが、これに限らず、ｘｚ平面に関して鏡像対称であってもよい。
　図１４は、第１実施形態の変形例に係る半導体記憶装置のコアチップのレイアウトパターンを説明するための上面図である。図１４では、コアチップＣＣ１及びＣＣ３に共通する構成が示される。なお、コアチップＣＣ０及びＣＣ２については、第１実施形態と同様の構成であるとして、その説明を省略する。
　図１４に示すように、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２と同一の矩形状の領域に設けられる。そして、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２のレイアウトパターンに対して、ｘｚ平面に関して鏡像対称となる。より具体的には、プレーン０～プレーン３はそれぞれ、矩形状の領域の４隅（図１４における左下隅、左上隅、右下隅、及び右上隅）に配置される。その他の各種回路は、コアチップＣＣ０及びＣＣ２における説明と同様に配置される。
　以上のように配置されたコアチップＣＣ１及びＣＣ３のレイアウトパターンは、例えば、図１４に示すように、図４に示されたシンボルＰ１をｘｚ平面に関して鏡像対称に変換したシンボルＰ３に対応付けられる。すなわち、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、シンボルＰ３からシンボルＰ１への変換と同一の変換を施すことにより、コアチップＣＣ０及びＣＣ２のレイアウトパターンと一致する。
　次に、第１実施形態の変形例に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法、及び２枚のウェハの貼り合わせ方について説明する。
　図１５は、第１実施形態の変形例に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。図１６は、第１実施形態の変形例に係る半導体記憶装置の２枚のウェハの貼り合わせ方を説明するための模式図である。すなわち、図１５及び図１６はそれぞれ、図１０におけるステップＳＴ１０及びＳＴ２０に対応する。
　図１５及び図１６では、マスクセットＭＳ２を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。具体的には、図１５及び図１６では、図４において説明したレイアウトパターンがシンボルＰ１で示され、図１４において説明したレイアウトパターンがシンボルＰ３で示される。以下の説明では、図１４及び図７において説明したレイアウトパターンは、レイアウトパターンＰ３と言う。
　図１５に示すように、マスクセットＭＳ２は、レイアウトパターンＰ１及びＰ３がｙ方向に沿って交互に並ぶ。そして、マスクセットＭＳ２は、ｙ方向に沿う両端がそれぞれ異なるレイアウトパターンとなるように配置される。
　また、図１６に示すように、ウェハＷ１及びＷ２は、例えば、ｘｙ平面上においてｙ方向に沿って並べられた状態から、ｘｚ平面に関して折るように貼り合わされる。これにより、例えば、図１６において、レイアウトパターンＰ１が転写されたウェハＷ１の左上隅の領域ＡｒｅａＡと、レイアウトパターンＰ３が転写されたウェハＷ２の左下隅の領域ＡｒｅａＣとが貼り合わされる。その他の領域についても同様に、ウェハＷ１上のレイアウトパターンＰ１が転写された領域にはウェハＷ２上のレイアウトパターンＰ３が転写された領域が貼り合わされ、ウェハＷ１のレイアウトパターンＰ３が転写された領域にはウェハＷ２上のレイアウトパターンＰ１が転写された領域が貼り合わされる。
　また、マスクセットＭＳ１において、レイアウトパターンＰ１及びＰ３はそれぞれ、図５において示された配線パターン及び図７において示された配線パターンに対応付けられる。以上のようなマスクセットＭＳ２が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図８において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
　次に、第１実施形態の変形例に係る半導体記憶装置の製造方法のうち、ダイソートの方法について説明する。図１７は、第１実施形態の変形例に係る半導体記憶装置のダイソートのプロービングを説明するための模式図である。すなわち、図１７は、図１０におけるステップＳＴ４０に対応する。
　上述の通り、マスクセットＭＳ２は、レイアウトパターンＰ１及びＰ３がｙ方向に沿って交互に並ぶ。このため、図１７に示すように、ウェハＷ２の下面上には、マスクセットＭＳ２に従って、互いに異なる配置パターンＢ１及びＢ３で配置されたバンプ４３がｙ方向に沿って交互に設けられる。配置パターンＢ１及びＢ３は、互いにｘｚ平面に関して鏡像対称となるため、配置パターンＢ１に対して適用可能な針当て位置は、配置パターンＢ３に対しては適用できない。このため、第１実施形態の変形例では、ダイソータの針当て位置ＤＳ２の繰り返し単位ＤＳＵは、ｙ方向に沿って隣り合う互いに異なる２つのレイアウトパターンの組を１つの単位として定義される。つまり、ダイソータの針当て位置ＤＳ２の繰り返し単位ＤＳＵは、配置パターンＢ１及びＢ３の組に対応する。
　以上のように定義されたダイソータの針当て位置ＤＳ２を定義することにより、ｙ方向に沿って異なるレイアウトパターンＰ１及びＰ３が並ぶウェハＷ２について、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
　２．　第２実施形態
　次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、チップセットを構成する２つのコアチップ同士のレイアウトパターンが、各々の上面同士を対向させた際の対向面に関して鏡像対称となるように設計された。第２実施形態に係る半導体記憶装置は、チップセットを構成する２つのコアチップ同士のレイアウトパターンが、同一となるように設計される。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分について説明する。
　２．１　構成について
　第２実施形態に係る半導体記憶装置の構成について説明する。
　２．１．１　コアチップ間の接続について
　第２実施形態に係る半導体記憶装置のコアチップ間の接続について、図１８を用いて説明する。図１８は、第２実施形態に係る半導体記憶装置のコアチップ間の接続例を説明するための回路図である。
　図１８に示すように、コアチップＣＣ０～ＣＣ３の各々は、端子Ｔ１ａ、Ｔ４ａ、Ｔ５ａ、Ｔ６ａ、Ｔ７ａ、及びＴ８ａ、並びに端子Ｔ１ｂ、Ｔ４ｂ、Ｔ５ｂ、Ｔ６ｂ、Ｔ７ｂ、及びＴ８ｂを含む。また、コアチップＣＣ０～ＣＣ３の各々は、論理回路ＬＧＡ１、ＬＧＡ２、ＬＧＢ１、及びＬＧＢ２を含む。端子Ｔ１ａ及びＴ１ｂ、並びに端子Ｔ４ａ及びＴ４ｂの接続については、第１実施形態と同様であるため、説明を省略する。
　コアチップＣＣ０の端子Ｔ５ａ～Ｔ８ａは、例えば、外部のインタフェースチップ１０又はコントローラ２と接続される。コアチップＣＣ０の端子Ｔ５ｂ～Ｔ８ｂはそれぞれ、コアチップＣＣ１の端子Ｔ５ａ～Ｔ８ａに接続される。コアチップＣＣ１の端子Ｔ５ｂ～Ｔ８ｂはそれぞれ、コアチップＣＣ２の端子Ｔ５ａ～Ｔ５ａに接続される。コアチップＣＣ２の端子Ｔ５ｂ～Ｔ８ｂはそれぞれ、コアチップＣＣ３の端子Ｔ５ａ～Ｔ８ａに接続される。
　各々のコアチップＣＣにおいて、端子Ｔ５ａ及びＴ５ｂ、端子Ｔ６ａ及びＴ６ｂ、端子Ｔ７ａ及びＴ７ｂ、並びに端子８ａ及びＴ８ｂは、各々のコアチップＣＣの内部に設けられた配線を介して接続される。コアチップＣＣ０及びＣＣ２において、論理回路ＬＧＡ１は、端子Ｔ７ａ及びＴ７ｂの間の配線上に設けられ、論理回路ＬＧＢ１は、端子Ｔ８ａ及びＴ８ｂの間の配線上に設けられる。論理回路ＬＧＡ１は、端子Ｔ７ａに接続された入力端と、端子Ｔ７ｂに接続された出力端と、を含む。論理回路ＬＧＢ１は、端子Ｔ８ｂに接続された入力端と、端子Ｔ８ａに接続された出力端と、を含む。また、コアチップＣＣ１及びＣＣ３において、論理回路ＬＧＡ２は、端子Ｔ７ａ及びＴ７ｂの間の配線上に設けられ、論理回路ＬＧＢ２は、端子Ｔ８ａ及びＴ８ｂの間の配線上に設けられる。論理回路ＬＧＡ２は、端子Ｔ７ａに接続された入力端と、端子Ｔ７ｂに接続された出力端と、を含む。論理回路ＬＧＢ２は、端子Ｔ８ｂに接続された入力端と、端子Ｔ８ａに接続された出力端と、を含む。
　以上のように構成されることにより、コアチップＣＣ０の端子Ｔ５ａからコアチップＣＣ３の端子Ｔ５ｂまで、及びコアチップＣＣ０の端子Ｔ６ａからコアチップＣＣ３の端子Ｔ６ｂまではそれぞれ、コアチップＣＣ０～ＣＣ３の各々に信号を送受信可能な信号経路ＳＬ５及びＳＬ６として機能する。
　信号経路ＳＬ５は、コアチップＣＣ０及びＣＣ２内の内部回路に接続されるが、コアチップＣＣ１及びＣＣ３内の内部回路と切断される（内部回路をスルーする）。信号経路ＳＬ６は、コアチップＣＣ１及びＣＣ３内の内部回路に接続されるが、コアチップＣＣ０及びＣＣ２内の内部回路をスルーする。これにより、各コアチップＣＣの内部回路は、信号経路ＳＬ５又はＳＬ６を介して、コントローラ２及びインタフェースチップ１０と信号を通信することができる。なお、第２実施形態における信号経路ＳＬ１は、例えば、各コアチップＣＣに共通して供給される電源等が想定される。
　また、コアチップＣＣ０の端子Ｔ７ａからコアチップＣＣ３の端子Ｔ７ｂまでは、コアチップＣＣｎ（ｎは、０≦ｎ≦２）の論理回路ＬＧＡ１又はＬＧＡ２によって演算処理された信号をコアチップＣＣ（ｎ＋１）に送信可能な信号経路ＳＬ７として機能する。また、コアチップＣＣ０の端子Ｔ８ａからコアチップＣＣ３の端子Ｔ８ｂまでは、コアチップＣＣ（ｎ＋１）の論理回路ＬＧＢ１又はＬＧＢ２によって演算処理された信号をコアチップＣＣｎに送信可能な信号経路ＳＬ８として機能する。なお、コアチップＣＣ０の端子Ｔ５ａ～Ｔ８ａは、各種信号をインタフェースチップ１０又はコントローラ２との間で送受信することができる。
　なお、論理回路ＬＧＡ１及びＬＧＡ２は、互いに異なっていてもよく、同一の回路でよく、いずれか１つが実質的に論理演算をしなくてもよい。同様に、論理回路ＬＧＢ１及びＬＧＢ２は、互いに異なっていてもよく、同一の回路でもよく、いずれか１つが実質的に論理演算をしなくてもよい。つまり、信号経路ＳＬ７は、信号経路ＳＬ２を含み、信号経路ＳＬ８は、信号経路ＳＬ３を含む。また、論理回路ＬＧＡ１、ＬＧＡ２、ＬＧＢ１、及びＬＧＢ２は、内部回路と接続されていてもよく、接続されていなくてもよい。
　２．１．２　コアチップの構成について
　次に、第２実施形態に係る半導体記憶装置のコアチップの構成について説明する。
　第２実施形態におけるコアチップＣＣ０～ＣＣ３の上面図は、第１実施形態の図４において示されたコアチップＣＣ０及びＣＣ２の上面図と同等である。ただし、第２実施形態におけるコアチップＣＣのレイアウトパターンは、図４に図示されない各端子及び論理回路の配置が、第１実施形態におけるコアチップＣＣのレイアウトパターンと異なる。
　図１９及び図２０は、第２実施形態に係る半導体記憶装置のコアチップのレイアウトパターン及び配線パターンを説明するための断面図である。図１９及び図２０は、図４において示されたＶ－Ｖ線に沿った断面に対応する。また、図１９では、コアチップＣＣ０及びＣＣ２に共通する構成が示され、図２０では、コアチップＣＣ１及びＣＣ３に共通する構成が示される。
　まず、コアチップＣＣ０及びＣＣ２の構成について説明する。
　図１９に示されたレイアウトパターンは、図４に示されたシンボルＰ１とは異なるシンボルＰ４に対応付けられる。図１９に示すように、シンボルＰ４に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板６０の上面上には、素子層６１が設けられる。なお、図１９では、簡単のため、端子Ｔ５ａ～Ｔ８ａ、Ｔ５ｂ～Ｔ８ｂ並びに論理回路ＬＧＡ１及びＬＧＢ１以外の内部回路については、記載を省略している。
　半導体基板６０には、ＴＳＶとして機能する複数のビア６２Ｌ（６２Ｌ－１、６２Ｌ－２、６２Ｌ－３、及び６２Ｌ－４）、並びに６２Ｒ（６２Ｒ－１、６２Ｒ－２、６２Ｒ－３、及び６２Ｒ－４）が設けられる。
　コアチップＣＣ０及びＣＣ２では、半導体基板６０の下面上のうちビア６２Ｌ－１～６２Ｌ－４が露出した部分にはそれぞれ、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能するバンプ６３Ｌ－１、６３Ｌ－２、６３Ｌ－３、及び６３Ｌ－４が設けられる。半導体基板６０の下面上のうちビア６２Ｒ－１～６２Ｒ－４が露出した部分にはそれぞれ、端子Ｔ６ａ、Ｔ８ａ、Ｔ７ａ、及びＴ４ａとして機能するバンプ６３Ｒ－１、６３Ｒ－２、６３Ｒ－３、及び６３Ｒ－４が設けられる。素子層６１の上面上には、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能する複数のパッド６４Ｌ（６４Ｌ－１、６４Ｌ－２、６４Ｌ－３、及び６４Ｌ－４）が設けられる。また、素子層６１の上面上には、端子Ｔ６ｂ、Ｔ８ｂ、Ｔ７ｂ、及びＴ４ｂとして機能する複数のパッド６４Ｒ（６４Ｒ－１、６４Ｒ－２、６４Ｒ－３、及び６４Ｒ－４）が設けられる。パッド６４の上面は、素子層６１の上面上に露出する。素子層６１内にはそれぞれ、論理回路ＬＧＡ１、ＬＧＢ１、及びＬＧＢ１として機能する論理素子層６５～６７、並びに配線層６８～８０が設けられる。
　配線層６８は、ビア６２Ｌ－１の上端上に設けられた第１端と、パッド６４Ｌ－１の下端上に設けられた第２端と、を含む。配線層６８は、例えば、内部回路に接続される。
　配線層６９は、ビア６２Ｒ－１の上端上に設けられた第１端と、パッド６４Ｒ－１の下端上に設けられた第２端と、を含む。配線層６９は、例えば、内部回路に接続されず、素子層６１をスルーする。
　配線層７０は、ビア６２Ｌ－２の上端上に設けられた第１端と、論理素子層６５の下端上に設けられた第２端と、を含む。配線層７０は、例えば、内部回路に接続される。配線層７１は、論理素子層６５の上端上に設けられた第１端と、パッド６４Ｌ－２の下端上に設けられた第２端と、を含む。論理素子層６５は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層６５は、バンプ６３Ｌ－２から入力された信号をパッド６４Ｌ－２に向けて出力する論理回路ＬＧＡ１として機能する。
　配線層７２は、ビア６２Ｒ－２の上端上に設けられた第１端と、論理素子層６６の下端上に設けられた第２端と、を含む。配線層７３は、論理素子層６６の上端上に設けられた第１端と、パッド６４Ｒ－２の下端上に設けられた第２端と、を含む。配線層７２及び７３は、例えば、内部回路に接続されず、素子層６１をスルーする。論理素子層６６は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層６６は、パッド６４Ｒ－２から入力された信号をバンプ６３Ｒ－２に向けて出力する論理回路ＬＧＢ１として機能する。
　配線層７４は、ビア６２Ｌ－３の上端上に設けられた第１端と、論理素子層６７の下端上に設けられた第２端と、を含む。配線層７５は、論理素子層６７の上端上に設けられた第１端と、パッド６４Ｌ－３の下端上に設けられた第２端と、を含む。配線層７４及び７５は、例えば、内部回路に接続されず、素子層６１をスルーする。論理素子層６７は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層６７は、パッド６４Ｌ－３から入力された信号をバンプ６３Ｌ－３に向けて出力する論理回路ＬＧＢ１として機能する。
　配線層７６は、ビア６２Ｒ－３の上端上に設けられた第１端と、パッド６４Ｒ－３の下端上に設けられた第２端と、を含む。配線層７６は、例えば、内部回路に接続される。
　配線層７７は、ビア６２Ｌ－４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層７８は、パッド６４Ｌ－４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
　配線層７９は、ビア６２Ｒ－４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層８０は、パッド６４Ｒ－４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
　図１９の例では、バンプ６３Ｌ及び６３Ｒは、半導体基板６０のｘ方向に沿う幅の中心（以下、単に「半導体基板６０の中心」と言う。）に関して対称な位置に設けられる。具体的には、バンプ６３Ｌ－１及び６３Ｒ－１は、半導体基板６０の中心から距離ｄ９の位置に設けられる。バンプ６３Ｌ－２及び６３Ｒ－２は、半導体基板６０の中心から距離ｄ１０の位置に設けられる。バンプ６３Ｌ－３及び６３Ｒ－３は、半導体基板６０の中心から距離ｄ１１の位置に設けられる。バンプ６３Ｌ－４及び６３Ｒ－４は、半導体基板６０の中心から距離ｄ１２の位置に設けられる。
　また、パッド６４Ｌ及び６４Ｒは、半導体基板６０の中心に関して対称な位置に設けられる。具体的には、パッド６４Ｌ－１及び６４Ｒ－１は、半導体基板６０の中心から距離ｄ１３の位置に設けられる。パッド６４Ｌ－２及び６４Ｒ－２は、半導体基板６０の中心から距離ｄ１４の位置に設けられる。パッド６４Ｌ－３及び６４Ｒ－３は、半導体基板６０の中心から距離ｄ１５の位置に設けられる。パッド６４Ｌ－４及び６４Ｒ－４は、半導体基板６０の中心から距離ｄ１６の位置に設けられる。
　なお、距離ｄ９及びｄ１３、距離ｄ１０及びｄ１４、距離ｄ１１及びｄ１５、又は距離ｄ１２及びｄ１６は、互いに同じ距離でも異なる距離でもよい。
　次に、コアチップＣＣ１及びＣＣ３の構成について説明する。
　図２０に示すように、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２のレイアウトパターンと一致する。つまり、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、シンボルＰ４に対応付けられる。
　このため、コアチップＣＣ１及びＣＣ３において、バンプ６３Ｌ及び６３Ｒは、半導体基板６０の中心に関して対称であり、コアチップＣＣ０及びＣＣ２におけるバンプ６３Ｌ及び６３Ｒと同一の位置に設けられる。また、コアチップＣＣ１及びＣＣ３において、パッド６４Ｌ及び６４Ｒは、半導体基板６０の中心に関して対称であり、コアチップＣＣ０及びＣＣ２におけるパッド６４Ｌ及び６４Ｒと同一の位置に設けられる。
　なお、コアチップＣＣ１及びＣＣ３では、バンプ６３、パッド６４、及び論理素子層６５～６７の機能が、コアチップＣＣ０及びＣＣ２と異なる。
　具体的には、コアチップＣＣ１及びＣＣ３では、バンプ６３Ｌ－１～６３Ｌ－４はそれぞれ、端子Ｔ６ｂ、Ｔ８ｂ、Ｔ７ｂ、及びＴ４ｂとして機能する。バンプ６３Ｒ－１～６３Ｒ－４はそれぞれ、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能する。パッド６４Ｌ－１～６４Ｌ－４はそれぞれ、端子Ｔ６ａ、Ｔ８ａ、Ｔ７ａ、及びＴ４ａとして機能する。パッド６４Ｒ－１～６４Ｒ－４はそれぞれ、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能する。論理素子層６５～６７はそれぞれ、論理回路ＬＧＢ２、ＬＧＡ２、及びＬＧＡ２として機能する。
　以上のように構成されることにより、コアチップＣＣ１及びＣＣ３のチップデザインは、コアチップＣＣ０及びＣＣ２のレイアウトパターンと同一なレイアウトパターン及び同一の配線パターンと、を含む。つまり、コアチップＣＣ０～ＣＣ３は、同一のチップデザインを含む。
　２．１．３　コアチップ群の積層構造について
　次に、第２実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図２１を用いて説明する。図２１は、第２実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図２１は、図１９及び図２０において示されたコアチップＣＣ０～ＣＣ３がこの順に積層された構造を示している。
　図２１に示すように、コアチップＣＣ０の上面及びコアチップＣＣ２の上面はそれぞれ、コアチップＣＣ１の上面及びコアチップＣＣ３の上面と貼り合わされる。また、コアチップＣＣ１の下面は、コアチップＣＣ２の下面と貼り合わされる。
　上述の通り、コアチップＣＣ０～ＣＣ４では、バンプ６３Ｌ及び６３Ｒは、半導体基板６０の中心に対して互いに対称な位置に設けられる。また、パッド６４Ｌ及び６４Ｒは、半導体基板６０の中心に対して互いに対称な位置に設けられる。このため、コアチップＣＣ０及びＣＣ２のパッド６４Ｌ－１～６４Ｌ－４、及び６４Ｒ－１～６４Ｒ－４の位置はそれぞれ、コアチップＣＣ１及びＣＣ２のパッド６４Ｌ－１～６４Ｌ～４、及び６４Ｒ－１～６４Ｒ－４の位置と整合する。また、コアチップＣＣ１のバンプ６３Ｌ－１～６３Ｌ－４、及び６３Ｒ－１～６３Ｒ－４の位置はそれぞれ、コアチップＣＣ２のバンプ６３Ｌ－１～６３Ｌ－４、及び６３Ｒ－１～６３Ｒ－４の位置と整合する。
　以上のように構成されることにより、コアチップＣＣ０～ＣＣ３は、互いに通信可能な信号経路ＳＬ４～信号経路ＳＬ８が形成される。
　２．２　製造方法について
　次に、第２実施形態に係る半導体記憶装置の製造方法について説明する。
　２．２．１　ウェハ形成について
　第２実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法、及び２枚のウェハの貼り合わせ方について説明する。
　図２２は、第２実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。図２２は、図１０におけるステップＳＴ１０に対応する。
　図２２では、マスクセットＭＳ３を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。
　第２実施形態では、上述の通り、コアチップＣＣ０～ＣＣ３は、同一のチップデザインにより形成される。このため、図２２に示すように、マスクセットＭＳ３は、レイアウトパターンＰ４が一様に並ぶ。ウェハＷ１及びＷ２は、例えば、第１実施形態における図１２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされてもよく、第１実施形態の変形例における図１６と同様、ｘｙ平面上においてｙ方向に沿って並べられた状態から、ｘｚ平面に関して折るように貼り合わされてもよい。
　以上のようにマスクセットＭＳ３が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図２１において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
　２．２．２　ダイソートについて
　次に、第２実施形態に係る半導体記憶装置の製造方法のうち、ダイソートの方法について説明する。図２３は、第２実施形態に係る半導体記憶装置のダイソートのプロービングを説明するための模式図である。すなわち、図２３は、図１０におけるステップＳＴ４０に対応する。
　図２３に示すように、ウェハＷ２へのダイソートは、例えば、ウェハＷ２の下面上に設けられたバンプ６３に対して、図示しないダイソータのプロービング端子を接触させることによって実施される。上述の通り、マスクセットＭＳ３は、同一のレイアウトパターンＰ４が一様に並ぶ。このため、ウェハＷ２の下面上には、マスクセットＭＳ３に従って、当該レイアウトパターンＰ４に対応する配置パターンＢ４で配置されたバンプ６３が一様に設けられる。このため、第２実施形態では、ダイソータの針当て位置ＤＳ３の繰り返し単位ＤＳＵは、１つのレイアウトパターンを１つの単位として定義される。つまり、ダイソータの針当て位置ＤＳ３の繰り返し単位ＤＳＵは、配置パターンＢ４に対応する。
　以上のように定義されたダイソータの針当て位置ＤＳ３を定義することにより、同一のチップデザインが並ぶウェハＷ２について、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
　２．３　本実施形態に係る効果
　第２実施形態では、ウェハＷ１及びＷ２は、同一のマスクセットＭＳ３によって素子層が形成される。このマスクセットＭＳ３は、同一のチップデザインが一様に並ぶ。これにより、コアチップＣＣ１つ分のレイアウトパターン及び配線パターンを設計するだけで、マスクセットＭＳ３を設計することができる。従って、製造コストを低減することができる。
　また、第２実施形態に係るレイアウトパターンは、半導体基板の中心に関して対称な位置にバンプ６３及びパッド６４が設けられる。このため、ウェハＷ１及びＷ２を貼り合わせた際に互いに端子の位置が一致する。これにより、ウェハＷ１及びＷ２の間の接続を整合させることができる。
　なお、第２実施形態では、ウェハＷ１及びＷ２を貼り合わせると、ウェハＷ１上に設けられたコアチップＣＣ０の内部回路と、ウェハＷ２上に設けられたコアチップＣＣの内部回路との機能が、積層方向において異なる位置に配置される。このため、ウェハＷ１上に設けられたコアチップＣＣにおいて必要な信号と、ウェハＷ２上に設けられたコアチップＣＣにおいて必要な信号とは、同一の信号経路で通信することができない可能性がある。このため、第２実施形態では、当該コアチップＣＣ０及びＣＣ２の内部回路に接続されるための信号経路ＳＬ５と、コアチップＣＣ１及びＣＣ３の内部回路に接続されるための信号経路ＳＬ６とが設けられる。すなわち、信号経路ＳＬ５では、コアチップＣＣ０及びＣＣ２に信号が送受信され、コアチップＣＣ１及びＣＣ３当該信号をスルーする。信号経路ＳＬ６では、コアチップＣＣ１及びＣＣ３に信号が送受信され、コアチップＣＣ０及びＣＣ２は当該信号をスルーする。これにより、ウェハＷ１及びＷ２上に設けられる信号経路の数は増えるものの、同一のチップデザインを用いて各コアチップＣＣに所望の信号を送受信することができる。
　２．４　第２実施形態の第１変形例
　なお、第２実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形例が適用可能である。
　第２実施形態では、コアチップＣＣ０及びＣＣ１に同一のチップデザインを適用する場合について説明したが、これに限られない。例えば、コアチップＣＣ０及びＣＣ１に、同一のレイアウトパターンを適用しつつ、異なる配線パターンを適用してもよい。係る場合は、例えば、コアチップＣＣ内において左右対称な位置に設けられた論理回路同士が、同一の方向へ信号を入出力する場合に生じ得る。
　図２４及び図２５は、第２実施形態の第１変形例に係る半導体記憶装置のコアチップのレイアウトパターン及び配線パターンを説明するための断面図である。図２４では、コアチップＣＣ０及びＣＣ２に共通する構成が示され、図２５では、コアチップＣＣ１及びＣＣ３に共通する構成が示される。
　図２４に示されたレイアウトパターンは、図１９に示されたシンボルＰ４とは異なるシンボルＰ５に対応付けられる。図２４に示すように、第２実施形態の第１変形例では、コアチップＣＣ０及びＣＣ２は、論理素子層６６に代えて、論理素子層６６Ａを含む。すなわち、配線層７２は、ビア６２Ｒ－２の上端上に設けられた第１端と、論理素子層６６Ａの下端上に設けられた第２端と、を含む。配線層７３は、論理素子層６６Ａの上端上に設けられた第１端と、パッド６４Ｒ－２の下端上に設けられた第２端と、を含む。論理素子層６６Ａは、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層６６Ａは、バンプ６３Ｒ－２から入力された信号をパッド６４Ｒ－２に向けて出力する論理回路ＬＧＡ１として機能する。
　また、図２５に示すように、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２と同様に、シンボルＰ５に対応付けられる。しかしながら、コアチップＣＣ１及びＣＣ３は、コアチップＣＣ０及びＣＣ２と異なる配線パターンを含む。具体的には、コアチップＣＣ１及びＣＣ３は、配線層７０～７３に代えて、配線層７０Ａ～７３Ａを含む。
　配線層７０Ａは、ビア６２Ｌ－２の上端上に設けられた第１端と、論理素子層６５の上端上に設けられた第２端と、を含む。配線層７１Ａは、論理素子層６５の下端上に設けられた第１端と、パッド６４Ｌ－２の下端上に設けられた第２端と、を含む。つまり、論理素子層６５は、パッド６４Ｌ－２から入力された信号をバンプ６３Ｌ－２に向けて出力する論理回路ＬＧＡ２として機能する。
　配線層７２Ａは、ビア６２Ｒ－２の上端上に設けられた第１端と、論理素子層６６Ａの上端上に設けられた第２端と、を含む。配線層７３Ａは、論理素子層６６Ａの下端上に設けられた第１端と、パッド６４Ｒ－２の下端上に設けられた第２端と、を含む。つまり、論理素子層６６Ａは、パッド６４Ｒ－２から入力された信号をバンプ６３Ｒ－２に向けて出力する論理回路ＬＧＡ２として機能する。
　図２６は、第２実施形態の第１変形例に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図２６に示すように、信号経路ＳＬ７ａ及びＳＬ７ｂでは、コアチップＣＣ０及びＣＣ２とコアチップＣＣ１及びＣＣ３とで、論理素子層の入出力端の位置が逆転する。論理素子層の入出力関係を整合させるため、コアチップＣＣ１及びＣＣ３は、信号経路ＳＬ７ａ及びＳＬ７ｂにおいて、コアチップＣＣ０及びＣＣ２と異なる配線パターンを有する。具体的には、コアチップＣＣ０及びＣＣ２では、論理素子層６５の入力端及び出力端はそれぞれ、バンプ６３Ｌ－２及びパッド６４Ｌ－２に接続されているのに対し、コアチップＣＣ１及びＣＣ３では、論理素子層６６Ａの入力端及び出力端はそれぞれ、パッド６４Ｒ－２及びバンプ６３Ｒ－２に接続される。また、コアチップＣＣ０及びＣＣ２では、論理素子層６６Ａの入力端及び出力端はそれぞれ、バンプ６３Ｒ－２及びパッド６４Ｒ－２に接続されているのに対し、コアチップＣＣ１及びＣＣ３では、論理素子層６５の入力端及び出力端はそれぞれ、パッド６４Ｌ－２及びバンプ６３Ｌ－２に接続される。
　このように構成することにより、コアチップＣＣ内において左右対称な位置に同一の論理回路が設けられた場合においても、各信号経路の入出力関係を整合させることができる。
　次に、第２実施形態の第１変形例に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法について説明する。図２７は、第２実施形態の第１変形例に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。以下の説明では、図２４及び図２５において説明したコアチップＣＣ０～ＣＣ３のレイアウトパターンは、レイアウトパターンＰ５と言う。
　図２７に示すように、マスクセットＭＳ３ａは、レイアウトパターンＰ５が一様に並ぶ。なお、図２７の例では、マスクセットＭＳ３ａは、例えば、コアチップＣＣ０及びＣＣ２のための配線パターンに対応するレイアウトパターンＰ５と、コアチップＣＣ１及びＣＣ３のための配線パターンに対応するレイアウトパターンＰ５とが、ｘ方向に沿って交互に並ぶ。そして、マスクセットＭＳ３ａは、ｘ方向に沿う両端がそれぞれ異なる配線パターンとなるように配置される。ウェハＷ１及びＷ２は、例えば、第１実施形態における図１２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされる。
　以上のようにマスクセットＭＳ３が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図２６において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
　なお、第２実施形態の第１変形例の製造方法は、互いに異なる配線パターンを含む１つのマスクセットを用いる例に限らず、異なる配線パターンを含むマスクセットを２つ用いてもよい。
　図２８は、第２実施形態の第１変形例に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。図２８に示すように、ウェハＷ１及びＷ２にそれぞれ異なるマスクセットＭＳ３ｂ及びＭＳ３ｃを適用してもよい。
　具体的には、図２８（Ａ）に示すように、マスクセットＭＳ３ｂは、コアチップＣＣ０及びＣＣ２のための配線パターンに対応するレイアウトパターンＰ５が一様に並ぶ。また、図２８（Ｂ）に示すように、マスクセットＭＳ３ｃは、コアチップＣＣ１及びＣＣ３のための配線パターンに対応するレイアウトパターンＰ５が一様に並ぶ。
　以上のようにマスクセットＭＳ３ｂが転写されたウェハＷ１、及びマスクセットＭＳ３ｃが転写されたウェハＷ２を貼り合わせることにより、図２６において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
　３．　第３実施形態
　次に、第３実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、コアチップＣＣ内において左右対称な位置にバンプが設けられる場合について説明した。第３実施形態に係る半導体記憶装置は、コアチップＣＣ内のバンプが左右非対称な位置に設けられる点において第２実施形態と相違する。また、第２実施形態に係る半導体記憶装置は、チップセット間で同一のレイアウトパターンとなるように設計されたが、第３実施形態に係る半導体記憶装置は、２つのチップセット間で互いに異なるレイアウトパターンを使用する。より具体的には、互いに異なる２つのレイアウトパターンは、鏡像対称となるように設計される。以下では、第２実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第２実施形態と異なる部分について説明する。
　３．１　構成について
　第３実施形態に係る半導体記憶装置の構成について説明する。
　３．１．１　コアチップの構成について
　第３実施形態に係る半導体記憶装置のコアチップの構成について説明する。
　図２９～図３２は、第３実施形態に係る半導体記憶装置のコアチップのレイアウトパターン及び配線パターンを説明するための断面図である。図２９～図３２ではそれぞれ、コアチップＣＣ０～ＣＣ３の構成が示される。上述の通り、第３実施形態では、コアチップＣＣ０及びＣＣ１のレイアウトパターンと、コアチップＣＣ２及びＣＣ３のレイアウトパターンとは、互いに異なる。
　まず、コアチップＣＣ０について説明する。
　図２９に示されたレイアウトパターンは、図１９に示されたシンボルＰ４、及び図２４に示されたシンボルＰ５とは異なるシンボルＰ６に対応付けられる。図２９に示すように、コアチップＣＣ０は、一部を除いて図１９の構成と同一の構成を有する。具体的には、コアチップＣＣ０は、図１９におけるビア６２Ｒ－３、バンプ６３Ｒ－３、配線層７６、及びパッド６４Ｒ－３に代えて、ビア６２Ｒ－３Ｂ、バンプ６３Ｒ－３Ｂ、配線層７６Ｂ、及びパッド６４Ｒ－３Ｂを含む。
　バンプ６３Ｒ－３Ｂ、ビア６２Ｒ－３Ｂ、配線層７６Ｂ、及びパッド６４Ｒ－３Ｂの接続関係は、バンプ６３Ｒ－３、ビア６２Ｒ－３、配線層７６、及びパッド６４Ｒ－３の接続関係と同様である。しかしながら、バンプ６３Ｌ－３及び６３Ｒ－３Ｂは、半導体基板６０の中心に関して非対称な位置に設けられる。具体的には、バンプ６３Ｌ－３が半導体基板６０の中心から距離ｄ１１の位置に設けられるのに対し、バンプ６３Ｒ－３Ｂは、半導体基板６０の中心から距離ｄ１１Ｂの位置に設けられる。
　なお、パッド６４Ｌ－３及び６４Ｒ－３は、半導体基板６０の中心に関して対称な位置に設けられる。具体的には、パッド６４Ｌ－３及び６４Ｒ－３は、半導体基板６０の中心から距離ｄ１５の位置に設けられる。
　次に、コアチップＣＣ１について説明する。
　図３０に示すように、コアチップＣＣ１のレイアウトパターンは、コアチップＣＣ０のレイアウトパターンと一致する。このため、図３０の例では、パッド６４Ｌ－３及び６４Ｒ－３は、半導体基板６０の中心に関して対称であり、図２９におけるパッド６４Ｌ－３及び６４Ｒ－３と同一の位置に設けられる。また、バンプ６３Ｌ－３及び６３Ｒ－３は、半導体基板６０の中心に関して非対称であり、図２９におけるバンプ６３Ｌ－３及び６３Ｒ－３と同一の位置に設けられる。
　次に、コアチップＣＣ２について説明する。
　図３１に示されたレイアウトパターンは、図２９及び図３０に示されたシンボルＰ６とは異なるシンボルＰ７に対応付けられる。図３１に示すように、コアチップＣＣ２のレイアウトパターンは、例えば、コアチップＣＣ０及びＣＣ１のレイアウトパターンに対して、ｙｚ平面に関して鏡像対称の関係を有する。
　具体的には、半導体基板９０上には、素子層９１が設けられる。半導体基板９０には、ＴＳＶとして機能する複数のビア９２Ｌ（９２Ｌ－１、９２Ｌ－２、９２Ｌ－３、及び９２Ｌ－４）、並びに９２Ｒ（９２Ｒ－１、９２Ｒ－２、９２Ｒ－３、及び９２Ｒ－４）が設けられる。
　半導体基板９０の下面上のうちビア９２Ｌ－１～９２Ｌ－４が露出した部分にはそれぞれ、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能するバンプ９３Ｌ－１、９３Ｌ－２、９３Ｌ－３、及び９３Ｌ－４が設けられる。半導体基板９０の下面上のうちビア９２Ｒ－１～９２Ｒ－４が露出した部分にはそれぞれ、端子Ｔ６ａ、Ｔ８ａ、Ｔ７ａ、及びＴ４ａとして機能するバンプ９３Ｒ－１、９３Ｒ－２、９３Ｒ－３、及び９３Ｒ－４が設けられる。素子層９１の上面上には、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能する複数のパッド９４Ｌ（９４Ｌ－１、９４Ｌ－２、９４Ｌ－３、及び９４Ｌ－４）が設けられる。また、素子層９１の上面上には、端子Ｔ６ｂ、Ｔ８ｂ、Ｔ７ｂ、及びＴ４ｂとして機能する複数のパッド９４Ｒ（９４Ｒ－１、９４Ｒ－２、９４Ｒ－３、及び９４Ｒ－４）が設けられる。パッド９４の上面は、素子層９１の上面上に露出する。素子層９１内にはそれぞれ、論理回路ＬＧＡ１、ＬＧＢ１、及びＬＧＡ１として機能する論理素子層９５～９７、並びに配線層９８～１１０が設けられる。
　配線層９８は、ビア９２Ｌ－１の上端上に設けられた第１端と、パッド９４Ｌ－１の下端上に設けられた第２端と、を含む。配線層９８は、例えば、内部回路に接続されず、素子層９１をスルーする。
　配線層９９は、ビア９２Ｒ－１の上端上に設けられた第１端と、パッド９４Ｒ－１の下端上に設けられた第２端と、を含む。配線層９９は、例えば、内部回路に接続される。
　配線層１００は、ビア９２Ｌ－２の上端上に設けられた第１端と、論理素子層９５の上端上に設けられた第２端と、を含む。配線層１００は、例えば、内部回路に接続される。配線層１０１は、論理素子層９５の下端上に設けられた第１端と、パッド９４Ｌ－２の下端上に設けられた第２端と、を含む。論理素子層９５は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層９５は、バンプ９３Ｌ－２から入力された信号をパッド９４Ｌ－２に向けて出力する論理回路ＬＧＡ１として機能する。
　配線層１０２は、ビア９２Ｒ－２の上端上に設けられた第１端と、論理素子層９６の上端上に設けられた第２端と、を含む。配線層１０３は、論理素子層９６の下端上に設けられた第１端と、パッド９４Ｒ－２の下端上に設けられた第２端と、を含む。配線層１０２及び１０３は、例えば、内部回路に接続されず、素子層９１をスルーする。論理素子層９６は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層９６は、パッド９４Ｒ－２から入力された信号をバンプ９３Ｒ－２に向けて出力する論理回路ＬＧＢ１として機能する。
　配線層１０４は、ビア９２Ｌ－３の上端上に設けられた第１端と、パッド９４Ｌ－３の下端上に設けられた第２端と、を含む。配線層１０４は、例えば、内部回路に接続される。
　配線層１０５は、ビア９２Ｒ－３の上端上に設けられた第１端と、論理素子層９７の上端上に設けられた第２端と、を含む。配線層１０６は、論理素子層９７の下端上に設けられた第１端と、パッド９４Ｒ－３の下端上に設けられた第２端と、を含む。配線層１０５及び１０６は、例えば、内部回路に接続されず、素子層９１をスルーする。論理素子層９７は、入力端としての機能を有する上端と、出力端としての機能を有する下端と、を含む。つまり、論理素子層９７は、バンプ９３Ｒ－３から入力された信号をパッド９４Ｒ－３に向けて出力する論理回路ＬＧＡ１として機能する。
　配線層１０７は、ビア９２Ｌ－４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層１０８は、パッド９４Ｌ－４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
　配線層１０９は、ビア９２Ｒ－４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層１１０は、パッド９４Ｒ－４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
　図３１の例では、パッド９４Ｌ及び９４Ｒは、半導体基板９０の中心に関して対称な位置に設けられる。具体的には、パッド９４Ｌ－１及び９４Ｒ－１は、半導体基板９０の中心から距離ｄ１３の位置に設けられる。パッド９４Ｌ－２及び９４Ｒ－２は、半導体基板９０の中心から距離ｄ１４の位置に設けられる。パッド９４Ｌ－３及び９４Ｒ－３は、半導体基板９０の中心から距離ｄ１５の位置に設けられる。パッド９４Ｌ－４及び９４Ｒ－４は、半導体基板９０の中心から距離ｄ１６の位置に設けられる。
　また、バンプ９３Ｌ及び９３Ｒは、バンプ９３Ｌ－３及び９３Ｒ－３を除き、半導体基板９０の中心に関して非対称な位置に設けられる。具体的には、バンプ９３Ｌ－１及び９３Ｒ－１は、半導体基板９０の中心から距離ｄ９の位置に設けられる。バンプ９３Ｌ－２及び９３Ｒ－２は、半導体基板９０の中心から距離ｄ１０の位置に設けられる。バンプ９３Ｌ－４及び９３Ｒ－４は、半導体基板９０の中心から距離ｄ１２の位置に設けられる。
　なお、バンプ９３Ｌ－３及び９４Ｒ－３は、半導体基板９０の中心に関して非対称な位置に設けられる。具体的には、バンプ９３Ｌ－３が半導体基板９０の中心から距離ｄ１１Ｂの位置に設けられるのに対し、９３Ｒ－３は、半導体基板９０の中心から距離ｄ１１の位置に設けられる。
　次に、コアチップＣＣ３について説明する。
　図３２に示すように、コアチップＣＣ３のレイアウトパターンは、コアチップＣＣ２のレイアウトパターンと一致する。このため、図３２の例では、パッド９４Ｌ－３及び９４Ｒ－３は、半導体基板９０の中心に関して対称であり、図３１におけるパッド９４Ｌ－３及び９４Ｒ－３と同一の位置に設けられる。また、バンプ９３Ｌ－３及び９３Ｒ－３は、半導体基板９０の中心に関して非対称であり、図３１におけるバンプ９３Ｌ－３及び９３Ｒ－３と同一の位置に設けられる。
　３．１．２　コアチップ群の積層構造について
　次に、第３実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図３３を用いて説明する。図３３は、第３実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図３３に示すように、第３実施形態では、コアチップＣＣ０及びＣＣ１を含むチップセットＣＳａと、コアチップＣＣ２及びＣＣ３を含むチップセットＣＳｂとは、互いに異なる。
　具体的には、コアチップＣＣ２及びＣＣ３は、コアチップＣＣ０及びＣＣ１と鏡像対称なレイアウトパターンを有する。このため、信号経路ＳＬ７及びＳＬ８では、コアチップＣＣ０及びＣＣ１とコアチップＣＣ２及びＣＣ３とで、論理素子層の入出力端の位置が逆転する。
　論理素子層の入出力関係を整合させるため、コアチップＣＣ２及びＣＣ３は、信号経路ＳＬ７及びＳＬ８において、コアチップＣＣ０及びＣＣ１と異なる配線パターンを有する。具体的には、例えば、信号経路ＳＬ７において、コアチップＣＣ０では、論理素子層６５の下端及び上端にはそれぞれ配線層７０及び７１が接続されているのに対し、コアチップＣＣ２では、論理素子層９５の下端及び上端にはそれぞれ、配線層１０１及び１００が接続される。また、コアチップＣＣ１では、論理素子層６６の上端及び下端にはそれぞれ、配線層７３及び７２が接続されているのに対し、コアチップＣＣ３では、論理素子層９６の上端及び下端にはそれぞれ、配線層１０２及び１０３が接続される。
　このように構成することにより、コアチップＣＣ内において左右非対称な位置にバンプが設けられた場合においても、各信号経路の入出力関係を整合させることができる。
　３．２　製造方法について
　次に、第３実施形態に係る半導体記憶装置の製造方法について説明する。
　３．２．１　ウェハ形成について
　第３実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法について説明する。図３４は、第３実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。以下の説明では、図３０及び図３１において説明したコアチップＣＣ０及びＣＣ１のレイアウトパターンは、レイアウトパターンＰ６と言う。また、図３２及び図３３において説明したコアチップＣＣ２及びＣＣ３のレイアウトパターンは、レイアウトパターンＰ７と言う。
　図３４に示すように、マスクセットＭＳ３ｄは、例えば、レイアウトパターンＰ６がｘ方向に沿って一様に並ぶ。また、マスクセットＭＳ３ｄは、例えば、レイアウトパターンＰ７がレイアウトパターンＰ６と異なる列においてｘ方向に沿って一様に並ぶ。ウェハＷ１及びＷ２は、例えば、第１実施形態における図１２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされる。
　以上のようにマスクセットＭＳ３ｄが転写されたウェハＷ１及びＷ２を貼り合わせることにより、図３４において説明したチップセットＣＳａとして機能し得る構成と、チップセットＣＳｂとして機能し得る構成と、を同時に複数個得ることができる。
　なお、第３実施形態では、上述の方法に限らず、２つのマスクセットを用いてもよい。具体的には、例えば、１つ目のマスクセットとして、レイアウトパターンＰ６のみが一様に並ぶマスクセットを用いてもよい。そして、当該１つ目のマスクセットによって素子層が形成された２枚のウェハを貼り合わせることによって、チップセットＣＳａが設けられてもよい。また、２つ目のマスクセットとして、レイアウトパターンＰ７のみが一様に並ぶマスクセットを用いてもよい。そして、当該２つ目のマスクセットによって素子層が形成された２枚のウェハを貼り合わせることによって、チップセットＣＳｂが設けられてもよい。
　３．２．２　ダイソートについて
　第３実施形態に係る半導体記憶装置の製造方法のうち、ダイソート工程は、例えば、第１実施形態の第１変形例と同様の方法を適用し得る。すなわち、レイアウトパターンＰ６のマスク部分とレイアウトパターンＰ７用のマスク部分との組を、ダイソータの針当て位置の繰り返し単位ＤＳＵと定義することができる。これにより、同一のチップデザインが並ぶウェハについて、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
　なお、２つのマスクセットによって素子層が形成される場合は、レイアウトパターンＰ６が転写されたウェハに対するダイソートと、レイアウトパターンＰ７が転写されたウェハに対するダイソートと、がそれぞれ実施される。そして、各々のダイソートには、異なる針当て位置の繰り返し単位ＤＳＵが定義される。
　３．３　本実施形態に係る効果
　第３実施形態によれば、コアチップＣＣ２のレイアウトパターンＰ７は、コアチップＣＣ１のレイアウトパターンＰ６と鏡像対称の関係を有する。このため、コアチップＣＣ２のバンプは、コアチップＣＣ１及びＣＣ２が貼り合わされた面に対して、コアチップＣＣ１のバンプと対称な位置に設けられる。これにより、コアチップＣＣ１及びコアチップＣＣ２は、互いのバンプの位置が整合する。
　また、コアチップＣＣ３のレイアウトパターンＰ７は、コアチップＣＣ０及びＣＣ１のレイアウトパターンＰ６と鏡像対称の関係を有する。このため、コアチップＣＣ３のバンプは、コアチップＣＣ１及びＣＣ２が貼り合わされた面に対して、コアチップＣＣ０のバンプと対称な位置に設けられる。これにより、コアチップＣＣ３及びコアチップＣＣ０は、互いのバンプの位置が整合する。したがって、コアチップＣＣ３上に、コアチップＣＣ０を更に積層することができる。
　なお、上述の通り、レイアウトパターンＰ６及びＰ７は、互いに鏡像対称の関係を有するため、チップセットＣＳａ及びＣＳｂを貼り合わせると、論理回路の入出力端の向きが互いに逆向きになる。第３実施形態では、レイアウトパターンＰ６及びＰ７は、互いに異なる配線パターンが適用される。具体的には、一方のチップセットＣＳ内のコアチップＣＣの配線パターンにおいて、論理回路の入力端及び出力端がそれぞれパッド及びバンプに接続される場合、他方のチップセットＣＳ内のコアチップＣＣの配線パターンでは、論理回路の入力端及び出力端がそれぞれバンプ及びパッドに接続される。このため、コアチップＣＣ１及びＣＣ２を貼り合わせた際に、コアチップＣＣ１内に設けられた論理回路と、コアチップＣＣ２内に設けられた論理回路との間の入出力関係を整合させることができる。また、コアチップＣＣ３及びＣＣ０を貼り合わせた際に、コアチップＣＣ３内に設けられた論理回路と、コアチップＣＣ０内に設けられた論理回路との間の入出力関係を整合させることができる。
　４．　第４実施形態
　次に、第４実施形態に係る半導体記憶装置について説明する。第１実施形態～第３実施形態では、コアチップは、１つの半導体基板上に設けられた。一方、第４実施形態に係る半導体記憶装置は、コアチップは、少なくとも２つ以上の半導体基板上に分かれて設けられる。以下では、第１実施形態～第３実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態～第３実施形態と異なる部分について説明する。
　４．１　構成について
　第４実施形態に係る半導体記憶装置の構成について説明する。
　４．１．１　コアチップ群の構成について
　第４実施形態に係る半導体記憶装置のコアチップ群の構成例について、図３５を用いて説明する。図３５は、第４実施形態に係る半導体記憶装置のコアチップ群の構成の一例を示すブロック図である。
　図３５に示すように、コアチップ群１１のコアチップＣＣ（ＣＣ０、ＣＣ１、…）の各々は、複数のサブチップＳＣを含む。具体的には、例えば、コアチップＣＣ０は、サブチップＳＣ０及びＳＣ１を含み、コアチップＣＣ１は、サブチップＳＣ２及びＳＣ３を含む。なお、コアチップＣＣの数は、任意の自然数が適用可能である。
　ここで、「サブチップＳＣ」とは、１つの半導体基板上に設けられた半導体集積回路であって、コアチップＣＣの機能の部分を構成する半導体集積回路である。
　４．１．２　コアチップ間の接続について
　次に、第４実施形態に係る半導体記憶装置のコアチップ間の接続について、図３６を用いて説明する。図３６は、第４実施形態に係る半導体記憶装置のコアチップ間の接続例を説明するための回路図である。図３６では、コアチップＣＣ０及びＣＣ１の２つが示される。図３６は、第２実施形態において示した図１８に対応する。
　図３６に示すように、サブチップＳＣ０、ＳＣ１、ＳＣ２、及びＳＣ３間の接続はそれぞれ、図１８におけるコアチップＣＣ０、ＣＣ１、ＣＣ２、及びＣＣ３間の接続と同様である。すなわち、コアチップＣＣ０及びＣＣ１は、サブチップＳＣ１及びＳＣ２間の接続によって接続される。
　以上のように構成されることにより、サブチップＳＣ０の端子Ｔ１ａからサブチップＳＣ３の端子Ｔ１ｂまで、サブチップＳＣ０の端子Ｔ５ａからサブチップＳＣ３の端子Ｔ５ｂまで、及びサブチップＳＣ０の端子Ｔ６ａからサブチップＳＣ３の端子Ｔ６ｂまではそれぞれ、コアチップＣＣ０～ＣＣ１の各々に信号を送受信可能な信号経路ＳＬ１、ＳＬ５及びＳＬ６として機能する。
　また、サブチップＳＣ０の端子Ｔ７ａからサブチップＳＣ３の端子Ｔ７ｂまでは、サブチップＳＣｎ（ｎは、０≦ｎ≦２）の論理回路ＬＧＡ１又はＬＧＡ２によって演算処理された信号をサブチップＳＣ（ｎ＋１）に送信可能な信号経路ＳＬ７として機能する。また、サブチップＳＣ０の端子Ｔ８ａからサブチップＳＣ３の端子Ｔ８ｂまでは、サブチップＳＣ（ｎ＋１）の論理回路ＬＧＢ１又はＬＧＢ２によって演算処理された信号をサブチップＳＣｎに送信可能な信号経路ＳＬ８として機能する。
　また、サブチップＳＣｎの端子Ｔ４ｂからサブチップＳＣ（ｎ＋１）の端子Ｔ４ａまでは、サブチップＳＣｎとＳＣ（ｎ＋１）との間で信号を送受信可能な信号経路ＳＬ４として機能する。なお、サブチップＳＣ０の端子Ｔ１ａ、及びＴ４ａ～Ｔ８ａは、各種信号をインタフェースチップ１０又はコントローラ２との間で送受信することができる。
　４．１．３　サブチップの構成について
　次に、第４実施形態に係る半導体記憶装置のサブチップの構成について説明する。
　図３７及び図３９は、第４実施形態に係る半導体記憶装置のサブチップのレイアウトパターンを説明するための上面図である。図３８及び図４０は、第４実施形態に係る半導体記憶装置のサブチップのレイアウトパターン及び配線パターンを説明するための断面図である。図３８及び図４０はそれぞれ、図３７において示されたＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩ線、及び図３９において示されたＸＸＸＸ－ＸＸＸＸ線に沿った断面を示す。また、図３７及び図３８では、サブチップＳＣ０及びＳＣ２に共通する構成が示され、図３９及び図４０では、サブチップＳＣ１及びＳＣ３に共通する構成が示される。
　まず、サブチップＳＣ０及びＳＣ２の構成について説明する。
　図３７に示すように、サブチップＳＣ０及びＳＣ２のレイアウトパターンはそれぞれ、コアチップＣＣ０及びＣＣ１のレイアウトパターンの一部であり、ｘｙ平面上において、ｘ方向に沿った２辺と、ｙ方向に沿った２辺とを有する矩形状の領域に設けられる。具体的には、サブチップＳＣ０及びＳＣ２は、プレーン０及びプレーン１、データ転送回路１３Ｌ、電圧生成回路１６、ドライバセット１７ＵＬ及び１７ＤＬ、ロウデコーダ１８－０及び３７－１、並びにセンスアンプ１９－０及び１９－１を含む。図３７に示されたサブチップＳＣ０及びＳＣ２のレイアウトパターンは、例えば、図４の左半分に相当し、シンボルＰ８に対応付けられる。
　また、図３８に示すように、シンボルＰ８に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板１２０の上面上には、素子層１２１が設けられる。なお、図３８では、簡単のため、端子Ｔ４ａ、Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、Ｔ４ｂ、Ｔ５ｂ、Ｔ７ｂ及びＴ８ｂ、並びに論理回路ＬＧＡ１及びＬＧＢ１以外の内部回路については、記載を省略している。
　半導体基板１２０及び素子層１２１には、例えば、複数のビア１２２（１２２－１、１２２－２、１２２－３、及び１２２－４）、複数のバンプ１２３（１２３－１、１２３－２、１２３－３、及び１２３－４）、複数のパッド１２４（１２４－１、１２４－２、１２４－３、及び１２４－４）、論理素子層１２５及び１２６、並びに配線層１２７～１３３が設けられる。ビア１２２、バンプ１２３、パッド１２４、論理素子層１２５及び１２６、並びに配線層１２７～１３３はそれぞれ、例えば、図１９において示されたビア６２Ｌ、バンプ６３Ｌ、パッド６４Ｌ、論理素子層６５及び６７、並びに配線層６８、７０、７１、７４、７５、７７、及び７８と同様に配置される。
　図３８の例では、バンプ１２３－１及びパッド１２４－１はそれぞれ、半導体基板１２０の右端から距離ｄ９及びｄ１３の位置に設けられる。バンプ１２３－２及びパッド１２４－２はそれぞれ、半導体基板１２０の右端から距離ｄ１０及びｄ１４の位置に設けられる。バンプ１２３－３及びパッド１２４－３はそれぞれ、半導体基板１２０の右端から距離ｄ１１及びｄ１５の位置に設けられる。バンプ１２３－４及びパッド１２４－４はそれぞれ、半導体基板１２０の右端から距離ｄ１２及びｄ１６の位置に設けられる。
　次に、サブチップＳＣ１及びＳＣ３の構成について説明する。
　図３９に示すように、サブチップＳＣ１及びＳＣ３のレイアウトパターンはそれぞれ、サブチップＳＣ０及びＳＣ１のレイアウトパターンの一部であり、ｘｙ平面上において、サブチップＳＣ０及びＳＣ２と同一の矩形状の領域に設けられる。具体的には、サブチップＳＣ１及びＳＣ３は、プレーン２及びプレーン３、データ転送回路１３Ｒ、ロジック制御回路１４、シーケンサ１５、ドライバセット１７ＵＲ及び１７ＤＲ、ロウデコーダ１８－２及び１８－３、並びにセンスアンプ１９－２及び１９－３を含む。サブチップＳＣ０及びＳＣ２のレイアウトパターンは、例えば、図４の右半分に相当し、シンボルＰ９に対応付けられる。
　また、図４０に示すように、シンボルＰ９に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板１４０の上面上には、素子層１４１が設けられる。なお、図４０では、簡単のため、端子Ｔ４ａ、Ｔ６ａ、Ｔ７ａ、Ｔ８ａ、Ｔ４ｂ、Ｔ６ｂ、Ｔ７ｂ及びＴ８ｂ、並びに論理回路ＬＧＡ２以外の内部回路については、記載を省略している。
　半導体基板１４０及び素子層１４１には、例えば、複数のビア１４２（１４２－１、１４２－２、１４２－３、及び１４２－４）、複数のバンプ１４３（１４３－１、１４３－２、１４３－３、及び１４３－４）、複数のパッド１４４（１４４－１、１４４－２、１４４－３、及び１４４－４）、論理素子層１４５、及び配線層１４６～１５１が設けられる。ビア１４２、バンプ１４３、パッド１４４、論理素子層１４５、及び配線層１４６～１５１はそれぞれ、例えば、図１９において示されたビア６２Ｒ、バンプ６３Ｒ、パッド６４Ｒ、論理素子層６６、並びに配線層６９、７２、７３、７６、７９、及び８０と同様に配置される。
　図４０の例では、バンプ１４３－１及びパッド１４４－１はそれぞれ、半導体基板１４０の右端から距離ｄ９及びｄ１３の位置に設けられる。バンプ１４３－２及びパッド１４４－２はそれぞれ、半導体基板１４０の右端から距離ｄ１０及びｄ１４の位置に設けられる。バンプ１４３－３及びパッド１４４－３はそれぞれ、半導体基板１４０の右端から距離ｄ１１及びｄ１５の位置に設けられる。バンプ１４３－４及びパッド１４４－４はそれぞれ、半導体基板１４０の右端から距離ｄ１２及びｄ１６の位置に設けられる。
　以上のように構成されることにより、サブチップＳＣ１及びＳＣ３のレイアウトパターンは、サブチップＳＣ０及びＳＣ２のレイアウトパターンと異なる。具体的には、サブチップＳＣ１及びＳＣ３の各端子は、サブチップＳＣ０及びＳＣ２の各端子と鏡像対称の位置に設けられるが、論理回路の入出力の方向を含め、内部回路の配置は互いに異なる。
　４．１．４　コアチップ群の積層構造について
　次に、第４実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図４１を用いて説明する。図４１は、第４実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図４１は、図３８及び図４０において示されたサブチップＳＣ０～ＳＣ３がこの順に積層された構造を示している。
　図４１に示すように、サブチップＳＣ０の上面及びＳＣ２の上面はそれぞれ、サブチップＳＣ１の上面及びサブチップＳＣ３の上面と貼り合わされる。上述の通り、サブチップＳＣ０及びＳＣ２のパッド１２４の位置と、サブチップＳＣ１及びＳＣ３のパッド１４４の位置とは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、サブチップＳＣ０のパッド１２４－１～１２４－４の位置はそれぞれ、サブチップＳＣ１のパッド１４４－１～１４４－４の位置と整合する。
　また、サブチップＳＣ１の下面は、サブチップＳＣ２の下面と貼り合わされる。上述の通り、サブチップＳＣ１のバンプ１４３の位置とサブチップＳＣ２のバンプ１２３の位置とは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、サブチップＳＣ１のバンプ１４３－１～１４３－４の位置はそれぞれ、サブチップＳＣ２のバンプ１２３－１～１２３－４の位置と整合する。
　以上のように構成されることにより、サブチップＳＣ０～ＳＣ３は、各々の内部回路と通信可能な信号経路ＳＬ４、ＳＬ５、ＳＬ７、及びＳＬ８を形成することができる。上述の通り、サブチップＳＣ０及びＳＣ２と、サブチップＳＣ１及びＳＣ３とは、異なるレイアウトパターンにより論理回路が設けられる。このため、例えば、信号経路ＳＬ７において、半導体基板１２０から素子層１２１に向けた入出力方向を有する論理素子層１２５に対して、素子層１４１から半導体基板１４０に向けた入出力方向を有する論理素子層１４５を対応させることができる。したがって、ビア１２２－２に接続された下端と、パッド１２４－２に接続された上端とを含む論理素子層１２５と、ビア１４２－２に接続された下端と、パッド１４４－２に接続された上端とを含む論理素子層１４５とは、入出力関係が整合する。
　４．２　製造方法について
　次に、第４実施形態に係る半導体記憶装置の製造方法について説明する。
　４．２．１　ウェハ形成について
　第４実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法について説明する。図４２は、第４実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。すなわち、図４２は、図１０におけるステップＳＴ１０に対応する。
　図４２では、マスクセットＭＳ４を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。具体的には、図４２では、図３７及び図３８において説明したレイアウトパターンがシンボルＰ８で示され、図３９及び図４０において説明したレイアウトパターンがシンボルＰ９で示される。以下の説明では、図３７及び図３８において説明したレイアウトパターンは、レイアウトパターンＰ８と言い、図３９及び図４０において説明したレイアウトパターンは、レイアウトパターンＰ９と言う。
　図４２に示すように、マスクセットＭＳ４は、レイアウトパターンＰ８及びＰ９がｘ方向に沿って交互に並ぶ。そして、マスクセットＭＳ４は、ｘ方向に沿う両端がそれぞれ異なるレイアウトパターンとなるように配置される。ウェハＷ１及びＷ２は、例えば、第１実施形態における図１２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされる。
　以上のようにマスクセットＭＳ４が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図４１におけるチップセットＣＳとして機能し得る構成が複数個得られる。
　４．２．２　ダイソートについて
　第４実施形態に係る半導体記憶装置の製造方法のうち、ダイソート工程は、例えば、第１実施形態と同様の方法を適用し得る。すなわち、レイアウトパターンＰ８のマスク部分と、レイアウトパターンＰ９用のマスク部分との組をダイソータの針当て位置の繰り返し単位ＤＳＵと定義することができる。これにより、同一のチップデザインが並ぶウェハについて、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
　４．３　本実施形態に係る効果
　第４実施形態によれば、コアチップＣＣ０は、互いの上面同士が貼り合わされたサブチップＳＣ０及びＳＣ１を含む。つまり、１つのチップセットＣＳに、１つのコアチップＣＣが含まれる。このため、１つのチップセットＣＳに、２つのコアチップＣＣが含まれる第１実施形態～第３実施形態と比較して、ダイシングによって得られるチップセットＣＳ１つあたりの歩留りは、半分に抑えられる。従って、良品の製造効率を高めることができる。
　また、ウェハＷ１及びＷ２は、同一のマスクセットＭＳ４によって素子層が形成される。このマスクセットＭＳ４は、互いに異なる２つのレイアウトパターンＰ８及びＰ９を含む。レイアウトパターンＰ８及びＰ９は、交互に並ぶ。このため、ウェハＷ１及びＷ２を貼り合わせた際に、レイアウトパターンＰ８が転写された素子層とレイアウトパターンＰ９が転写された素子層とを貼り合わせることができる。
　なお、マスクセットＭＳ４の設計に要するコストは、レイアウトパターンＰ８及びＰ９を設計するコストに相当する。しかしながら、レイアウトパターンＰ８及びＰ９は、合計してコアチップＣＣ１つ分に相当する。したがって、マスクセットＭＳ４の設計コストは、コアチップＣＣ１つ分の設計コストと同等に抑えることができる。
　また、上述の通り、１つのチップセットＣＳで１つのコアチップＣＣを構成するため、コアチップＣＣ内の通信に要する配線の長さを短縮することができる。図４３及び図４４は、第４実施形態に係る半導体記憶装置の効果を説明するための模式図である。図４３（Ａ）及び図４４（Ａ）は、１つの半導体基板上に構成された１つのコアチップＣＣ０の回路配置例が示される。図４３（Ｂ）及び図４４（Ｂ）は、第４実施形態に対応し、貼り合わされた２つの半導体基板上にそれぞれ設けられた２つのサブチップＳＣ０及びＳＣ１によって構成された１つのコアチップＣＣ０の回路配置例が示される。図４３では、１つのコアチップＣＣ０が４つのプレーンを含む場合が示され、図４４では、１つのコアチップＣＣ０が８つのプレーンを含む場合が示される。
　図４３（Ａ）に示すように、コアチップＣＣ０が１つの半導体基板上に設けられた場合、周辺回路の点Ｑ１と点Ｑ２との間で通信が必要な場合、コアチップＣＣ０の左端から右端までの長さの配線を要する。コアチップＣＣ０の左端から右端までの長さは、例えば、ミリメートル（ｍｍ）オーダである。一方、図４３（Ｂ）に示すように、コアチップＣＣ０が貼り合わされた２つの半導体基板上に分けて設けられた場合、点Ｑ２は、点Ｑ１に対して積層方向の直上に配置される。このため、点Ｑ１から点Ｑ２までの配線の長さは、高々サブチップＳＣ０及びＳＣ１間の信号経路の長さとなる。サブチップＳＣ０及びＳＣ１間の信号経路の長さは、例えば、マイクロメートル（μｍ）オーダである。つまり、図４３（Ｂ）の構成の方が、図４３（Ａ）の構成よりも、点Ｑ１から点Ｑ２までの配線の長さが短くできる。したがって、第４実施形態によれば、周辺回路内の配線パターンを簡略化することができ、ひいては製造コストを低減することができる。
　また、図４４（Ａ）に示すように、１つの半導体基板上において８プレーンのコアチップＣＣ０を構成する場合、周辺回路内の点Ｑ３と点Ｑ４との間での通信の際に、４プレーン構成の場合と比較して２倍の配線長が必要となる。このため、配線長の増大に伴い電気特性が悪化し、通信に伴う遅延等の制約を満足する設計が困難になる可能性がある。一方、図４４（Ｂ）に示すように、８プレーンの構成が、貼り合わされた２つの半導体基板上に分けて設けられた場合、点Ｑ３から点Ｑ４までの配線の長さは、高々サブチップＳＣ０及びＳＣ１間の信号経路の長さとなる。そして、内部回路内の配線の長さの最大は、図４３（Ａ）に示された４プレーン構成の場合と同等に抑えることができる。このため、図４４（Ａ）の場合に顕在化した配線長の問題を解消すること、８プレーン構成の設計が容易になる。また、半導体基板の面積も図４４（Ａ）の場合と同様の規模に抑えることができるので、パッケージ内の面積に係る制約も改善することができる。
　４．４　第４実施形態の第１変形例
　なお、第４実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形例が適用可能である。例えば、同一のコアチップＣＣ内のサブチップＳＣ間におけるバンプの位置は、互いに鏡像対称の位置に設けられなくてもよい。
　図４５～４８は、第４実施形態の第１変形例に係る半導体記憶装置のサブチップのレイアウトパターン及び配線パターンを説明するための断面図である。図４５～図４８ではそれぞれ、サブチップＳＣ１～ＳＣ３の構成が示される。なお、サブチップＳＣ０の構成は、第４実施形態において示された図３８と同様であるものとする。
　まず、サブチップＳＣ１について説明する。
　第４実施形態の第１変形例に係るサブチップＳＣ１のレイアウトパターンは、第４実施形態に係るサブチップＳＣ１のレイアウトパターンと異なる。このため、図４５に示されたレイアウトパターンは、図４０に示されたシンボルＰ９とは異なるシンボルＰ１０に対応付けられる。
　図４５に示すように、サブチップＳＣ１は、一部を除いて図４０の構成と同一の構成を有する。具体的には、サブチップＳＣ１は、図４０におけるビア１４２－３、バンプ１４３－３、配線層１４９、及びパッド１４４－３に代えて、ビア１４２－３Ｂ、バンプ１４３－３Ｂ、配線層１４９Ｂ、及びパッド１４４－３Ｂを含む。
　バンプ１４３－３Ｂ、ビア１４２－３Ｂ、配線層１４９Ｂ、及びパッド１４４－３Ｂの接続関係は、バンプ１４３－３、ビア１４２－３、配線層１４９、及びパッド１４４－３の接続関係と同様である。しかしながら、バンプ１４３－３Ｂは、バンプ１４３－３と異なる位置に設けられる。すなわち、バンプ１４３－３Ｂは、図３８に示されたバンプ１２３－３と鏡像対称ではない位置に設けられる。具体的には、バンプ１４３－３が半導体基板１４０の左端から距離ｄ１１の位置に設けられるのに対し、バンプ１４３－３Ｂは、半導体基板１４０の左端から距離ｄ１１Ｂの位置に設けられる。
　なお、パッド１４４－３Ｂは、パッド１４４－３と同一の位置に設けられる。すなわち、パッド１４４－３Ｂは、図３８に示されたパッド１２４－３と鏡像対称な位置に設けられる。具体的には、パッド１４４－３Ｂは、半導体基板１４０の左端から距離ｄ１５の位置に設けられる。
　次に、サブチップＳＣ２について説明する。
　図４６に示すように、サブチップＳＣ２のレイアウトパターンは、例えば、サブチップＳＣ１のレイアウトパターンに対して、ｙｚ平面に関して鏡像対称の関係を有する。図４６に示されたレイアウトパターンは、図４５に示されたシンボルＰ１０とは異なるシンボルＰ１１に対応付けられる。
　具体的には、半導体基板１６０上には、素子層１６１が設けられる。半導体基板１６０には、ＴＳＶとして機能する複数のビア１６２（１６２－１、１６２－２、１６２－３、及び１６２－４）が設けられる。
　半導体基板１６０の下面上のうちビア１６２－１～１６２－４が露出した部分にはそれぞれ、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能するバンプ１６３－１、１６３－２、１６３－３、及び１６３－４が設けられる。素子層１６１の上面上には、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能する複数のパッド１６４（１６４－１、１６４－２、１６４－３、及び１６４－４）が設けられる。パッド１６４の上面は、素子層１６１の上面上に露出する。素子層１６１内には、論理回路ＬＧＡ１として機能する論理素子層１６５、及び配線層１６６～１７１が設けられる。
　配線層１６６は、ビア１６２－１の上端上に設けられた第１端と、パッド１６４－１の下端上に設けられた第２端と、を含む。配線層１６６は、例えば、内部回路に接続されず、素子層１６１をスルーする。
　配線層１６７は、ビア１６２－２の上端上に設けられた第１端と、論理素子層１６５の上端上に設けられた第２端と、を含む。配線層１６８は、論理素子層１６５の下端上に設けられた第１端と、パッド１６４－２の下端上に設けられた第２端と、を含む。配線層１６７及び１６８は、例えば、内部回路に接続されず、素子層１６１をスルーする。論理素子層１６５は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層１６５は、バンプ１６３－２から入力された信号をパッド１６４－２に向けて出力する論理回路ＬＧＡ１として機能する。
　配線層１７０は、ビア１６２－４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層１７１は、パッド１６４－４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
　図４６の例では、パッド１６４－３は、図４５のパッド１４４－３Ｂと鏡像対称な位置に設けられる。具体的には、パッド１４４－３Ｂが半導体基板１４０の左端から距離ｄ１５の位置に設けられるのに対し、パッド１６４－３は、半導体基板１６０の右端から距離ｄ１５の位置に設けられる。その他のパッド１６４－１、１６４－２、及び１６４－４についても同様に、図４５のパッド１４４－１、１４４－２、及び１４４－４と鏡像対称な位置に設けられる。
　また、バンプ１６３－３は、図４５のバンプ１４３－３Ｂと鏡像対称な位置に設けられる。具体的には、バンプ１４３－３Ｂが半導体基板１４０の左端から距離ｄ１１Ｂの位置に設けられるのに対し、バンプ１６３－３は、半導体基板１６０の右端から距離ｄ１１Ｂの位置に設けられる。その他のバンプ１６３－１、１６３－２、及び１６３－４についても同様に、図４５のバンプ１４３－１、１４３－２、及び１４３－４と鏡像対称な位置に設けられる。
　次に、サブチップＳＣ３について説明する。
　図４７に示すように、サブチップＳＣ２のレイアウトパターンは、例えば、サブチップＳＣ０のレイアウトパターンに対して、ｙｚ平面に関して鏡像対称の関係を有する。サブチップＳＣ３のレイアウトパターンは、図３８に示されたシンボルＰ８とは異なるシンボルＰ１２に対応付けられる。
　具体的には、半導体基板１８０上には、素子層１８１が設けられる。半導体基板１８０には、ＴＳＶとして機能する複数のビア１８２（１８２－１、１８２－２、１８２－３、及び１８２－４）が設けられる。
　半導体基板１８０の下面上のうちビア１８２－１～１８２－４が露出した部分にはそれぞれ、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能するバンプ１８３－１、１８３－２、１８３－３、及び１８３－４が設けられる。素子層１８１の上面上には、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能する複数のパッド１８４（１８４－１、１８４－２、１８４－３、及び１８４－４）が設けられる。パッド１８４の上面は、素子層１８１の上面上に露出する。素子層１８１内にはそれぞれ、論理回路ＬＧＡ２及びＬＧＢ２として機能する論理素子層１８５及び１８６、並びに配線層１８７～１９３が設けられる。
　配線層１８７は、ビア１８２－１の上端上に設けられた第１端と、パッド１８４－１の下端上に設けられた第２端と、を含む。配線層１８７は、例えば、内部回路に接続される。
　配線層１８８は、ビア１８２－２の上端上に設けられた第１端と、論理素子層１８５の上端上に設けられた第２端と、を含む。配線層１８８は、例えば、内部回路に接続される。配線層１８９は、論理素子層１８５の下端上に設けられた第１端と、パッド１８４－２の下端上に設けられた第２端と、を含む。論理素子層１８５は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層１８５は、パッド１６４－２から入力された信号をバンプ１６３－２に向けて出力する論理回路ＬＧＡ２として機能する。
　配線層１９０は、ビア１８２－３の上端上に設けられた第１端と、論理素子層１８６の上端上に設けられた第２端と、を含む。配線層１９１は、論理素子層１８６の下端上に設けられた第１端と、パッド１８４－３の下端上に設けられた第２端と、を含む。配線層１９０及び１９１は、例えば、内部回路に接続されず、素子層１８１をスルーする。論理素子層１８６は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層１８６は、バンプ１６３－３から入力された信号をパッド１６４－３に向けて出力する論理回路ＬＧＢ２として機能する。
　配線層１９２は、ビア１８２－４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層１９３は、パッド１８４－４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
　図４７の例では、パッド１８４－３は、図３８のパッド１２４－３と鏡像対称な位置に設けられる。具体的には、パッド１２４－３が半導体基板１２０の右端から距離ｄ１５の位置に設けられるのに対し、パッド１８４－３は、半導体基板１８０の左端から距離ｄ１５の位置に設けられる。その他のパッド１８４－１、１８４－２、及び１８４－４についても同様に、図３８のパッド１２４－１、１２４－２、及び１２４－４と鏡像対称な位置に設けられる。
　また、バンプ１８３－３は、図３８のバンプ１２３－３と鏡像対称な位置に設けられる。具体的には、バンプ１２３－３が半導体基板１２０の右端から距離ｄ１１の位置に設けられるのに対し、バンプ１８３－３は、半導体基板１８０の右端から距離ｄ１１の位置に設けられる。その他のバンプ１８３－１、１８３－２、及び１８３－４についても同様に、図３８のバンプ１２３－１、１２３－２、及び１２３－４と鏡像対称な位置に設けられる。
　図４８は、第４実施形態の第１変形例に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図４８に示すように、第４実施形態の第１変形例では、サブチップＳＣ０及びＳＣ１を含むチップセットＣＳａと、サブチップＳＣ２及びＳＣ３を含むチップセットＣＳｂとは、互いに異なる。
　具体的には、サブチップＳＣ０及びＳＣ１は、信号経路ＳＬ８において、互いに鏡像対称でない位置に配置されたバンプを有する。このため、信号経路ＳＬ８では、サブチップＳＣ１の下面と、サブチップＳＣ０の下面とは、バンプの位置が整合しない。
　サブチップＳＣ２は、サブチップＳＣ１と鏡像対称なレイアウトパターンを有する。このため、サブチップＳＣ１の下面と、サブチップＳＣ２の下面とは、バンプの位置が整合する。しかしながら、サブチップＳＣ１及びＳＣ２は、同一の配線パターンを適用した場合、論理素子層の入出力関係が整合しない。このため、サブチップＳＣ２には、サブチップＳＣ１と論理素子層の入出力関係を逆転させた配線パターンが適用される。これにより、サブチップＳＣ１及びＳＣ２の間の論理素子層の入出力関係が整合する。
　サブチップＳＣ３は、サブチップＳＣ０と鏡像対称なレイアウトパターンを有する。このため、サブチップＳＣ２の上面と、サブチップＳＣ３の上面とは、パッドの位置が整合する。しかしながら、サブチップＳＣ３は、サブチップＳＣ０と同一の配線パターンを適用した場合、論理素子層の入出力関係がサブチップＳＣ２と整合しない。このため、サブチップＳＣ３には、サブチップＳＣ０と論理素子層の入出力関係を逆転させた配線パターンが適用される。これにより、サブチップＳＣ２及びＳＣ３の間の論理素子層の入出力関係が整合する。
　また、上述の通り、サブチップＳＣ３は、サブチップＳＣ０と鏡像対称なレイアウトパターンを有する。このため、サブチップＳＣ３の下面と、サブチップＳＣ０の下面とは、バンプの位置が整合する。これにより、チップセットＣＳｂ上にチップセットＣＳａを更に積層させることができる。
　なお、第４実施形態の第１変形例では、１個分のコアチップのレイアウトパターン（Ｐ８及びＰ９）と、当該レイアウトパターンの鏡像対称なレイアウトパターン（Ｐ１０及びＰ１１）と、を設計する必要がある。また、レイアウトパターンＰ１０及びＰ１１は、レイアウトパターンＰ８及びＰ９と異なる配線パターンを含む。しかしながら、鏡像対称なレイアウトパターンは、周辺回路等の配置を一から設計し直す必要がないため、設計コストが低い。このため、１個分のチップデザインの設計コストに、配線パターン分のコストを追加するのみで、全体のチップデザインを設計することができる。従って、同一のコアチップＣＣ内のサブチップＳＣ間でバンプの位置が鏡像対称に設けられない場合においても、少ない製造コストで複数のコアチップＣＣを積層することができる。
　４．５　第４実施形態の第２変形例
　上述の第４実施形態に係る半導体記憶装置は、１つのコアチップＣＣに２つのサブチップＳＣが含まれる例について説明したが、これに限られない。例えば、コアチップＣＣは、２個に限らず、偶数（４、６、…）個のサブチップＳＣが積層されて構成されてもよい。
　図４９は、第４実施形態の第２変形例のコアチップ群の積層構造を説明するための断面図である。図４９に示すように、コアチップＣＣ０は、４つのサブチップＳＣ０～ＳＣ３を含んでもよい。
　以上のように構成することにより、１つのコアチップＣＣを２つのサブチップＳＣで構成する場合よりも、更に面積効率を向上させることができる。また、コアチップＣＣ内で通信が必要な信号の配線長を更に短くすることができる。
　４．６　第４実施形態の第３変形例
　上述の第４実施形態に係る半導体記憶装置では、サブチップＳＣ０及びＳＣ１のいずれか一方の周辺回路のみに存在する回路がある場合について説明した。具体的には、例えば、サブチップＳＣ０の周辺回路は、電圧生成回路１６を含むが、ロジック制御回路１４及びシーケンサ１５を含まない。一方、サブチップＳＣ１の周辺回路は、電圧生成回路１６を含まないが、ロジック制御回路１４及びシーケンサ１５を含む。しかしながら、これに限らず、サブチップＳＣ０及びＳＣ１は、いずれの周辺回路にも同一の回路の部分回路が設けられる構成であってもよい。係る場合、サブチップＳＣ０及びＳＣ１のレイアウトパターンは、サブチップＳＣ０に設けられる部分回路と、サブチップＳＣ１に設けられる部分回路とが、積層方向にオーバラップする回路領域を含むように設計されてもよい。
　図５０及び図５１は、第４実施形態の第３変形例に係る半導体記憶装置のサブチップのレイアウトパターンを説明するための上面図である。図５０及び図５１ではそれぞれ、サブチップＳＣ０及びＳＣ２、並びにサブチップＳＣ１及びＳＣ３の構成が示される。
　図５１に示すように、サブチップＳＣ０及びＳＣ２のレイアウトパターンにおいて、周辺回路は、データ転送回路１３Ｌ、ロジック制御回路１４Ｌ、シーケンサ１５Ｌ、電圧生成回路１６Ｌ、並びにドライバセット１７ＵＬ及び１７ＤＬを含む。また、図５２に示すように、サブチップＳＣ１及びＳＣ３のレイアウトパターンにおいて、周辺回路は、データ転送回路１３Ｒ、ロジック制御回路１４Ｒ、シーケンサ１５Ｒ、電圧生成回路１６Ｒ、並びにドライバセット１７ＵＲ及び１７ＤＲを含む。例えば、データ転送回路１３Ｌ、ロジック制御回路１４Ｌ、シーケンサ１５Ｌ、電圧生成回路１６Ｌ、並びにドライバセット１７ＵＬ及び１７ＤＬはそれぞれ、データ転送回路１３Ｒ、ロジック制御回路１４Ｒ、シーケンサ１５Ｒ、電圧生成回路１６Ｒ、並びにドライバセット１７ＵＲ及び１７ＤＲと鏡像対称な位置に設けられる。なお、各回路は、鏡像対称な位置に設けられる場合に限らず、互いのサブチップＳＣの上面同士を貼り合わせた際に、同一の機能を有する回路の一部が積層方向に重なる部分を有していればよい。
　以上のように構成することにより、サブチップＳＣ同士を貼り合わせた際に、ｚ方向に沿って重複する領域に、同一の機能を有する回路が配置される。これにより、例えば、サブチップＳＣ０の電圧生成回路１６Ｌと、サブチップＳＣ１の電圧生成回路１６Ｒとの間で信号を通信する場合、電圧生成回路１６Ｌ及び１６Ｒとを接続する配線は、積層方向にのみ延ばせばよい。このため、同一のサブチップＳＣ内に余分な配線を設ける必要がなくなり、配線パターンの設計を簡素化できる。
　また、サブチップＳＣ同士を貼り合わせた際に、ｚ方向に沿って異なる位置に同一の機能を有する回路が配置されている場合、サブチップＳＣ０及びＳＣ２と、サブチップＳＣ１及びＳＣ３とで、異なる信号経路を設ける必要がある。係る場合、サブチップＳＣ０及びＳＣ２のための信号経路は、サブチップＳＣ１及びＳＣ３では利用できないため、端子数や、配線長が増加する。第４実施形態の第３変形例では、上述の通り、サブチップＳＣ同士を貼り合わせた際に、ｚ方向に沿って同じ位置に、同一の機能を有する回路が配置される。このため、或る回路に必要な信号経路を、サブチップＳＣ０及びＳＣ２と、サブチップＳＣ１及びＳＣ３とで分ける必要が生じるケースを少なくできる。したがって、より制約の少ないチップデザインを設計することができ、設計コストを低減することができる。
　５．　第５実施形態
　次に、第５実施形態に係る半導体記憶装置について説明する。第４実施形態に係る半導体記憶装置は、１つの半導体基板上に１つのサブチップＳＣが設けられた。一方、第５実施形態では、１つの半導体基板上に２つのサブチップＳＣが設けられる。当該２つのサブチップＳＣの各々は、互いに異なるコアチップＣＣの一部分となる。すなわち、１つのチップセットＣＳに２つのコアチップＣＣ（４つのサブチップＳＣ）が構成される。以下では、第４実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第４実施形態と異なる部分について説明する。
　５．１　構成について
　第５実施形態に係る半導体記憶装置の構成について説明する。
　５．１．１　コアチップ群の構成について
　第５実施形態に係る半導体記憶装置のコアチップ群の構成例について、図５２を用いて説明する。図５２は、第５実施形態に係る半導体記憶装置のコアチップ群の構成の一例を示すブロック図である。
　図５２に示すように、コアチップ群１１は、例えば、第４実施形態におけるコアチップ群１１内のコアチップＣＣの２倍のコアチップＣＣを含む。具体的には、コアチップ群１１は、複数のコアチップＣＣ（ＣＣ０Ａ、ＣＣ１Ａ、…、及びＣＣ０Ｂ、ＣＣ１Ｂ、…）を含む。各コアチップＣＣは、２つのサブチップＳＣを含む。具体的には、コアチップＣＣ０Ａは、サブチップＳＣ０Ａ及びＳＣ１Ａを含み、コアチップＣＣ１Ａは、サブチップＳＣ２Ａ及びＳＣ３Ａを含む。また、コアチップＣＣ０Ｂは、サブチップＳＣ０Ｂ及びＳＣ１Ｂを含み、コアチップＣＣ１Ｂは、サブチップＳＣ２Ｂ及びＳＣ３Ｂを含む。なお、コアチップＣＣの数は、任意の自然数が適用可能である。
　サブチップＳＣ０Ａ及びＳＣ０Ｂは、半導体基板ＳＳ０上に設けられる。サブチップＳＣ１Ａ及びＳＣ１Ｂは、半導体基板ＳＳ１上に設けられる。サブチップＳＣ２Ａ及びＳＣ２Ｂは、同一の半導体基板ＳＳ２上に設けられる。サブチップＳＣ３Ａ及びＳＣ３Ｂは、同一の半導体基板ＳＳ３上に設けられる。
　５．１．２　サブチップの構成について
　次に、第５実施形態に係る半導体記憶装置のサブチップの構成について説明する。図５３は、第５実施形態に係る半導体記憶装置のサブチップのレイアウトパターンを説明するための上面図である。図５３では、同一の半導体基板ＳＳ上に設けられる２つのサブチップＳＣの組が示される。すなわち、図５３では、サブチップＳＣ０Ａ及びＳＣ０Ｂの組、サブチップＳＣ１Ｂ及びＳＣ１Ａの組、サブチップＳＣ２Ａ及びＳＣ２Ｂの組、又はサブチップＳＣ３Ｂ及びＳＣ３Ａの組、に共通する構成が示される。
　図５３に示された上面図は、例えば、図３７に示された上面図の右端と、図３９に示された上面図の左端とを結合させたものに相当し、シンボルＰ１３に対応付けられる。図５３示すように、サブチップＳＣ０Ａ、ＳＣ１Ｂ、ＳＣ２Ａ、及びＳＣ３Ｂは、レイアウトパターンＰ８と一致する。サブチップＳＣ０Ｂ、ＳＣ１Ａ、ＳＣ２Ｂ、及びＳＣ３Ａは、レイアウトパターンＰ９と一致する。
　なお、第５実施形態に係るレイアウトパターン及び配線パターンを示す断面図は、例えば、図３８に示された断面図の右端と、図４０に示された断面図の左端とを結合させたものと一致する。
　５．１．３　コアチップ群の積層構造について
　次に、第５実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図５４を用いて説明する。図５４は、第５実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。
　図５４に示すように、第５実施形態におけるコアチップ群のチップセットＣＳは、第４実施形態の図４１に示されたチップセットＣＳと、図４１に示されたチップセットＣＳを上下に反転させたものと、を含む。
　これにより、サブチップＳＣ０Ａ及びＳＣ１Ａを含むコアチップＣＣ０Ａと、サブチップＳＣ０Ｂ及びＳＣ１Ｂを含むコアチップＣＣ０Ｂとが、１つのチップセットＣＳに設けられる。また、サブチップＳＣ２Ａ及びＳＣ３Ａを含むコアチップＣＣ１Ａと、サブチップＳＣ２Ｂ及びＳＣ３Ｂを含むコアチップＣＣ１Ｂとが、１つのチップセットＣＳに設けられる。図５４の例では、コアチップＣＣ０Ａ及びＣＣ１Ａと、コアチップＣＣ０Ｂ及びＣＣ１Ｂとは、それぞれ独立した信号経路群を共有する。
　５．２　製造方法について
　次に、第５実施形態に係る半導体記憶装置の製造方法について説明する。
　５．２．１　ウェハ形成について
　第５実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法について説明する。図５５は、第５実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。すなわち、図５５は、図１０におけるステップＳＴ１０に対応する。
　図５５では、マスクセットＭＳ６を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。具体的には、図５５では、図５３において説明したレイアウトパターンがシンボルＰ１３で示される。
　上述の通り、サブチップＳＣ０Ａ及びＳＣ０Ｂの組、サブチップＳＣ１Ｂ及びＳＣ１Ａの組、サブチップＳＣ２Ａ及びＳＣ２Ｂの組、並びにサブチップＳＣ３Ｂ及びＳＣ３Ａの組は、同一のチップデザインを含む。このため、図５５に示すように、マスクセットＭＳ６は、チップデザインが一様に並ぶ。ウェハＷ１及びＷ２は、例えば、第２実施形態における図２２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされてもよく、ｘｙ平面上においてｙ方向に沿って並べられた状態から、ｘｚ平面に関して折るように貼り合わされてもよい。
　以上のようにマスクセットＭＳ６が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図５４において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
　５．２．２　ダイソートについて
　第５実施形態に係る半導体記憶装置の製造方法のうち、ダイソート工程は、例えば、第２実施形態と同様の方法を適用し得る。すなわち、レイアウトパターンＰ１３のマスク部分をダイソータの針当て位置の繰り返し単位ＤＳＵと定義することができる。これにより、同一のチップデザインが並ぶウェハについて、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
　５．３　本実施形態に係る効果
　第５実施形態によれば、半導体基板ＳＳ０上に設けられる素子層は、サブチップＳＣ０Ａの内部回路と、サブチップＳＣ０Ｂの内部回路と、が含まれる。半導体基板ＳＳ１上に設けられる素子層は、サブチップＳＣ１Ａの内部回路と、サブチップＳＣ１Ｂの内部回路と、が含まれる。コアチップＣＣ０Ａは、サブチップＳＣ０Ａ及びＳＣ１Ｂを含み、コアチップＣＣ０Ｂは、サブチップＳＣ０Ｂ及びＳＣ１Ａを含む。サブチップＳＣ０Ａ及びＳＣ１Ｂは、１つのコアチップＣＣのレイアウトパターンの左半分に相当し、サブチップＳＣ０Ｂ及びＳＣ１Ａは、１つのコアチップＣＣのレイアウトパターンの右半分に相当する。このため、１つのチップセットＣＳ内に２つのコアチップＣＣを設けることができる。これにより、第４実施形態に比べて、１つのチップセットＣＳ内に設けるコアチップＣＣの数を２倍に増やすことができる。
　また、第５実施形態では、第２実施形態と同様、ウェハＷ１及びＷ２は、同一のマスクセットＭＳ６によって素子層が形成される。このマスクセットＭＳ６は、同一のチップデザインが一様に並ぶ。これにより、コアチップＣＣ１つ分のレイアウトパターン及び配線パターンを設計するだけで、マスクセットＭＳ６を設計することができる。従って、製造コストを低減することができる。
　また、第５実施形態に係るレイアウトパターンは、第４実施形態に係るレイアウトパターンＰ８の右端と、レイアウトパターンＰ９の左端とを結合させたものと一致する。つまり、第５実施形態に係るレイアウトパターンは、半導体基板の中心に関して対称な位置にバンプ及びパッドが設けられる。このため、ウェハＷ１及びＷ２を貼り合わせた際に互いに端子の位置が一致する。これにより、ウェハＷ１及びＷ２の間の接続を整合させることができる。
　なお、第５実施形態では、第４実施形態と同様、同一の半導体基板ＳＳ０上に設けられたサブチップＳＣ０Ａ及びＳＣ０Ｂは、異なるレイアウトパターンにより論理回路が設けられる。このため、例えば、信号経路ＳＬ７において、半導体基板から素子層に向けた入出力方向を有する論理素子層に対して、素子層から半導体基板に向けた入出力方向を有する論理素子層を対応させることができる。したがって、サブチップＳＣ０Ａ内の論理素子層と、サブチップＳＣ１Ｂ内の論理素子層とは、入出力関係が整合する。また、サブチップＳＣ０Ｂ内の論理素子層と、サブチップＳＣ１Ａ内の論理素子層とは、入出力関係が整合する。
　また、第４実施形態と同様、２つの半導体基板上に設けられた２つのサブチップＳＣが積層されて１つのコアチップが形成される。このため、コアチップＣＣ内の通信に要する配線の長さを短縮することができる。
　５．４　第５実施形態の第１変形例
　なお、第５実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形例が適用可能である。
　第５実施形態では、第４実施形態と類似した場合として、同一の半導体基板ＳＳ上に設けられた２つのサブチップＳＣ内のバンプが左右対称に設けられる場合について説明したが、これに限られない。例えば、第４実施形態の第１変形例と類似した場合として、同一の半導体基板ＳＳ上に設けられた２つのサブチップＳＣ内のバンプが左右非対称に設けられてもよい。
　図５６は、第５実施形態の第１変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図である。図５６に示すように、第５実施形態の第１変形例では、サブチップＳＣ０Ａ、ＳＣ０Ｂ、ＳＣ１Ａ、及びＳＣ１Ｂを含むチップセットＣＳａと、サブチップＳＣ２Ａ、ＳＣ２Ｂ、ＳＣ３Ａ、及びＳＣ３Ｂを含むチップセットＣＳｂとは、互いに異なる。
　具体的には、サブチップＳＣ２Ａ及びＳＣ２Ｂのレイアウトパターンは、レイアウトパターンＰ１３と鏡像対称の関係を有する。このため、サブチップＳＣ２Ａ及びＳＣ２Ｂのバンプは、サブチップＳＣ１Ａ及びＳＣ１Ｂと、サブチップＳＣ２Ａ及びＳＣ２Ｂとが貼り合わされた面に対して、サブチップＳＣ１Ａ及びＳＣ１Ｂのバンプと対称な位置に設けられる。これにより、サブチップＳＣ１Ａ及びＳＣ１Ｂと、サブチップＳＣ２Ａ及びＳＣ２Ｂとは、互いのバンプの位置が整合する。
　また、サブチップＳＣ３Ａ及びＳＣ３Ｂのレイアウトパターンは、レイアウトパターンＰ１３と鏡像対称の関係を有する。このため、サブチップＳＣ３Ａ及びＳＣ３Ｂのバンプは、サブチップＳＣ１Ａ及びＳＣ１Ｂと、サブチップＳＣ２Ａ及びＳＣ２Ｂとが貼り合わされた面に対して、サブチップＳＣ０Ａ及びＳＣ０Ｂのバンプと対称な位置に設けられる。これにより、サブチップＳＣ３Ａ及びＳＣ３Ｂと、サブチップＳＣ０Ａ及びＳＣ０Ｂとは、互いのバンプの位置が整合する。したがって、サブチップＳＣ３Ａ及びＳＣ３Ｂ上に、サブチップＳＣ０Ａ及びＳＣ０Ｂを更に積層することができる。
　なお、上述の通り、チップセットＣＳａ及びＣＳｂは、互いに鏡像対称の関係を有するため、チップセットＣＳａ及びＣＳｂを貼り合わせると、論理回路の入出力端の向きが互いに逆向きになる。第５実施形態では、レイアウトパターンＰ４及びＰ６は、互いに異なる配線パターンが適用される。具体的には、一方のチップセットＣＳ内のサブチップＳＣの配線パターンにおいて、論理回路の入力端及び出力端がそれぞれパッド及びバンプに接続される場合、他方のチップセットＣＳ内のサブチップＳＣの配線パターンでは、論理回路の入力端及び出力端がそれぞれバンプ及びパッドに接続される。このため、サブチップＳＣ１Ａ及びＳＣ２Ａを貼り合わせた際に、サブチップＳＣ１Ａ内に設けられた論理回路と、サブチップＳＣ２Ａ内に設けられた論理回路との間の入出力関係を整合させることができる。同様に、サブチップＳＣ１Ｂ及びＳＣ２Ｂを貼り合わせた際に、サブチップＳＣ１Ｂ内に設けられた論理回路と、サブチップＳＣ２Ｂ内に設けられた論理回路との間の入出力関係を整合させることができる。また、サブチップＳＣ３Ａ及びＳＣ０Ａを貼り合わせた際に、サブチップＳＣ３Ａ内に設けられた論理回路と、サブチップＳＣ０Ａ内に設けられた論理回路との間の入出力関係を整合させることができる。同様に、サブチップＳＣ３Ｂ及びＳＣ０Ｂを貼り合わせた際に、サブチップＳＣ３Ｂ内に設けられた論理回路と、サブチップＳＣ０Ｂ内に設けられた論理回路との間の入出力関係を整合させることができる。
　５．５　第５実施形態の第２変形例
　上述の第５実施形態に係る半導体記憶装置は、１つのコアチップＣＣに２つのサブチップＳＣが含まれる例について説明したが、これに限られない。例えば、コアチップＣＣは、２個に限らず、偶数（４、６、…）個のサブチップＳＣが積層されて構成されてもよい。
　図５７は、第５実施形態の第２変形例のコアチップ群の積層構造を説明するための断面図である。図５７に示すように、コアチップＣＣ０Ａ及びＣＣ０Ｂはそれぞれ、４つのサブチップＳＣ０Ａ～ＳＣ３Ａ、及びＳＣ０Ｂ～ＳＣ３Ｂを含んでもよい。
　以上のように構成することにより、１つのコアチップＣＣを２つのサブチップＳＣで構成する場合よりも、更に面積効率を向上させることができる。また、コアチップＣＣ内で通信が必要な信号の配線長を更に短くすることができる。
　５．６　第５実施形態の第３変形例
　上述の第５実施形態に係る半導体記憶装置は、同一の半導体基板ＳＳ上に異なるコアチップＣＣに含まれる２つのサブチップＳＣが互いに独立して設けられる例について説明したが、これに限られない。例えば、同一半導体基板ＳＳ上に設けられた２つのサブチップＳＣは、隣り合う領域において設けられた共有回路の機能を共有してもよい。
　図５８は、第５実施形態の第３変形例に係る半導体記憶装置のサブチップのレイアウトパターンを説明するための上面図である。図５８に示すように、例えば、サブチップＳＣ０Ａ及びＳＣ０Ｂは、互いのサブチップＳＣに設けられた共有回路を共有する。共有回路は、サブチップＳＣ０Ａ及びＳＣ０Ｂのいずれの回路としても動作可能である。
　以上のように構成することにより、異なるコアチップＣＣ間で共有できる機能については、１つの共有回路で処理することが可能となる。これにより、より回路面積を小さくすることができる。
　６．　その他
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Claims (34)

  1. 　第１基板と、
    　前記第１基板の上面上に設けられた第１素子層と、
    　第２基板と、
    　前記第２基板の上面上に設けられた第２素子層と、
    　を備え、
    　前記第１基板は、第１ビアを含み、
    　前記第１素子層は、前記第１ビアと電気的に接続され、前記第１素子層の上面上に設けられた第１パッドを含み、
    　前記第２基板は、第２ビアを含み、
    　前記第２素子層は、前記第２ビアと電気的に接続され、前記第２素子層の上面上に設けられた第２パッドを含み、
    　前記第２素子層の上面は、前記第１素子層の上面上に対向して設けられ、
    　前記第１パッド及び前記第２パッドは、前記第１素子層及び前記第２素子層の対向する面に対して対称に設けられ、互いに電気的に接続された、
    　半導体記憶装置。
  2. 　前記１素子層は、前記第１ビアに電気的に接続された入力端と、前記第１パッドに電気的に接続された出力端と、を含む第１論理回路を更に含み、
    　前記２素子層は、前記第２パッドに電気的に接続された入力端と、前記第２ビアに電気的に接続された出力端と、を含む第２論理回路を更に含む、
    　請求項１記載の半導体記憶装置。
  3. 　前記１素子層は、前記第１パッドに電気的に接続された入力端と、前記第１ビアに電気的に接続された出力端と、を含む第１論理回路を更に含み、
    　前記２素子層は、前記第２ビアに電気的に接続された入力端と、前記第２パッドに電気的に接続された出力端と、を含む第２論理回路を更に含む、
    　請求項１記載の半導体記憶装置。
  4. 　前記第１論理回路及び前記第２論理回路は、前記第１素子層及び前記第２素子層の対向する面に対して対称に設けられた、請求項２又は請求項３記載の半導体記憶装置。
  5. 　前記第１論理回路及び前記第２論理回路は、前記第１素子層及び前記第２素子層の対向する面に対して非対称に設けられた、請求項２又は請求項３記載の半導体記憶装置。
  6. 　前記第１素子層及び前記第２素子層は、同一のレイアウトパターンにより設けられた、請求項５記載の半導体記憶装置。
  7. 　前記第１素子層及び前記第２素子層は、異なるレイアウトパターンにより設けられた、請求項５記載の半導体記憶装置。
  8. 　前記第１素子層及び前記第２素子層の各々は、互いに異なるコアチップに含まれる、請求項１記載の半導体記憶装置。
  9. 　前記第１素子層及び前記第２素子層は、同一のコアチップに含まれる、請求項１記載の半導体記憶装置。
  10. 　第３基板と、前記第３基板の上面上に設けられた第３素子層と、を更に備え、
    　前記第３基板は、第３ビアを含み、
    　前記第３素子層は、前記第３ビアと電気的に接続され、前記第３素子層の上面上に設けられた第３パッドを含み、
    　前記第３基板の下面は、前記第２基板の下面上に対向して設けられ、
    　前記第２ビア及び前記第３ビアは、前記第２基板及び前記第３基板の対向する面に対して対称に設けられ、互いに電気的に接続された、
    　請求項１記載の半導体記憶装置。
  11. 　前記第２パッド及び前記第３パッドは、前記第２基板及び前記第３基板の対向する面に対して対称に設けられた、請求項１０記載の半導体記憶装置。
  12. 　第４基板と、前記第４基板の上面上に設けられた第４素子層と、を更に備え、
    　前記第４基板は、第４ビアを含み、
    　前記第４素子層は、上面上に設けられ、前記第４ビアと電気的に接続された第４パッドを含み、
    　前記第４素子層は、前記第３素子層の上面上に対向して設けられ、
    　前記第３ビア及び前記第４ビアは、前記第３素子層及び前記第４素子層の対向する面に対して対称に設けられ、互いに電気的に接続された、
    　請求項１１記載の半導体記憶装置。
  13. 　前記第１パッド及び前記第４パッドは、前記第２基板及び前記第３基板の対向する面に対して対称に設けられた、請求項１２記載の半導体記憶装置。
  14. 　前記第１ビア及び前記第２ビアは、前記第１素子層及び前記第２素子層の対向する面に対して対称に設けられた、請求項１３記載の半導体記憶装置。
  15. 　前記第１ビア及び前記第２ビアは、前記第１素子層及び前記第２素子層の対向する面に対して非対称に設けられた、請求項１４記載の半導体記憶装置。
  16. 　前記第１素子層、前記第２素子層、及び前記第３素子層は、同一のコアチップに含まれる、請求項１０記載の半導体記憶装置。
  17. 　前記第１素子層及び前記第３素子層は、同一のレイアウトパターンにより設けられた、請求項１０記載の半導体記憶装置。
  18. 　前記第１素子層及び前記第３素子層は、異なるレイアウトパターンにより設けられた、請求項１０記載の半導体記憶装置。
  19. 　前記第１基板は、第３ビアを更に含み、
    　前記第１素子層は、前記第３ビアと電気的に接続され、前記第１素子層の上面上のうち前記第１素子層の中心に関して対称な位置に設けられた第３パッドを更に含み、
    　前記第２基板は、第４ビアを更に含み、
    　前記第２素子層は、前記第４ビアと電気的に接続され、前記第２素子層の上面上のうち前記第２素子層の中心に関して対称な位置に設けられた第４パッドを更に含み、
    　前記第３パッド及び前記第４パッドは、前記第１素子層及び前記第２素子層の対向する面に対して対称に設けられ、互いに電気的に接続された、
    　請求項１記載の半導体記憶装置。
  20. 　前記第１ビア、前記第１パッド、前記第２ビア、及び前記第２パッドは、第１コアチップに含まれ、
    　前記第３ビア、前記第３パッド、前記第４ビア、及び前記第４パッドは、第２コアチップに含まれた、
    　請求項１９記載の半導体記憶装置。
  21. 　前記第１素子層は、前記第１ビア及び前記第１パッドを電気的に接続する配線に電気的に接続された第１周辺回路を更に含み、
    　前記第２素子層は、前記第１周辺回路と対応付けられ、前記第２ビア及び前記第２パッドを電気的に接続する配線と電気的に切断された第２周辺回路を更に含む、
    　請求項６又は請求項７記載の半導体記憶装置。
  22. 　前記第１素子層は、前記第１ビア及び前記第１パッドを電気的に接続する配線に電気的に接続された周辺回路の第１部分を更に含み、
    　前記第２素子層は、前記第２ビア及び前記第２パッドを電気的に接続する配線に電気的に接続された前記周辺回路の第２部分を更に含み、
    　前記周辺回路の第１部分と、前記周辺回路の第２部分とは、積層方向に重なる領域を含む、
    　請求項９記載の半導体記憶装置。
  23. 　前記第１素子層は、共有回路を更に含み、
    　前記共有回路は、前記第１素子層の第１部分及び前記第１素子層の第２部分に共有される、
    　請求項１９記載の半導体記憶装置。
  24. 　第１ウェハの上面上に第１素子層を設けることと、
    　第２ウェハの上面上に第２素子層を設けることと、
    　前記第１素子層の上面と前記第２素子層の上面とを対向させて、前記第１ウェハ及び前記第２ウェハを貼り合わせることと、
    　前記貼り合わされた前記第１ウェハの下面及び前記第２ウェハの下面に対してプロービングすることと、
    　前記プロービングされた前記第１ウェハ及び前記第２ウェハを同時にダイシングし、２以上のチップセットを生成することと、
    　を備えた、半導体記憶装置の製造方法。
  25. 　前記第１素子層及び前記第２素子層は、同一のマスクセットにより設けられた、請求項２４記載の半導体記憶装置の製造方法。
  26. 　前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、異なるレイアウトパターンにより設けられた、請求項２５記載の半導体記憶装置の製造方法。
  27. 　前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、前記第１素子層及び前記第２素子層の対向する面に関して対称に設けられた、請求項２６記載の半導体記憶装置の製造方法。
  28. 　前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、異なる配線パターンにより設けられた、請求項２７記載の半導体記憶装置の製造方法。
  29. 　前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、同一のレイアウトパターンにより設けられた、請求項２５記載の半導体記憶装置の製造方法。
  30. 　前記２以上のチップセットのうちの１つにおいて、前記第１ウェハの下面に対するプロービングに用いられる端子の配置パターンと、前記第２ウェハの下面に対するプロービングに用いられる端子の配置パターンとは、互いに異なる、請求項２４記載の半導体記憶装置の製造方法。
  31. 　前記２以上のチップセットのうちの１つにおいて、前記第１ウェハの下面に対するプロービングに用いられる端子の配置パターンと、前記第２ウェハの下面に対するプロービングに用いられる端子の配置パターンとは、同一である、請求項２４記載の半導体記憶装置の製造方法。
  32. 　前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、互いに異なるコアチップに含まれる、請求項２４記載の半導体記憶装置の製造方法。
  33. 　前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、同一のコアチップに含まれる、請求項２４記載の半導体記憶装置の製造方法。
  34. 　前記２以上のチップセットのうちの１つにおいて、
    　　前記第１素子層は、第１コアチップの第１部分、及び第２コアチップの第１部分を含み、
    　　前記第２素子層は、第１コアチップの第２部分、及び第２コアチップの第２部分を含む、
    請求項２４記載の半導体記憶装置の製造方法。
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