KR102285787B1 - 3차원 반도체 소자 - Google Patents

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Abstract

본 발명의 의한 3차원 반도체 소자는 셀 어레이 영역 및 주변 회로 영역을 갖는 기판; 상기 셀 어레이 영역에 배치되고 3차원 메모리 셀 어레이를 포함하는 셀 어레이 구조체; 상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체; 상기 셀 어레이 구조체를 절연하는 셀 절연층; 및 상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되고, 실리콘 산화층보다 유전율이 낮은 저유전층과 다공성층을 구비하는 주변 절연층을 포함한다.

Description

3차원 반도체 소자{three dimensional semiconductor device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 소자에 관한 것이다.
반도체 소자의 크기가 감소함에 따라서, 복수개의 메모리 셀들을 2차원으로 배치한 2차원 반도체 소자(또는 평판형 반도체 소자, planar type semiconductor device)의 집적화가 한계에 도달하고 있다. 이러한 집적화의 한계를 극복하기 위하여, 메모리 셀들을 3차원으로 배치한 3차원 반도체 소자(수직형 반도체 소자, vertical type semiconductor device)가 제안되고 있으나, 전기적 성능 향상이 요구된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신호 지연을 감소시켜 전기적 성능을 향상시킬 수 있는 3차원 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 소자는 셀 어레이 영역 및 주변 회로 영역을 갖는 기판; 상기 셀 어레이 영역에 배치되고 3차원 메모리 셀 어레이를 포함하는 셀 어레이 구조체; 상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체; 상기 셀 어레이 구조체를 절연하는 셀 절연층; 및 상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되고, 실리콘 산화층보다 유전율이 낮은 저유전층과 다공성층을 구비하는 주변 절연층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 소자는 셀 어레이 영역 및 주변 회로 영역을 갖는 기판; 상기 셀 어레이 영역에 배치되고 3차원 메모리 셀 어레이를 포함하는 셀 어레이 구조체; 상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체; 상기 셀 어레이 구조체를 절연하는 셀 절연층; 및 상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되는 주변 절연층을 포함한다.
상기 주변 절연층은 상기 주변 회로 트랜지스터 상에 형성된 주변 하부 절연층과, 상기 주변 하부 절연층 상에 형성된 주변 상부 절연층으로 구성되고, 상기 주변 절연층 내에는 상기 주변 회로 트랜지스터와 전기적으로 연결된 주변 콘택 배선 구조체가 형성되어 있다. 상기 주변 하부 절연층은 상기 주변 회로 트랜지스터 상에 형성된 실리콘 산화층, 상기 실리콘 산화층 상에 형성되고 상기 실리콘 산화층보다 유전율이 낮은 저유전층 및 상기 저유전층 상에 형성된 다공성층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 소자는 셀 어레이 영역 및 주변 회로 영역을 갖는 기판; 상기 셀 어레이 영역에 배치되고 3차원 메모리 셀 어레이를 포함하는 셀 어레이 구조체; 상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체; 상기 셀 어레이 구조체를 절연하는 셀 절연층; 및 상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되는 주변 절연층을 포함한다.
상기 주변 절연층은 상기 주변 회로 트랜지스터 상에 형성된 주변 하부 절연층과, 상기 주변 하부 절연층 상에 형성된 주변 상부 절연층으로 구성되고, 상기 주변 절연층 내에는 상기 주변 회로 트랜지스터와 전기적으로 연결된 주변 콘택 배선 구조체가 형성되어 있다. 상기 주변 하부 절연층은 상기 주변 회로 트랜지스터 상에 형성되고 실리콘 산화층 또는 실리콘 산화층보다 유전율이 낮은 저유전층으로 구성된 제1 물질층, 및 상기 제1 물질층 상에 다공성층으로 구성된 제2 물질층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 소자는 셀 어레이 영역 및 주변 회로 영역을 갖는 기판; 상기 셀 어레이 영역에 배치되고 3차원 메모리 셀 어레이를 포함하는 셀 어레이 구조체; 상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체; 상기 셀 어레이 구조체를 절연하는 셀 절연층; 및 상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되는 주변 절연층을 포함한다.
상기 주변 절연층은 상기 주변 회로 트랜지스터 상에 형성된 주변 하부 절연층과, 상기 주변 하부 절연층 상에 형성된 주변 상부 절연층으로 구성되고, 상기 주변 절연층 내에는 상기 주변 회로 트랜지스터와 전기적으로 연결된 주변 콘택 배선 구조체가 형성되어 있다, 상기 주변 하부 절연층은 상기 주변 회로 트랜지스터 상에 형성된 실리콘 산화층, 상기 실리콘 산화층 상에 형성되고 상기 실리콘 산화층보다 유전율이 낮은 저유전층, 및 상기 실리콘 산화층 및 저유전층의 상면 및 측벽에 형성되고 상기 주변 회로 영역의 일측을 보호하는 보호층으로 구성된다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 소자는 셀 어레이 영역, 콘택 영역과 주변 회로 영역을 갖는 기판; 상기 셀 어레이 영역에 배치되고 적층 구조체 및 수직 구조체를 포함하는 셀 어레이 구조체; 상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체; 상기 콘택 영역에 배치되고 상기 셀 어레이 영역과 주변 회로 영역을 전기적으로 연결하는 콘택 배선 구조체; 상기 셀 어레이 구조체를 절연하는 셀 절연층; 상기 콘택 배선 구조체를 절연하는 콘택 절연층; 및 상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되고, 실리콘 산화층보다 유전율이 낮은 저유전층과 다공성층을 구비하는 주변 절연층을 포함한다.
본 발명의 기술적 사상의 3차원 반도체 소자는 셀 어레이 영역 또는 주변 회로 영역에 도전 라인들간의 전기적 절연을 위하여 실리콘 산화층보다 유전율이 낮은 저유전층이나 다공성층을 구비함으로써 신호 지연을 감소시켜 전기적 성능을 향상시킬 수 있다.
또한, 본 발명의 기술적 사상의 3차원 반도체 소자는 주변 회로 영역에 도전 라인들간의 절연과 수소 흡착을 위하여 다공성층을 구비함으로써 전기적 성능을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 개략적인 배치 구조를 설명하기 위한 평면도이다.
도 2는 도 1의 3차원 반도체 소자를 설명하기 위한 블록도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 3차원 메모리 셀 어레이를 나타내는 회로도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 평면도이다.
도 5는 도 4의 I-I', II-II', 및 III-III' 선을 따라 자른 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 단면도이다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
도 11 및 도 12는 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
도 13 및 도 14는 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
도 15 및 도 16은 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
도 17 내지 도 21은 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 평면도이다.
도 23 및 도 24는 각각 도 22의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 25 및 도 26은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 개략적인 배치 구조를 설명하기 위한 평면도이고, 도 2는 도 1의 3차원 반도체 소자를 설명하기 위한 블록도이다.
구체적으로, 3차원 반도체 소자는 셀 어레이 영역(CAR, cell array region,) 및 주변 회로 영역(PERI, peripheral circuit region)을 포함할 수 있다. 주변 회로 영역(PERI)은 로우 디코더 영역들(ROW DCR. row decoder region), 페이지 버퍼 영역(PBR, page buffer region) 및 칼럼 디코더 영역(COL DCR, column decoder region)을 포함할 수 있다. 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 콘택 영역(CTR, contact region)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수개의 메모리 셀들로 구성된 3차원 메모리 셀 어레이(1)가 배치될 수 있다. 메모리 셀 어레이(1)는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다. 일 실시예에서, 메모리 셀 어레이(1)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 셀 어레이(1)에 대해서는 후에 더 설명한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더(2)가 배치된다. 콘택 영역(CTR)에는 메모리 셀 어레이(1)와 로우 디코더(2)를 전기적으로 연결하는 콘택 배선 구조체가 배치될 수 있다. 로우 디코더(2)는 어드레스 정보에 따라 메모리 셀 어레이(1)의 메모리 블록들(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼(3)가 배치될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 설 어레이(1)의 비트라인들과 연결되는 칼럼 디코더(4)가 배치된다. 칼럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 3차원 메모리 셀 어레이를 나타내는 회로도이다.
구체적으로, 3차원 반도체 소자의 3차원 메모리 셀 어레이는 공통 소오스 라인(CSL, common source line), 복수개의 비트라인들(BL, bit line) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR, cell string)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에서, 공통 소오스 라인(CSL)은 복수개로 2차원적으로 배열될 수 있다. 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 그라운드 선택 트랜지스터(GST, ground select transistor), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST, string select transistor), 및 그라운드 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 그라운드 선택 라인(GSL), 복수개의 워드 라인들(WL1-WLn, n은 양의 정수) 및 복수개의 스트링 선택 라인들(SSL)은 그라운드 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 정보 저장 요소(data storage element)를 포함할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 평면도이고, 도 5는 도 4의 I-I', II-II', 및 III-III' 선을 따라 자른 단면도이다.
구체적으로, 3차원 반도체 소자(100-1)는 기판(10) 상에 셀 어레이 영역(CAR), 주변 회로 영역(PERI), 및 이들 사이의 콘택 영역(CTR)이 배치될 수 있다. 콘택 영역(CTR)은 주변 회로 영역(PERI)과 인접한 제1 콘택 영역(CTR1)과, 셀 어레이 영역(CAR)에 인접한 제2 콘택 영역(CTR2)을 포함할 수 있다. 주변 회로 영역(PERI)의 기판(10)은 소자 분리층(11)에 의해 정의된 활성 영역(ACT)을 포함할 수 있다.
기판(10)은 실리콘 웨이퍼일 수 있다. 셀 어레이 영역(CAR)의 기판(10) 상에 셀 어레이 구조체(CAST)가 배치될 수 있으며, 주변 회로 영역(PERI)의 기판(10) 상에 주변 로직 구조체(PLST)가 배치될 수 있다. 셀 어레이 구조체(CAST)는 셀 어레이 영역(CAR)에서 콘택 영역들(CTR1, CTR2)로 연장될 수 있다. 주변 로직 구조체(PLST)는 셀 어레이 구조체(CAST) 보다 낮은 높이를 가질 수 있다.
셀 어레이 구조체(CAST)는 기판(10) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체(ST)와, 적층 구조체(ST)를 관통하는 수직 구조체들(VS)을 포함할 수 있다. 수직 구조체(VS) 상에는 셀 패드(CEP)가 형성될 수 있다. 적층 구조체(ST)는 도시된 바와 같이 제1 방향(x 방향)으로 연장되는 라인형 구조를 가질 수 있다.
일 실시예에서, 적층 구조체(ST)는 셀 어레이 영역(CAR) 전체를 덮는 평판형 구조를 가질 수도 있다. 적층 구조체(ST)는 전극들(EL)과 주변 로직 구조체(PLST) 간의 전기적 연결을 위해, 콘택 영역(CTR1, CTR2)에서 계단식 구조(stepwise structure)를 가질 수 있다. 콘택 영역(CTR1, CTR2)에서 적층 구조체(ST)의 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 적층 구조체(ST)는 콘택 영역(CTR1, CTR2)에서 경사진 프로파일(sloped profile)을 가질 수 있다.
적층 구조체(ST)는 기판(10) 상에 수직적으로 적층된 복수의 전극들(EL)과, 수직적으로 인접하는 전극들(EL) 사이의 전극 분리 절연층들(32)을 포함할 수 있다. 전극들(EL)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다.
전극 분리 절연층들(32)의 두께는 서로 동일하거나 전극 분리 절연층들(32)중 일부의 두께가 다를 수 있다. 전극 분리 절연층(32)은 실리콘 산화층일 수 있다. 전극들(EL)의 끝단 부분들은 콘택 영역(CTR1, CTR2) 상에 계단식 구조를 가질 수 있다. 전극들(EL)은 기판(10)의 상부면에서 멀어질수록 면적은 감소될 수 있다. 전극들(EL)의 일측벽들은 콘택 영역(CTR1, CTR2)에서 서로 다른 수평적 위치에 배치될 수 있다.
수직 구조체들(VS)은 적층 구조체(ST)를 관통하여 기판(10)에 연결될 수 있다. 수직 구조체들(VS)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 수직 구조체(VS)는 기판(10)과 연결되는 수직 기둥(AP), 및 수직 기둥(AP)과 전극(EL) 사이에 위치하는 정보 저장 요소(DS)를 포함할 수 있다.
수직 구조체들(VS)은 제1 도전형의 불순물 이온이 도핑된 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 수직 구조체들(VS)은 속이 빈 실린더 형(예를 들면, 마카로니(macaroni)으로 내부 홀을 가질 수 있다. 수직 구조체들(VS)은 내부 홀들은 충진 절연층, 예컨대 실리콘 산화층으로 형성될 수 있다.
일 실시예에서, 수직 구조체들(VS)은 도면에 도시한 바와 같이 평면적 관점에서 일 방향, 예컨대 제2 방향(y방향)으로 배열될 수 있다. 일 실시예에서, 수직 구조체들(VS)은 평면적 관점에서 일 방향, 예컨대 제2 방향(y방향)으로 지그재그 형태로 배열될 수도 있다.
일 실시예에서, 기판(10) 전면에 셀 어레이 구조체(CAST) 및 콘택 영역(CTR1, CTR2)을 각각 덮는 셀 절연층(33-1) 및 콘택 절연층(34-1)이 배치될 수 있다. 셀 절연층(33-1) 및 콘택 절연층(34-1)은 평탄화된 상부면을 가질 수 있다. 콘택 절연층(34-1)은 적층 구조체(ST)들의 끝단 부분들을 덮을 수 있다.
제1 및 제2 콘택 영역들(CTR1, CTR2)에 셀 어레이 영역(CAR)의 셀 어레이 구조체(CAST)와 주변 회로 영역(PERI)의 주변 회로 구조체(PLST)를 전기적으로 연결하기 위한 콘택 배선 구조체(PLG1, PLG2)가 배치될 수 있다. 예컨대, 콘택 배선 구조체로써 제1 콘택 영역(CTR1)에는 콘택 절연층(34-1)을 관통하여 전극들(EL)의 끝단들에 접속되는 제1 플러그들(PLG1)이 배치될 수 있다. 그리고, 콘택 배선 구조체로써 제2 콘택 영역(CTR2)에는 콘택 절연층(34-2)을 관통하여 전극들(EL)의 끝단들에 접속되는 제2 플러그들(PLG2)이 배치될 수 있다.
셀 절연층(33-1)은 실리콘 산화층일 수 있다. 콘택 절연층(34-1)은 실리콘 산화층보다 유전율이 낮은 저유전층일 수 있다. 콘택 절연층(34-1)을 저유전층으로 구성할 경우, 제1 및 제2 플러그들(PLG1, PLG2)간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자의 신호 지연을 감소시킬 수 있다.
제1 플러그들(PLG1)은 셀 어레이 영역(CAR)에 인접할수록 제1 플러그들(PLG1)의 수직적 길이는 감소될 수 있다. 제2 플러그들(PLG2)은 셀 어레이 영역(CAR)에 인접할수록 제2 플러그들(PLG2)의 수직적 길이가 감소될 수 있다. 제1 플러그들(PLG1)의 최소 수직적 길이는 제2 플러그들(PLG2)의 최대 수직적 길이보다 클 수 있다. 제1 및 제2 플러그들(PLG1, PLG2)의 상부면들은 동일 평면을 이룰 수 있다.
셀 어레이 구조체(CAST)의 상부에는 적층 구조체(ST)를 가로질러 제2 방향(y 방향)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그(BPLG) 및 셀 패드(CEP)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다. 비트 라인 콘택 플러그(BPLG)는 하부 배선 절연층(42-1)에 의해 절연될 수 있다. 비트 라인들(BL)은 상부 배선 절연층(45-1)에 의해 절연될 수 있다.
제1 콘택 영역(CTR1)의 콘택 절연층(34-1) 상에 제1 콘택들(CT1)을 통해 제1 플러그들(PLG1)과 전기적으로 연결되는 제1 연결 라인들(CL1)이 배치될 수 있다. 제2 콘택 영역(CTR2)의 콘택 절연층(34-1) 상에 제2 콘택들(CT2)을 통해 제2 플러그들(PLG2)과 전기적으로 연결되는 제2 연결 라인들(CL2)이 배치될 수 있다.
제1 플러그들(PLG1) 및 제2 플러그들(PLG1)은 하부 배선 절연층(42-1)에 의해 절연될 수 있다. 제1 연결 라인들(CL1) 및 제2 연결 라인들(CL2)은 상부 배선 절연층(45-1)에 의해 절연될 수 있다. 하부 배선 절연층(42-1) 및 상부 배선 절연층(45-1)은 실리콘 산화층에 의해 형성될 수 있다.
주변 회로 영역(PERI)의 주변 로직 구조체(PLST)는 로우 및 칼럼 디코더들, 페이지 버퍼 및 제어 회로들을 포함할 수 있다. 주변 로직 구조체(PLST)는 셀 어레이 구조체(CAST)와 전기적으로 연결되는 트랜지스터들(TR), 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 주변 회로 영역(PERI)의 기판(10)에는 활성 영역(ACT)을 정의하는 소자 분리층(11)이 형성될 수 있다.
예컨대, 주변 회로 영역(PERI)의 주변 로직 구조체(PLST)는 활성 영역(ACT)을 가로질러 제1 방향으로 연장되는 주변 워드 라인(23, 또는 주변 게이트 전극), 및 주변 워드 라인(23) 양측의 활성 영역(ACT) 내에 형성된 소오스 및 드레인 불순물 영역들(21, 22)을 구비하는 트랜지스터(TR)를 포함할 수 있다. 더하여, 주변 로직 구조체(PLST)는 저항 패턴(25)을 포함할 수 있다.
주변 회로 영역(PERI)은 주변 로직 구조체(PLST)를 덮는 주변 하부 절연층(30-1)이 형성되어 있다. 주변 하부 절연층(30-1)은 주변 워드 라인(23) 및 저항 패턴(25)을 덮을 수 있다. 주변 하부 절연층(30-1)의 상부면은 셀 어레이 구조체(CAST)의 상부면보다 아래에 위치할 수 있다.
주변 하부 절연층(30-1)은 실리콘 산화층(30a), 실리콘 산화층보다 유전율이 낮은 저유전층(30b) 및 다공성층(30c)의 삼중층으로 구성될 수 있다. 다공성층(30c)도 실리콘 산화층보다 유전율이 낮을 수 있다. 저유전층(30b)은 플로린 도프트 실리콘 산화물(fluorine doped silicon oxide), 카본 도프트 실리콘 산화물(carbon doped silicon oxide), 스핀 온 실리콘계 폴리머(spin-on silicone based polymer) 등으로 구성될 수 있다.
플로린 도프트 실리콘 산화물(fluorine doped silicon oxide)은 SiOF일 수 있다. 카본 도프트 실리콘 산화물은 SiOC일 수 있다. 스핀 온 실리콘계 폴리머 폴리머는 HSQ(hydrogen silsesquioxane), MSQ(methyl silsesqioxane), PTFE(poly-tetrafluoroethylene)층, FLARE(fluorinated poly-aryl-ether), poly-para-xylylene, BCB(benzo cyclobutene), SILK(silicon low K polymer) 등일 수 있다. 저유전층(30b)은 앞서 물질 이외에도 실리콘 산화층보다 유전율이 낮은 다양한 물질이 이용될 수 있다.
다공성층(30c)은 다공성을 갖는 물질층일 수 있다. 다공성층(30c)은 실리콘 탄소 질화층(SiCN)일 수 있다. 다공성층(30c)은 실리콘 탄소 질화층(SiCN) 이외에도 다공성을 갖는 물질층이면 이용될 수 있다. 하기의 본 명세서에서 저유전층 및 다공성층이라고 명명되는 물질 종류는 위와 같을 수 있어 아래에서는 편의상 생략한다.
주변 하부 절연층(30-1)이 저유전층(30b)이나 다공성층(30c)을 포함할 경우 주변 회로 영역(PERI)에 형성된 도전 라인들, 예컨대 주변 워드 라인(23), 저항 패턴(25), 후술하는 하부 콘택 플러그들(LCP1, LCP2, LCP3) 간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자의 신호 지연을 감소시킬 수 있다.
주변 하부 절연층(30-1)이 다공성층(30c)을 포함할 경우, 다공성층(30c)과 주변 상부 절연층(36-1)의 저유전층(36a)간의 접착 특성을 개선할 수 있다. 더하여, 주변 하부 절연층(30-1)이 다공성층(30c)을 포함할 경우, 다공성층(30c)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-1)의 전기적 특성 향상에 기여할 수 있다.
주변 회로 영역(PERI) 상에 복수개의 배선 라인들(ICL)이 배치될 수 있다. 일 실시예에서, 수직적 관점에서 주변 워드 라인(23)과 복수개의 배선 라인들(ICL) 사이에 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)이 배치될 수 있다. 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)은 제1 방향(x 방향)으로 연장되며, 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)은 제2 방향(y방향)에서 수평적으로 서로 이격되어 배치될 수 있다. 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)은 활성 영역(ACT)의 상부에 배치되며, 제1 방향에서 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)의 길이가 활성 영역(ACT)의 폭보다 클 수 있다.
일 실시예에 따르면, 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)의 상부면들은 제1 및 제2 콘택 영역들(CTR1, CTR2) 상의 제1 및 제2 플러그들(PLG1, PLG2)의 상부면들과 실질적으로 동일 평면을 이룰 수 있다. 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)의 상부면들은 셀 어레이 영역(CAR)의 수직 구조체(VS)의 상부면과 실질적으로 동일한 평면을 이룰 수 있다.
제1 콘택 패드(CP1)는 제1 하부 콘택 플러그(LCP1)를 통해 소오스 불순물 영역(21)과 전기적으로 연결될 수 있다. 제2 콘택 패드(CP2)는 제2 하부 콘택 플러그(LCP2)를 통해 드레인 불순물 영역(22)과 전기적으로 연결될 수 있다. 제3 콘택 패드(CP3)는 제3 하부 콘택 플러그(LCP3)를 통해 주변 워드 라인(23)과 전기적으로 연결될 수 있다.
제1 내지 제3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은 배선 라인들(ICL)의 배치에 상관없이 활성 영역(ACT)의 내에 위치할 수 있다. 제1 내지 제3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은 제2 방향으로 연장되는 동일선 상에 배열될 수도 있다.
제1 내지 제3 콘택 패드들(CP1, CP2, CP3) 및 제1 내지 제3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은 주변 상부 절연층(36-1)에 의해 절연될 수 있다. 주변 상부 절연층(36-1)은 주변 하부 절연층(30-1) 상에 형성된 저유전층(36a) 및 저유전층(36a) 상에 형성된 다공성층(36b)을 포함할 수 있다.
주변 상부 절연층(36-1)이 저유전층(36a) 및 다공성층(36b)을 포함할 경우 주변 회로 영역(PERI)에서 제1 내지 제3 콘택 패드들(CP1, CP2, CP3), 하부 콘택 플러그들(LCP1, LCP2, LCP3)간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자의 신호 지연을 감소시킬 수 있다.
주변 상부 절연층(36-1)이 다공성층(36b)을 포함할 경우, 다공성층(36b)과 주변 하부 배선 절연층(40-1)의 저유전층(40a)간의 접착 특성을 개선할 수 있다. 더하여, 주변 상부 절연층(36-1)이 다공성층(36b)을 포함할 경우, 다공성층(36b)이 수소 흡착 기능을 가져 3차원 반도체 소자의 전기적 특성 향상에 기여할 수 있다.
주변 회로 영역(PERI)에서 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)을 도시하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 내지 제3 콘택 패드들(CP1, CP2, CP3) 중 적어도 하나는 생략될 수도 있으며, 콘택 패드들의 수가 추가될 수도 있다.
제1 내지 제3 콘택 패드들(CP1, CP2, CP3) 각각은 상부 콘택 플러그들(UCP1, UCP2, UCP3)을 통해 복수개의 배선 라인들(ICL)중 하나와 전기적으로 연결될 수 있다. 일 실시예에서, 제1 내지 제3 콘택 패드들(CP1, CP2, CP3) 각각에 대응하여 제1 내지 제3 상부 콘택 플러그들(UCP1, UCP2, UCP3)이 배치될 수 있다. 제1 내지 제3 상부 콘택 플러그들(UCP1, UCP2, UCP3)의 위치는, 배선 라인들(ICL)과 주변 로직 회로들과의 전기적 연결 관계에 따라 달라질 수 있다.
제1 내지 제3 상부 콘택 플러그들(UCP1, UCP2, UCP3)의 상부면들은 제1 및 제2 콘택 영역들(CTR1, CTR2)의 제1 및 제2 콘택들(CT1, CT2)의 상부면들과 실질적으로 동일한 평면을 이룰 수 있다. 제1 내지 제3 상부 콘택 플러그들(UCP1, UCP2, UCP3)은 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)을 통해 주변 로직 구조체와 전기적으로 연결될 수 있다.
상부 콘택 플러그들(UCP1, UCP2, UCP3)은 주변 하부 배선 절연층(40-1)에 의해 절연될 수 있다. 주변 하부 배선 절연층(40-1)은 저유전층(40a) 및 저유전층(40a) 상에 형성된 다공성층(40b)에 의해 형성될 수 있다.
주변 하부 배선 절연층(40-1)이 저유전층(40a) 및 다공성층(40b)을 포함할 경우 주변 회로 영역(PERI)에서 상부 콘택 플러그들(UCP1, UCP2, UCP3)간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자의 신호 지연을 감소시킬 수 있다.
주변 하부 배선 절연층(40-1)이 다공성층(40b)을 포함할 경우, 다공성층(40b)과 주변 상부 배선 절연층(49-1)의 저유전층(47a)간의 접착 특성을 개선할 수 있다. 더하여, 주변 하부 배선 절연층(40-1)이 다공성층(40b)을 포함할 경우, 다공성층(40b)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-1)의 전기적 특성 향상에 기여할 수 있다.
주변 회로 영역(PERI) 상에 상부 콘택 플러그들(UCP1, UCP2, UCP3)과 연결되는 복수개의 배선 라인들(ICL)이 배치될 수 있다. 복수개의 배선 라인들(ICL)은 주변 회로 영역(PERI)에서 셀 어레이 영역(CAR)으로 연장될 수 있다. 일 실시예에서, 복수개의 배선 라인들(ICL)은 셀 어레이 영역(CAR)의 비트 라인들과 동일한 도전 물질로 형성될 수 있다.
복수개의 배선 라인들(ICL)은 제1 방향에 수직한 제2 방향(D2)으로 나란히 연장될 수 있으며, 배선 라인들(ICL)의 일부분들은 평면적 관점에서 활성 영역(ACT)과 중첩되도록 배치될 수 있다. 즉, 하나의 활성 영역(ACT) 상부에 복수 개의 배선 라인들(ICL)이 배치될 수 있다.
배선 라인들(ICL)은 주변 상부 배선 절연층(49-1)에 의해 절연될 수 있다. 주변 상부 배선 절연층(49-1)이 저유전층(47a) 및 다공성층(47b)을 포함할 경우 주변 회로 영역(PERI)에서 배선 라인들(ICL)간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자(100-1)의 신호 지연을 감소시킬 수 있다.
주변 상부 배선 절연층(49-1)이 다공성층(47b)을 포함할 경우, 다공성층(47b) 이후에 형성되는 물질층(미도시)간의 접착 특성을 개선할 수 있다. 더하여, 주변 상부 배선 절연층(49-1)이 다공성층(47b)을 포함할 경우, 다공성층(47b)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-1)의 전기적 특성 향상에 기여할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 단면도이다.
구체적으로, 도 6의 3차원 반도체 소자(100-2)는 도 4의 I-I', II-II', 및 III-III' 선을 따라 자른 단면도일 수 있다. 도 6의 3차원 반도체 소자(100-2)는 도 5와 비교할 때 셀 절연층(33-2), 콘택 절연층(34-2), 하부 배선 절연층(42-2), 상부 배선 절연층(45-2), 주변 하부 절연층(30-2), 주변 상부 절연층(36-2), 및 주변 하부 배선 절연층(40-2) 및 주변 상부 배선 절연층(49-2)의 구성이 다른 것을 제외하고는 동일할 수 있다. 이에 따라, 도 6의 설명에서 도 5와 동일한 내용은 간단히 설명하거나 생략하여 설명한다.
3차원 반도체 소자(100-2)는 셀 어레이 영역(CAR)의 적층 구조체(CAST) 및 콘택 영역(CTR1, CTR2)을 각각 덮는 셀 절연층(33-2) 및 콘택 절연층(34-2)이 배치될 수 있다. 셀 절연층(33-2)은 실리콘 산화층보다 유전율이 낮은 저유전층일 수 있다. 콘택 절연층(34-2)은 실리콘 산화층일 수 있다. 셀 절연층(33-2)을 저유전층으로 구성할 경우, 셀 패드들(CEP) 간의 기생 저항을 감소시켜 신호 지연을 개선할 수 있다.
3차원 반도체 소자(100-2)의 비트 라인 콘택 플러그(BPLG)는 하부 배선 절연층(42-2)에 의해 절연될 수 있다. 비트 라인들(BL)은 상부 배선 절연층(45-1)에 의해 절연될 수 있다. 3차원 반도체 소자(100-2)의 제1 플러그들(PLG1) 및 제2 플러그들(PLG2)은 하부 배선 절연층(42-2)에 의해 절연될 수 있다. 제1 연결 라인들(CL1) 및 제2 연결 라인들(CL2)은 상부 배선 절연층(45-2)에 의해 절연될 수 있다.
하부 배선 절연층(42-2) 및 상부 배선 절연층(45-2)은 실리콘 산화층보다 유전율이 낮은 저유전층에 의해 형성될 수 있다. 하부 배선 절연층(42-2) 및 상부 배선 절연층(45-2)을 저유전층으로 구성할 경우, 비트 라인 콘택 플러그들(BPLG), 제1 플러그들(PLG1) 및 제2 플러그들(PLG2), 비트 라인들(BL), 제1 연결 라인들(CL1) 및 제2 연결 라인들(CL2) 간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자(100-2)의 신호 지연을 감소시킬 수 있다.
3차원 반도체 소자(100-2)는 주변 회로 영역(PERI)의 주변 워드 라인(23), 저항 패턴(25)을 덮는 주변 하부 절연층(30-2)을 포함할 수 있다. 주변 하부 절연층(30-2)은 실리콘 산화층 또는 저유전층으로 이루어진 제1 물질층(30e), 및 제1 물질층(30e) 상에 형성된 다공성의 제2 물질층(30f)으로 구성될 수 있다.
주변 하부 절연층(30-2)이 저유전층 또는 다공성층으로 구성된 제1 물질층(30e)을 포함할 경우 주변 회로 영역(PERI)에 형성된 도전 라인들, 예컨대 주변 워드 라인(23), 저항 패턴(25), 하부 콘택 플러그들(LCP1, LCP2, LCP3) 간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자(100-2)의 신호 지연을 감소시킬 수 있다.
주변 하부 절연층(30-2)이 다공성의 제2 물질층(30f)을 포함할 경우, 다공성의 제2 물질층(30f)과 주변 상부 절연층(36-2)의 실리콘 산화층(36c)간의 접착 특성을 개선할 수 있다. 더하여, 주변 하부 절연층(30-2)이 다공성의 제2 물질층(30f)을 포함할 경우, 다공성의 제2 물질층(30f)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-2)의 전기적 특성 향상에 기여할 수 있다.
3차원 반도체 소자(100-2)는 주변 회로 영역(PERI)에서 주변 하부 절연층(30-2) 상에 주변 상부 절연층(36-2)을 포함할 수 있다. 주변 상부 절연층(36-2)은 주변 하부 절연층(30-2) 상에 형성된 실리콘 산화층(36c) 및 실리콘 산화층(36c) 상에 형성된 다공성층(36b)을 포함할 수 있다.
주변 상부 절연층(36-2)이 다공성층(36b)을 포함할 경우, 다공성층(36b)과 주변 하부 배선 절연층(40-2)의 실리콘 산화층(40c)간의 접착 특성을 개선할 수 있다. 더하여, 주변 상부 절연층(36-2)이 다공성층(36b)을 포함할 경우, 다공성층(36b)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-2)의 전기적 특성 향상에 기여할 수 있다.
3차원 반도체 소자(100-2)는 주변 회로 영역(PERI)에서 상부 콘택 플러그들(UCP1, UCP2, UCP3)이 주변 하부 배선 절연층(40-2)에 의해 절연될 수 있다. 주변 하부 배선 절연층(40-2)은 실리콘 산화층(40c) 및 실리콘 산화층(40c) 상에 형성된 다공성층(40b)에 의해 형성될 수 있다.
주변 하부 배선 절연층(40-2)이 다공성층(40b)을 포함할 경우, 다공성층(40b)과 주변 상부 배선 절연층(49-2)의 실리콘 산화층(47c)간의 접착 특성을 개선할 수 있다. 더하여, 주변 하부 배선 절연층(40-2)이 실리콘 다공성층(40b)을 포함할 경우, 다공성층(40b)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-2)의 전기적 특성 향상에 기여할 수 있다.
3차원 반도체 소자(100-2)는 주변 회로 영역(PERI)에서 배선 라인들(ICL)이 주변 상부 배선 절연층(49-2)에 의해 절연될 수 있다. 주변 상부 배선 절연층(49-2)이 다공성층(47b)을 포함할 경우, 다공성층(47b) 이후에 형성되는 물질층(미도시)간의 접착 특성을 개선할 수 있다.
더하여, 주변 상부 배선 절연층(49-2)이 다공성층(47b)을 포함할 경우, 다공성층(47b)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-2)의 전기적 특성 향상에 기여할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 단면도이다.
구체적으로, 도 7의 3차원 반도체 소자(100-3)는 도 4의 I-I', II-II', 및 III-III' 선을 따라 자른 단면도일 수 있다. 도 7의 3차원 반도체 소자(100-3)는 도 5와 비교할 때 주변 하부 절연층(30-3)의 구성이 다른 것을 제외하고는 동일할 수 있다. 이에 따라, 도 7의 설명에서 도 5와 동일한 내용은 간단히 설명하거나 생략하여 설명한다.
3차원 반도체 소자(100-3)는 주변 회로 영역(PERI)의 주변 워드 라인(23), 저항 패턴(25)을 덮는 주변 하부 절연층(30-3)을 포함할 수 있다. 주변 하부 절연층(30-3)은 주변 워드 라인(23), 저항 패턴(25)을 덮는 실리콘 산화층(30a), 실리콘 산화층(30a) 상에 형성되고 실리콘 산화층보다 유전율이 낮은 저유전층(30b), 및 실리콘 산화층(30a) 및 저유전층(30b)의 상면 및 측벽에 형성된 보호층(30d)의 삼중층으로 구성될 수 있다. 보호층(30d)은 저유전층과 다공성층의 이중층으로 구성될 수 있다. 보호층(30d)은 주변 회로 영역(PERI)의 일 측벽을 보호할 수 있다.
주변 하부 절연층(30-3)이 저유전층(30b) 및 저유전층을 포함하는 보호층(30d)을 포함할 경우 주변 회로 영역(PERI)에 형성된 도전 라인들, 예컨대 주변 워드 라인(23), 저항 패턴(25), 하부 콘택 플러그들(LCP1, LCP2, LCP3) 간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자(100-3)의 신호 지연을 감소시킬 수 있다.
주변 하부 절연층(30-3)이 다공성층의 보호층(30d)을 포함할 경우, 다공성의 보호층(30d)과 주변 상부 절연층(36-1)의 저유전층(36a)간의 접착 특성을 개선할 수 있다. 더하여, 주변 하부 절연층(30-2)이 다공성층의 보호층(30d)을 포함할 경우, 다공성층의 보호층(30d)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-3)의 전기적 특성 향상에 기여할 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 단면도이다.
구체적으로, 도 8의 3차원 반도체 소자(100-4)는 도 4의 I-I', II-II', 및 III-III' 선을 따라 자른 단면도일 수 있다. 도 8의 3차원 반도체 소자(100-4)는 도 5 및 도 6과 비교할 때 콘택 절연층(34-3), 주변 하부 절연층(30-4) 및 주변 상부 절연층(36-3)의 구성이 다른 것을 제외하고는 동일할 수 있다. 이에 따라, 도 8의 설명에서 도 5와 동일한 내용은 간단히 설명하거나 생략하여 설명한다.
3차원 반도체 소자(100-4)는 셀 어레이 영역(CAR)의 콘택 영역(CTR1, CTR2)을 덮는 콘택 절연층(34-3)이 배치될 수 있다. 콘택 절연층(34-3)은 실리콘 산화층(34a) 및 다공성층(34b)일 수 있다. 실리콘 산화층(34a)은 셀 어레이 영역(CAR)에서 주변 회로 영역(PERI)으로 경사지게 형성될 수 있다. 다공성층(34b)은 실리콘 산화층(34a) 상에 형성되고 셀 패드(CEP) 및 주변 회로 영역(PERI)의 제1 내지 제3 콘택 패드들(CP1, CP2, CP3)의 표면과 동일 평면을 가질 수 있다.
콘택 절연층(34-3)이 다공성층(34b)을 포함할 경우, 콘택 플러그(PLG1, PLG2)간의 기생 커패시턴스를 줄여 신호 지연을 감소시킬 수 있고, 다공성층(34b)과 하부 배선 절연층(42-1)간의 접착 특성을 개선할 수 있다. 더하여, 콘택 절연층(34-3)이 다공성층(34b)을 포함할 경우, 다공성층(34b)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-4)의 전기적 특성 향상에 기여할 수 있다.
3차원 반도체 소자(100-4)는 주변 회로 영역(PERI)의 주변 워드 라인(23), 저항 패턴(25)을 덮는 주변 하부 절연층(30-4)을 포함할 수 있다. 주변 하부 절연층(30-4)은 실리콘 산화층보다 유전율이 낮은 저유전층(30g)으로 구성될 수 있다. 주변 하부 절연층(30-4)이 저유전층(30g)을 포함할 경우 주변 회로 영역(PERI)에 형성된 도전 라인들, 예컨대 주변 워드 라인(23), 저항 패턴(25), 하부 콘택 플러그들(LCP1, LCP2, LCP3) 간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자(100-4)의 신호 지연을 감소시킬 수 있다.
3차원 반도체 소자(100-4)는 주변 회로 영역(PERI)에서 주변 하부 절연층(30-4) 상에 주변 상부 절연층(36-3)을 포함할 수 있다. 주변 상부 절연층(36-3)은 주변 하부 절연층(30-4) 상에 형성된 실리콘 산화층(36d) 및 실리콘 산화층(36d) 상에 형성된 다공성층(36e)을 포함할 수 있다. 실리콘 산화층(36d)은 도 6의 실리콘 산화층(36c)보다 두께가 작을 수 있다. 다공성층(36e)은 도 5의 다공성층(36b)보다 더 두꺼울 수 있다.
주변 상부 절연층(36-3)이 다공성층(36e)을 포함할 경우, 콘택 패드들(CP1, CP2, CP3)간의 기생 커패시턴스를 줄일 수 있고, 다공성층(36e)과 주변 하부 배선 절연층(40-d)의 저유전층(40a)간의 접착 특성을 개선할 수 있다. 더하여, 주변 상부 절연층(36-3)이 다공성층(36e)을 포함할 경우, 다공성층(36e)이 수소 흡착 기능을 가져 3차원 반도체 소자(100-4)의 전기적 특성 향상에 기여할 수 있다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
구체적으로, 도 9 및 도 10은 도 5의 주변 하부 절연층(30-1)의 제조 방법을 설명하기 위하여 제공될 수 있다.
도 9를 참조하면, 기판(10)의 주변 회로 영역(PERI) 상에 주변 로직 구조체(PLST)를 형성한다. 주변 로직 구조체(PLST)는 도 5에서 설명한 바와 같이 주변 워드 라인(23, 또는 주변 게이트 전극), 소오스 및 드레인 불순물 영역들(21, 22)을 포함하는 트랜지스터들, 저항 패턴(25) 등을 포함할 수 있다. 주변 회로 영역(PERI)의 기판(10)에는 활성 영역(ACT)을 정의하는 소자 분리층(11)이 형성될 수 있다.
계속하여, 기판(10) 상의 셀 어레이 영역(CAR), 콘택 영역(CTR1, CTR2) 및 주변 회로 영역(PERI)을 전체적으로 덮는 실리콘 산화층(30a'), 저유전층(30b') 및 다공성층(30c')을 순차적으로 형성한다. 다공성층(30c')은 기생 커패시턴스를 줄이고, 후속의 막질과의 접착 특성을 향상시키기 위해 형성될 수 있다. 다공성층(30c')은 저유전층(30b')의 접착 특성이 좋지 않기 때문에 이를 보완하기 위하여 형성할 수 있다. 이어서, 주변 회로 영역(PERI)의 다공성층(30c') 상에 사진공정을 이용하여 포토레지스트 패턴(52)을 형성한다.
도 10을 참조하면, 포토레지스트 패턴(도 9의 52)을 식각 마스크로 셀 어레이 영역(CAR) 및 콘택 영역(CTR1, CTR2)의 실리콘 산화층(30a'), 저유전층(30b') 및 다공성층(30c')을 선택적으로 식각하여 셀 어레이 영역(CAR) 및 콘택 영역(CTR1, CTR2)의 기판(10)을 노출시킨다.
이어서, 포토레지스트 패턴(도 9의 52)을 제거한다. 이렇게 되면, 주변 회로 영역(PERI)에 실리콘 산화층(30a), 저유전층(30b) 및 다공성층(30c)으로 구성된 주변 하부 절연층(30-1)이 형성될 수 있다.
주변 하부 절연층(30-1)을 구성하는 실리콘 산화층(30a), 저유전층(30b) 및 다공성층(30c)의 제조 공정에서, 필요에 따라 실리콘 산화층(30a')이나 저유전층(30b')을 형성하지 않을 경우 도 6의 주변 하부 절연층(30-2)을 형성할 수 있다. 주변 하부 절연층(30-1)을 구성하는 실리콘 산화층(30a), 저유전층(30b) 및 다공성층(30c)의 제조 공정에서, 필요에 따라 실리콘 산화층(30a')이나 다공성층(30c')을 형성하지 않을 경우 도 8의 주변 하부 절연층(30-4)을 형성할 수 있다.
계속하여, 도 5에 설명한 바와 같이 셀 어레이 영역(CAR) 및 콘택 영역(CTR1, CTR2)에 셀 어레이 구조체(CAST) 및 플러그들(PLG1, PLG2)을 형성한다. 주변 회로 영역(PERI)에는 제1 내지 제3 콘택 패드들(CP1, CP2, CP3) 및 하부 콘택 플러그들(LCP1, LCP2, LCP3)을 형성한다. 이어서, 셀 어레이 영역(CAR), 콘택 영역(CTR1, CTR2) 및 주변 회로 영역(PERI)에 비트 라인(BL), 연결 라인(CL1, CL2) 및 배선 라인(ICL) 등을 형성할 수 있다.
도 11 및 도 12는 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
구체적으로, 도 11 및 도 12는 도 7의 주변 하부 절연층(30-3)의 제조 방법을 설명하기 위하여 제공될 수 있다.
도 11을 참조하면, 기판(10)의 주변 회로 영역(PERI) 상에 주변 로직 구조체(PLST)를 형성한다. 주변 로직 구조체(PLST)에 대하여는 도 9에서 설명하였으므로 설명을 생략한다. 기판(10) 상의 셀 어레이 영역(CAR), 콘택 영역(CTR1, CTR2) 및 주변 회로 영역(PERI)을 전체적으로 덮는 실리콘 산화층(30a') 및 저유전층(30b')을 순차적으로 형성한다. 이어서, 주변 회로 영역(PERI)의 저유전층(30b') 상에 사진공정을 이용하여 포토레지스트 패턴(54)을 형성한다.
도 12를 참조하면, 포토레지스트 패턴(도 11의 54)을 식각 마스크로 셀 어레이 영역(CAR) 및 콘택 영역(CTR1, CTR2)의 실리콘 산화층(30a') 및 저유전층(30b')을 선택적으로 식각하여 셀 어레이 영역(CAR) 및 콘택 영역(CTR1, CTR2)의 기판(10)을 노출시킨다.
이어서, 포토레지스트 패턴(도 9의 54)을 제거한다. 계속하여, 주변 회로 영역(PERI)의 패터닝된 실리콘 산화층(30a) 및 저유전층(30b)을 덮도록 보호층(30d)을 형성한다. 보호층(30d)은 실리콘 산화층(30a) 및 저유전층(30b)의 상면 및 측벽을 덮도록 형성될 수 있다. 보호층(30d)은 저유전 물질과 다공성 물질의 이중층으로 구성될 수 있다. 보호층(30d)은 주변 회로 영역(PERI)의 일 측벽을 보호할 수 있다. 이렇게 되면, 실리콘 산화층(30a), 저유전층(30b), 및 실리콘 산화층(30a) 및 저유전층(30b)의 상면 및 측벽에 형성된 보호층(30d)의 삼중층으로 주변 하부 절연층(30-3)이 형성될 수 있다.
계속하여, 도 5 및 도 7에 설명한 바와 같이 셀 어레이 영역(CAR) 및 콘택 영역(CTR1, CTR2)에 셀 어레이 구조체(CAST) 및 플러그들(PLG1, PLG2)을 형성한다. 주변 회로 영역(PERI)에는 콘택 패드(CP1, CP2, CP3) 및 하부 콘택 플러그들(LCP1, LCP2, LCP3)을 형성한다. 이어서, 셀 어레이 영역(CAR), 콘택 영역(CTR1, CTR2) 및 주변 회로 영역(PERI)에 비트 라인(BL), 연결 라인(CL1, CL2) 및 배선 라인(ICL) 등을 형성할 수 있다.
도 13 및 도 14는 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
구체적으로, 도 13 및 도 14는 도 5의 콘택 절연층(34-1) 및 주변 상부 절연층(36-1)의 제조 방법을 설명하기 위하여 제공될 수 있다.
도 13을 참조하면, 기판(도 5의 10) 상의 셀 어레이 영역(CAR) 및 콘택 영역(CTR) 상에 적층 구조체(ST)가 형성될 수 있다. 적층 구조체(ST)는 콘택 영역(CTR)에서 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 적층 구조체(ST)는 콘택 영역(CTR)에서 경사진 프로파일(sloped profile)을 가질 수 있다. 적층 구조체(ST)에 관하여는 도 5에서 설명하였으므로 자세한 설명은 생략한다.
적층 구조체(ST) 상에는 제1 식각 정지층(56)을 형성한다. 셀 어레이 영역(CAR) 및 콘택 영역(CTR)의 제1 식각 정지층(56) 및 적층 구조체(ST)와, 주변 회로 영역(PERI) 상에 저유전층(58)과 얇은 두께의 다공성층(60) 및 제2 식각 정지층(62)을 순차적으로 형성한다. 제2 식각 정지층(62)은 주변 회로 영역(PERI)에 형성한다. 제1 식각 정지층(56) 및 제2 식각 정지층(62)은 실리콘 질화층으로 형성할 수 있다.
도 14를 참조하면, 셀 어레이 영역(CAR)의 제1 식각 정지층(56) 및 주변 회로 영역(PERI)의 제2 식각 정지층(62)의 표면을 식각 정지점으로 하여 제2 식각 정지층(62), 다공성층(60) 및 저유전층(58)을 순차적으로 화학기계적연마하여 평탄화한다.
이어서, 셀 어레이 영역(CAR)의 제1 식각 정지층(56) 및 주변 회로 영역(PERI)의 제2 식각 정지층(62)을 제거한다. 이렇게 되면, 콘택 영역(CTR)에는 저유전층(58)으로 이루어진 콘택 절연층(34-1)이 형성될 수 있다. 주변 회로 영역(PERI)에는 저유전층(36a) 및 다공성층(36b)으로 이루어진 주변 상부 절연층(36-1)이 형성될 수 있다.
도 15 및 도 16은 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
구체적으로, 도 15는 도 6의 콘택 절연층(34-2) 및 주변 상부 절연층(36-2)의 제조 방법을 설명하기 위하여 제공될 수 있다. 도 16은 도 8의 콘택 절연층(34-3) 및 주변 상부 절연층(36-3)의 제조 방법을 설명하기 위하여 제공될 수 있다.
기판(도 5의 10) 상의 셀 어레이 영역(CAR) 및 콘택 영역(CTR) 상에 적층 구조체(ST)가 형성될 수 있다. 적층 구조체(ST)는 콘택 영역(CTR)에서 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 적층 구조체(ST)는 콘택 영역(CTR)에서 경사진 프로파일(sloped profile)을 가질 수 있다. 적층 구조체(ST)에 관하여는 앞서 도 5, 도 6 및 도 8에서 설명하였으므로 자세한 설명은 생략한다.
도 15에서는 셀 어레이 영역(CAR) 및 콘택 영역(CTR)의 적층 구조체(ST)와, 주변 회로 영역(PERI) 상에 실리콘 산화층 및 얇은 두께의 다공성층을 순차적으로 형성한 후 화학기계적연마하여 평탄화한다. 이렇게 되면, 콘택 영역(CTR)에는 실리콘 산화층으로 이루어진 콘택 절연층(34-2)이 형성될 수 있다. 주변 회로 영역(PERI)에는 실리콘 산화층(36c) 및 다공성층(36b)으로 이루어진 주변 상부 절연층(36-2)이 형성될 수 있다.
도 16에서는 셀 어레이 영역(CAR) 및 콘택 영역(CTR)의 적층 구조체(ST)와, 주변 회로 영역(PERI) 상에 실리콘 산화층 및 두꺼운 두께의 다공성층을 순차적으로 형성한 후 화학기계적연마하여 평탄화한다. 이렇게 되면, 콘택 영역(CTR)에는 실리콘 산화층(34a) 및 다공성층(34b)으로 이루어진 콘택 절연층(34-3)이 형성될 수 있다. 주변 회로 영역(PERI)에는 실리콘 산화층(36c) 및 다공성층(36e)으로 이루어진 주변 상부 절연층(36-3)이 형성될 수 있다.
도 17 내지 도 21은 본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법을 설명하기 위한 부분 단면도들이다.
구체적으로, 도 17 내지 도 21은 도 5의 주변 상부 배선 절연층(49-1)의 제조 방법을 설명하기 위하여 제공될 수 있다.
도 17을 참조하면, 셀 어레이 영역(CAR) 및 콘택 영역(CTR)에 실리콘 산화층(70)을 형성할 수 있다. 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 주변 회로 영역(PERI) 상에 산화 물질층을 형성한 후, 사진식각공정으로 패터닝하여 셀 어레이 영역(CAR) 및 콘택 영역(CTR)에 실리콘 산화층(70)을 형성한다.
셀 어레이 영역(CAR) 및 콘택 영역(CTR)에만 실리콘 산화층(70)이 형성되어 있기 때문에, 셀 어레이 영역(CAR) 및 콘택 영역(CTR)과, 주변 회로 영역(PERI) 사이에는 단차가 형성될 수 있다.
이어서, 셀 어레이 영역(CAR) 및 콘택 영역(CTR)의 실리콘 산화층(70)과 주변 회로 영역(PERI) 상에 저유전 물질층(72) 및 다공성 물질층(74)을 순차적으로 형성한다. 저유전 물질층(72)은 실리콘 산화층(70)의 표면 및 측벽에 형성될 수 있다.
도 18 및 도 19를 참조하면, 도 18에 도시한 바와 같이 실리콘 산화층(70)의 표면을 식각 정지점으로 하여 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 주변 회로 영역(PERI)의 다공성 물질층(74) 및 저유전 물질층(72)을 화학기계적연마하여 평탄화한다. 이렇게 되면, 셀 어레이 영역(CAR), 콘택 영역(CTR)에는 실리콘 산화층(70)이 형성되며, 주변 회로 영역(PERI)에는 저유전층(76)과, 저유전층(76) 상에 얇은 두께로 다공성층(78)이 형성될 수 있다.
계속하여, 도 19에 도시한 바와 같이 실리콘 산화층(70), 저유전층(76), 및 다공성층(78)을 패터닝하여 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 주변 회로 영역(PERI)에 비아홀들(79)을 형성한다. 이렇게 되면, 셀 어레이 영역(CAR) 및 콘택 영역(CTR)에는 패터닝된 실리콘 산화층(80)으로 상부 배선 절연층(45-1)이 형성될 수 있고, 주변 회로 영역(PERI)에는 패터닝된 저유전층(47a) 및 패터닝된 다공성층(47b)으로 주변 상부 배선 절연층(49-1)이 형성될 수 있다.
도 20 및 도 21을 참조하면, 도 20에 도시한 바와 같이 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 주변 회로 영역(PERI)의 비아홀들(79)을 충분히 매립하도록 금속층(86), 예컨대 구리층을 형성한다. 계속하여, 도 21에 도시한 바와 같이 상부 배선 절연층(45-1) 및 주변 상부 배선 절연층(49-1)의 표면을 식각 정지점으로 하여 금속층(86)을 화학기계적연마하여 평탄화한다.
이렇게 되면, 도 21에 도시한 바와 같이 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 주변 회로 영역(PERI)에 배선층(88, 90)이 형성될 수 있다. 앞서 설명한 배선층(88, 90)의 형성은 다마신 공정에 의해 수행될 수 있다. 셀 어레이 영역(CAR) 및 콘택 영역(CTR)의 배선층(88)은 비트 라인(BL), 연결 라인(CL) 등이 될 수 있고, 주변 회로 영역의 배선층(90)은 배선 라인(ICL)이 될 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 평면도이다. 도 23 및 도 24는 각각 도 22의 I-I'선 및 II-II'선에 따른 단면도들이다.
구체적으로, 본 실시예의 3차원 반도체 소자(200-1)는 기판(210) 상에 주변 회로 영역(PERI)이 배치될 수 있다. 주변 회로 영역(PERI)의 기판(210) 상에 주변 로직 구조체(PLST)가 배치될 수 있다. 주변 로직 구조체(PLST)는 트랜지스터들(TR)을 포함할 수 있다. 트랜지스터들(TR)은 소자분리층(212)에 의하여 정의된 활성영역 내에 배치될 수 있다. 트랜지스터들(TR)은 주변 하부 절연층(220) 내의 하부 배선들(222) 및 하부 콘택들(224)에 연결될 수 있다. 주변 하부 절연층(220)은 복수개의 실리콘 산화층들을 포함할 수 있다.
주변 회로 영역(PERI) 상에는 수직적으로 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 주변 연결 영역(PCR)이 배치될 수 있다. 주변 회로 영역(PERI)의 주변 하부 절연층(220) 및 하부 배선들(222) 상에 주변 상부 절연층(290-1)이 배치될 수 있다. 주변 상부 절연층(290-1)은 실리콘 산화층보다 유전율이 낮은 저유전층(290a) 및 다공성층(290b)으로 구성될 수 있다.
셀 어레이 영역(CAR)의 주변 상부 절연층(290-1) 상에 반도체층(250)이 형성될 수 있다. 반도체층(250)은 주변 연결 영역(PCR)에는 배치되지 않을 수 있다. 반도체층(250)은 단결정 실리콘층, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)층 상에 형성된 실리콘층, 절연층 상에 형성된 실리콘 단결정층, 및 절연층 상에 형성된 폴리실리콘층을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 반도체층(250)은 제1 도전형(예를 들어, P형)일 수 있다.
셀 어레이 영역(CAR)의 반도체층(250) 상에 셀 어레이 구조체(CAST)가 배치될 수 있다. 셀 어레이 구조체(CAST)는 반도체층(250) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체(ST)와, 적층 구조체(ST)를 관통하는 수직 구조체들(VS)을 포함할 수 있다. 수직 구조체(VS) 상에는 셀 패드(CEP)가 형성될 수 있다. 셀 패드(CEP) 사이에는 셀 절연층(260)이 형성될 수 있다. 셀 절연층(260)은 실리콘 산화층이나 실리콘 산화층보다 유전율이 낮은 저유전층으로 구성할 수 있다.
적층 구조체(ST)는 복수의 전극들(EL)과 수직적으로 인접하는 전극들(EL) 사이의 전극 분리 절연층들(265)을 포함할 수 있다. 전극들(EL)은 반도체층(150) 상에 순차적으로 적층된 그라운드 선택라인(GSL), 워드라인들(WL) 및 스트링 선택 라인(SSL)을 포함할 수 있다.
전극들(EL)은 주변 연결 영역(PCR)에 인접하여 계단형 구조를 가질 수 있다. 전극 분리 절연층(265)은 실리콘 산화층일 수 있다. 전극들(EL)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다.
적층 구조체들(ST)은 제1 방향(X방향)으로 배열되고, 제1 방향에 교차하는 제1 방향(y 방향)으로 서로 이격될 수 있다. 적층 구조체들(ST) 사이의 반도체층(250)에 공통 소스 영역(255)이 제공될 수 있다. 공통 소스 영역(255)은 제1 방향(x방향)으로 연장할 수 있다. 공통 소스 영역(255)은 제2 도전형(예를 들면, N형)일 수 있다. 적층 구조체들(ST) 사이에 공통 소스 영역(255)에는 플러그(PLG3)가 배치될 수 있다.
수직 구조체들(VS)의 일단은 반도체층(250)에 연결될 수 있다. 수직 구조체들(VS)은 수직 기둥(AP), 및 수직 기둥(AP)과 전극(EL) 사이에 위치하는 정보 저장 요소(DS)를 포함할 수 있다. 수직 구조체(VS)에 대하여는 도 5와 동일하므로 생략한다.
반도체층(250) 및 주변 상부 절연층(290-1) 상에 콘택 영역(CTR) 및 주변 회로 연결 영역(PBR)을 덮는 콘택 절연층(270)이 형성될 수 있다. 콘택 절연층(270)은 적층 구조체(ST) 및 주변 상부 절연층(290-1) 상에 배치될 수 있다. 제1 플러그들(PLG11)이 콘택 절연층(270) 및 전극 분리 절연층(265)을 관통하여 그라운드 선택 라인(GSL) 및 워드라인들(WL)에 각각 연결될 수 있다.
제2 플러그(PLG12)가 적층 구조체(ST) 상에 형성되어, 스트링 선택라인(SSL)에 연결될 수 있다. 셀 패드들(CEP)이 수직 구조체(AP)상에 각각 배치될 수 있다. 콘택 패드들(CP)이 제1 플러그들(PLG11) 상에 각각 배치될 수 있다. 콘택 패드들(CP)은 하부 배선 절연층(280)에 의해 절연될 수 있다. 하부 배선 절연층(280)은 실리콘 산화층 또는 실리콘 산화층보다 유전율이 낮은 저유전층으로 구성할 수 있다.
공통 소스 라인(CSL)이 적층 구조체(ST) 상에 배치되어 플러그(PLG15)에 연결될 수 있다. 공통 소스 라인(CSL)은 제 1 방향(x 방향)으로 연장할 수 있다. 하부 배선 절연층(280)이 적층 구조체(ST) 및 콘택 절연층(270) 상에 배치될 수 있다. 하부 배선 절연층(280)은 셀 패드들(CEP) 및 콘택 패드들(CP)을 덮을 수 있다. 제1 배선 라인(CL11)이 하부 배선 절연층(280) 상에 배치될 수 있다.
배선 라인(CL11)은 제2 플러그(PLG12)를 통하여 스트링 선택 라인(SSL)에 연결되고, 제4 플러그(PLG14)를 통하여 주변 회로 로직 구조체(PLST)에 연결될 수 있다. 제2 배선 라인(CL12)은 제3 플러그(PLG13)를 통하여 워드 라인들(WL) 및 그라운드 선택 라인(GSL)에 연결되고, 제5 플러그(PLG 15)를 통하여 주변 회로 로직 구조체(PLST)에 연결될 수 있다. 제4 및 제5 플러그들(PLG14, PLG15)은 주변 회로 연결 영역(PCR)에 배치되고, 주변 하부 절연층(220), 주변 상부 절연층(290-1), 콘택 절연층(270) 및 하부 배선 절연층(280)을 관통할 수 있다.
상부 배선 절연층(295)이 하부 배선 절연층(280) 상에 배치될 수 있다. 비트 라인(BL)이 상부 배선 절연층(295) 상에 배치될 수 있다. 비트 라인(BL)은 제6 플러그(PLG16) 및 셀 패드(CEP)를 통하여 수직 구조체(AP)에 연결될 수 있다. 비트 라인(BL)은 제7 플러그(PLG17)를 통하여 주변 회로 로직 구조체(PLST)에 연결될 수 있다.
제7 플러그(PLG17)는 주변 회로 연결 영역(PCR)에 배치되고, 주변 하부 절연층(220), 주변 상부 절연층(290-1), 콘택 절연층(270), 하부 배선 절연층(280) 및 상부 배선 절연층(295)을 관통할 수 있다. 콘택 절연층(270), 하부 배선 절연층(280) 및 상부 배선 절연층(295)은 실리콘 산화층을 포함할 수 있다. 연결 구조체(240)는 제4, 제5 및 제7 플러그들(PLG14, PLG15, PLG17)을 포함할 수 있다. 연결 구조체(240)는 제1 플러그(PLG1)를 더 포함할 수 있다.
3차원 반도체 소자(200-1)는 주변 회로 영역(PERI) 상에 실리콘 산화층보다 유전율이 낮은 저유전층(290a) 및 다공성층(290b)을 갖는 주변 상부 절연층(290-1)을 포함할 경우 주변 회로 영역(PERI)과 셀 어레이 영역(CAR)간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자(200-1)의 신호 지연을 감소시킬 수 있다.
3차원 반도체 소자(200-1)는 주변 회로 영역(PERI) 상에 다공성층(290b)을 갖는 주변 상부 절연층(290-1)을 포함할 경우, 다공성층(290b)이 수소 흡착 기능을 가져 3차원 반도체 소자(200-1)의 전기적 특성 향상에 기여할 수 있다.
도 25 및 도 26은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 단면도이다.
구체적으로, 도 25 및 도 26은 각각 도 22의 I-I'선 및 II-II'선에 따른 단면도일 수 있다. 본 실시예의 3차원 반도체 소자(200-2)는 도 23 및 도 24와 비교할 때 주변 상부 절연층(290-2)이 기판(10)과 주변 하부 절연층(220) 사이에 형성된 것을 제외하고는 동일할 수 있다. 이에 따라, 도 25 및 도 26에서, 도 23 및 도 24와 동일한 내용은 생략한다.
3차원 반도체 소자(200-2)는 3차원 반도체 소자(200-2)는 주변 회로 영역(PERI)의 기판(210) 상에 실리콘 산화층보다 유전율이 낮은 저유전층(290c) 및 다공성층(290d)을 갖는 주변 상부 절연층(290-2)을 포함할 경우 주변 회로 영역(PERI)과 셀 어레이 영역(CAR)간의 기생 커패시턴스를 감소시켜 3차원 반도체 소자(200-2)의 신호 지연을 감소시킬 수 있다.
3차원 반도체 소자(200-2)는 주변 회로 영역(PERI) 상에 다공성층(290d)을 갖는 주변 상부 절연층(290-2)을 포함할 경우, 다공성층(290d)이 수소 흡착 기능을 가져 3차원 반도체 소자(200-2)의 전기적 특성 향상에 기여할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 3차원 반도체 소자, 30: 주변 하부 절연층, 33: 셀 절연층, 36: 주변 상부 절연층, 42: 하부 배선 절연층, 45: 상부 배선 절연층, 40: 주변 하부 배선 절연층, 49: 주변 상부 배선 절연층

Claims (10)

  1. 셀 어레이 영역 및 주변 회로 영역을 갖는 기판;
    상기 셀 어레이 영역에 배치되고 3차원 메모리 셀 어레이를 포함하는 셀 어레이 구조체;
    상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체;
    상기 셀 어레이 구조체를 절연하는 셀 절연층; 및
    상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되고, 실리콘 산화층보다 유전율이 낮은 저유전층과 다공성층을 구비하는 주변 절연층을 포함하여 이루어지는 것을 특징으로 하는 3차원 반도체 소자.
  2. 제1항에 있어서, 상기 셀 어레이 영역에는 배선 절연층에 의해 절연된 배선층이 더 형성되어 있고, 상기 주변 회로 영역에는 주변 배선 절연층에 의해 절연된 주변 배선층이 더 형성되어 있고, 상기 주변 배선 절연층은 다공성층을 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  3. 제1항에 있어서, 상기 기판 상부에 수직적으로 상기 주변 회로 영역 및 상기 셀 어레이 영역이 형성되고, 상기 주변 절연층은 상기 기판 상에 형성되거나, 수직적으로 상기 주변 회로 영역과 상기 셀 어레이 영역 사이에 위치하는 것을 특징으로 하는 3차원 반도체 소자
  4. 셀 어레이 영역 및 주변 회로 영역을 갖는 기판;
    상기 셀 어레이 영역에 배치되고 3차원 메모리 셀 어레이를 포함하는 셀 어레이 구조체;
    상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체;
    상기 셀 어레이 구조체를 절연하는 셀 절연층; 및
    상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되는 주변 절연층을 포함하고,
    상기 주변 절연층은 상기 주변 회로 트랜지스터 상에 형성된 주변 하부 절연층과, 상기 주변 하부 절연층 상에 형성된 주변 상부 절연층으로 구성되고, 상기 주변 절연층 내에는 상기 주변 회로 트랜지스터와 전기적으로 연결된 주변 콘택 배선 구조체가 형성되어 있고,
    상기 주변 하부 절연층은 상기 주변 회로 트랜지스터 상에 형성된 실리콘 산화층, 상기 실리콘 산화층 상에 형성되고 상기 실리콘 산화층보다 유전율이 낮은 저유전층 및 상기 저유전층 상에 형성된 다공성층을 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  5. 셀 어레이 영역 및 주변 회로 영역을 갖는 기판;
    상기 셀 어레이 영역에 배치되고 3차원 메모리 셀 어레이를 포함하는 셀 어레이 구조체;
    상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체;
    상기 셀 어레이 구조체를 절연하는 셀 절연층; 및
    상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되는 주변 절연층을 포함하고,
    상기 주변 절연층은 상기 주변 회로 트랜지스터 상에 형성된 주변 하부 절연층과, 상기 주변 하부 절연층 상에 형성된 주변 상부 절연층으로 구성되고, 상기 주변 절연층 내에는 상기 주변 회로 트랜지스터와 전기적으로 연결된 주변 콘택 배선 구조체가 형성되어 있고,
    상기 주변 하부 절연층은 상기 주변 회로 트랜지스터 상에 형성되고 실리콘 산화층 또는 실리콘 산화층보다 유전율이 낮은 저유전층으로 구성된 제1 물질층, 및 상기 제1 물질층 상에 다공성층으로 구성된 제2 물질층을 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  6. 셀 어레이 영역 및 주변 회로 영역을 갖는 기판;
    상기 셀 어레이 영역에 배치되고 3차원 메모리 셀 어레이를 포함하는 셀 어레이 구조체;
    상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체;
    상기 셀 어레이 구조체를 절연하는 셀 절연층; 및
    상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되는 주변 절연층을 포함하고,
    상기 주변 절연층은 상기 주변 회로 트랜지스터 상에 형성된 주변 하부 절연층과, 상기 주변 하부 절연층 상에 형성된 주변 상부 절연층으로 구성되고, 상기 주변 절연층 내에는 상기 주변 회로 트랜지스터와 전기적으로 연결된 주변 콘택 배선 구조체가 형성되어 있고,
    상기 주변 하부 절연층은 상기 주변 회로 트랜지스터 상에 형성된 실리콘 산화층, 상기 실리콘 산화층 상에 형성되고 상기 실리콘 산화층보다 유전율이 낮은 저유전층, 및 상기 실리콘 산화층 및 저유전층의 상면 및 측벽에 형성되고 상기 주변 회로 영역의 일측을 보호하는 보호층으로 구성되는 것을 특징으로 하는 3차원 반도체 소자.
  7. 제6항에 있어서, 상기 셀 어레이 영역에는 배선 절연층에 의해 절연된 배선층이 더 형성되어 있고, 상기 주변 회로 영역에는 주변 배선 절연층에 의해 절연된 주변 배선층이 더 형성되어 있고, 상기 주변 배선 절연층은 다공성층을 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  8. 제6항에 있어서, 상기 기판 상부에 수직적으로 상기 주변 회로 영역 및 셀 어레이 영역이 형성되고, 상기 주변 절연층은 상기 기판 상에 형성되거나, 수직적으로 상기 주변 회로 영역과 상기 셀 어레이 영역 사이에 위치하는 것을 특징으로 하는 3차원 반도체 소자.
  9. 셀 어레이 영역, 콘택 영역과 주변 회로 영역을 갖는 기판;
    상기 셀 어레이 영역에 배치되고 적층 구조체 및 수직 구조체를 포함하는 셀 어레이 구조체;
    상기 주변 회로 영역에 배치되고 주변 회로 트랜지스터를 포함하는 주변 로직 구조체;
    상기 콘택 영역에 배치되고 상기 셀 어레이 영역과 주변 회로 영역을 전기적으로 연결하는 콘택 배선 구조체;
    상기 셀 어레이 구조체를 절연하는 셀 절연층;
    상기 콘택 배선 구조체를 절연하는 콘택 절연층; 및
    상기 주변 로직 구조체 및 상기 셀 어레이 영역과 절연되고, 실리콘 산화층보다 유전율이 낮은 저유전층과 다공성층을 구비하는 주변 절연층을 포함하여 이루어지는 것을 특징으로 하는 3차원 반도체 소자.
  10. 제9항에 있어서, 상기 콘택 절연층은 상기 셀 어레이 영역에서 상기 주변 회로 영역으로 경사지게 형성된 실리콘 산화층과, 상기 경사지게 형성된 실리콘 산화층 상에 형성된 다공성층을 포함하는 것을 특징으로 하는 3차원 반도체 소자.
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