CN108538844A - 三维半导体装置 - Google Patents

三维半导体装置 Download PDF

Info

Publication number
CN108538844A
CN108538844A CN201711214301.4A CN201711214301A CN108538844A CN 108538844 A CN108538844 A CN 108538844A CN 201711214301 A CN201711214301 A CN 201711214301A CN 108538844 A CN108538844 A CN 108538844A
Authority
CN
China
Prior art keywords
layer
insulating layer
silicon oxide
peripheral
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711214301.4A
Other languages
English (en)
Other versions
CN108538844B (zh
Inventor
金英宇
任峻成
尹壮根
黄盛珉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108538844A publication Critical patent/CN108538844A/zh
Application granted granted Critical
Publication of CN108538844B publication Critical patent/CN108538844B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了一种三维(3D)半导体装置，所述3D半导体装置包括具有单元阵列区和外围电路区的基底。单元阵列结构位于单元阵列区中，并包括3D存储器单元阵列。外围逻辑结构位于外围电路区中并包括外围电路晶体管。单元绝缘层使单元阵列结构绝缘。外围绝缘层与外围逻辑结构和单元阵列区绝缘并且具有多孔层。

Description

三维半导体装置
于2017年3月3日提交的且发明名称为“三维半导体装置(Three-DimensionalSemiconductor Device)”的第10-2017-0027776号韩国专利申请通过引用全部包含于此。
技术领域
一个或更多个实施例涉及一种三维半导体装置。
背景技术
已经开发除了许多类型的半导体装置。二维(或平面型)半导体装置具有二维布置的存储器单元。三维(或垂直型)半导体装置具有三维布置的存储器单元。开发三维半导体装置以克服二维半导体装置的尺寸、容量或其它限制。
发明内容
根据一个或更多个实施例，三维(3D)半导体装置包括：基底：具有单元阵列区和外围电路区；单元阵列结构，位于单元阵列区中并包括3D存储器单元阵列；外围逻辑结构，位于外围电路区中并包括外围电路晶体管；单元绝缘层，使单元阵列结构绝缘；外围绝缘层，与外围逻辑结构和单元阵列区绝缘并具有多孔层。
根据一个或更多个其它实施例，三维(3D)半导体装置包括：基底，具有单元阵列区、接触区和外围电路区；单元阵列结构，位于单元阵列区中并包括堆叠结构和垂直结构；外围逻辑结构，位于外围电路区中并包括外围电路晶体管；接触布线结构，位于接触区中并且将单元阵列区与外围电路区电连接；单元绝缘层，被构造为将单元阵列结构绝缘；接触绝缘层，使接触布线结构绝缘；外围绝缘层，与外围逻辑结构和单元阵列区绝缘，所述外围绝缘层包括具有多孔层和比氧化硅层低的介电常数的低介电层。
根据一个或更多个其它实施例，三维(3D)半导体装置包括：第一区域，包括3D单元阵列；第二区域，包括外围逻辑结构；第一绝缘层，位于第二区域中并且具有比氧化硅低的介电常数，所述第一绝缘层位于外围逻辑结构与在第二区域中的和外围逻辑结构叠置的区域之间。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：
图1示出了三维(3D)半导体装置的实施例；
图2示出了图1的3D半导体装置的框图；
图3示出了3D存储器器单元阵列的实施例；
图4示出了3D半导体装置的实施例的平面图；
图5示出了沿图4中的剖面线I-I'、II-II'和III-III'截取的视图；
图6示出了3D半导体装置的另一实施例；
图7示出了3D半导体装置的另一实施例；
图8示出了3D半导体装置的另一实施例；
图9和图10示出了用于解释用于制造3D半导体装置的方法的实施例的视图；
图11和图12示出了用于解释用于制造3D半导体装置的方法的另一实施例的视图；
图13和图14示出了用于解释用于制造3D半导体装置的方法的另一实施例的视图；
图15和图16示出了用于解释用于制造3D半导体装置的方法的另一实施例的视图；
图17至图21示出了用于解释用于制造3D半导体装置的方法的另一实施例的视图；
图22示出了3D半导体装置的另一实施例；
图23和图24分别示出了沿图22中的剖面线I-I'和II-II'截取的视图；以及
图25和图26示出了3D半导体装置的另一实施例。
具体实施方式
图1是根据示例实施例的三维(3D)半导体装置的布局结构的平面图。图2示出了图1的3D半导体装置的实施例的框图。
3D半导体装置可以包括单元阵列区CAR和外围电路区PERI。外围电路区PERI可以包括行解码器区ROW DCR、页缓冲器区PBR和列解码器区COL DCR。接触区CTR可以位于单元阵列区CAR和行解码器区ROW DCR之间。
3D存储器单元阵列1包括布置在单元阵列区CAR中的多个存储器单元。3D存储器单元阵列1可以包括多个存储器单元以及电连接到存储器单元的多条字线和多条位线。在示例实施例中，3D存储器单元阵列1可以包括作为数据擦除单元的多个存储器块BLK0至BLKn。
用于选择3D存储器单元阵列1的字线的行解码器2设置在行解码器区ROW DCR中的一个中。用于将3D存储器单元阵列1电连接到行解码器2的接触布线结构可以位于接触区CTR中。行解码器2根据地址信息选择3D存储器单元阵列1的存储器块BLK0至BLKn中的一个，并选择已选择的存储器块的多条字线中的一条。行解码器2可以基于控制电路的控制来分别向已选择的字线和未选择的字线提供(从电压产生电路产生的)字线电压。
页缓冲器区PBR可以包括用于读取存储在存储器单元中的信息的页缓冲器3。页缓冲器3可以根据操作模式暂时存储将要存储在存储器单元中的数据，或者感测存储在存储器单元中的数据。页缓冲器3可以在编程操作模式中用作写入驱动器电路并且可以在读取操作模式中用作感测放大器电路。
列解码器4连接到3D存储器单元阵列1的位线，并且位于列解码器区COL DCR中。列解码器4可以在页缓冲器3和外部装置(例如存储器控制器)之间提供数据传输路径。
图3示出了例如图1中示出的3D半导体装置的3D存储器单元阵列的电路实施例。3D存储器单元阵列可以包括共源极线CSL、多条位线BL以及位于共源极线CSL与位线BL之间的多个单元串CSTR。
位线BL以二维图案来布置。单元串CSTR并联地连接到每条位线BL。单元串CSTR可以共同连接到共源极线CSL。单元串CSTR可以位于位线BL与共源极线CSL之间。在示例实施例中，共源极线CSL可以以二维图案布置。相同的电压可电施加到多条共源极线CSL，或者共源极线CSL可以分别被相同的电压电控制。
单元串CSTR中的每个可包括连接到共源极线CSL的地选择晶体管GST、连接到位线BL中的一条的串选择晶体管SST以及位于地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以彼此串联连接。
共源极线CSL可以共同连接到多个地选择晶体管GST的源极。此外，共源极线CSL与位线BL之间的多条地选择线GSL、多条字线WL1至WLn(n为正整数)以及多条串选择线SSL可以分别用作多个地选择晶体管GST、多个存储器单元晶体管MCT和多个串选择晶体管SST的栅电极。每个存储器单元晶体管MCT可以包括数据存储元件。
图4示出了3D半导体装置100-1的实施例的平面图，图5示出了沿图4的线I-I'、II-II'和III-III'截取的剖视图。
3D半导体装置100-1可以在基底10上包括单元阵列区CAR、外围电路区PERI以及位于单元阵列区CAR与外围电路区PERI之间的接触区CTR。接触区CTR可以包括邻近于外围电路区PERI的第一接触区CTR1和邻近于单元阵列区CAR的第二接触区CTR2。外围电路区PERI的基底10可以包括由器件隔离层11限定的有源区ACT。
基底10可以是硅晶片。单元阵列结构CAST可以位于单元阵列区CAR的基底10上，外围逻辑结构PLST可以位于外围电路区PERI的基底10上。单元阵列结构CAST可以从单元阵列区CAR延伸到第一接触区CTR1和第二接触区CTR2。外围逻辑结构PLST的高度可以比单元阵列结构CAST的高度低。
单元阵列结构CAST可以包括堆叠结构ST和贯穿堆叠结构ST的垂直结构VS，所述堆叠结构ST包括竖直堆叠在基底10上的电极EL。单元焊盘CEP可以形成在垂直结构VS上。堆叠结构ST可以具有如所示出的沿第一方向(x方向)延伸的线状结构。
在示例实施例中，堆叠结构ST可以具有覆盖整个单元阵列区CAR的平面结构。堆叠结构ST可以具有位于第一接触区CTR1和第二接触区CTR2中用于电极EL与外围逻辑结构PLST之间的电连接的阶梯式结构。堆叠结构ST在第一接触区CTR1和第二接触区CTR2中的竖直高度可以朝向单元阵列区CAR逐渐增大。例如，堆叠结构ST在第一接触区CTR1和第二接触区CTR2中可以具有斜坡的轮廓。
堆叠结构ST可以包括竖直堆叠在基底10上的电极EL和竖直相邻的电极EL之间的电极分隔绝缘层32。电极EL可以包括掺杂硅、金属(例如钨)、金属氮化物、金属硅化物或它们的组合。
电极分隔绝缘层32的厚度可以是均匀的或不同的。电极分隔绝缘层32中的每个可以是氧化硅层。电极EL的端部可以在第一接触区CTR1和第二接触区CTR2上具有阶梯式结构。电极EL的面积可以随着电极EL远离基底10的上表面而减小。电极EL的侧壁可以在第一接触区CTR1和第二接触区CTR2中处于不同的水平位置。
垂直结构VS可以穿过堆叠结构ST连接到基底10。垂直结构VS可以包括半导体材料或导电材料。垂直结构VS可以包括连接到基底10的垂直柱AP以及垂直柱AP与电极EL之间的数据存储元件DS。
垂直结构VS可以包括掺杂有第一导电类型的杂质离子的硅或硅锗。垂直结构VS可以具有空心圆柱形形状(例如，通心粉形状)的内孔。填充绝缘层(例如，氧化硅层)可以填充垂直结构VS的内孔。
在示例实施例中，垂直结构VS可以沿一个方向(例如，在图4的平面图中的第二方向(y方向))排列。在示例实施例中，垂直结构VS可以在一个方向上(例如，在平面图中的第二方向(y方向)上)以Z字形形成。
在示例实施例中，单元绝缘层33-1覆盖单元阵列结构CAST，接触绝缘层34-1覆盖第一接触区CTR1和第二接触区CTR2，并且单元绝缘层33-1和接触绝缘层34-1可以布置在基底10的整个表面上(例如，见图5)。单元绝缘层33-1和接触绝缘层34-1可以具有平坦化的上表面。接触绝缘层34-1可以覆盖多个堆叠结构ST的端部。
接触布线结构PLG1和PLG2将单元阵列区CAR的单元阵列结构CAST和外围电路区PERI的外围逻辑结构PLST电连接到第一接触区CTR1和第二接触区CTR2。例如，第一塞PLG1可以位于第一接触区CTR1中，并且穿过接触绝缘层34-1连接到电极EL的端部以形成接触布线结构。第二塞PLG2可以位于第二接触区CTR2中，并且穿过接触绝缘层34-1连接到电极EL的端部以形成接触布线结构。
例如，单元绝缘层33-1可以是氧化硅层。接触绝缘层34-1可以是具有比氧化硅层低的介电常数的低介电层。当接触绝缘层34-1包括低介电层时，可以减小第一塞PLG1和第二塞PLG2之间的寄生电容，这样，进而可以降低3D半导体装置的信号延迟。
第一塞PLG1的竖直长度可以朝向单元阵列区CAR减小。第二塞PLG2的竖直长度可以朝向单元阵列区CAR减小。在一个实施例中，第一塞PLG1的最小竖直长度可以大于第二塞PLG2的最大竖直长度。第一塞PLG1和第二塞PLG2的上表面可以彼此齐平。
沿第二方向(y方向)延伸跨过堆叠结构ST的位线BL可以布置在单元阵列结构CAST的上部上。位线BL可以经由位线接触塞BPLG和单元焊盘CEP电连接到垂直结构VS。位线接触塞BPLG可以通过下布线绝缘层42-1来绝缘。位线BL可以通过上布线绝缘层45-1来绝缘。
第一连接线CL1可以位于第一接触区CTR1的接触绝缘层34-1上，并且通过第一接触件CT1电连接到第一塞PLG1。第二连接线CL2可以位于第二接触区CTR2的接触绝缘层34-1上，并且通过第二接触件CT2电连接到第二塞PLG2。
第一塞PLG1和第二塞PLG2可以通过接触绝缘层34-1来绝缘，第一接触件CT1和第二接触件CT2可以通过下布线绝缘层42-1来绝缘。第一连接线CL1和第二连接线CL2可以通过上布线绝缘层45-1绝缘。例如，下布线绝缘层42-1和上布线绝缘层45-1可以包括氧化硅层。
外围电路区PERI的外围逻辑结构PLST可以包括行解码器和列解码器、页缓冲器以及控制电路。外围逻辑结构PLST可以包括电连接到单元阵列结构CAST的晶体管TR、电阻器和电容器。器件隔离层11可以限定有源区ACT，并且可以形成在外围电路区PERI的基底10中。
例如，外围电路区PERI的外围逻辑结构PLST可以包括晶体管TR，所述晶体管TR具有沿第一方向延伸跨过有源区ACT的外围字线23(或外围栅电极)以及在有源区ACT中在外围字线23的侧部上的源极杂质区21和漏极杂质区22。此外，外围逻辑结构PLST可以包括电阻图案25。
外围电路区PERI包括覆盖外围逻辑结构PLST的外围下绝缘层30-1。外围下绝缘层30-1可以覆盖外围字线23和电阻图案25。外围下绝缘层30-1的上表面可以在单元阵列结构CAST的上表面的下方。
例如，外围下绝缘层30-1可以是包括氧化硅层30a、介电常数低于氧化硅层30a的低介电层30b和多孔层30c的三层。多孔层30c也可以具有比氧化硅层30a低的介电常数。例如，低介电层30b可以包括氟掺杂的氧化硅、碳掺杂的氧化硅或旋涂的硅基聚合物。
例如，氟掺杂氧化硅可以是SiOF。例如，碳掺杂氧化硅可以是SiOC。旋涂的硅基聚合物的示例包括氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚四氟乙烯(PTFE)层、氟化聚芳基醚(FLARE)、聚对二甲苯、苯并环丁烯(BCB)和硅低K聚合物(SILK)。除了上述材料之外，低介电层30b可以包括具有比氧化硅层30a低的介电常数的各种材料。
例如，多孔层30c可以是多孔材料层。例如，多孔层30c可以是碳氮化硅(SiCN)层。除了SiCN层之外，多孔层30c可以是具有多孔性的材料层(例如，第二材料层)。下面的描述中的低介电层和多孔层的材料可以与上述材料相同。
当外围下绝缘层30-1包括低介电层30b或多孔层30c时，可以减小外围电路区PERI中的导线(例如，外围字线23、电阻图案25以及第一下接触塞LCP1、第二下接触塞LCP2和第三下接触塞LCP3)之间的寄生电容，以降低3D半导体装置的信号延迟。第一下接触塞LCP1、第二下接触塞LCP2和第三下接触塞LCP3可以限定为外围接触布线结构，但是本发明不限于此。
当外围下绝缘层30-1包括多孔层30c时，可以改善多孔层30c与外围上绝缘层36-1的低介电层36a之间的粘合特性。当外围下绝缘层30-1包括多孔层30c时，多孔层30c可具有氢吸附功能，并可有助于改善3D半导体装置100-1的电特性。
多条布线ICL可以位于外围电路区PERI上。在示例实施例中，第一接触焊盘CP1、第二接触焊盘CP2和第三接触焊盘CP3可以在竖直视图中位于外围字线23与布线ICL之间。第一接触焊盘CP1至第三接触焊盘CP3沿第一方向(x方向)延伸，并且可在第二方向(y方向)上彼此水平地分开。第一接触焊盘CP1至第三接触焊盘CP3位于有源区ACT上，在第一方向上，第一接触焊盘CP1至第三接触焊盘CP3的长度可以大于有源区ACT的宽度。第一接触焊盘CP1、第二接触焊盘CP2和第三接触焊盘CP3可以限定为外围接触布线结构，但是本发明不限于此。
根据示例实施例，第一接触焊盘CP1至第三接触焊盘CP3的上表面可以与第一接触区CTR1和第二接触区CTR2上的第一塞PLG1和第二塞PLG2的上表面基本齐平(或相平)。第一接触焊盘CP1至第三接触焊盘CP3的上表面可以与单元阵列区CAR的单元焊盘CEP的上表面基本齐平。
第一接触焊盘CP1可以通过第一下接触塞LCP1电连接到源极杂质区21。第二接触焊盘CP2可以通过第二下接触塞LCP2电连接到漏极杂质区22。第三接触焊盘CP3可以通过第三下接触塞LCP3电连接到外围字线23。
第一下接触塞LCP1至第三下接触塞LCP3可以在有源区ACT内，而与布线ICL的布置无关。第一下接触塞LCP1、第二下接触塞LCP2和第三下接触塞LCP3可以位于沿第二方向延伸的相同的线上。
第一接触焊盘CP1至第三接触焊盘CP3以及第一下接触塞LCP1至第三下接触塞LCP3可通过外围上绝缘层36-1来绝缘。外围上绝缘层36-1可以包括位于外围下绝缘层30-1上的低介电层36a和位于低介电层36a上的多孔层36b。
当外围上绝缘层36-1包括低介电层36a和多孔层36b时，可以在外围电路区PERI中减小第一接触焊盘CP1至第三接触焊盘CP3以及第一下接触塞LCP1至第三下接触塞LCP3之间的寄生电容，这样，进而可以降低3D半导体装置的信号延迟。
当外围上绝缘层36-1包括多孔层36b时，可以改善多孔层36b与外围下布线绝缘层40-1的低介电层40a之间的粘合特性。此外，当外围上绝缘层36-1包括多孔层36b时，多孔层36b可具有氢吸附功能，并可有助于改善3D半导体装置的电特性。
第一接触焊盘CP1至第三接触焊盘CP3被示出为位于外围电路区PERI中。在一个实施例中，可以省略第一接触焊盘CP1至第三接触焊盘CP3中的至少一个，或者可以添加更多的接触焊盘。
第一接触焊盘CP1至第三接触焊盘CP3中的每个可以通过第一上接触塞UCP1、第二上接触塞UCP2和第三上接触塞UCP3电连接到布线ICL中的一条。在示例实施例中，第一上接触塞UCP1至第三上接触塞UCP3可分别对应于第一接触焊盘CP1至第三接触焊盘CP3。第一上接触塞UCP1至第三上接触塞UCP3的位置可根据布线ICL与外围逻辑电路之间的电连接关系而改变。
第一上接触塞UCP1至第三上接触塞UCP3的上表面可以与第一接触区CTR1和第二接触区CTR2的第一接触件CT1和第二接触件CT2的上表面大致齐平。第一上接触塞UCP1至第三上接触塞UCP3可以分别通过第一接触焊盘CP1至第三接触焊盘CP3电连接到外围逻辑结构PLST。
第一上接触塞UCP1至第三上接触塞UCP3可通过外围下布线绝缘层40-1来绝缘。外围下布线绝缘层40-1可以包括低介电层40a和位于低介电层40a上的多孔层40b。
当外围下布线绝缘层40-1包括低介电层40a和多孔层40b时，可以在外围电路区PERI中减小第一上接触塞UCP1至第三上接触塞UCP3之间的寄生电容，这样，进而可以降低3D半导体装置的信号延迟。
当外围下布线绝缘层40-1包括多孔层40b时，可以改善多孔层40b和外围上布线绝缘层49-1的低介电层47a之间的粘合特性。此外，当外围下布线绝缘层40-1包括多孔层40b时，多孔层40b可具有氢吸附功能，并可有助于改善3D半导体装置100-1的电特性。
连接到第一上接触塞UCP1至第三上接触塞UCP3的多条布线ICL可以布置在外围电路区PERI上。布线ICL可以从外围电路区PERI延伸到单元阵列区CAR。在示例实施例中，布线ICL可以包括与单元阵列区CAR的位线相同的导电材料。
布线ICL可以在垂直于第一方向的第二方向上平行地延伸。在平面图中，布线ICL中的一些可以与有源区ACT叠置，例如，布线ICL可以位于一个有源区ACT上方。
布线ICL可以通过外围上布线绝缘层49-1来绝缘。当外围上布线绝缘层49-1包括低介电层47a和多孔层47b时，可以在外围电路区PERI中减小布线ICL之间的寄生电容，这样，进而可以降低3D半导体装置100-1的信号延迟。
当外围上布线绝缘层49-1包括多孔层47b时，可以改善在多孔层47b之后形成的材料层之间的粘合特性。此外，当外围上布线绝缘层49-1包括多孔层47b时，多孔层47b可具有氢吸附功能，并可有助于改善3D半导体装置100-1的电特性。
图6示出了3D半导体装置100-2的另一实施例。示出3D半导体装置100-2的图6可以是沿图4中的线I-I'、II-II'和III-III'截取的剖视图。除了单元绝缘层33-2、接触绝缘层34-2、下布线绝缘层42-2、上布线绝缘层45-2、外围下绝缘层30-2、外围上绝缘层36-2、外围下布线绝缘层40-2和外围上布线绝缘层49-2的构造之外，图6的3D半导体装置100-2可以与图5的3D半导体装置100-1相同。
3D半导体装置100-2可以包括将单元阵列区CAR的单元阵列结构CAST覆盖的单元绝缘层33-2以及将第一接触区CTR1和第二接触区CTR2覆盖的接触绝缘层34-2。单元绝缘层33-2可以是具有比氧化硅层低的介电常数的低介电层。接触绝缘层34-2可以是氧化硅层。当单元绝缘层33-2包括低介电层时，可以减小单元焊盘CEP之间的寄生电容以改善信号延迟。
3D半导体装置100-2的位线接触塞BPLG可以通过下布线绝缘层42-2来绝缘。位线BL可以通过上布线绝缘层45-2来绝缘。3D半导体装置100-2的第一塞PLG1和第二塞PLG2可以通过接触绝缘层34-2来绝缘，第一接触件CT1和第二接触件CT2可以通过下布线绝缘层42-2来绝缘。第一连接线CL1和第二连接线CL2可以通过上布线绝缘层45-2来绝缘。
下布线绝缘层42-2和上布线绝缘层45-2可以包括具有比氧化硅层低的介电常数的低介电层。当下布线绝缘层42-2和上布线绝缘层45-2包括低介电层时，可以减小多个位线接触塞BPLG、第一接触件CT1和第二接触件CT2、位线BL以及第一连接线CL1和第二连接线CL2之间的寄生电容，这样，进而可以降低3D半导体装置100-2的信号延迟。
3D半导体装置100-2可以包括将外围电路区PERI的外围字线23和电阻图案25覆盖的外围下绝缘层30-2。外围下绝缘层30-2可以包括包含氧化硅层或低介电层的第一材料层30e和位于第一材料层30e上的多孔第二材料层30f。
当外围下绝缘层30-2包括包含低介电层的第一材料层30e或多孔第二材料层30f时，可以减小外围电路区PERI中的导线(例如，外围字线23、电阻图案25以及第一下接触塞LCP1至第三下接触塞LCP3)之间的寄生电容。这样，进而可以降低3D半导体装置100-2的信号延迟。
当外围下绝缘层30-2包括多孔第二材料层30f时，可以改善多孔第二材料层30f与外围上绝缘层36-2的氧化硅层36c之间的粘合特性。此外，当外围下绝缘层30-2包括多孔第二材料层30f时，多孔第二材料层30f可具有氢吸附功能，并且可有助于改善3D半导体装置100-2的电特性。
3D半导体装置100-2可以在外围电路区PERI中包括位于外围下绝缘层30-2上的外围上绝缘层36-2。外围上绝缘层36-2可以包括位于外围下绝缘层30-2上的氧化硅层36c和位于氧化硅层36c上的多孔层36b。
当外围上绝缘层36-2包括多孔层36b时，可以改善多孔层36b与外围下布线绝缘层40-2的氧化硅层40c之间的粘合特性。此外，当外围上绝缘层36-2包括多孔层36b时，多孔层36b可具有氢吸附功能，并且可有助于改善3D半导体装置100-2的电特性。
在3D半导体装置100-2中，在外围电路区PERI中第一上接触塞UCP1至第三上接触塞UCP3可以通过外围下布线绝缘层40-2来绝缘。外围下布线绝缘层40-2可以包括氧化硅层40c和位于氧化硅层40c上的多孔层40b。
当外围下布线绝缘层40-2包括多孔层40b时，可以改善多孔层40b与外围上布线绝缘层49-2的氧化硅层47c之间的粘合特性。此外，当外围下布线绝缘层40-2包括多孔层40b时，多孔层40b可具有氢吸附功能，并可有助于改善3D半导体装置100-2的电特性。
在3D半导体装置100-2中，在外围电路区PERI中布线ICL可以通过外围上布线绝缘层49-2来绝缘。当外围上布线绝缘层49-2包括多孔层47b时，可以改善在多孔层47b之后形成的材料层之间的粘合特性。
此外，当外围上布线绝缘层49-2包括多孔层47b时，多孔层47b可具有氢吸附功能，并可有助于改善3D半导体装置100-2的电特性。
图7示出了3D半导体装置100-3的另一实施例的剖视图。示出3D半导体装置100-3的图7可以是沿图4中的线I-I'、II-II'和III-III'截取的剖视图。除了外围下绝缘层30-3的构造之外，图7的3D半导体装置100-3可以与图5的3D半导体装置100-1相同。
3D半导体装置100-3可以包括将外围电路区PERI的外围字线23和电阻图案25覆盖的外围下绝缘层30-3。外围下绝缘层30-3可以是包括将外围字线23和电阻图案25覆盖的氧化硅层30a、位于氧化硅层30a上且具有比氧化硅层30a低的介电常数的低介电层30b以及位于氧化硅层30a和低介电层30b的上表面和侧壁上的保护层30d的三层。保护层30d可以是包括低介电层和多孔层的双层。保护层30d可以保护外围电路区PERI的一个侧壁。
当外围下绝缘层30-3包括低介电层30b和包含低介电层的保护层30d时，可以减小外围电路区PERI中的导线(例如，外围字线23、电阻图案25以及第一下接触塞LCP1至第三下接触塞LCP3)之间的寄生电容，以降低3D半导体装置100-3的信号延迟。
当外围下绝缘层30-3包括包含多孔层的保护层30d时，可以改善多孔保护层30d与外围上绝缘层36-1的低介电层36a之间的粘合特性。此外，当外围下绝缘层30-3包括多孔保护层30d时，多孔保护层30d可具有氢吸附功能，并可有助于改善3D半导体装置100-3的电特性。
图8示出了3D半导体装置100-4的另一实施例的剖视图。示出3D半导体装置100-4的图8可以是沿图4中的线I-I'、II-II'和III-III'截取的剖视图。除了接触绝缘层34-3、外围下绝缘层30-4和外围上绝缘层36-3的构造之外，图8的3D半导体装置100-4可以与图5和图6的3D半导体装置100-1和100-2相同。
3D半导体装置100-4可以包括将单元阵列区CAR的第一接触区CTR1和第二接触区CTR2覆盖的接触绝缘层34-3。接触绝缘层34-3可以包括氧化硅层34a和多孔层34b。氧化硅层34a可以是从单元阵列区CAR到外围电路区PERI倾斜的。多孔层34b位于氧化硅层34a上，并且可以与单元焊盘CEP以及外围电路区PERI的第一接触焊盘CP1至第三接触焊盘CP3齐平。
当接触绝缘层34-3包括多孔层34b时，可以通过减小第一塞PLG1与第二塞PLG2之间的寄生电容来降低信号延迟。此外，可以改善多孔层34b和下布线绝缘层42-1之间的粘合特性。此外，当接触绝缘层34-3包括多孔层34b时，多孔层34b可具有氢吸附功能，并可有助于改善3D半导体装置100-4的电特性。
3D半导体装置100-4可以包括将外围电路区PERI的外围字线23和电阻图案25覆盖的外围下绝缘层30-4。外围下绝缘层30-4可以包括具有比氧化硅层低的介电常数的低介电层30g。当外围下绝缘层30-4包括低介电层30g时，可以减小外围电路区PERI中的导线(例如，外围字线23、电阻图案25以及第一下接触塞LCP1至第三下接触塞LCP3)之间的寄生电容。这样，进而可以降低3D半导体装置100-4的信号延迟。
3D半导体装置100-4可以在外围电路区PERI中包括位于外围下绝缘层30-4上的外围上绝缘层36-3。外围上绝缘层36-3可以包括位于外围下绝缘层30-4上的氧化硅层36d和位于氧化硅层36d上的多孔层36e。氧化硅层36d的厚度可以小于图6的氧化硅层36c的厚度。多孔层36e的厚度可以大于图5的多孔层36b的厚度。
当外围上绝缘层36-3包括多孔层36e时，可以减小第一接触焊盘CP1至第三接触焊盘CP3之间的寄生电容，以改善多孔层36e与外围下布线绝缘层40-1的低介电层40a之间的粘合特性。此外，当外围上绝缘层36-3包括多孔层36e时，多孔层36e可具有氢吸附功能，并可有助于改善3D半导体装置100-4的电特性。
图9和图10示出了用于解释用于制造3D半导体装置的方法的实施例的局部剖视图。图9和图10可以解释制造图5的外围下绝缘层30-1的方法。
参照图9，外围逻辑结构PLST位于基底10的外围电路区PERI上。如参照图5所述，外围逻辑结构PLST可以包括外围字线23(或外围栅电极)、包含源极杂质区21和漏极杂质区22的晶体管以及电阻图案25等。可以在外围电路区PERI的基底10中形成限定有源区ACT的器件隔离层11。
随后，氧化硅层30a'、低介电层30b'和多孔层30c'可以在基底10上以此顺序完全覆盖单元阵列区CAR、第一接触区CTR1和第二接触区CTR2以及外围电路区PERI。多孔层30c'可以减小寄生电容并改善与随后的层的粘合特性。多孔层30c'可以补偿低介电层30b'的差的粘合特性。接下来，使用光刻工艺在外围电路区PERI的多孔层30c'上形成光致抗蚀剂图案52。
参照图10，将(图9的)光致抗蚀剂图案52用作蚀刻掩模选择性地蚀刻单元阵列区CAR以及第一接触区CTR1和第二接触区CTR2的氧化硅层30a'、低介电层30b'和多孔层30c'，以暴露单元阵列区CAR以及第一接触区CTR1和第二接触区CTR2的基底10。
然后，去除(图9的)光致抗蚀剂图案52。结果，可以在外围电路区PERI中形成包括氧化硅层30a、低介电层30b和多孔层30c的外围下绝缘层30-1。
在形成构成外围下绝缘层30-1的氧化硅层30a、低介电层30b和多孔层30c的工艺期间，当未形成氧化硅层30a'或低介电层30b'时，可以形成图6的外围下绝缘层30-2。在形成构成外围下绝缘层30-1的氧化硅层30a、低介电层30b和多孔层30c的工艺期间，当未形成氧化硅层30a'或多孔层30c'时，可以形成图8的外围下绝缘层30-4。
随后，如参照图5所述，在单元阵列区CAR以及第一接触区CTR1和第二接触区CTR2中形成单元阵列结构CAST以及第一塞PLG1和第二塞PLG2。在外围电路区PERI中形成第一接触焊盘CP1至第三接触焊盘CP3以及第一下接触塞LCP1至第三下接触塞LCP3。接下来，可以在单元阵列区CAR、第一接触区CTR1和第二接触区CTR2以及外围电路区PERI中形成位线BL、连接线CL1和CL2以及布线ICL。
图11和图12示出了用于解释用于制造3D半导体装置的方法的另一实施例的局部剖视图。图11和图12可以解释用于制造图7的外围下绝缘层30-3的方法。
参照图11，在基底10的外围电路区PERI上形成外围逻辑结构PLST。参照图9描述了外围逻辑结构PLST。氧化硅层30a'和低介电层30b'在基底10上以此顺序完全覆盖单元阵列区CAR、第一接触区CTR1和第二接触区CTR2以及外围电路区PERI。接下来，使用光刻工艺在外围电路区PERI的低介电层30b'上形成光致抗蚀剂图案54。
参照图12，将(图11的)光致抗蚀剂图案54用作蚀刻掩模选择性地蚀刻单元阵列区CAR以及第一接触区CTR1和第二接触区CTR2的氧化硅层30a'和低介电层30b'以及第一接触区CTR1和第二接触区CTR2，以暴露单元阵列区CAR以及第一接触区CTR1和第二接触区CTR2的基底10。
然后，去除(图11的)光致抗蚀剂图案54。随后，形成保护层30d以覆盖在外围电路区PERI中图案化的氧化硅层30a和低介电层30b。可以将保护层30d为覆盖氧化硅层30a和低介电层30b的上表面和侧壁。保护层30d可以是包括低介电材料和多孔材料的双层。保护层30d可以保护外围电路区PERI的一个侧壁。结果，外围下绝缘层30-3可以是包括氧化硅层30a、低介电层30b以及形成在氧化硅层30a和低介电层30b的上表面和侧壁上的保护层30d的三层。
随后，如参照图5和图7所述，在单元阵列区CAR以及第一接触区CTR1和第二接触区CTR2中形成单元阵列结构CAST以及第一塞PLG1和第二塞PLG2。在外围电路区PERI中形成第一接触焊盘CP1至第三接触焊盘CP3以及第一下接触塞LCP1至第三下接触塞LCP3。接下来，可以在单元阵列区CAR、第一接触区CTR1和第二接触区CTR2以及外围电路区PERI中形成位线BL、连接线CL1和CL2以及布线ICL。
图13和图14示出了用于解释制造3D半导体装置的方法的另一实施例的局部剖视图。图13和图14可以解释用于制造图5的接触绝缘层34-1和外围上绝缘层36-1的方法。
参照图13，可以在单元阵列区CAR和接触区CTR上在(图5的)基底10上形成堆叠结构ST。接触区CTR中的堆叠结构ST的竖直高度可以朝向单元阵列区CAR逐渐增大。例如，堆叠结构ST可以在接触区CTR中具有斜坡的轮廓。参照图5描述了堆叠结构ST。
在堆叠结构ST上形成第一蚀刻停止层56。在单元阵列区CAR上依次形成堆叠结构ST和第一蚀刻停止层56。在单元阵列区CAR、接触区CTR和外
围电路区PERI上依次形成低介电层58、薄多孔层60和第二蚀刻停止层62。第一蚀刻停止层56和第二蚀刻停止层62可以包括氮化硅层。
参照图14，将单元阵列区CAR的第一蚀刻停止层56的表面和外围电路区PERI的第二蚀刻停止层62的表面设置为蚀刻停止点。对第二蚀刻停止层62、多孔层60和低介电层58以此顺序进行化学和机械抛光以平坦化。
接下来，去除单元阵列区CAR的第一蚀刻停止层56和外围电路区PERI的第二蚀刻停止层62。可以在接触区CTR中形成包括低介电层58的接触绝缘层34-1。可以在外围电路区PERI中形成包括低介电层36a和多孔层36b的外围上绝缘层36-1。
图15和图16示出了用于解释用于制造3D半导体装置的方法的另一实施例的局部剖视图。图15可以解释制造图6的接触绝缘层34-2和外围上绝缘层36-2的方法。图16可以解释制造图8的接触绝缘层34-3和外围上绝缘层36-3的方法。
可以在单元阵列区CAR和接触区CTR上在(图5的)基底10上形成堆叠结构ST。堆叠结构ST在接触区CTR中的竖直高度可以朝向单元阵列区CAR逐渐增大。例如，堆叠结构ST可以在接触区CTR中具有斜坡的轮廓。参照图5、图6和图8描述了堆叠结构ST。
在图15中，将单元阵列区CAR和接触区CTR上的堆叠结构ST以及外围电路区PERI上的氧化硅层36c和薄多孔层36b以此顺序形成然后进行化学和机械抛光以平坦化。结果，可以在接触区CTR中形成包括氧化硅的接触绝缘层34-2。可以在外围电路区PERI中形成包括氧化硅层36c和多孔层36b的外围上绝缘层36-2。
在图16中，将单元阵列区CAR和接触区CTR上的堆叠结构ST以及外围电路区PERI上的氧化硅层36c和厚多孔层36e以此顺序形成然后进行化学和机械抛光以平坦化。可以在接触区CTR中形成包括氧化硅层34a和多孔层34b的接触绝缘层34-3。可以在外围电路区PERI中形成包括氧化硅层36c和多孔层36e的外围上绝缘层36-3。
图17至图21示出了用于解释用于制造3D半导体装置的方法的另一实施例的局部剖视图。图17至图21可以解释用于制造图5的外围上布线绝缘层49-1的方法。
参照图17，可以在单元阵列区CAR和接触区CTR上形成氧化硅层70。在单元阵列区CAR、接触区CTR和外围电路区PERI上形成氧化物材料层，然后通过光刻工艺将所述氧化物材料层图案化，以在单元阵列区CAR和接触区CTR中形成氧化硅层70。
由于仅在单元阵列区CAR和接触区CTR中形成氧化硅层70，所以可以在单元阵列区CAR和接触区CTR与外围电路区PERI之间形成阶梯。
接下来，在单元阵列区CAR和接触区CTR上的氧化硅层70上依次形成低介电材料层72和多孔材料层74。可以在氧化硅层70的表面和侧壁上形成低介电材料层72。
参照图18和19，将氧化硅层70的表面设置为蚀刻停止点。对单元阵列区CAR、接触区CTR和外围电路区PERI的多孔材料层74和低介电材料层72进行化学和机械抛光以平坦化。在单元阵列区CAR和接触区CTR中形成氧化硅层70，在外围电路区PERI中形成低介电层76和位于低介电层76上的薄的多孔层78。
此外，如图19所示，通过将氧化硅层70、低介电层76和多孔层78图案化，在单元阵列区CAR、接触区CTR和外围电路区PERI中形成通孔79。结果，可以在单元阵列区CAR和接触区CTR中作为图案化的氧化硅层80来形成上布线绝缘层45-1，可以在外围电路区PERI中作为图案化的低介电层47a和图案化的多孔层47b来形成外围上布线绝缘层49-1。
参照图20和图21，如图20所示，形成金属层86(例如，铜层)以充分填充单元阵列区CAR、接触区CTR和外围电路区PERI的通孔79。此外，如图21所示，将上布线绝缘层45-1和外围上布线绝缘层49-1的表面设置为蚀刻停止点，并对金属层86进行化学和机械抛光以平坦化。
结果，如图21所示，可以在单元阵列区CAR、接触区CTR和外围电路区PERI中形成布线层88和90。例如，可以通过大马士革工艺(damascene process)来执行形成布线层88和90的步骤。单元阵列区CAR和接触区CTR的布线层88可以是位线BL或连接线CL，外围电路区的布线层90可以是布线ICL。
图22示出了3D半导体装置200-1的另一实施例的平面图。图23和图24分别是沿着图22的线I-I'和II-II'截取的剖视图。
本示例实施例的3D半导体装置200-1可以在基底210上包括外围电路区PERI。外围逻辑结构PLST可以位于外围电路区PERI的基底210上。外围逻辑结构PLST可以包括晶体管TR。晶体管TR可以在由器件隔离层212限定的有源区中。晶体管TR可以连接到外围下绝缘层220中的下布线222和下接触件224。外围下绝缘层220可以包括多个氧化硅层。
单元阵列区CAR、接触区CTR和外围连接区PCR可以竖直地布置在外围电路区PERI上。外围上绝缘层290-1可以位于外围电路区PERI的外围下绝缘层220和下布线222上。外围上绝缘层290-1可以包括具有比氧化硅层低的介电常数的低介电层290a和多孔层290b。
半导体层250可以形成在单元阵列区CAR的外围上绝缘层290-1上。半导体层250可以不在外围连接区PCR中。半导体层250可以包括单晶硅层、绝缘体上硅(SOI)层、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的硅单晶层或者形成在绝缘层上的多晶硅层中的至少一种。半导体层250可为第一导电类型(例如，P型)。
单元阵列结构CAST可以位于单元阵列区CAR的半导体层250上。单元阵列结构CAST可以包括堆叠结构ST，所述堆叠结构ST包括竖直堆叠在半导体层250上的电极EL和贯穿堆叠结构ST的垂直结构VS。单元焊盘CEP可以位于垂直结构VS上。单元绝缘层260可以位于单元焊盘CEP之间。例如，单元绝缘层260可以是氧化硅层或者具有比氧化硅层低的介电常数的低介电层。
堆叠结构ST可以包括与电极EL竖直相邻的电极分隔绝缘层265。电极EL可以包括以地选择线GSL、字线WL和串选择线SSL的顺序堆叠在半导体层250上的地选择线GSL、字线WL和串选择线SSL。
电极EL可以具有与外围连接区PCR相邻的阶梯式结构。例如，每个电极分隔绝缘层265可以是氧化硅层。例如，电极EL可以包括掺杂硅、金属(例如钨)、金属氮化物、金属硅化物或它们的组合。
堆叠结构ST可以沿第一方向(x方向)布置，并且可以在与第一方向交叉的第二方向(y方向)上彼此间隔开。共源极区255可以位于堆叠结构ST之间的半导体层250中。共源极区255可以在第一方向(x方向)上延伸。共源极区255可为第二导电类型(例如，N型)。塞PLG13可以位于堆叠结构ST之间的共源极区255中。
垂直结构VS的一端可以连接到半导体层250。垂直结构VS可以包括垂直柱AP以及垂直柱AP与电极EL之间的数据存储元件DS。例如，垂直结构VS可以与图5中的垂直结构VS相同。
覆盖接触区CTR和外围连接区PCR的接触绝缘层270可以位于半导体层250和外围上绝缘层290-1上。接触绝缘层270可以位于堆叠结构ST和外围上绝缘层290-1上。第一塞PLG11可以穿过接触绝缘层270和电极分隔绝缘层265分别连接到地选择线GSL和字线WL。
第二塞PLG12可以位于堆叠结构ST上并连接到串选择线SSL。单元焊盘CEP可以分别位于垂直柱AP上。接触焊盘CP可分别位于第一塞PLG11上。接触焊盘CP可以通过下布线绝缘层280来绝缘。例如，下布线绝缘层280可以是氧化硅层或者具有比氧化硅层低的介电常数的低介电层。
共源极线CSL可以位于堆叠结构ST上并连接到第五塞PLG15。共源极线CSL可以沿第一方向(x方向)延伸。下布线绝缘层280可以位于堆叠结构ST和接触绝缘层270上。下布线绝缘层280可以覆盖单元焊盘CEP和接触焊盘CP。第一布线CL11可以位于下布线绝缘层280上。
第一布线CL11可以通过第二塞PLG12连接到串选择线SSL，并且可以通过第四塞PLG14连接到外围逻辑结构PLST。第二布线CL12可以通过第三塞PLG13连接到字线WL和地选择线GSL，并且可以通过第五塞PLG15连接到外围电路逻辑结构PLST。第四塞PLG14和第五塞PLG15位于外围连接区PCR中，并且可以贯穿外围下绝缘层220、外围上绝缘层290-1、接触绝缘层270和布线绝缘层280。
上布线绝缘层295可以位于下布线绝缘层280上。位线BL可以位于上布线绝缘层295上。位线BL可以通过第六塞PLG16和单元焊盘CEP连接到垂直结构VS。位线BL可以通过第七塞PLG17连接到外围电路逻辑结构PLST。
第七塞PLG17位于外围连接区PCR中，并且可以贯穿外围下绝缘层220、外围上绝缘层290-1、接触绝缘层270、布线绝缘层280和上布线绝缘层295。接触绝缘层270、下布线绝缘层280和上布线绝缘层295可以包括氧化硅层。连接结构240可以包括第四塞PLG14、第五塞PLG15和第七塞PLG17。连接结构240还可以包括第一塞PLG11。
当3D半导体装置200-1在外围电路区PERI上包括外围上绝缘层290-1，所述外围上绝缘层290-1包括多孔层290b和具有比氧化硅层低的介电常数的低介电层290a时，可以减小外围电路区PERI和单元阵列区CAR之间的寄生电容。这样，进而可以降低3D半导体装置200-1的信号延迟。
当3D半导体装置200-1在外围电路区PERI上包括具有多孔层290b的外围上绝缘层290-1时，多孔层290b可具有氢吸附功能，并可有助于改善3D半导体装置200-1的电特性。
图25和图26示出了3D半导体装置200-2的另一实施例的剖视图。图25和图26分别示出了沿着图22的线I-I'和II-II'截取的剖视图。除了外围上绝缘层290-2位于基底10与外围下绝缘层220之间以外，图25和图26的3D半导体装置200-2可以与图23和图24的3D半导体装置200-1相同。
当3D半导体装置200-2在外围电路区PERI上包括外围上绝缘层290-2，所述外围上绝缘层290-2包括多孔层290d和具有比氧化硅层低的介电常数的低介电层290c时，可以减小外围电路区PERI和单元阵列区CAR之间的寄生电容。这样可以降低3D半导体装置200-2的信号延迟。
当3D半导体装置200-2在外围电路区PERI上包括具有多孔层290d的外围上绝缘层290-2时，多孔层290d可以具有氢吸附功能，并可有助于改善3D半导体装置200-2的电特性。
根据上述实施例中的一个或更多个，3D半导体装置包括具有比氧化硅层低的介电常数的用于将单元阵列区或外围电路区中的导线之间电绝缘的低介电层或多孔层。结果，可以通过减小信号延迟来改善电性能。此外，根据上述实施例中的一个或更多个，3D半导体装置可以通过在外围电路区中设置用于将导线之间绝缘并进行氢吸附的多孔层来改善电性能。
在这里已经公开了示例实施例，虽然采用了特定的术语，但是仅以一般的和描述性的含义来使用它们并将对它们进行解释，而不是为了限制的目的。在一些情形下，截至本申请提交之时为止，如本领域的普通技术人员将清楚的，除非另外指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，在不脱离权利要求书中阐述的实施例的精神和范围的情况下，可以做出形式和细节上的各种变化。

Claims (20)

1.一种三维半导体装置，所述三维半导体装置包括：
基底，具有单元阵列区和外围电路区；
单元阵列结构，位于单元阵列区中并包括三维存储器单元阵列；
外围逻辑结构，位于外围电路区中并包括外围电路晶体管；
单元绝缘层，使单元阵列结构绝缘；以及
外围绝缘层，使外围逻辑结构绝缘，并具有多孔层。
2.如权利要求1所述的三维半导体装置，其中，外围绝缘层包括具有比氧化硅层低的介电常数的低介电层。
3.如权利要求1所述的三维半导体装置，其中，单元绝缘层包括氧化硅层或者具有比氧化硅层低的介电常数的低介电层。
4.如权利要求1所述的三维半导体装置，其中，外围绝缘层包括：
外围下绝缘层，位于外围电路晶体管上；
外围上绝缘层，位于外围下绝缘层上；以及
外围接触布线结构，电连接到外围电路晶体管并且位于外围绝缘层中。
5.如权利要求4所述的三维半导体装置，其中，外围下绝缘层包括：
氧化硅层，位于外围电路晶体管上；
低介电层，位于氧化硅层上并且具有比氧化硅层低的介电常数；以及
多孔层，位于低介电层上。
6.如权利要求5所述的三维半导体装置，其中，外围上绝缘层包括：
低介电层，位于外围下绝缘层上并且具有比氧化硅层低的介电常数；以及
多孔层，位于外围上绝缘层的低介电层上。
7.如权利要求4所述的三维半导体装置，其中，外围下绝缘层包括：
第一材料层，位于外围电路晶体管上并且包括氧化硅层或者具有比氧化硅低的介电常数的低介电层；以及
第二材料层，包括位于第一材料层上的多孔层。
8.如权利要求7所述的三维半导体装置，其中，外围上绝缘层包括：
氧化硅层，位于外围下绝缘层上；以及
多孔层，位于外围上绝缘层的氧化硅层上。
9.如权利要求4所述的三维半导体装置，其中，外围下绝缘层包括：
氧化硅层，位于外围电路晶体管上；
低介电层，位于氧化硅层上并且具有比氧化硅层低的介电常数；以及
保护层，位于氧化硅层和低介电层的上表面和侧壁上，所述保护层保护外围电路区的侧壁。
10.如权利要求1所述的三维半导体装置，其中：
通过布线绝缘层来绝缘的布线层位于单元阵列区中，并且
通过外围布线绝缘层来绝缘的外围布线层位于外围电路区中，所述外围布线层包括多孔层。
11.如权利要求10所述的三维半导体装置，其中：
布线绝缘层包括氧化硅层或者具有比氧化硅层低的介电常数的低介电层，
外围布线绝缘层包括具有比氧化硅层低的介电常数的低介电层。
12.如权利要求1所述的三维半导体装置，其中：
外围电路区和单元阵列区在基底中竖直取向，
外围绝缘层位于基底中或者竖直地位于外围电路区与单元阵列区之间。
13.一种三维半导体装置，所述三维半导体装置包括：
基底，具有单元阵列区、接触区和外围电路区；
单元阵列结构，位于单元阵列区中并包括堆叠结构和垂直结构；
外围逻辑结构，位于外围电路区中并包括外围电路晶体管；
接触布线结构，位于接触区中并且将单元阵列区与外围电路区电连接；
单元绝缘层，被构造为将单元阵列结构绝缘；
接触绝缘层，使接触布线结构绝缘；以及
外围绝缘层，使外围逻辑结构绝缘，所述外围绝缘层包括多孔层和具有比氧化硅层低的介电常数的低介电层。
14.如权利要求13所述的三维半导体装置，其中，堆叠结构包括：
多个电极，通过电极分隔绝缘层来彼此电分离，并且
堆叠结构在接触区中在从单元阵列区到外围电路区的方向上具有阶梯式结构。
15.如权利要求14所述的三维半导体装置，其中，接触绝缘层包括：
氧化硅层，从单元阵列区向外围电路区倾斜；以及
多孔层，位于倾斜的氧化硅层上。
16.一种三维半导体装置，所述三维半导体装置包括：
第一区域，包括三维单元阵列；
第二区域，包括外围逻辑结构；以及
第一绝缘层，位于第二区域中并且具有比氧化硅低的介电常数，所述第一绝缘层位于外围逻辑结构与在第二区域中的和外围逻辑结构叠置的区域之间。
17.如权利要求16所述的三维半导体装置，所述三维半导体装置还包括：
多孔层，位于第二区域中，
其中，多孔层具有氢吸附功能。
18.如权利要求17所述的三维半导体装置，其中：
第二区域中的所述区域包括第二绝缘层，
多孔层位于第一绝缘层与第二绝缘层之间。
19.如权利要求18所述的三维半导体装置，所述三维半导体装置还包括：
氧化硅层，位于多孔层与外围逻辑结构之间，其中，第一绝缘层的介电常数比氧化硅层中的氧化硅低。
20.如权利要求19所述的三维半导体装置，其中，第一绝缘层位于多孔层和氧化硅层之间。
CN201711214301.4A 2017-03-03 2017-11-28 三维半导体装置 Active CN108538844B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0027776 2017-03-03
KR1020170027776A KR102285787B1 (ko) 2017-03-03 2017-03-03 3차원 반도체 소자

Publications (2)

Publication Number Publication Date
CN108538844A true CN108538844A (zh) 2018-09-14
CN108538844B CN108538844B (zh) 2023-11-28

Family

ID=63355270

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711214301.4A Active CN108538844B (zh) 2017-03-03 2017-11-28 三维半导体装置

Country Status (3)

Country Link
US (2) US10504844B2 (zh)
KR (1) KR102285787B1 (zh)
CN (1) CN108538844B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6800788B2 (ja) * 2017-03-15 2020-12-16 キオクシア株式会社 半導体記憶装置
KR102460070B1 (ko) 2018-09-21 2022-10-31 삼성전자주식회사 수직형 메모리 장치
KR20200112013A (ko) * 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자
US11004773B2 (en) * 2019-04-23 2021-05-11 Sandisk Technologies Llc Porous barrier layer for improving reliability of through-substrate via structures and methods of forming the same
JP2022037612A (ja) 2020-08-25 2022-03-09 キオクシア株式会社 半導体記憶装置
KR20220067884A (ko) * 2020-11-18 2022-05-25 삼성전자주식회사 비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063021A (ko) * 1999-12-21 2001-07-09 윤종용 불휘발성 반도체 메모리소자 및 그 제조방법
US20060216886A1 (en) * 2005-03-22 2006-09-28 Samsung Electronics Co., Ltd. SRAM devices having buried layer patterns and methods of forming the same
US20120112257A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130059422A1 (en) * 2011-09-01 2013-03-07 Bo-Young Lee Semiconductor devices and methods of fabricating the same
KR20150055189A (ko) * 2013-11-12 2015-05-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105304633A (zh) * 2014-07-23 2016-02-03 三星电子株式会社 半导体装置和制造半导体装置的方法
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
CN106449631A (zh) * 2015-08-06 2017-02-22 三星电子株式会社 半导体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605540B2 (en) * 2001-07-09 2003-08-12 Texas Instruments Incorporated Process for forming a dual damascene structure
JP2012019191A (ja) 2010-06-10 2012-01-26 Toshiba Corp 不揮発性記憶装置の製造方法
US9396764B2 (en) 2011-09-01 2016-07-19 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional memory
JP2014022488A (ja) 2012-07-17 2014-02-03 Renesas Electronics Corp 半導体集積回路装置およびｄｒａｍ混載半導体集積回路装置の製造方法
US9177966B1 (en) 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9899394B2 (en) * 2015-03-10 2018-02-20 Samsung Electronics Co., Ltd. Vertical memory devices having contact plugs contacting stacked gate electrodes
US9425299B1 (en) 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063021A (ko) * 1999-12-21 2001-07-09 윤종용 불휘발성 반도체 메모리소자 및 그 제조방법
US20060216886A1 (en) * 2005-03-22 2006-09-28 Samsung Electronics Co., Ltd. SRAM devices having buried layer patterns and methods of forming the same
US20120112257A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130059422A1 (en) * 2011-09-01 2013-03-07 Bo-Young Lee Semiconductor devices and methods of fabricating the same
KR20150055189A (ko) * 2013-11-12 2015-05-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105304633A (zh) * 2014-07-23 2016-02-03 三星电子株式会社 半导体装置和制造半导体装置的方法
CN106449631A (zh) * 2015-08-06 2017-02-22 三星电子株式会社 半导体装置
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Also Published As

Publication number Publication date
KR20180101053A (ko) 2018-09-12
KR102285787B1 (ko) 2021-08-04
US10504844B2 (en) 2019-12-10
US20180254247A1 (en) 2018-09-06
CN108538844B (zh) 2023-11-28
US10840187B2 (en) 2020-11-17
US20200091084A1 (en) 2020-03-19

Similar Documents

Publication Publication Date Title
CN108538844A (zh) 三维半导体装置
KR102423766B1 (ko) 3차원 반도체 소자
CN106992180B (zh) 半导体装置
US10229929B2 (en) Semiconductor memory devices including protrusion pads
CN106024796B (zh) 半导体存储器件
KR20180101685A (ko) 반도체 장치
KR20150106660A (ko) 반도체 장치 및 그 제조방법
KR20150087991A (ko) 반도체 장치 및 그 제조방법
KR20200057936A (ko) 반도체 메모리 장치 및 그 형성방법
KR20180014984A (ko) 반도체 장치 및 그 제조방법
CN109326557A (zh) 三维存储器结构及制造方法
CN109300903A (zh) 基于硅通孔堆叠的三堆存储器结构及制造方法
CN109390303A (zh) 硅穿孔工艺及三维存储器结构的制造方法
KR20210039183A (ko) 반도체 메모리 장치 및 이의 제조 방법
CN114361178A (zh) 具有外围结构上单元的非易失性存储器装置
KR102664082B1 (ko) 반도체 메모리 장치 및 그 제조방법
CN208873723U (zh) 基于硅通孔堆叠的三维存储器结构
US20230125409A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US11862624B2 (en) Integrated circuit device with protective antenna diodes integrated therein
US20240057329A1 (en) Memory device including vertically stacked peripheral regions
US11973025B2 (en) Three-dimensional semiconductor memory devices
US20240113020A1 (en) Semiconductor device and electronic system including semiconductor device
US20220115056A1 (en) Semiconductor memory device
EP4336985A1 (en) Semiconductor memory device and electronic system including the same
US20240055469A1 (en) Non-volatile memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant