CN109390303A - 硅穿孔工艺及三维存储器结构的制造方法 - Google Patents
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Abstract
公开了一种硅穿孔工艺，包括：提供第一晶圆，第一晶圆包括第一硅衬底以及位于第一硅衬底上的第一绝缘层，第一绝缘层中具有多个第一金属层；形成贯穿第一绝缘层和第一硅衬底的硅通孔，硅通孔的第一端与第一金属层电连接，第二端在第一硅衬底的底部暴露；提供第二晶圆，第二晶圆包括第二硅衬底以及位于第二硅衬底上的第二绝缘层，第二绝缘层中具有多个第二金属层；将第一晶圆键合至第二晶圆之上，其中，第一硅衬底与第二绝缘层彼此接触，硅通孔与第二金属层键合，从而实现第一晶圆和第二晶圆的电连接。本发明实施例可以减少布线密度。
Description
技术领域
本发明涉及存储器技术领域，特别涉及硅穿孔工艺及三维存储器结构的制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的孔径越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，三维存储器结构)。三维存储器结构包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在NAND结构的三维存储器结构中，一种是先形成CMOS电路，然后在CMOS电路之上形成存储单元阵列。由于存储单元阵列的工艺中有许多高温工艺，对CMOS器件的电性和可靠性存在很大影响，而且工艺周期也较长。
另一种是采用半导体衬底形成CMOS电路，采用叠层结构形成存储单元阵列，该叠层结构包括选择晶体管和存储晶体管的栅极导体，然后将CMOS电路键合到存储单元阵列上方。在该三维存储器结构中，贯穿阵列接触(Through Array Contact)占据有较大的芯片面积，使得核心区域的面积变小，从而降低了存储密度；另外，采用大量金属布线提供CMOS电路与存储单元阵列之间的电连接，布线密度的增加将会影响三维存储器结构的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种硅穿孔工艺及三维存储器结构的制造方法，其中，在第一晶圆上形成硅通孔，所述硅通孔的第一端与CMOS电路上的第一金属层连接，第二端与第二晶圆的第二金属层键合以实现第一晶圆和所述第二晶圆之间的电连接，减少布线密度。
根据本发明的一方面，提供一种硅穿孔工艺，包括：
提供第一晶圆，所述第一晶圆包括第一硅衬底以及位于所述第一硅衬底上的第一绝缘层，所述第一绝缘层中具有多个第一金属层；形成贯穿第一绝缘层和第一硅衬底的硅通孔，所述硅通孔的第一端与所述第一金属层电连接，第二端在所述第一硅衬底的底部暴露；
提供第二晶圆，所述第二晶圆包括第二硅衬底以及位于所述第二硅衬底上的第二绝缘层，所述第二绝缘层中具有多个第二金属层；
将所述第一晶圆键合至所述第二晶圆之上，其中，所述第一硅衬底与所述第二绝缘层彼此接触，所述硅通孔与所述第二金属层键合，从而实现第一晶圆和第二晶圆的电连接。
优选地，形成贯穿第一绝缘层和第一硅衬底的硅通孔包括：
在所述第一金属层的外围刻蚀所述第一绝缘层以形成凹槽，所述凹槽延伸至所述第一硅衬底内部；
在所述凹槽内依次沉积胶层和/或阻挡层、金属层。
优选地，形成贯穿第一绝缘层和第一硅衬底的硅通孔还包括：
将所述硅通孔的第一端与所述第一外部焊盘电连接。
优选地，形成贯穿第一绝缘层和第一硅衬底的硅通孔还包括：
将所述第一晶圆翻转后，对所述第一硅衬底进行减薄处理以暴露所述硅通孔的第二端。
优选地，所述第一晶圆还包括第一布线层，所述第二晶圆包括第二布线层，所述第一布线层和所述第二布线层横向延伸。
优选地，所述硅通孔通过第一布线层与所述第一金属层电连接。
根据本发明的另一方面，提供一种三维存储器结构的制造方法，包括：
形成CMOS电路，所述CMOS电路包括第一硅衬底以及位于所述第一硅衬底上的第一绝缘层，所述第一绝缘层中具有多个第一外部焊盘；
形成贯穿第一绝缘层和第一硅衬底的硅通孔，所述硅通孔的第一端与所述第一外部焊盘电连接，第二端在所述第一硅衬底的底部暴露；
形成存储单元阵列，所述存储单元阵列包括第二硅衬底以及位于所述第二硅衬底上的第二绝缘层，所述第二绝缘层中具有多个第二外部焊盘；
将所述CMOS电路和所述存储单元阵列键合成所述三维存储器结构，其中，所述CMOS电路的第一硅衬底与所述存储单元阵列的第二绝缘层彼此接触，所述硅通孔与所述第二外部焊盘彼此键合，从而实现所述CMOS电路和所述存储单元阵列之间的电连接。
优选地形成贯穿第一绝缘层和第一硅衬底的硅通孔包括：
刻蚀所述第一绝缘层以形成凹槽，所述凹槽延伸至所述第一硅衬底内部；
在所述凹槽内依次沉积胶层和/或阻挡层、金属层；
将所述硅通孔的第一端与所述第一外部焊盘电连接；
对所述第一硅衬底进行减薄处理以暴露所述硅通孔的第二端。
优选地形成所述CMOS电路的步骤还包括：
在所述第一硅衬底中形成多个晶体管；
在所述第二绝缘层中形成与所述多个晶体管相连接的多个接触焊盘；
其中，所述第一外部焊盘和所述第一导电通道位于所述第一绝缘层中；
所述多个接触焊盘经由所述多个第一外部焊盘和所述多个第一导电通道连接至相应的所述硅通孔。
优选地形成所述存储单元阵列的步骤还包括：
在所述第二硅衬底中形成公共源区；
在所述第二硅衬底上形成栅叠层结构，所述栅叠层结构包括多个层面的栅极导体；
形成贯穿所述栅叠层结构的多个沟道柱；
在所述栅叠层结构上形成多个接触焊盘；以及
在所述栅阶层结构上覆盖第二绝缘层；
其中，所述多个沟道柱的第一端延伸至公共源区，第二端连接至相应的接触焊盘，
所述多个层面的栅极导体分别连接至相应的接触焊盘；
所述第二外部焊盘和所述第二导电通道位于所述第二绝缘层中。
本发明提供的硅穿孔工艺及三维存储器结构的制造方法，在第一晶圆上形成硅通孔，所述硅通孔的第一端与CMOS电路上的第一金属层连接，第二端与第二晶圆的第二金属层键合以实现第一晶圆和所述第二晶圆之间的电连接。第一晶圆为CMOS电路，第二晶圆为存储单元阵列。该三维存储器结构中无需贯穿阵列接触(TAC)结构，节省了存储单元阵列的面积，提供了存储密度；另外，在CMOS电路的两侧都进行了布线，减少了布线密度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和图1b分别示出了三维存储器结构的存储单元串的电路图和结构示意图；
图2a和2b分别示出根据本发明实施例的三维存储器结构的内部结构的透视图和整体透视图；
图3示出根据本发明实施例的三维存储器结构截面图；
图4a至图4i示出根据本发明实施例的三维存储器结构制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
本发明实施例中的CMOS电路和存储单元阵列均是晶圆芯片，外部焊盘、接触焊盘等均为金属层。其中，CMOS电路为第一晶圆，存储单元阵列为第二晶圆，第一外部焊盘为第一金属层，第二外部焊盘为第二金属层。
图1a和1b分别示出三维存储器结构的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储单元M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储单元M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括第二导体层122和第三导体层123，存储单元M1至M4分别包括第一导体层121。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构。
进一步地，存储单元串100包括存储串110。存储串110与栅叠层结构相邻或者贯穿栅叠层结构。在存储串110的中间部分，第一导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储单元M1至M4。在存储串110的两端，第二导体层122和123与沟道层111之间夹有栅介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，第一导体层121、第二导体层122和第三导体层123由金属组成，例如钨。沟道层111用于提供选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，存储串110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，存储串110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储单元M1至M4使用公共的沟道层111和栅介质层114。在存储串110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和栅介质层以及存储单元M1至M4的半导体层和栅介质层。在存储串110中，第一选择晶体管Q1和第二选择晶体管Q2的半导体层与存储单元M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储单元M1至M4中的选定存储单元。以存储单元M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的第二选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储单元M2的字线电压高于隧穿电压，因此，该存储单元M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储单元M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储单元M1至M4中的选定存储单元的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储单元M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储单元M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储单元M2的导通状态可以判断数据值。存储单元M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储单元M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储单元M2的导通状态，从而获得存储单元M2中存储的数据。
图2a和2b分别示出根据本发明实施例的三维存储器结构的内部结构的透视图和整体透视图，图3示出根据本发明实施例的三维存储器结构截面图。
为了清楚起见，在图2a中仅示出三维存储器结构的内部结构，其中未示出存储单元阵列的半导体衬底、以及CMOS电路和存储单元阵列中的绝缘层，在图2b中仅示出3D存储器的外部结构。
在该实施例中示出的三维存储器结构200包括CMOS电路210和存储单元阵列220，所述CMOS电路210堆叠到所述存储单元阵列220上方。
CMOS电路210包括第一硅衬底201、位于所述第一硅衬底201上的多个接触焊盘261、位于多个接触焊盘261上的多个第一布线层263、位于多个第一布线层263上的多个第一外部焊盘264、以及在垂直于第一硅衬底201的表面的方向上提供互联的导电通道262。在本实施例中，第一绝缘层202为层间绝缘层。尽管未示出，然而可以理解，在第一硅衬底201中形成有多个晶体管。多个第一布线层263彼此之间、以及多个第一布线层263与接触焊盘261和第一外部焊盘264之间采用层间绝缘层彼此隔开，并且采用贯穿层间绝缘层的导电通道262彼此电连接。在图2a中未示出层间绝缘层。
CMOS电路210还包括贯穿第一绝缘层202和第一硅衬底201的硅通孔265，所述硅通孔265的第一端与所述第一外部焊盘264电连接，第二端在所述第一硅衬底201的底部暴露。
在CMOS电路210中，接触焊盘261与第一硅衬底201中的晶体管电连接，该接触焊盘261经由导电通道262连接至第一布线层263，然后经由导电通道262连接至第一外部焊盘264；该第一外部焊盘264经由导通通道262以及第一布线层263连接至硅通孔265。该硅通孔265提供CMOS电路210内部的晶体管与存储单元阵列220之间的电连接。
存储单元阵列220包括4*3共计12个存储单元串，每个存储单元串包括4个存储单元，从而形成4*4*3共计48个存储单元的存储器阵列。可以理解，本发明不限于此，三维存储器结构可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
存储单元阵列220包括第二硅衬底101、位于第二硅衬底101上的栅叠层结构、贯穿栅叠层结构的沟道柱110、位于栅叠层结构上的互连结构。该互连结构包括多个第二导电通道161、与多个第二导电通道161分别接触的多个接触焊盘162、位于多个接触焊盘162上的多个第二布线层164、位于多个第二布线层164上的多个第二外部焊盘165、以及在垂直于第二硅衬底101的表面的方向上提供互连的导电通道163。栅叠层结构例如包括栅极导体121、122和123。栅叠层结构中的多个栅极导体例如形成台阶状，用于提供第二导电通道161延伸到达相应的栅极导体的空间。
在存储单元阵列220中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。在图2a中未示出层间绝缘层。
在该实施例中，沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构，并且排列成阵列。半导体衬底位于栅叠层结构上方，其中形成有公共源区(图中未示出)。沟道柱110的第一端共同连接至公共源区，沟道柱110的第二端经由导电通道和布线连接至相应的第二外部焊盘165。此处的导电通道和布线层的作用与位线BL相同。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)151分割成不同的栅线。同一行的多个沟道柱110的栅线分别经由导电通道和布线连接至相应的第二外部焊盘165。为了清楚起见，在图中未示出栅极导体122与接触焊盘之间的一部分导电通道和布线层。此处的导电通道和布线层的作用与串选择线SSL相同。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙151分割成不同的栅线，则同一层面的栅线分别经由导电通道和布线连接至相应的第二外部焊盘165。为了清楚起见，在图中未示出栅极导体121与接触焊盘之间的一部分导电通道和布线层。此处的导电通道和布线层的作用与字线WL1至WL4相同。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙151分割成不同的栅线，则栅线分别经由导电通道和布线连接至相应的第二外部焊盘165。此处的导电通道和布线层的作用与地选择线GSL相同。
优选地，在该实施例中还可以包括假沟道柱130，假沟道柱130与沟道柱110的内部结构可以相同，并且至少穿过栅叠层结构中的至少一部分栅极导体。然而，假沟道柱130未与第二外部焊盘165相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱130没有形成有效的存储单元。
优选地，在该实施例中还可以包括导电通道141和绝缘衬里142，并且与栅叠层结构之间由绝缘衬里142彼此绝缘。导电通道141的第一端延伸至栅叠层上方的半导体衬底中，到达公共源区，第二端连接至布线层。此处的导电通道和布线层的作用与源线GL相同。
在形成CMOS电路210和存储单元阵列220之后，将二者彼此键合成三维存储器结构200。参见图2b，根据该实施例的三维存储器结构200，CMOS电路210的导电通道和布线层位于至少一个第一绝缘层202中，存储单元阵列220的导电通道和布线层位于至少一个第二绝缘层102中。CMOS电路210和存储单元阵列220的键合表面分别为第一硅衬底201和第二绝缘层102彼此相对的表面。进一步地，CMOS电路210的硅通孔265和存储单元阵列220的第二外部焊盘165分别在相应的键合表面上暴露，并且彼此相对设置。因此，在将CMOS电路210和存储单元阵列220彼此键合成三维存储器结构200时，CMOS电路210的硅通孔265和存储单元阵列220的第二外部焊盘165彼此接触，从而实现CMOS电路210与存储单元阵列220之间的电连接。CMOS电路210和存储单元阵列220的大量布线位于各自的键合表面附近。
图4a至图4g示出根据本发明实施例的三维存储器结构制造方法的各个阶段的截面图，其中，图4a至图4e示出CMOS电路的制造步骤，图4f和图4h示出存储单元阵列的制造步骤，图4i示出CMOS与存储单元阵列的键合。所述截面图沿着图2a中的AA线截取。
该方法开始于已经在第一硅衬底201中形成CMOS电路的晶体管(未示出)的半导体结构，在该实施例中，第一硅衬底201例如是单晶硅衬底。为了形成晶体管，在第一硅衬底201中形成多个掺杂区。例如，第一硅衬底201包括多个晶体管的源区和漏区。
如图4a所示，在所述第一硅衬底201上形成互联结构。
在该步骤形成的半导体结构是CMOS电路210，其中，在第一硅衬底201中形成的多个晶体管的掺杂区经由互连结构提供外部电连接。
互连结构包括位于第一硅衬底201上的多个接触焊盘261、位于多个接触焊盘261上的多个布线层263、位于多个布线层263上的多个第一外部焊盘264、以及在垂直于第一硅衬底201的表面的方向上提供互连的导电通道262。多个第一布线层263彼此之间、以及多个第一布线层263与接触焊盘261和第一外部焊盘264之间采用第一绝缘层202彼此隔开，并且采用第一绝缘层202中的导电通道262彼此电连接。
如图4b所示，在CMOS电路210中形成贯穿第一绝缘层202并延伸至第一硅衬底201内部的凹槽266。
在该步骤中，例如在第一绝缘层202的表面上形成光致抗蚀剂掩膜，然后进行各向异性蚀刻，在第一绝缘层202中形成凹槽266。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一绝缘层202的表面内部一定距离处停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
如图4c所示，在凹槽266内依次沉积胶层和/或阻挡层和金属层以形成硅通孔265。
在本实施例中，胶层例如由Ti/TiN组成。阻挡层265a例如由Ti/TiN组成。金属层265b例如由钨组成。采用原子层沉积(ALD)沉积金属层，在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
如图4d所示，将硅通孔265的第一端与第一外部焊盘264电连接。
具体地，在第一绝缘层202上形成第一布线层263，以使硅通孔265与第一外部焊盘264电连接，并在第一布线层263上方覆盖一层保护层。
如图4e所示，对CMOS电路210的第一硅衬底201进行减薄处理以暴露出硅通孔265的第二端。
具体地，将CMOS电路210翻转，然后对第一硅衬底201进行减薄处理。
如图4f所示，在第二硅衬底101中形成多个阱区，以及在第二硅衬底101上形成绝缘叠层结构。
为了便于对三维存储器结构中的存储单元进行编程操作，在第二硅衬底101中形成多个阱区。例如，第二硅衬底101包括多个沟道柱的公共源区。
该绝缘叠层结构包括堆叠的多个牺牲层152，相邻的牺牲层152由第二绝缘层102彼此隔开。在该实施例中，第二绝缘层102例如由氧化硅组成，牺牲层152例如由氮化硅组成。
如下文所述，牺牲层152将置换成栅极导体121至123，栅极导体121一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体122一步连接至字线。为了形成从栅极导体121至123到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图4a中将多个牺牲层152之间的层间绝缘层和覆盖绝缘叠层结构的层间绝缘层整体示出为第二绝缘层102。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层152之间及其上方的多个层间绝缘层。
进一步地，在绝缘叠层结构中形成沟道孔。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构中形成沟道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在公共源区的下方附近停止，以及蚀刻在第一绝缘区域的下方附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
进一步地，在沟道孔中形成沟道柱110。沟道柱110的下部包括半导体层。进一步地，沟道柱110包括从其上部延伸至半导体层的沟道层。为了清楚起见，在图4a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层上的隧穿介质层、电荷存储层和阻挡介质层，在沟道柱110的两端，沟道柱110包括堆叠在沟道层或半导体层上的阻挡介质层。沟道柱110的下端与第二硅衬底101中的公共源区相接触。在最终的三维存储器结构中，沟道柱110的上端将与布线层相连接，从而形成有效的存储单元。所述沟道柱110的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)。
优选地，在沟道孔中形成假沟道柱130。假沟道柱130与沟道柱110的内部结构可以相同，并且至少穿过栅叠层结构中的至少一部分栅极导体。然而，在最终的三维存储器结构中，假沟道柱130的上端未与布线层相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。
优选地，在绝缘叠层结构中形成贯穿孔，以及在贯穿孔中形成导电通道141和绝缘衬里142。导电通道141穿过绝缘叠层结构，并且与绝缘叠层结构之间由绝缘衬里142彼此隔开。导电通道141的一端延伸至绝缘叠层结构下方的第二硅衬底101中，到达公共源区，另一端将连接至布线层。
如图4g所示，在绝缘叠层结构中，将牺牲层152置换成栅极导体121至123，形成栅叠层结构。
在该步骤中，在绝缘叠层结构中形成栅线缝隙151(参见图2a)，采用第二绝缘层102作为蚀刻停止层，经由栅线缝隙151通过蚀刻去除牺牲层152以形成空腔，以及采用金属层填充空腔以形成栅极导体121至123，其中，多个栅极导体121至123和第二绝缘层102交替堆叠。相应地，多个沟道柱110贯穿栅叠层结构。
在形成栅线缝隙151时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第二硅衬底101的表面附近停止。在该实施例中，栅线缝隙151将栅极导体121至123分割成多条栅线。
在形成空腔时，利用栅线缝隙151作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的第二绝缘层102和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙151。绝缘叠层结构中的牺牲层152的端部暴露于栅线缝隙151的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙151的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的第二绝缘层102去除牺牲层152。
在形成栅极导体121至123时，利用栅线缝隙151作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙151和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
如图4h所示，在栅叠层结构上方，形成互连结构。
该互连结构包括位于栅叠层结构上方的多个导电通道161、与多个导电通道161分别接触的多个接触焊盘162、位于多个接触焊盘162上的多个布线层164、位于多个布线层164上的多个外部焊盘165、以及在垂直于第二硅衬底101的表面的方向上提供互连的导电通道163。
在该步骤形成的半导体结构是存储单元阵列220，其中，栅叠层结构与沟道柱一起形成了选择晶体管和存储晶体管。在沟道柱110的中间部分，栅极导体121至123与沟道柱110内部的沟道层、隧穿介质层、电荷存储层和阻挡介质层一起，形成存储晶体管。在沟道柱110的两端，栅极导体121至123与沟道柱110内部的沟道层(或半导体层)和阻挡介质层一起，形成选择晶体管。
栅叠层结构中的栅极导体121、122和123例如形成台阶状，用于提供导电通道161延伸到达相应的栅极导体的空间。存储单元阵列220的导电通道和布线层位于至少一个第二绝缘层102中。如上所述，在图中示出第二绝缘层102为单层，然而，第二绝缘层102可以实际上由多个层间绝缘层组成，包括用于隔开栅极导体121、122和123的多个层间绝缘层和用于隔开不同布线层的多个层间绝缘层。此外，接触焊盘162和外部焊盘165也可以位于单独的层间绝缘层上。
进一步地，沟道柱110的第一端共同连接至第二硅衬底101中的公共源区，沟道柱110的第二端经由导电通道161连接至接触焊盘162，然后经由导电通道和布线连接至相应的外部焊盘165。导电通道141的第一端延伸至第二硅衬底101中的公共源区，第二端经由导电通道161连接至接触焊盘162，然后经由导电通道和布线连接至相应的外部焊盘165。
存储单元阵列220的键合表面为第二绝缘层102的第一表面。在该步骤中，第一表面是暴露的自由表面。外部焊盘165的接触面在第一表面上露出。
如图4i所示，将CMOS电路210和存储单元阵列220彼此键合成三维存储器结构200。
在将CMOS电路210和存储单元阵列220彼此键合成三维存储器结构200时，CMOS电路210的硅通孔265和存储单元阵列220的外部焊盘165彼此接触，从而实现CMOS电路210与存储单元阵列220之间的电连接。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，某些步骤并非必须，因而可以省略，或者替换为其他步骤。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种硅穿孔工艺，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括第一硅衬底以及位于所述第一硅衬底上的第一绝缘层，所述第一绝缘层中具有多个第一金属层；形成贯穿第一绝缘层和第一硅衬底的硅通孔，所述硅通孔的第一端与所述第一金属层电连接，第二端在所述第一硅衬底的底部暴露；
提供第二晶圆，所述第二晶圆包括第二硅衬底以及位于所述第二硅衬底上的第二绝缘层，所述第二绝缘层中具有多个第二金属层；
将所述第一晶圆键合至所述第二晶圆之上，其中，所述第一硅衬底与所述第二绝缘层彼此接触，所述硅通孔与所述第二金属层键合，从而实现第一晶圆和第二晶圆的电连接。
2.根据权利要求1所述的工艺，其特征在于，形成贯穿第一绝缘层和第一硅衬底的硅通孔包括：
在所述第一金属层的外围刻蚀所述第一绝缘层以形成凹槽，所述凹槽延伸至所述第一硅衬底内部；
在所述凹槽内依次沉积胶层和/或阻挡层、金属层。
3.根据权利要求2所述的工艺，其特征在于，形成贯穿第一绝缘层和第一硅衬底的硅通孔还包括：
将所述硅通孔的第一端与所述第一外部焊盘电连接。
4.根据权利要求3所述的工艺，其特征在于，形成贯穿第一绝缘层和第一硅衬底的硅通孔还包括：
将所述第一晶圆翻转后，对所述第一硅衬底进行减薄处理以暴露所述硅通孔的第二端。
5.根据权利要求1所述的工艺，其特征在于，所述第一晶圆还包括第一布线层，所述第二晶圆包括第二布线层，所述第一布线层和所述第二布线层横向延伸。
6.根据权利要求5所述的工艺，其特征在于，所述硅通孔通过第一布线层与所述第一金属层电连接。
7.一种三维存储器结构的制造方法，其特征在于，包括：
形成CMOS电路，所述CMOS电路包括第一硅衬底以及位于所述第一硅衬底上的第一绝缘层，所述第一绝缘层中具有多个第一外部焊盘；
形成贯穿第一绝缘层和第一硅衬底的硅通孔，所述硅通孔的第一端与所述第一外部焊盘电连接，第二端在所述第一硅衬底的底部暴露；
形成存储单元阵列，所述存储单元阵列包括第二硅衬底以及位于所述第二硅衬底上的第二绝缘层，所述第二绝缘层中具有多个第二外部焊盘；
将所述CMOS电路和所述存储单元阵列键合成所述三维存储器结构，其中，所述CMOS电路的第一硅衬底与所述存储单元阵列的第二绝缘层彼此接触，所述硅通孔与所述第二外部焊盘彼此键合，从而实现所述CMOS电路和所述存储单元阵列之间的电连接。
8.根据权利要求7所述的方法，其特征在于，形成贯穿第一绝缘层和第一硅衬底的硅通孔包括：
刻蚀所述第一绝缘层以形成凹槽，所述凹槽延伸至所述第一硅衬底内部；
在所述凹槽内依次沉积胶层和/或阻挡层、金属层；
将所述硅通孔的第一端与所述第一外部焊盘电连接；
对所述第一硅衬底进行减薄处理以暴露所述硅通孔的第二端。
9.根据权利要求8所述的方法，其特征在于，形成所述CMOS电路的步骤还包括：
在所述第一硅衬底中形成多个晶体管；
在所述第二绝缘层中形成与所述多个晶体管相连接的多个接触焊盘；
其中，所述第一外部焊盘和所述第一导电通道位于所述第一绝缘层中；
所述多个接触焊盘经由所述多个第一外部焊盘和所述多个第一导电通道连接至相应的所述硅通孔。
10.根据权利要求8所述的方法，其特征在于，形成所述存储单元阵列的步骤还包括：
在所述第二硅衬底中形成公共源区；
在所述第二硅衬底上形成栅叠层结构，所述栅叠层结构包括多个层面的栅极导体；
形成贯穿所述栅叠层结构的多个沟道柱；
在所述栅叠层结构上形成多个接触焊盘；以及
在所述栅阶层结构上覆盖第二绝缘层；
其中，所述多个沟道柱的第一端延伸至公共源区，第二端连接至相应的接触焊盘，
所述多个层面的栅极导体分别连接至相应的接触焊盘；
所述第二外部焊盘和所述第二导电通道位于所述第二绝缘层中。
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|---|---|
| CN (1) | CN109390303B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111180344A (zh) * | 2020-01-02 | 2020-05-19 | 长江存储科技有限责任公司 | 三维堆叠结构及制备方法 |
| CN111223871A (zh) * | 2020-01-14 | 2020-06-02 | 长江存储科技有限责任公司 | 一种存储器件的制备方法以及存储器件 |
| CN113097185A (zh) * | 2021-03-31 | 2021-07-09 | 长江存储科技有限责任公司 | 晶圆级裸片堆叠结构和方法、裸片堆叠封装结构和方法 |
| CN113725219A (zh) * | 2020-05-25 | 2021-11-30 | 爱思开海力士有限公司 | 三维存储器装置及其制造方法 |
| TWI841897B (zh) * | 2020-12-30 | 2024-05-11 | 深圳清華大學研究院 | 基於倒序工藝的原子級粗糙表面製備方法及結構超滑器件 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140113398A1 (en) * | 2012-04-27 | 2014-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for Vertically Integrated Backside Illuminated Image Sensors |
| CN105489512A (zh) * | 2010-07-19 | 2016-04-13 | 硅绝缘体技术有限公司 | 临时半导体结构键合方法和相关的键合半导体结构 |
| CN107068687A (zh) * | 2017-03-08 | 2017-08-18 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN107359129A (zh) * | 2017-06-14 | 2017-11-17 | 武汉新芯集成电路制造有限公司 | 一种用于多层键合堆叠的键合结构制作方法和键合结构 |
| CN107658317A (zh) * | 2017-09-15 | 2018-02-02 | 长江存储科技有限责任公司 | 一种半导体装置及其制备方法 |
| CN107887395A (zh) * | 2017-11-30 | 2018-04-06 | 长江存储科技有限责任公司 | Nand存储器及其制备方法 |
| CN108417577A (zh) * | 2018-03-28 | 2018-08-17 | 长江存储科技有限责任公司 | 3d nand闪存结构的形成方法 |
| CN108447865A (zh) * | 2018-04-19 | 2018-08-24 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
-
2018
- 2018-09-28 CN CN201811140658.7A patent/CN109390303B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105489512A (zh) * | 2010-07-19 | 2016-04-13 | 硅绝缘体技术有限公司 | 临时半导体结构键合方法和相关的键合半导体结构 |
| US20140113398A1 (en) * | 2012-04-27 | 2014-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for Vertically Integrated Backside Illuminated Image Sensors |
| CN107068687A (zh) * | 2017-03-08 | 2017-08-18 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN107359129A (zh) * | 2017-06-14 | 2017-11-17 | 武汉新芯集成电路制造有限公司 | 一种用于多层键合堆叠的键合结构制作方法和键合结构 |
| CN107658317A (zh) * | 2017-09-15 | 2018-02-02 | 长江存储科技有限责任公司 | 一种半导体装置及其制备方法 |
| CN107887395A (zh) * | 2017-11-30 | 2018-04-06 | 长江存储科技有限责任公司 | Nand存储器及其制备方法 |
| CN108417577A (zh) * | 2018-03-28 | 2018-08-17 | 长江存储科技有限责任公司 | 3d nand闪存结构的形成方法 |
| CN108447865A (zh) * | 2018-04-19 | 2018-08-24 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111180344A (zh) * | 2020-01-02 | 2020-05-19 | 长江存储科技有限责任公司 | 三维堆叠结构及制备方法 |
| CN111223871A (zh) * | 2020-01-14 | 2020-06-02 | 长江存储科技有限责任公司 | 一种存储器件的制备方法以及存储器件 |
| CN113725219A (zh) * | 2020-05-25 | 2021-11-30 | 爱思开海力士有限公司 | 三维存储器装置及其制造方法 |
| TWI841897B (zh) * | 2020-12-30 | 2024-05-11 | 深圳清華大學研究院 | 基於倒序工藝的原子級粗糙表面製備方法及結構超滑器件 |
| CN113097185A (zh) * | 2021-03-31 | 2021-07-09 | 长江存储科技有限责任公司 | 晶圆级裸片堆叠结构和方法、裸片堆叠封装结构和方法 |
| CN113097185B (zh) * | 2021-03-31 | 2022-01-25 | 长江存储科技有限责任公司 | 晶圆级裸片堆叠结构和方法、裸片堆叠封装结构和方法 |
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