CN113097185B - 晶圆级裸片堆叠结构和方法、裸片堆叠封装结构和方法 - Google Patents

Abstract

本发明提供了一种晶圆级裸片堆叠结构和方法、裸片堆叠封装结构和方法。堆叠结构包括依次电耦合堆叠的多个晶圆组和顶部互连层，晶圆组各自独立地包括第一晶圆和第二晶圆，各第一晶圆裸片的表面具有第一连接结构以及延伸至第一晶圆裸片内且表面裸露的第一导电结构，各第二晶圆裸片的表面具有第二连接结构以及贯穿至第二晶圆裸片的第二导电结构，各晶圆组的第三连接结构为相互独立的CMOS电路，第一晶圆裸片的第一连接结构和第二晶圆裸片的第二连接结构一一对应地通过第三连接结构电耦合，第一导电结构和第二导电结构通过第三连接结构电耦合，第一导电结构之间电耦合或第二导电结构之间电耦合。解决了现有技术中裸片堆叠成本高、体积大的问题。

Description

晶圆级裸片堆叠结构和方法、裸片堆叠封装结构和方法

技术领域

本发明涉及裸片堆叠技术领域，具体而言，涉及一种晶圆级裸片堆叠封装结构和封装方法。

背景技术

目前微电子组合件的封装通常是将裸片采用塑料保护覆盖物进行封装，裸片包含功能特征，比如存储器单元、处理器电路和互连电路，并且还包含电耦合到功能特征的结合垫，然后结合垫连接到在塑料保护覆盖物外部延伸的引脚或其它类型的端子，以将裸片连接到总线、电路或其它微电子组合件。

常规的封装结构中，裸片安装至印刷电路板上，用线结合将裸片结合垫电耦合至印刷电路板对应的结合垫，在包封后，用焊球或其它合适的连接在将印刷电路板电连接至外部装置。

在目前的电子件装配中，通常将多个裸片层层叠加，然后采用引线实现各裸片与印刷线路板的电耦合，这就导致当前构架下，随着叠加层数越多，封装体积会越来越大，封装成本以及封装后电子件的体积会增加。

发明内容

本发明的主要目的在于提供一种晶圆级裸片堆叠结构和堆叠方法、裸片堆叠封装结构和封装方法，以解决现有技术中裸片堆叠成本高、体积大的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种晶圆级裸片堆叠结构，堆叠结构包括依次电耦合堆叠的多个晶圆组和顶部互连层，晶圆组各自独立地包括第一晶圆和第二晶圆，第一晶圆包括第一晶圆裸片阵列，第二晶圆包括第二晶圆裸片阵列，各第一晶圆裸片的表面具有第一连接结构以及延伸至第一晶圆裸片内且表面裸露的第一导电结构，各第二晶圆裸片的表面具有第二连接结构以及贯穿至第二晶圆裸片的第二导电结构，各晶圆组的第三连接结构为相互独立的CMOS电路，各晶圆组内的第一晶圆裸片的第一连接结构和第二晶圆裸片的第二连接结构一一对应地通过第三连接结构电耦合，第一导电结构和第二导电结构通过第三连接结构电耦合，相邻晶圆组的第一导电结构之间电耦合或第二导电结构之间电耦合，远离顶部互连层的晶圆组为基底晶圆组，基底晶圆组中远离顶部互连层的晶圆与顶部互连层之间的晶圆为减薄晶圆。

进一步地，上述第一晶圆为存储晶圆或逻辑晶圆，第二晶圆为逻辑晶圆或存储晶圆，存储晶圆包括存储裸片阵列，逻辑晶圆包括逻辑晶片阵列。

进一步地，上述相邻晶圆组的存储晶圆相邻或逻辑晶圆相邻。

进一步地，上述相邻晶圆组的第一导电结构之间键合或第二导电结构之间键合。

根据本发明的另一方面，提供了一种裸片堆叠封装结构，该裸片堆叠封装结构包括：堆叠的裸片和顶部互连层，堆叠的裸片和顶部互连层通过上述任一种的晶圆级裸片堆叠结构分割而成；印刷线路板，与顶部互连层电耦合。

根据本发明的另一方面，提供了一种晶圆级裸片堆叠方法，晶圆级裸片堆叠方法包括：提供第一晶圆和第二晶圆，第一晶圆包括第一晶圆裸片阵列，第二晶圆包括第二晶圆裸片阵列，各第一晶圆裸片的表面具有第一连接结构以及延伸至第一晶圆裸片内且表面裸露的第一导电结构，各第二晶圆裸片的表面具有第二连接结构以及延伸至第二晶圆裸片内且表面裸露的第二导电结构；利用第三连接结构将第一晶圆和第二晶圆电耦合堆叠，形成晶圆预备组，各晶圆预备组的第三连接结构为相互独立的CMOS电路，各晶圆预备组内的第一晶圆裸片的第一连接结构和第二晶圆裸片的第二连接结构一一对应地通过第三连接结构电耦合，第一导电结构和第二导电结构通过第三连接结构电耦合；对晶圆预备组中的第二晶圆进行减薄，以使第二导电结构的另一端裸露，形成晶圆组；将两个晶圆组中第二晶圆的第二导电结构电耦合堆叠，形成第一堆叠结构；对第一堆叠结构的其中一个第一晶圆进行减薄处理，形成第二堆叠结构；将一个第二堆叠结构中裸露的第一晶圆与另一个第二堆叠结构中裸露的第一晶圆通过第一导电结构进行电耦合，形成第三堆叠结构；对第三堆叠结构中的最外侧的一个第二晶圆进行减薄，形成第四堆叠结构；可选地，重复形成第三堆叠结构和形成第四堆叠结构的操作在第四堆叠结构上进行第二堆叠结构的电耦合堆叠和减薄，得到多个晶圆组电耦合堆叠的堆叠结构；在堆叠结构的远离未被减薄的晶圆表面设置顶部互连层。

进一步地，上述形成第一堆叠结构的过程中，将第二导电结构进行键合，形成第三堆叠结构的过程中，将第一导电结构进行键合。

进一步地，上述第一晶圆为存储晶圆或逻辑晶圆，第二晶圆为逻辑晶圆或存储晶圆，存储晶圆包括存储裸片阵列，逻辑晶圆包括逻辑晶片阵列。

进一步地，上述形成晶圆组的过程中，将存储晶圆与存储晶圆进行电耦合，或者将逻辑晶圆与逻辑晶圆进行电耦合。

根据本发明的另一方面，提供了一种裸片堆叠封装方法，该裸片堆叠封装方法包括：采用上述任一种的晶圆级裸片堆叠方法提供晶圆级裸片堆叠结构；对晶圆级裸片堆叠结构进行分割，得到裸片堆叠结构；将裸片堆叠结构的顶部互连层与印刷线路板进行电耦合。

应用本发明的技术方案，通过将晶圆进行堆叠，且堆叠的晶圆之间利用CMOS电路进行电耦合，将原来设置在同一个平面中的逻辑电路和存储电路以堆叠的方式进行设置，减少了二维空间体积；然后进一步通过晶圆级堆叠的方式对晶圆组进行堆叠电耦合，耦合后再利用顶部互连层一个电路接点与印刷线路板进行电耦合，从而节约了引线的使用，减少了焊线焊接的成本和体积。

附图说明

构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了根据本发明的一种实施例的晶圆级裸片堆叠结构中一个晶圆裸片对应的堆叠结构的部分剖面示意图；

图2示出了图1所述的晶圆裸片所在的第一晶圆或第二晶圆的俯视示意图；

图3示出了根据本发明的一种实施例的裸片堆叠封装结构的部分剖面示意图；

图4示出了根据本发明的一种实施例的第一晶圆裸片的剖面结构示意图；

图5示出了根据本发明的一种实施例的第二晶圆裸片的剖面结构示意图；

图6示出了根据本发明的一种实施例在存储晶圆的具有第一连接结构的表面上设置第一绝缘层后的剖面结构示意图；

图7示出了在图6所示的第一绝缘层设置第一连接部后的剖面结构示意图；

图8示出了在图7所示的第一绝缘层上设置第二绝缘层后的剖面结构示意图；

图9示出了在图8所示的第二绝缘层设置第一金属部后的剖面结构示意图；

图10示出了在图9所示的第二绝缘层上设置第三绝缘层并在第三绝缘层中设置第二连接部后的剖面结构示意图；

图11示出了在图10所述的第三绝缘层上耦合第二晶圆后形成的晶圆预备组的剖面结构示意图；

图12示出了对图11所示的晶圆预备组的第二晶圆进行减薄形成的晶圆组的剖面结构示意图；

图13示出了将图12所示的两个晶圆组中的第二晶圆的第二导电结构电耦合堆叠形成的第一堆叠结构的剖面结构示意图；

图14示出了对图13所示的第一堆叠结构的其中一个第一晶圆进行减薄处理形成的第二堆叠结构的剖面结构示意图；

图15示出了将一个图14所示的第二堆叠结构中裸露的第一晶圆与另一个图14所示的第二堆叠结构中裸露的第一晶圆通过第一导电结构进行电耦合形成的第三堆叠结构的剖面结构示意图；

图16示出了对图14所示的第三堆叠结构中的最外侧的一个第二晶圆进行减薄形成的第四堆叠结构的剖面结构示意图；

图17示出了在图16所示的第四堆叠结构的远离未被减薄的晶圆表面设置顶部互连层形成晶圆级裸片堆叠结构的部分剖面结构示意图；

图18示出了将图17所示的裸片堆叠结构的顶部互连层与印刷线路板进行电耦合得到的裸片堆叠封装结构的剖面结构示意图。

其中，上述附图包括以下附图标记：

10、第一晶圆；10’、第一晶圆裸片；101、第一连接结构；102、第一导电结构；

20、第二晶圆；20’、第二晶圆裸片；201、第二连接结构；202、第二导电结构；

30、第三连接结构；40、顶部互连层；50、印刷线路板；

01、第一绝缘层；011、第一连接部；02、第二绝缘层；021、第一金属部；03、第三绝缘层；031、第二连接部。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

如本申请背景技术所分析的，现有技术的裸片堆叠成本高、体积大，为了解决该问题，本申请提供了一种晶圆级裸片堆叠结构和堆叠方法、裸片堆叠封装结构和封装方法。

在本申请一种典型的实施方式中，提供了一种晶圆级裸片堆叠结构，如图1和2所示，该堆叠结构包括依次电耦合堆叠的多个晶圆组和顶部互连层40，晶圆组各自独立地包括第一晶圆10和第二晶圆20，第一晶圆10包括第一晶圆裸片10’阵列，第二晶圆20包括第二晶圆裸片20’阵列，各第一晶圆裸片10’的表面具有第一连接结构101以及延伸至第一晶圆裸片10’内且表面裸露的第一导电结构102，各第二晶圆裸片20’的表面具有第二连接结构201以及贯穿至第二晶圆裸片20’的第二导电结构202，各晶圆组的第二连接结构201为相互独立的CMOS电路，各晶圆组内的第一晶圆裸片10’的第一连接结构101和第二晶圆裸片20’的第二连接结构201一一对应地通过第三连接结构30电耦合，第一导电结构102和第二导电结构202通过第三连接结构30电耦合，相邻晶圆组的第一导电结构102之间电耦合或第二导电结构202之间电耦合，远离顶部互连层40的晶圆组为基底晶圆组，基底晶圆组中远离顶部互连层40的晶圆与顶部互连层40之间的晶圆为减薄晶圆。

本申请通过将晶圆进行堆叠，且堆叠的晶圆之间利用CMOS电路进行电耦合，将原来设置在同一个平面中的逻辑电路和存储电路以堆叠的方式进行设置，减少了二维空间体积；然后进一步通过晶圆级堆叠的方式对晶圆组进行堆叠电耦合，耦合后再利用顶部互连层40一个电路接点与印刷线路板50进行电耦合，从而节约了引线的使用，减少了焊线焊接的成本和体积。

上述第一晶圆10和第二晶圆20的功能根据所适用的器件来选择，比如第一晶圆10为存储晶圆或逻辑晶圆，第二晶圆20为逻辑晶圆或存储晶圆，存储晶圆包括存储裸片阵列，逻辑晶圆包括逻辑晶片阵列。

通常情况下，每个晶圆组包括一个存储晶圆和一个逻辑晶圆，为了便于电路控制以及晶圆堆叠，优选上述相邻晶圆组的存储晶圆相邻或逻辑晶圆相邻。

上述晶圆组内晶圆之间的电耦合利用CMOS电路来实现，本领域技术人员可以根据器件功能设计相应的CMOS电路，本申请不再一一说明。

为了简化晶圆组之间的电耦合结构，优选相邻晶圆组的第一导电结构102之间键合或第二导电结构202之间键合。晶圆组之间以物理堆叠的方式进行组合，因此采用键合的方式实现电耦合即可。

在本申请另一种典型的实施方式中，提供了一种裸片堆叠封装结构，如图3所示，该裸片堆叠封装结构包括堆叠的裸片和顶部互连层40、印刷线路板50，堆叠的裸片和顶部互连层40通过上述任一种的晶圆级裸片堆叠结构分割而成；印刷线路板50与顶部互连层40电耦合。

将本申请所提供的晶圆级裸片堆叠结构进行分割，形成一个个堆叠的裸片和顶部互连层40，然后再一一与印刷线路板50进行电耦合，避免了各裸片与印刷电路板分别线连接导致的高成本和大体积。

在本申请另一种典型的实施方式中，提供了一种晶圆级裸片堆叠方法，该晶圆级裸片堆叠方法包括：步骤S1，提供第一晶圆10和第二晶圆20，第一晶圆10包括第一晶圆裸片10’阵列，第二晶圆20包括第二晶圆裸片20’阵列，各第一晶圆裸片10’的表面具有第一连接结构101以及延伸至第一晶圆裸片10’内且表面裸露的第一导电结构102，各第二晶圆裸片20’的表面具有第二连接结构201以及延伸至第二晶圆裸片20’内且表面裸露的第二导电结构202；步骤S2，利用第三连接结构30将第一晶圆10和第二晶圆20电耦合堆叠，形成晶圆预备组，各晶圆预备组的第二连接结构201为相互独立的CMOS电路，各晶圆预备组内的第一晶圆10裸片的第一连接结构101和第二晶圆20裸片的第二连接结构201一一对应地通过第三连接结构30电耦合，第一导电结构102和第二导电结构202通过第三连接结构30电耦合；步骤S3，对晶圆预备组中的第二晶圆20进行减薄，以使第二导电结构202的另一端裸露，形成晶圆组；步骤S4，将两个晶圆组中第二晶圆20的第二导电结构202电耦合堆叠，形成第一堆叠结构；步骤S5，对第一堆叠结构的其中一个第一晶圆10进行减薄处理，形成第二堆叠结构；步骤S6，将一个第二堆叠结构中裸露的第一晶圆10与另一个第二堆叠结构中裸露的第一晶圆10通过第一导电结构102进行电耦合，形成第三堆叠结构；步骤S7，对第三堆叠结构中的最外侧的一个第二晶圆20进行减薄，形成第四堆叠结构；可选地，步骤S8，重复步骤S6和步骤S7的操作进行第二堆叠结构的电耦合堆叠和减薄，得到多个晶圆组电耦合堆叠的堆叠结构；步骤S9，在堆叠结构的远离未被减薄的晶圆表面设置顶部互连层40。

本申请通过步骤S2将第一晶圆10和第二晶圆20进行堆叠，形成晶圆预备组，且晶圆预备组中的晶圆之间利用CMOS电路进行电耦合，将原来设置在同一个平面中的逻辑电路和存储电路以堆叠的方式进行设置，减少了二维空间体积；然后将晶圆预备组中的一个晶圆进行减薄，以去除多余的衬底部分，然后进一步通过晶圆级堆叠的方式对晶圆组进行堆叠电耦合，电耦合后再利用顶部互连层40一个电路接点与印刷线路板50进行电耦合，从而节约了引线的使用，减少了焊线焊接的成本和体积。

以下将结合附图对该制作方法进行示意性说明。

首先，执行步骤S1，提供第一晶圆10和第二晶圆20，第一晶圆10包括第一晶圆裸片10’阵列，第二晶圆20包括第二晶圆裸片20’阵列，各第一晶圆裸片10’的表面具有第一连接结构101以及延伸至第一晶圆裸片10’内且表面裸露的第一导电结构102，各第二晶圆裸片20’的表面具有第二连接结构201以及延伸至第二晶圆裸片20’内且表面裸露的第二导电结构202，其中的第一连接结构101为第一晶圆裸片10’的功能性连接线路结构，第二连接结构201为第二晶圆裸片20’的功能性连接线路结构。

第一导电结构102和第二导电结构202为为了实现本申请的堆叠而设置的，其设置方式为本领域中导电结构的常规方式，以第一导电结构102的设置为例：对第一晶圆10进行刻蚀形成凹槽，在凹槽中填充扩散阻挡材料和导电材料以形成该图4所示的第一导电结构102。相应的第二晶圆裸片的第二导电结构202见图5。

然后执行步骤S2，利用第三连接结构30将第一晶圆10和第二晶圆20电耦合堆叠，形成晶圆预备组，各晶圆预备组的第二连接结构201为相互独立的CMOS电路，各晶圆组内的第一晶圆裸片10’的第一连接结构101和第二晶圆裸片20’的第二连接结构201一一对应地通过第三连接结构30电耦合，第一导电结构102和第二导电结构202通过所述第三连接结构30电耦合。

上述第一晶圆10可以为存储晶圆或逻辑晶圆，第二晶圆20可以为逻辑晶圆或存储晶圆，存储晶圆包括存储裸片阵列，逻辑晶圆包括逻辑晶片阵列。以第一晶圆10为逻辑晶圆、第二晶圆20为存储晶圆为例说明该步骤。

基底晶圆组中的第一晶圆10中具有第一导电结构102，第二晶圆20内也具有第二导电结构202，将存储晶圆的第一导电结构102和逻辑晶圆的第二导电结构202通过第三连接结构30进行电耦合，根据需要设计第三连接结构30的CMOS电路。具体地，CMOS电路中互连结构的制作如下：如图6所示，在存储晶圆的具有第一连接结构101的表面上设置第一绝缘层01，对第一绝缘层01进行刻蚀形成多个第一凹槽，其中一个第一凹槽与第一导电结构102对应，其余的第一凹槽与第一连接结构101对应，然后在第一凹槽中沉积设置半导体材料，并对半导体材料进行化学机械抛光以在第一凹槽中形成图7所示的第一连接部011，一个第一连接部011与第一晶圆10的第一导电结构102对应连接，另外的第一连接部011与第一连接结构101对应连接；然后在第一绝缘层01上设置图8所示的第二绝缘层02，对第二绝缘层02进行刻蚀形成第二凹槽，第二凹槽与第一连接部011对应以使第一连接部011的表面裸露，然后在第二凹槽中沉积导电材料并对该导电材料进行化学机械抛光以在第二凹槽中形成图9所示的第一金属部021，重复上述操作在第二绝缘层02上形成第三绝缘层03，并在第三绝缘层03中设置图10所示的多个第二连接部031，各第二连接部031的一端和第一金属部021连接，另一端用于与第二晶圆20的第二导电部和第二连接结构201连接，可参考图11。

然后执行步骤S3，对晶圆预备组中的第二晶圆20进行减薄，形成图12所示的晶圆组。该减薄过程可以采用本领域常规的减薄工艺进行，在此不再赘述，减薄后第二晶圆20的第二导电结构202的另一端裸露。图12中仅示出了第三连接结构30的简单示意图。

接着执行步骤S4，将两个晶圆组中的第二晶圆20的第二导电结构202电耦合堆叠，形成图13所示的第一堆叠结构。该步骤S4可以通过将第二导电结构202进行键合实现电耦合。

执行步骤S5，对第一堆叠结构的其中一个第一晶圆10进行减薄处理，形成图14所示的第二堆叠结构。该减薄过程可以采用本领域常规的减薄工艺进行，在此不再赘述，减薄后第一晶圆10的第一导电结构102的另一端裸露。

执行步骤S6，将一个第二堆叠结构中裸露的第一晶圆10与另一个第二堆叠结构中裸露的第一晶圆10通过第一导电结构102进行电耦合，形成图15所示的第三堆叠结构。该步骤S6可以通过将第一导电结构102进行键合实现电耦合。

执行步骤S7，对第三堆叠结构中的最外侧的一个第二晶圆20进行减薄，形成图16所示的第四堆叠结构。至此完成两个晶圆组的堆叠。

如果需要继续进行晶圆的堆叠，可以继续执行步骤S8，重复步骤S6和步骤S7的操作在第四堆叠结构上进行第二堆叠结构的电耦合堆叠和减薄，得到多个晶圆组电耦合堆叠的堆叠结构。

在晶圆堆叠完成后，执行步骤S9，在堆叠结构的远离未被减薄的晶圆表面设置图17所示的顶部互连层40。顶部互连层40的设置采用常规的沉积、刻蚀、抛光工艺实施，在此不再赘述。完成上述步骤S9后得到晶圆级裸片堆叠结构，对该结构进行分割，得到裸片堆叠结构；

将裸片堆叠结构的顶部互连层40与印刷线路板50进行电耦合，即可得到如图18所示的裸片堆叠封装结构。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种晶圆级裸片堆叠方法，其特征在于，所述晶圆级裸片堆叠方法包括：

提供第一晶圆和第二晶圆，所述第一晶圆包括第一晶圆裸片阵列，所述第二晶圆包括第二晶圆裸片阵列，各所述第一晶圆裸片的表面具有第一连接结构以及延伸至所述第一晶圆裸片内且表面裸露的第一导电结构，各所述第二晶圆裸片的表面具有第二连接结构以及延伸至所述第二晶圆裸片内且表面裸露的第二导电结构；

利用第三连接结构将第一晶圆和第二晶圆电耦合堆叠，形成晶圆预备组，各所述晶圆预备组的第三连接结构为相互独立的CMOS电路，各所述晶圆预备组内的第一晶圆裸片的所述第一连接结构和第二晶圆裸片的所述第二连接结构一一对应地通过第三连接结构电耦合，所述第一导电结构和所述第二导电结构通过所述第三连接结构电耦合；

对所述晶圆预备组中的所述第二晶圆进行减薄，以使所述第二导电结构的另一端裸露，形成晶圆组；

将两个所述晶圆组中第二晶圆的第二导电结构电耦合堆叠，形成第一堆叠结构；

对所述第一堆叠结构的其中一个第一晶圆进行减薄处理，形成第二堆叠结构；

将一个所述第二堆叠结构中裸露的第一晶圆与另一个所述第二堆叠结构中裸露的第一晶圆通过第一导电结构进行电耦合，形成第三堆叠结构；

对所述第三堆叠结构中的最外侧的一个第二晶圆进行减薄，形成第四堆叠结构；

可选地，重复所述形成第三堆叠结构和所述形成第四堆叠结构的操作在所述第四堆叠结构上进行第二堆叠结构的电耦合堆叠和减薄，得到多个晶圆组电耦合堆叠的堆叠结构；

在所述堆叠结构的远离未被减薄的晶圆表面设置顶部互连层。

2.根据权利要求1所述的晶圆级裸片堆叠方法，其特征在于，所述形成第一堆叠结构的过程中，将所述第二导电结构进行键合，所述形成第三堆叠结构的过程中，将第一导电结构进行键合。

3.根据权利要求1所述的晶圆级裸片堆叠方法，其特征在于，所述第一晶圆为存储晶圆或逻辑晶圆，所述第二晶圆为逻辑晶圆或存储晶圆，所述存储晶圆包括存储裸片阵列，所述逻辑晶圆包括逻辑晶片阵列。

4.根据权利要求3所述的晶圆级裸片堆叠方法，其特征在于，所述形成晶圆组的过程中，将存储晶圆与存储晶圆进行电耦合，或者将逻辑晶圆与逻辑晶圆进行电耦合。

5.一种裸片堆叠封装方法，其特征在于，所述裸片堆叠封装方法包括：

采用权利要求1至4中任一项所述的晶圆级裸片堆叠方法提供晶圆级裸片堆叠结构；

对所述晶圆级裸片堆叠结构进行分割，得到裸片堆叠结构；

将所述裸片堆叠结构的顶部互连层与印刷线路板进行电耦合。

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