CN111162046A - 三维堆叠结构及制备方法 - Google Patents
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Abstract
本发明提供一种三维堆叠结构及制备方法，通过形成与贯穿阵列联结线的第一端相接触，且覆盖贯穿阵列联结线的第一端的绝缘层，使得在采用等离子体刻蚀形成贯穿基底联结线的沟槽时，产生的大量电荷会受到绝缘层的阻挡，从而避免对外围电路的可靠性所造成的影响。
Description
技术领域
本发明属于半导体技术领域，涉及一种三维堆叠结构及制备方法。
背景技术
随着集成电路的飞速发展，以及为满足人们对芯片更高功能集成化需求的不断提高，三维结构功能芯片走进人们的生活。
三维结构功能芯片支持在较小的空间内集成更多功能模块，进而有效降低成本和能耗。这种新型的三维结构功能芯片主要由功能阵列和外围电路组成，采用晶圆键合的方式，将功能阵列和外围电路电连接，而后通过制备贯穿基底联结线(TSC,Through SiliconContact)及贯穿阵列联结线(TAC,Through Array Contact)将键合晶圆的电路引出，以形成三维结构功能芯片。然而在制备TSC的过程中，当采用等离子体刻蚀形成TSC的沟槽时，等离子体刻蚀所产生的大量电荷，会通过贯穿基底联结线及贯穿阵列联结线传输至外围电路中，从而在外围电路中大量积累，从而影响外围电路的可靠性，如降低经时击穿(TDDB)性能及负偏压温度不稳定(NBTI)等。
因此，提供一种三维堆叠结构及制备方法，以解决在制备TSC时，对外围电路的影响，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维堆叠结构及制备方法，用于解决现有技术中在制备TSC时，由于电荷传输，对外围电路的可靠性所造成的影响的问题。
为实现上述目的及其他相关目的，本发明提供一种三维堆叠结构的制备方法，包括以下步骤：
提供基底，所述基底包括第一面及与所述第一面对应的第二面；
于所述基底的第一面上形成绝缘层，并图形化所述绝缘层；
于所述基底的第一面上形成功能阵列层，以形成第一晶圆，所述功能阵列层包括贯穿阵列联结线，所述贯穿阵列联结线的第一端与所述绝缘层相接触，且所述绝缘层覆盖所述贯穿阵列联结线的第一端；
提供第二晶圆，所述第二晶圆包括与所述功能阵列层对应设置的外围电路层；
键合所述第一晶圆及第二晶圆，以形成键合晶圆，使所述功能阵列层与所述外围电路层电连接，且所述外围电路层与所述贯穿阵列联结线的第二端电连接；
自所述基底的第二面，进行等离子体刻蚀，形成贯穿所述基底和所述绝缘层的沟槽，以显露所述贯穿阵列联结线的第一端；
于所述沟槽中形成贯穿基底联结线，所述贯穿基底联结线与所述贯穿阵列联结线的第一端电连接，以通过所述贯穿基底联结线及贯穿阵列联结线将所述键合晶圆的电路引出。
可选地，所述基底包括掺杂阱，形成所述绝缘层的步骤在形成所述掺杂阱之前或在形成所述掺杂阱之后。
可选地，在键合所述第一晶圆及第二晶圆后，在所述基底中形成所述沟槽前，还包括自所述基底的第二面减薄所述基底的步骤。
可选地，所述绝缘层的材料包括氮化硅、氧化硅及氮氧化硅中的一种。
本发明还提供一种三维堆叠结构，所述三维堆叠结构包括：
第一晶圆，所述第一晶圆包括基底、绝缘层及功能阵列层，其中，所述基底包括第一面及与所述第一面对应的第二面，所述绝缘层位于所述基底的第一面上，所述基底包括贯穿基底联结线，所述贯穿基底联结线贯穿所述基底及绝缘层，所述功能阵列层位于所述基底的第一面上，所述功能阵列层包括贯穿阵列联结线，所述贯穿阵列联结线的第一端与所述贯穿基底联结线电连接；
第二晶圆，所述第二晶圆包括与所述功能阵列层对应设置的外围电路层，所述外围电路层与所述功能阵列层电连接，且所述外围电路层与所述贯穿阵列联结线的第二端电连接，以形成键合晶圆，并通过所述贯穿基底联结线及贯穿阵列联结线将所述键合晶圆的电路引出。
可选地，所述绝缘层包括氮化硅层、氧化硅层及氮氧化硅层中的一种。
可选地，所述基底包括掺杂阱及背侧深沟槽绝缘体。
可选地，所述掺杂阱包括P型阱及N型阱。
可选地，所述基底的第二面显露所述N型阱。
可选地，所述外围电路层包括CMOS晶体管层及位于所述CMOS晶体管层上的CMOS互联层，所述功能阵列层包括阵列核心层及位于所述阵列核心层上的阵列互联层，且所述CMOS互联层与所述阵列互联层电连接。
如上所述，本发明的三维堆叠结构及制备方法，通过形成与贯穿阵列联结线的第一端相接触，且覆盖贯穿阵列联结线的第一端的绝缘层，使得在采用等离子体刻蚀形成贯穿基底联结线的沟槽时，产生的大量电荷会受到绝缘层的阻挡，因此无法传输至贯穿阵列联结线中，从而避免对外围电路的可靠性所造成的影响。
附图说明
图1显示为实施例一中制备三维堆叠结构的工艺流程图。
图2显示为实施例一中形成绝缘层的结构示意图。
图3显示为实施例一中形成图形化的绝缘层的结构示意图。
图4显示为实施例一中形成三维堆叠结构的结构示意图。
图5显示为实施例二中制备三维堆叠结构的工艺流程图。
图6显示为实施例二中形成深N型阱的结构示意图。
图7显示为实施例二中形成三维堆叠结构的结构示意图。
元件标号说明
100 第一晶圆
110 基底
110a 基底的第一面
110b 基底的第二面
111 掺杂阱
1111 深N型阱
1112 高压P阱
1113 高压N阱
1114 N型阱
1115 P型阱
112 背侧深沟槽绝缘体
113 贯穿基底联结线
120 绝缘层
130 功能阵列层
131 贯穿阵列联结线
200 第二晶圆
10 第一晶圆
11 P型基底
11a P型基底的第一面
11b P型基底的第二面
101 掺杂阱
1011 深N型阱
1012 高压P阱
1013 高压N阱
1014 N型阱
1015 P型阱
102 背侧深沟槽绝缘体
103 贯穿基底联结线
12 功能阵列层
121 贯穿阵列联结线
20 第二晶圆
A 隔离区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1～图4，本实施例提供一种三维堆叠结构及制备方法，本实施例通过形成与贯穿阵列联结线的第一端相接触，且覆盖贯穿阵列联结线的第一端的绝缘层，使得在采用等离子体刻蚀形成贯穿基底联结线的沟槽时，产生的大量电荷会受到绝缘层的阻挡，因此无法传输至贯穿阵列联结线中，从而避免对外围电路的可靠性所造成的影响。
如图1，本实施例提供一种三维堆叠结构的制备方法，具体的：
如图2，首先，提供基底110，所述基底110包括第一面110a及与所述第一面110a对应的第二面110b。
接着，于所述基底110的第一面110a上形成绝缘层120，并图形化所述绝缘层120，如图3。
作为示例，所述绝缘层120的材料包括氮化硅、氧化硅及氮氧化硅中的一种。
具体的，形成所述绝缘层120的方法可采用CVD、PVD等，此处不作限制，在图形化所述绝缘层120后，可形成用以覆盖后续形成的贯穿阵列联结线131的第一端的所述绝缘层120，以阻挡电荷的传输。
作为示例，所述基底110包括掺杂阱111，形成所述绝缘层120的步骤在形成所述掺杂阱111之前或形成所述绝缘层120的步骤在形成所述掺杂阱111之后。
具体的，如图4，本实施例中，所述基底110包括所述掺杂阱111，形成所述掺杂阱111的方法可采用离子注入。其中，所述掺杂阱111包括深N型阱1111(DNW)、高压P阱1112(HVPW)、高压N阱1113(HNW)、N型阱1114(N+)及P型阱1115(P+)。进一步的，所述基底110还包括背侧深沟槽绝缘体112(BDTI)。其中，在形成所述绝缘层120时，所述基底110可以是已完成制备所述掺杂阱111及背侧深沟槽绝缘体112，但并非局限于此，所述掺杂阱111及背侧深沟槽绝缘体112的制备也可在形成图形化的所述绝缘层120之后形成，具体可根据制备工艺的需要进行选择。
接着，于所述基底110的第一面110a上形成功能阵列层130，以形成第一晶圆100，所述功能阵列层130包括贯穿阵列联结线131(TAS)，所述贯穿阵列联结线131的第一端与所述绝缘层120相接触，且所述绝缘层120覆盖所述贯穿阵列联结线131的第一端，以阻挡后续电荷的传输。
具体的，所述功能阵列层130包括阵列核心层及位于所述阵列核心层上的阵列互联层(未图示)，如三维存储阵列，其中，所述阵列互联层用以与所述贯穿阵列联结线131的第二端电连接，以将所述功能阵列层130电路引出。本实施例中，仅示意了所述阵列核心层的部分结构，如台阶状的栅叠层结构、贯穿所述栅叠层结构的沟道柱及所述贯穿阵列联结线131，但所述功能阵列层130的结构并非局限于此，形成所述功能阵列层130的工艺可采用常规工艺，此处不作限制。
接着，提供第二晶圆200，所述第二晶圆200包括与所述功能阵列层130对应设置的外围电路层(未图示)。
具体的，所述外围电路层可包括CMOS晶体管层及位于所述CMOS晶体管层上的CMOS互联层，后续可通过所述CMOS互联层与所述阵列互联层电连接，以将所述第一晶圆100与所述第二晶圆200电路引出，形成所述外围电路层的工艺可采用常规工艺，此处不作限制。
接着，键合所述第一晶圆100及第二晶圆200，以形成键合晶圆，使所述功能阵列层130与所述外围电路层电连接，且所述外围电路层与所述贯穿阵列联结线131的第二端电连接。
形成所述键合晶圆后，自所述基底110的第二面110b，进行等离子体刻蚀，形成贯穿所述基底110的沟槽，且所述沟槽的底部显露所述绝缘层120，所述绝缘层120可作为刻蚀停止层，接着继续进行刻蚀工艺，以去除所述绝缘层120，显露所述贯穿阵列联结线131的第一端。
接着，于所述沟槽中形成贯穿基底联结线113，所述贯穿基底联结线113与所述贯穿阵列联结线131的第一端电连接，以通过所述贯穿基底联结线113及贯穿阵列联结线131将所述键合晶圆的电路引出。
作为示例，在键合所述第一晶圆100及第二晶圆200后，在所述基底110中形成所述沟槽前，还包括自所述基底110的第二面110b减薄所述基底110的步骤，以便于降低所述沟槽的深宽比，降低工艺难度。其中所述深N型阱1111可作为减薄停止层，减薄所述基底110的方法可包括化学机械研磨法，但并非局限于此。
如图4，本实施例提供一种三维堆叠结构，所述三维堆叠结构可采用上述方法制备，但并非局限于此，所述三维堆叠结构包括：
第一晶圆100，所述第一晶圆100包括基底110、绝缘层120及功能阵列层130，其中，所述基底110包括第一面110a及与所述第一面110a对应的第二面110b，所述绝缘层120位于所述基底110的第一面110a上，所述基底110包括贯穿基底联结线113，所述贯穿基底联结线113贯穿所述基底110及绝缘层120，所述功能阵列层130位于所述基底110的第一面110a上，所述功能阵列层130包括贯穿阵列联结线131，所述贯穿阵列联结线131的第一端110a与所述贯穿基底联结线113电连接；
第二晶圆200，所述第二晶圆200包括与所述功能阵列层130对应设置的外围电路层(未图示)，所述外围电路层与所述功能阵列层130电连接，且所述外围电路层与所述贯穿阵列联结线131的第二端电连接，以形成键合晶圆，并通过所述贯穿基底联结线113及贯穿阵列联结线131将所述键合晶圆的电路引出。
作为示例，所述绝缘层120包括氮化硅层、氧化硅层及氮氧化硅层中的一种。
作为示例，所述基底110包括掺杂阱111及背侧深沟槽绝缘体112(BDTI)。其中，所述掺杂阱111包括深N型阱1111(DNW)、高压P阱1112(HVPW)、高压N阱1113(HNW)、N型阱1114(N+)及P型阱1115(P+)。
作为示例，所述基底110的第二面110b显露所述深N型阱1111，所述深N型阱1111可作为所述基底110的减薄停止层，通过减薄所述基底110，以便于降低所述沟槽的深宽比，降低工艺难度。
作为示例，所述外围电路层包括CMOS晶体管层及位于所述CMOS晶体管层上的CMOS互联层，所述功能阵列层130包括阵列核心层及位于所述阵列核心层上的阵列互联层，且所述CMOS互联层与所述阵列互联层电连接，如三维存储阵列。
具体的，所述阵列互联层用以与所述贯穿阵列联结线131的第二端电连接，以将所述功能阵列层130电路引出。本实施例中，仅示意了所述阵列核心层的部分结构，如台阶状的栅叠层结构、贯穿所述栅叠层结构的沟道柱及所述贯穿阵列联结线131，但所述功能阵列层130的结构并非局限于此。所述外围电路层可通过所述CMOS互联层与所述阵列互联层电连接，以将所述第一晶圆100与所述第二晶圆200电路引出。
实施例二
如图5～图7，本实施例提供一种三维堆叠结构及制备方法，本实施例通过在P型基底中形成包括隔离区的深N型阱，且隔离区在P型基底的第一面上的投影可覆盖贯穿阵列联结线的第一端，从而可在贯穿阵列联结线的第一端上方的P型基底中形成PN结及NP结，使得在采用等离子体刻蚀形成贯穿基底联结线的沟槽时，产生的大量电荷受到PN结或NP结的阻挡，因此无法传输至贯穿阵列联结线中，从而避免对外围电路的可靠性所造成的影响。
如图5，本实施例提供一种三维堆叠结构的制备方法，具体的：
如图6，首先，提供P型基底11，所述P型基底11包括第一面11a及与所述第一面11a对应的第二面11b。
接着，于所述P型基底11中形成深N型阱1011，所述深N型阱1011包括隔离区A。
具体的，如图7，由于所述深N型阱1011位于所述P型基底11中，即所述深N型阱1011包括上下表面均与所述P型基底11相接触的所述隔离区A，从而所述隔离区A与所述P型基底11自所述P型基底11的第二面11b向所述P型基底11的第一面11a方向延伸，形成了PN结及NP结，从而在后续采用等离子体刻蚀形成贯穿基底联结线103的沟槽时，产生的大量电荷在受到所述PN结或所述NP结的阻挡时，则无法传输至贯穿阵列联结线121(TAS)中，从而避免对外围电路的可靠性所造成的影响。
作为示例，所述P型基底11还包括P型阱1015(P+)、N型阱1014(N+)、高压P阱1012(HVPW)及高压N阱1013(HNW)；进一步的，所述P型基底11还包括背侧深沟槽绝缘体102(BDTI)。
接着，于所述P型基底11的第一面11a上形成功能阵列层12，以形成第一晶圆10，所述功能阵列层12包括所述贯穿阵列联结线121，所述贯穿阵列联结线121的第一端与所述P型基底11的第一面11a相接触，且所述隔离区A在所述P型基底11的第一面11a上的投影覆盖所述贯穿阵列联结线121的第一端，以阻挡后续电荷的传输。
具体的，所述功能阵列层12包括阵列核心层及位于所述阵列核心层上的阵列互联层(未图示)，如三维存储阵列，其中，所述阵列互联层用以与所述贯穿阵列联结线121的第二端电连接，以将所述功能阵列层12电路引出。本实施例中，仅示意了所述阵列核心层的部分结构，如台阶状的栅叠层结构、贯穿所述栅叠层结构的沟道柱及所述贯穿阵列联结线121，但所述功能阵列层12的结构并非局限于此，形成所述功能阵列层12的工艺可采用常规工艺，此处不作限制。
接着，提供第二晶圆20，所述第二晶圆20包括与所述功能阵列层12对应设置的外围电路层(未图示)。
具体的，所述外围电路层可包括CMOS晶体管层及位于所述CMOS晶体管层上的CMOS互联层，后续可通过所述CMOS互联层与所述阵列互联层电连接，以将所述第一晶圆10与所述第二晶圆20电路引出，形成所述外围电路层的工艺可采用常规工艺，此处不作限制。
接着，键合所述第一晶圆10及第二晶圆20，以形成键合晶圆，使所述功能阵列层12与所述外围电路层电连接，且所述外围电路层与所述贯穿阵列联结线121的第二端电连接。
形成所述键合晶圆后，自所述P型基底11的第二面11b，进行等离子体刻蚀，形成贯穿所述P型基底11及隔离区A的沟槽，且所述沟槽的底部显露所述贯穿阵列联结线121的第一端。
接着，于所述沟槽中形成所述贯穿基底联结线103，所述贯穿基底联结线103与所述贯穿阵列联结线121的第一端电连接，以通过所述贯穿基底联结线103及贯穿阵列联结线121将所述键合晶圆的电路引出。其中，所述贯穿基底联结线103可包括导电层及位于所述导电层外围的阻挡层。
如图7，本实施例提供一种三维堆叠结构，所述三维堆叠结构可采用上述方法制备，但并非局限于此，所述三维堆叠结构包括：
第一晶圆10，所述第一晶圆10包括P型基底11及功能阵列层12，其中，所述P型基底11包括第一面11a及与所述第一面11a对应的第二面11b，所述P型基底11中包括深N型阱1011，所述深N型阱1011包括隔离区A，所述P型基底11包括贯穿基底联结线103，所述贯穿基底联结线103贯穿所述P型基底11及隔离区A，所述功能阵列层12位于所述P型基底11的第一面11a上，所述功能阵列层12包括贯穿阵列联结线121，所述隔离区A在所述P型基底11的第一面11a上的投影覆盖所述贯穿阵列联结线121的第一端，所述贯穿阵列联结线121的第一端与所述贯穿基底联结线103电连接；
第二晶圆20，所述第二晶圆20包括与所述功能阵列层12对应设置的外围电路层，所述外围电路层与所述功能阵列层12电连接，且所述外围电路层与所述贯穿阵列联结线121的第二端电连接，以形成键合晶圆，并通过所述贯穿基底联结线103及贯穿阵列联结线121将所述键合晶圆的电路引出。
作为示例，所述P型基底11还包括P型阱1015(P+)、N型阱1014(N+)、高压P阱1012(HVPW)及高压N阱1013(HNW)；进一步的，所述P型基底11还包括背侧深沟槽绝缘体102(BDTI)。
作为示例，所述外围电路层包括CMOS晶体管层及位于所述CMOS晶体管层上的CMOS互联层，所述功能阵列层12包括阵列核心层及位于所述阵列核心层上的阵列互联层，且所述CMOS互联层与所述阵列互联层电连接，如三维存储阵列。
作为示例，所述功能阵列层12包括台阶状的栅叠层结构及贯穿所述栅叠层结构的沟道柱。
具体的，所述阵列互联层用以与所述贯穿阵列联结线121的第二端电连接，以将所述功能阵列层12电路引出。本实施例中，仅示意了所述阵列核心层的部分结构，如所述台阶状的栅叠层结构、贯穿所述栅叠层结构的所述沟道柱及所述贯穿阵列联结线121，但所述功能阵列层12的结构并非局限于此。所述外围电路层可通过所述CMOS互联层与所述阵列互联层电连接，以将所述第一晶圆10与所述第二晶圆20电路引出。
综上所述，本发明的三维堆叠结构及制备方法，通过形成与贯穿阵列联结线的第一端相接触，且覆盖贯穿阵列联结线的第一端的绝缘层，使得在采用等离子体刻蚀形成贯穿基底联结线的沟槽时，产生的大量电荷会受到绝缘层的阻挡，因此无法传输至贯穿阵列联结线中，从而避免对外围电路的可靠性所造成的影响。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种三维堆叠结构的制备方法，其特征在于，包括以下步骤：
提供基底，所述基底包括第一面及与所述第一面对应的第二面；
于所述基底的第一面上形成绝缘层，并图形化所述绝缘层；
于所述基底的第一面上形成功能阵列层，以形成第一晶圆，所述功能阵列层包括贯穿阵列联结线，所述贯穿阵列联结线的第一端与所述绝缘层相接触，且所述绝缘层覆盖所述贯穿阵列联结线的第一端；
提供第二晶圆，所述第二晶圆包括与所述功能阵列层对应设置的外围电路层；
键合所述第一晶圆及第二晶圆，以形成键合晶圆，使所述功能阵列层与所述外围电路层电连接，且所述外围电路层与所述贯穿阵列联结线的第二端电连接；
自所述基底的第二面，进行等离子体刻蚀，形成贯穿所述基底和所述绝缘层的沟槽，以显露所述贯穿阵列联结线的第一端；
于所述沟槽中形成贯穿基底联结线，所述贯穿基底联结线与所述贯穿阵列联结线的第一端电连接，以通过所述贯穿基底联结线及贯穿阵列联结线将所述键合晶圆的电路引出。
2.根据权利要求1所述的三维堆叠结构的制备方法，其特征在于：所述基底包括掺杂阱，形成所述绝缘层的步骤在形成所述掺杂阱之前或在形成所述掺杂阱之后。
3.根据权利要求1所述的三维堆叠结构的制备方法，其特征在于：在键合所述第一晶圆及第二晶圆后，在所述基底中形成所述沟槽前，还包括自所述基底的第二面减薄所述基底的步骤。
4.根据权利要求1所述的三维堆叠结构的制备方法，其特征在于：所述绝缘层的材料包括氮化硅、氧化硅及氮氧化硅中的一种。
5.一种三维堆叠结构，其特征在于，所述三维堆叠结构包括：
第一晶圆，所述第一晶圆包括基底、绝缘层及功能阵列层，其中，所述基底包括第一面及与所述第一面对应的第二面，所述绝缘层位于所述基底的第一面上，所述基底包括贯穿基底联结线，所述贯穿基底联结线贯穿所述基底及绝缘层，所述功能阵列层位于所述基底的第一面上，所述功能阵列层包括贯穿阵列联结线，所述贯穿阵列联结线的第一端与所述贯穿基底联结线电连接；
第二晶圆，所述第二晶圆包括与所述功能阵列层对应设置的外围电路层，所述外围电路层与所述功能阵列层电连接，且所述外围电路层与所述贯穿阵列联结线的第二端电连接，以形成键合晶圆，并通过所述贯穿基底联结线及贯穿阵列联结线将所述键合晶圆的电路引出。
6.根据权利要求5所述的三维堆叠结构，其特征在于：所述绝缘层包括氮化硅层、氧化硅层及氮氧化硅层中的一种。
7.根据权利要求5所述的三维堆叠结构，其特征在于：所述基底包括掺杂阱及背侧深沟槽绝缘体。
8.根据权利要求7所述的三维堆叠结构，其特征在于：所述掺杂阱包括P型阱及N型阱。
9.根据权利要求8所述的三维堆叠结构，其特征在于：所述基底的第二面显露所述N型阱。
10.根据权利要求5所述的三维堆叠结构，其特征在于：所述外围电路层包括CMOS晶体管层及位于所述CMOS晶体管层上的CMOS互联层，所述功能阵列层包括阵列核心层及位于所述阵列核心层上的阵列互联层，且所述CMOS互联层与所述阵列互联层电连接。
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