CN109155320A - 三维存储器件的嵌入式焊盘结构及其制造方法 - Google Patents

三维存储器件的嵌入式焊盘结构及其制造方法 Download PDF

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Abstract

本文公开了3D存储器件及其制造方法的实施例。所述器件包括阵列器件半导体结构，阵列器件半导体结构包括：设置于交替导体/电介质堆叠层上并包括第一互连结构的阵列互连层。所述器件还包括外围器件半导体结构，外围器件半导体结构包括设置于外围器件上并包括第二互连结构的外围互连层。所述器件还包括嵌入阵列器件半导体结构或外围互连层中的焊盘以及暴露焊盘的表面的焊盘开口。阵列互连层与外围互连层键合，并且焊盘通过第一互连结构或第二互连结构与外围器件电连接。

Description

三维存储器件的嵌入式焊盘结构及其制造方法
技术领域
本公开总体上涉及半导体技术的领域，并且更具体而言涉及三维(3D)存储器件的嵌入式焊盘结构及其制造方法。
背景技术
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样一来，平面存储单元的存储密度接近上限。三维(3D)存储器架构能够解决平面存储单元中的密度限制。
在3D存储器件的常规的单元下方外围(PUC)结构中，焊盘和外围器件可以彼此分隔相对较远。例如，在单片式3D存储器件中，外围电路和存储单元阵列在同一晶圆上，并且外围电路布置于存储单元阵列下方，而焊盘布置于存储单元阵列上方。作为另一个示例，外围电路和存储单元阵列在不同晶圆上。晶圆被键合在一起，以使得外围电路被布置于存储单元阵列下方，并且焊盘被布置于存储单元阵列上方。在两种情况下，焊盘与外围器件之间的电阻和电容都相对较高。在噪声因子增大时，通过焊盘的信号会被畸变，并且因此在传输期间在信号完整性方面出问题。
发明内容
本文公开了3D存储器件的嵌入式焊盘结构及其制造方法的实施例。
本公开的一个方面提供了一种3D存储器件，其包括阵列器件半导体结构，该阵列器件半导体结构包括：设置于半导体层上的交替导体/电介质堆叠层，以及设置于交替导体/电介质堆叠层上并包括至少一个第一互连结构的阵列互连层。3D存储器件还包括外围器件半导体结构，其包括：设置于衬底上的至少一个外围器件，以及设置于至少一个外围器件上并包括至少一个第二互连结构的外围互连层；嵌入阵列器件半导体结构或外围互连层中的至少一个焊盘。3D存储器件还包括暴露至少一个焊盘的表面的焊盘开口。阵列互连层与外围互连层键合，并且至少一个焊盘通过至少一个第一互连结构或至少一个第二互连结构与至少一个外围器件电连接。
在一些实施例中，至少一个焊盘嵌入外围互连层中；焊盘开口延伸通过阵列器件半导体结构并延伸到外围互连层中；并且至少一个焊盘通过至少一个第二互连结构与至少一个外围器件电连接。
在一些实施例中，至少一个焊盘嵌入阵列互连层中；焊盘开口的深度大于交替导体/电介质堆叠层的厚度；并且至少一个焊盘通过至少一个第一互连结构和至少一个第二互连结构与至少一个外围器件电连接。
在一些实施例中，至少一个焊盘嵌入电介质层中并夹置于与交替导体/电介质堆叠层的顶表面共面的第一横向表面和与交替导体/电介质堆叠层的底表面共面的第二横向表面之间；焊盘开口的深度小于交替导体/电介质堆叠层的厚度；并且至少一个焊盘通过电介质层中的至少一个焊盘互连结构、至少一个第一互连结构和至少一个第二互连结构与至少一个外围器件电连接。
在一些实施例中，至少一个焊盘位于交替导体/电介质堆叠层的侧边缘处并接近阶梯结构区。
在一些实施例中，至少一个焊盘位于阵列互连层中的电介质层中；并且焊盘开口延伸通过交替导体/电介质堆叠层。
在一些实施例中，至少一个焊盘位于延伸通过交替导体/电介质堆叠层的电介质结构中。
在一些实施例中，电介质结构通过阻挡结构与交替导体/电介质堆叠层隔离开。
本公开的另一方面提供了一种用于形成3D存储器件的方法，包括：形成阵列器件半导体结构，所述阵列器件半导体结构包括：设置于半导体层上的交替导体/电介质堆叠层，以及设置于交替导体/电介质堆叠层上并包括至少一个第一互连结构的阵列互连层；形成外围器件半导体结构，所述外围器件半导体结构包括：设置于衬底上的至少一个外围器件，以及设置于至少一个外围器件上并包括至少一个第二互连结构和至少一个焊盘的外围互连层，至少一个焊盘通过至少一个第二互连结构与至少一个外围器件电连接；将阵列互连层键合到外围互连层，以使得至少一个第一互连结构与至少一个第二互连结构结合；以及形成暴露至少一个焊盘的表面的焊盘开口。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，将至少一个焊盘形成在外围互连层中并与至少一个第二互连结构接触；以及在将阵列互连层键合到外围互连层之后，形成穿透阵列器件半导体结构并延伸到外围互连层中的焊盘开口，以暴露至少一个焊盘的表面。
本公开的另一方面提供了一种用于形成3D存储器件的方法，包括：形成阵列器件半导体结构，所述阵列器件半导体结构包括：设置于半导体层上的交替导体/电介质堆叠层，以及设置于交替导体/电介质堆叠层上并包括至少一个第一互连结构和至少一个焊盘的阵列互连层；形成外围器件半导体结构，所述外围器件半导体结构包括：设置于衬底上的至少一个外围器件，以及设置于至少一个外围器件上并包括至少一个第二互连结构的外围互连层；将阵列互连层键合到外围互连层，以使得至少一个第一互连结构与至少一个第二互连结构结合，并且至少一个焊盘通过至少一个第一互连结构和至少一个第二互连结构与至少一个外围器件电连接；以及形成暴露至少一个焊盘的表面的焊盘开口。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，将至少一个焊盘形成在阵列互连层中并与至少一个第一互连结构接触；以及在将阵列互连层键合到外围互连层之后，形成穿透半导体层并延伸到阵列互连层中的焊盘开口，以暴露至少一个焊盘的表面。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，形成阻挡结构以在阵列器件半导体中形成贯穿阵列接触区；以及在将阵列互连层键合到外围互连层之后，形成穿透贯穿阵列接触区并延伸到阵列互连层中的焊盘开口。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，形成穿透交替导体/电介质堆叠层的电介质结构；以及在将阵列互连层键合到外围互连层之后，形成穿透过电介质结构区并延伸到阵列互连层中的焊盘开口。
在一些实施例中，该方法还包括：将焊盘开口形成在交替导体/电介质堆叠层的侧边缘处并接近交替导体/电介质堆叠层的阶梯结构区。
本公开的另一方面提供了一种用于形成3D存储器件的方法，包括：形成阵列器件半导体结构，所述阵列器件半导体结构包括：设置于半导体层上的交替导体/电介质堆叠层，设置于交替导体/电介质堆叠层上并包括至少一个第一互连结构的阵列互连层；形成外围器件半导体结构，所述外围器件半导体结构包括：设置于衬底上的至少一个外围器件，以及设置于至少一个外围器件上并包括至少一个第二互连结构的外围互连层；将阵列互连层键合到外围互连层，以使得至少一个第一互连结构与至少一个第二互连结构结合；形成暴露至少一个第一互连结构的表面或至少一个第二互连结构的表面的焊盘开口；以及在焊盘开口的底部形成焊盘，以使得焊盘通过至少一个第一互连结构或至少一个第二互连结构电连接到至少一个外围器件。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之后，形成穿透阵列器件半导体结构并延伸到外围互连层中的焊盘开口，以暴露至少一个第二互连结构的表面；以及将焊盘形成在外围互连层中的焊盘开口的底部并与至少一个第二互连结构接触。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之后，形成穿透半导体层并延伸到阵列互连层中的焊盘开口，以暴露至少一个第一互连结构的表面；以及将焊盘形成在阵列互连层中的焊盘开口的底部并与至少一个第一互连结构接触。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，形成阻挡结构以形成贯穿阵列接触区阵列器件半导体；以及在将阵列互连层键合到外围互连层之后，形成穿透贯穿阵列接触区并延伸到阵列互连层中的焊盘开口，以暴露至少一个第一互连结构的表面；以及将焊盘形成在阵列互连层中的焊盘开口的底部并与至少一个第一互连结构接触。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，形成穿透交替导体/电介质堆叠层的电介质结构；在将阵列互连层键合到外围互连层之后，形成穿透电介质结构区并延伸到阵列互连层中的焊盘开口，以暴露至少一个第一互连结构的表面；以及将焊盘形成在阵列互连层中的焊盘开口的底部并与至少一个第一互连结构接触。
本领域的技术人员根据本公开的说明书、权利要求和附图能够理解本公开的其它方面。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的示例性3D存储器件100的截面。
图2示出了根据本公开的一些实施例的用于形成图1中所示的3D存储器件的示例性制造过程。
图3示出了根据本公开的一些其它实施例的用于形成图1中所示的3D存储器件的另一示例性制造过程。
图4和图5示出了根据本公开的一些其它实施例的其它示例性3D存储器的截面。
图6示出了根据本公开的一些实施例的用于形成图4或图5中所示的3D存储器件的示例性制造过程。
图7示出了根据本公开的一些实施例的用于形成图4或图5中所示的3D存储器件的另一示例性制造过程。
图8示出了根据本公开的一些其它实施例的示例性3D存储器件的截面。
图9示出了根据本公开的一些实施例的用于形成图8中所示的3D存储器件的示例性制造过程。
图10示出了根据本公开的一些其它实施例的用于形成图8中所示的3D存储器件的另一示例性制造过程。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
根据本公开的各种实施例提供了制造方法和对应形成的3D存储器件，与其它3D存储器件相比，所形成的3D存储器件具有更小的管芯尺寸、更高的器件密度和改进的性能。通过将一个或多个焊盘嵌入到外围器件晶圆或阵列器件晶圆中，缩短了一个或多个焊盘与外围器件晶圆中的外围电路之间的距离。这样一来，可以显著减小焊盘与外围器件之间的电阻和电容，由此提高信号传输通过一个或多个焊盘的准确度。
图1示出了根据本公开的一些实施例的示例性3D存储器件100的截面。3D存储器件100可以包括衬底202，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适当材料。
3D存储器件100可以包括衬底202上的外围器件。外围器件可以形成于衬底202“上”，其中外围器件的整体或部分形成于衬底202中(例如，在衬底202的顶表面下方)和/或直接形成于衬底202上。外围器件可以包括形成于衬底202上的多个晶体管206。也可以在衬底202中形成隔离区和掺杂区(例如，晶体管206的源极区或漏极区)。
在一些实施例中，外围器件可以包括任何适当的数字、模拟和/或混合信号外围器件，其用于方便3D存储器件100的操作。例如，外围器件可以包括页缓冲区、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，使用互补金属氧化物半导体(CMOS)技术(也称为“CMOS芯片”)在衬底202上形成外围器件。
3D存储器件100可以包括晶体管206上方的外围互连层222，以向和从晶体管206传输电信号。外围互连层222可以包括一个或多个触点(例如触点207)以及一个或多个互连导体层(例如导体层216)，每个互连导体层包括一个或多个互连线和/或通孔。如本文所用，术语“触点”可以宽泛地包括任何适当类型的互连，例如中段工序(MEOL)互连和后段工序(BEOL)互连，包括竖直互连接入(例如，通孔)和横向线(例如，互连线)。外围互连层222还可以包括一个或多个层间电介质(ILD)层，例如电介质层210。亦即，外围互连层222可以包括电介质层210中的导体层216。外围互连层222中的触点和导体层可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。外围互连层222中的电介质层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、或其任何组合。
3D存储器件100可以包括外围器件上方的存储器阵列器件。要指出的是，在图1中增加了x轴和y轴以进一步例示3D存储器件100中的部件之间的空间关系。衬底202包括在x方向(横向方向或宽度方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，在衬底(例如，衬底202)在y方向(竖直方向或厚度方向)上被定位于半导体器件(例如，3D存储器件100)的最下平面中时，在y方向上相对于半导体器件的衬底判断半导体器件的一个部件(例如，层或器件)在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在本公开中将通篇应用用于描述空间关系的相同概念。
在一些实施例中，3D存储器件100是NAND闪速存储器件，其中以在衬底202上方竖直延伸的NAND串230的阵列的形式提供存储单元。阵列器件可以包括延伸通过多个导体层234和电介质层236对的多个NAND串230。本文中还将多个导体/电介质层对称为“交替导体/电介质堆叠层”242。交替导体/电介质堆叠层242中的导体层234和电介质层236在竖直方向上交替。换言之，除了交替导体/电介质堆叠层的顶部或底部的层，每个导体层234可以由两侧上的两个电介质层236夹置，或者每个电介质层236可以由两侧上的两个导体层234夹置。导体层234可以均具有相同的厚度或具有不同的厚度。类似地，电介质层236可以均具有相同的厚度或具有不同的厚度。在一些实施例中，交替导体/电介质堆叠层242包括具有与导体/电介质层对不同的材料和/或厚度的更多的导体层或更多的电介质层。导体层234可以包括导体材料，其包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层236可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1中所示，每个NAND串230可以包括半导体沟道228和电介质层229(也称为“存储器膜”)。在一些实施例中，半导体沟道228包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，电介质层229是包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层的复合层。每个NAND串230可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道228、隧穿层、存储层和阻挡层按照这种次序沿从柱的中心向柱的外表面的方向布置。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或其任何组合。在一些实施例中，电介质层229包括ONO电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
在一些实施例中，NAND存储串230还包括用于NAND串230的多个控制栅(每者是字线的部分)。交替导体/电介质堆叠层242中的每个导体层234能够充当NAND串230的每个存储单元的控制栅。如图1所示，NAND串230可以包括NAND串230的上端处的选择栅238(例如，源极选择栅)。NAND串230还可以包括NAND串230的下端处的另一选择栅240(例如，漏极选择栅)。如本文所用，部件(例如，NAND串230)的“上端”是在y方向上更远离衬底202的端部，并且部件(例如，NAND串230)的“下端”是在y方向上更接近衬底202的端部。如图1中所示，对于每个NAND串230，源极选择栅238可以在漏极选择栅240上方。在一些实施例中，选择栅238和选择栅240包括导体材料，其包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。
在一些实施例中，3D存储器件100包括NAND串230的半导体沟道228的上端处的外延层251。外延层251可以包括半导体材料，例如硅。外延层251可以从半导体层244外延生长。例如，半导体层244可以是单晶硅层，并且外延层251可以是从所述单晶硅层外延生长的单晶硅层。半导体层244可以是未掺杂的、由p型或n型掺杂剂部分掺杂的(在厚度方向和/或宽度方向上)、或完全掺杂的。对于每个NAND串230，在本文中将外延层251称为“外延插塞”。每个NAND串230的上端处的外延插塞251能够接触半导体沟道228和半导体层244的掺杂区两者。外延插塞251能够充当NAND串230的上端处的对应选择栅238的沟道。如图1所示，半导体层244可以包括两个横向表面(例如，顶表面和底表面)。根据一些实施例，每个NAND串230与半导体层244的底表面接触，并且BEOL互连层(图中未示出)可以与半导体层244的顶表面接触。
在一些实施例中，阵列器件还包括阶梯结构区中的多个字线触点258。字线触点258可以在电介质层259内竖直延伸。每个字线触点258可以具有与交替导体/电介质堆叠层242中的对应导体层234接触的端部(例如，上端)，以对阵列器件的对应字线进行单独寻址。在一些实施例中，每个字线触点258在对应字线234下方。字线触点258可以是利用导体(例如W)填充的接触孔和/或接触沟槽(例如，通过湿法刻蚀工艺或干法刻蚀工艺形成的)。在一些实施例中，填充接触孔和/或接触沟槽包括在沉积导体之前沉积阻挡层、粘合层和/或种层。
在一些实施例中，阵列器件还包括每个NAND串230的上端上的半导体层244。半导体层244可以是减薄的衬底，在其上形成阵列器件。在一些实施例中，半导体层244包括单晶硅，其中可以将半导体层244称为“单晶硅层”。在一些实施例中，半导体层244可以包括SiGe、GaAs、Ge或任何其它适当材料。半导体层244还可以包括充当NAND串230的阵列公共源极的掺杂区、以及跨越半导体层244的整个厚度或部分厚度延伸的隔离区。
在一些实施例中，阵列器件还包括一个或多个栅缝隙260。每个栅缝隙260可以竖直穿透交替电介质堆叠层，并且在NAND串230的两个阵列之间的直线上并沿着垂直于如图1所示的x方向和y方向的方向水平延伸。在一些实施例中，每个栅缝隙260可以包括由两个电介质侧壁夹置的金属壁。例如，金属壁可以是钨壁，并且电介质侧壁可以是氧化硅层。栅缝隙260的金属壁的顶部接触半导体层244中充当公共源极区的掺杂区262。
如图1中所示，3D存储器件100可以包括处于外围互连层222上方并与外围互连层222接触的阵列互连层223。阵列互连层223可以包括电介质层259中的位线触点226、字线通孔257、一个或多个导体层271。导体层271可以包括导体材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。每个位线触点226可以接触对应NAND串230的下端，以对对应NAND串230进行单独寻址。每个字线通孔257可以接触对应字线触点258的下端，以对NAND串230的对应字线234进行单独寻址。
键合界面219可以形成在外围互连层222的电介质层210与阵列互连层223的电介质层259之间。导体插塞273可以结合在键合界面219处以电连接阵列互连层223的导体层271和外围互连层222的导体层216。这样一来，NAND串230和字线234可以电连接到一个或多个外围器件。
在一些实施例中，第一半导体结构260在键合界面219处被键合到第二半导体结构262。第一半导体结构260可以包括衬底202、衬底202上的一个或多个外围器件、以及外围互连层222。第二半导体结构262可以包括半导体层244(例如，减薄的衬底)、阵列互连层223、具有多个导体/电介质层对的交替导体/电介质堆叠层242、以及NAND串230。第一半导体结构260可以包括在图1中的键合界面219下方所示的元件，而第二半导体结构262可以包括在图1中的键合界面219上方所示的元件。
如图1所示，3D存储器件100可以包括焊盘280和暴露焊盘280的表面的焊盘开口282。3D存储器件100可以通过焊盘280与外部器件连接。从外部器件接收的信号可以通过焊盘280被发送到第二半导体结构262中的一个或多个外围器件。在一些实施例中，焊盘280可以包括导体材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一个示例中，焊盘280为铝焊盘。
在一些实施例中，焊盘280可以嵌入在外围互连层222中，如图1中所示。在一些实施例中，通过嵌入在外围互连层222中，焊盘280的顶表面和底表面都位于外围互连层222的顶表面和底表面之间。焊盘280可以通过外围互连层222中的一个或多个触点207和/或导体层216而连接到晶体管206。焊盘开口282可以位于交替导体/电介质堆叠层242的侧边缘处并接近阶梯结构区。在一些实施例中，焊盘开口282可以延伸通过包括半导体层244和电介质层259的整个第一半导体结构260，并可以延伸到第二半导体结构262中的电介质层210的一部分中。在一些实施例中，焊盘280的厚度可以在从大约0.1μm到大约3μm的范围中。
要指出的是，可以在将第一半导体结构260键合到第二半导体结构262之前或之后形成焊盘280。下文结合图2和图3详细描述了用于形成焊盘280和焊盘开口282的两种类型的制造方法。
参考图2，示出了根据一些实施例的用于形成图1中所示的3D存储器件的示例性制造过程200。应当理解，制造过程200中所示的操作不是穷举性的，并且也可以在例示的任何操作之前、之后或之间执行其它操作。
如图2所示，制造过程200开始于操作S210，其中形成包括外围器件和外围互连层的外围器件晶圆。可以在外围互连层中形成一个或多个焊盘。外围器件晶圆的示例为图1中所示的第二半导体结构262。外围晶圆可以包括衬底(例如，衬底202)上的一个或多个外围器件(例如，晶体管206)、处于一个或多个电介质层(例如，电介质层210)中的一个或多个外围互连结构(例如，一个或多个触点207和/或导体层216)和一个或多个焊盘(例如，焊盘280)。
在一些实施例中，用于形成外围器件晶圆的制造操作可以包括在第一衬底上形成外围器件。第一衬底可以是硅衬底。外围器件可以包括形成于第一衬底上的多个晶体管。可以通过多个处理步骤形成晶体管(例如，晶体管206)，所述处理步骤包括但不限于光刻、干法/湿法刻蚀、薄膜沉积、热生长、注入、CMP、或其任何组合。在一些实施例中，可以在第一衬底中形成掺杂区，所述掺杂区例如可以充当晶体管的源极区和/或漏极区。
在一些实施例中，用于形成外围器件晶圆的制造操作还可以包括形成包括一个或多个外围互连结构和一个或多个焊盘的外围互连层。在一些实施例中，外围互连层可以包括形成于外围器件上方的一个或多个电介质层和导体层。电介质层和导体层中的每者可以是外围互连层的向和从外围器件传输电信号的部分。
在一些实施例中，用于形成外围互连层的制造操作可以包括形成一个或多个电介质层、一个或多个导体层和/或一个或多个电介质层中的触点。一个或多个触点可以包括MEOL触点(例如，触点207、导体插塞273)，以与外围器件形成电连接。导体层(例如，导体层216)和接触层(例如，触点207)可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合。形成导体层和接触层的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或其任何组合。一个或多个电介质层(例如，电介质层210)可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
在一些实施例中，用于形成外围互连层的制造操作还可以包括形成一个或多个焊盘。一个或多个焊盘可以形成于电介质层(例如，电介质层210)中的同一层中，并可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成一个或多个焊盘的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或其任何组合。在一些实施例中，一个或多个焊盘可以是Al焊盘。在一些实施例中，一个或多个焊盘的厚度可以在从大约0.1μm到大约3μm的范围中。
如图2所示，制造过程200进行到操作S220，其中形成并随后减薄包括阵列器件和阵列互连层的阵列器件晶圆。减薄的阵列器件晶圆的示例为图1中所示的第一半导体结构260。阵列器件可以包括多个NAND串230和阶梯结构。阵列互连层可以包括一个或多个电介质层(例如，电介质层259)中的一个或多个阵列互连结构(例如，一个或多个触点226、257、258和/或导体层271)。
在一些实施例中，用于形成阵列器件晶圆的制造操作可以包括在第二衬底(例如，半导体层244)上形成多个电介质层对(本文也称为“交替电介质堆叠层”)。多个电介质对可以形成包括第一电介质层236和与第一电介质层236不同的第二电介质层(图中未示出)的交替堆叠层的交替电介质堆叠层。在一些实施例中，每个电介质层对包括一层氮化硅和一层氧化硅。在一些实施例中，在交替电介质堆叠层中有比电介质层对更多的由不同材料制成并具有不同厚度的层。交替电介质堆叠层可以通过一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
在一些实施例中，用于形成阵列器件晶圆的制造操作还可以包括将交替电介质堆叠层转变为交替导体/电介质堆叠层。第二电介质层被用作牺牲层，其被去除并替换为导体层234。这样一来，可以将交替电介质堆叠层转换成包括多个导体/电介质层对的交替导体/电介质堆叠层242，即导体层(例如，多晶硅、钨等)和电介质层(例如，氧化硅)的交替堆叠层。可以通过相对于第一电介质层236选择性地对第二电介质层进行湿法刻蚀并利用导体层234填充该结构来执行利用导体层234替换第二电介质层。可以通过CVD、ALD、任何其它适当工艺或其任何组合来填充导体层234。导体层416可以包括导体材料，其包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
在一些实施例中，用于形成阵列器件晶圆的制造操作还可以包括形成穿透交替导体/电介质堆叠层242的多个NAND串230。在一些实施例中，形成NAND串230的制造过程可以包括形成竖直延伸通过交替导体/电介质堆叠层242的半导体沟道228。在一些实施例中，半导体沟道228可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，所述薄膜沉积工艺例如低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)或任何其它适当工艺。
在一些实施例中，形成NAND串230的制造过程还可以包括在半导体沟道228与交替导体/电介质堆叠层242中的多个导体/电介质层对之间形成电介质层229。电介质层229可以是复合电介质层，例如多个电介质层的组合，包括但不限于阻挡层、存储层和隧穿层。
阻挡层可以用于阻挡电子电荷外流。在一些实施例中，阻挡层可以是氧化硅层或氧化硅/氮氧化硅/氧化硅组合(SiO2-SiON-SiO2)多层堆叠层的组合。在一些实施例中，阻挡层包括高介电常数(高k)电介质(例如，氧化铝)。在一个示例中，阻挡层包括在氮化硅沉积工艺之后通过原位蒸汽生成(ISSG)氧化而形成的氧化硅层。
存储层可以用于存储电子电荷。存储层8中的电荷的存储和/或去除可能影响半导体沟道的开/关状态和/或导电。存储层可以包括多晶硅或氮化硅。存储层可以包括一个或多个材料膜，所述材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或其任何组合。在一些实施例中，存储层可以包括通过使用一种或多种沉积工艺形成的氮化物层。
隧穿层可以用于隧穿电子电荷(电子或空穴)。隧穿层可以是电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层可以是通过使用沉积工艺形成的氧化物层。
在一些实施例中，形成NAND串230的制造过程还可以包括在NAND串230的端部形成外延层251。在一些实施例中，外延层251可以形成于第二衬底(例如，半导体层244)中并对应于每个NAND串230作为外延插塞251。外延层251可以是与第二衬底(例如，半导体层244)接触并从第二衬底外延生长的硅层，并且可以被注入到期望的掺杂水平。
在一些实施例中，用于形成阵列器件晶圆的制造操作还可以包括在交替导体/电介质堆叠层的侧边缘中形成阶梯结构。在一些实施例中，在将交替电介质堆叠层转换成交替导体/电介质堆叠层之前，可以去除交替电介质堆叠层的部分以在交替电介质堆叠层的侧边缘处形成阶梯结构。例如，可以反复执行多次刻蚀-修剪工艺以形成阶梯结构的一组台阶。
在一些实施例中，用于形成阵列器件晶圆的制造操作还可以包括形成多个字线触点。如图1所示，每个字线触点258可以竖直延伸通过电介质层259。在一些实施例中，字线触点258的端部在阶梯结构的一个台阶处着陆于NAND串230的字线(例如，导体层234)上，以使得每个字线触点425电连接到对应导体层416。每个字线触点258可以电连接到对应的导体层234，以对NAND串230的对应字线进行单独寻址。
在一些实施例中，形成字线触点258的制造过程包括使用干法/湿法刻蚀工艺通过电介质层259形成竖直开口，接着利用导体材料和用于导体填充、粘合和/或其它目的的其它材料(例如，阻挡层、粘合层和/或种层)填充开口。字线触点258可以包括导体材料，其包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以通过ALD、CVD、PVD、电镀、任何其它适当工艺或其任何组合利用导体材料和其它材料填充字线触点258的开口。
在一些实施例中，用于形成阵列器件晶圆的制造操作还可以包括在多个NAND串上形成阵列互连层。阵列互连层可以在NAND串和3D存储器件的其它部分(例如外围器件)之间传输电信号。如图1所示，在一些实施例中，阵列互连层223可以包括一个或多个电介质层(例如，电介质层259)中的一个或多个阵列互连结构(例如，一个或多个触点226、257、258、一个或多个导体插塞273和/或导体层271)。
在一些实施例中，形成阵列互连层223的制造工艺包括形成电介质层259，接着在电介质层259中形成与NAND串230接触的多个位线触点226。电介质层259可以包括一层或多层电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。可以通过在电介质层259中形成开口，接着通过利用导体材料和电介质材料填充开口，来形成位线触点226。位线触点226可以包括导体材料，其包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以通过ALD、CVD、PVD、任何其它适当工艺或其任何组合，利用导体材料和电介质材料填充位线触点226的开口。
在一些实施例中，形成阵列互连层223的制造工艺还包括在电介质层259中形成多个字线通孔257。每个字线通孔257能够接触对应字线触点258的端部，以实现电连接。可以通过在电介质层259中形成开口，接着通过利用导体材料填充开口，来形成字线通孔257。也可以使用诸如阻挡材料和/或种层材料的其它材料在填充导体材料之前部分填充开口，以增强导体材料的粘合或填充性能。字线通孔257可以包括导体材料，其包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以通过ALD、CVD、PVD、电镀、任何其它适当工艺或其任何组合，利用导体材料和阻挡材料填充字线通孔257的开口。
在一些实施例中，形成阵列互连层223的制造工艺还包括在电介质层259中形成一个或多个导体层(例如，导体层271)和一个或多个接触层(例如，导体插塞273)。导体层和接触层可以包括导体材料，其包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。导体层和接触层可以通过任何适当的已知BEOL方法形成。
参考图2，制造工艺200进行到操作S230，其中将阵列器件晶圆键合到外围器件晶圆。在一些实施例中，可以将阵列器件晶圆上下翻转并放在外围器件晶圆上方。可以将阵列器件晶圆的阵列互连层与外围器件晶圆的外围互连层对准并且然后与外围互连层键合。
如图1所示，在一些实施例中，通过将阵列互连层223的导体插塞273与外围互连层222的对应导体插塞273对准，来执行阵列互连层223与外围互连层222的对准。结果，可以在将阵列器件与外围器件结合时，在键合界面219处连接对应的导体插塞273。
在一些实施例中，通过将第一和第二衬底倒装芯片键合而将阵列器件与外围器件结合。在一些实施例中，通过以面对面方式将第一衬底和第二衬底混合键合来将阵列互连层和外围互连层结合，以使得阵列互连层223在所得3D存储器件中的外围互连层222上方并与外围互连层222接触。混合键合(也称为“金属/电介质混合键合”)可以是一种直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂的居间层)，其同时获得金属-金属键合和电介质-电介质键合。如图1所示，可以将阵列互连层223与外围互连层222结合，由此形成键合界面219。
在一些实施例中，处理工艺可以用于在阵列互连层223和外围互连层222的结合过程之前或期间两个互连层之间的键合强度。在一些实施例中，电介质层210和电介质层259中的每个包括氧化硅或氮化硅。在一些实施例中，处理过程可以包括等离子体处理，其处理阵列互连层223和外围互连层222的表面，以使得两个互连层的表面在电介质层210和电介质层259之间形成化学键合。在一些实施例中，处理工艺可以包括湿法工艺，其处理阵列互连层223和外围互连层222的表面，以使得两个互连层的表面形成优选的化学键合以增强两个电介质层223和222之间的键合强度。在一些实施例中，处理工艺可以包括热工艺，其可以在从大约250℃到大约600℃的温度下执行热工艺。热工艺可以使得阵列互连层223和外围互连层222中的导体插塞273之间的相互扩散。结果，在结合工艺之后，导体插塞273的对应对可以彼此相互混合。
在一些实施例中，可以将第二衬底减薄，以使得减薄的第二衬底充当阵列器件(例如，NAND串230)上方的半导体层244。在一些实施例中，减薄第二衬底可以包括对第二衬底进行研磨、干法刻蚀、湿法刻蚀和化学机械抛光(CMP)中的一个或多个。
参考图2，制造过程200进行到操作S240，其中可以形成焊盘开口以暴露焊盘的表面。如图1所示，可以去除半导体层244和电介质层210、259的一部分以形成焊盘开口282。这样一来，焊盘开口282可以延伸通过半导体层244和电介质层259，并延伸到电介质层210的一部分中以暴露焊盘280的表面。焊盘开口282可以位于交替导体/电介质堆叠层242的侧边缘处并接近阶梯结构区。可以通过多个处理步骤形成焊盘开口282，所述处理步骤包括但不限于光刻、干法/湿法刻蚀、清洁等。
参考图3，示出了根据一些其它实施例的用于形成图1所示的3D存储器件的另一示例性制造过程300。应当理解，制造过程300中所示的操作不是穷举性的并且也可以在例示的任何操作之前、之后或之间执行其它操作。
如图3所示，制造过程300开始于操作S310，其中形成包括外围器件和外围互连层的外围器件晶圆。要指出的是，与上述操作S210相比，操作S310不包括在外围互连层中形成一个或多个焊盘。操作S310的其它细节可以参考上文结合图2描述的操作S210。
制造过程300进行到操作S320，其中形成并随后减薄包括阵列器件和阵列互连层的阵列器件晶圆。操作S320的细节可以参考上文结合图2描述的操作S220。
制造过程300进行到操作S330，其中将阵列器件晶圆键合到外围器件晶圆。操作S330的细节可以参考上文结合图2描述的操作S230。
制造过程300进行到操作S340，其中可以形成焊盘开口以穿透阵列互连层并延伸到外围互连层中。如图1所示，可以去除半导体层244和电介质层210、259的一部分以形成焊盘开口282。这样一来，焊盘开口282可以延伸通过半导体层244和电介质层259，并且延伸到电介质层210的一部分中以暴露外围互连层222中的导体层的表面。焊盘开口282可以位于交替导体/电介质堆叠层242的侧边缘处并接近阶梯结构区。可以通过多个处理步骤形成焊盘开口282，所述处理步骤包括但不限于光刻、干法/湿法刻蚀、清洁等。
制造过程300进行到操作S350，其中可以在焊盘开口的底部上形成焊盘。如图1所示，焊盘280可以在焊盘开口282的底部形成于电介质层210中，并与导体层216接触。焊盘280可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成一个或多个焊盘的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或其任何组合。在一些实施例中，焊盘280可以是Al焊盘。在一些实施例中，焊盘280的厚度可以在从大约0.1μm到大约3μm的范围中。
图4和图5示出了根据本公开的一些其它实施例的示例性3D存储器件400和500的截面。与图1所示的3D存储器件100相比，3D存储器件400中的一个或多个焊盘280不在外围互连层222中而在阵列互连层223中。每个焊盘可以与阵列互连层223中的导体层271接触。在一些实施例中，焊盘280的厚度可以在从大约0.1μm到大约3μm的范围中。
在一些实施例中，如图4所示，在y方向上，焊盘280可以嵌入阵列互连层223中并在交替导体/电介质堆叠层242的底表面下方。焊盘280可以通过阵列互连层223中的导体层271和导体插塞273电连接到外围器件。在一些其它实施例中，如图5所示，在y方向上，焊盘280可以嵌入电介质层259中。亦即，焊盘280夹置于与交替导体/电介质堆叠层242的顶表面共面的第一横向表面和与交替导体/电介质堆叠层242的底表面共面的第二横向表面之间。焊盘280可以通过电介质层259中的处于阵列互连层223上方的导体层285和导体插塞287、以及阵列互连层223中的导体层271和导体插塞273而电连接到外围器件。
焊盘开口282可以位于交替导体/电介质堆叠层242的侧边缘并接近阶梯结构区。在一些实施例中，焊盘开口282可以延伸通过半导体层244并能够延伸到电介质层259的一部分中。在一些实施例中，如图4所示，焊盘开口282的深度可以大于交替导体/电介质堆叠层242的厚度。在一些其它实施例中，如图5所示，焊盘开口282的深度可以小于交替导体/电介质堆叠层242的厚度。
要指出的是，可以在将第一半导体结构260键合到第二半导体结构262之前或之后形成焊盘280。下文结合图6和图7详细描述了用于形成焊盘280和焊盘开口282的两种类型的制造方法。
参考图6，示出了根据一些实施例的用于形成图4或图5中所示的3D存储器件的示例性制造过程600。应当理解，制造过程600中所示的操作不是穷举性的并且也可以在例示的任何操作之前、之后或之间执行其它操作。
如图6所示，制造过程600开始于操作S610，其中形成包括外围器件和外围互连层的外围器件晶圆。要指出的是，与上述操作S210相比，操作S610不包括在外围互连层中形成一个或多个焊盘。操作S610的其它细节可以参考上文结合图2描述的操作S210。
制造过程600进行到操作S620，其中形成并随后减薄包括阵列器件和阵列互连层的阵列器件晶圆。与上述操作S220相比，操作S620还包括在阵列器件晶圆中形成焊盘。焊盘280可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成一个或多个焊盘的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或其任何组合。在一些实施例中，焊盘280可以是Al焊盘。
在一些实施例中，如图4所示，在y方向上，焊盘280可以形成于阵列互连层223中并在交替导体/电介质堆叠层242的底表面下方。焊盘280可以形成为与连接到浅导体插塞273的导体层271接触。浅导体插塞273的深度小于阵列互连层223的厚度。
在一些其它实施例中，如图5所示，在y方向上，焊盘280可以形成于电介质层259中并在交替导体/电介质堆叠层242的底表面上方。焊盘280可以形成为与连接到深导体插塞287的导体层285接触。深导体插塞287的深度大于阵列互连层223的厚度。
在一些实施例中，焊盘280的厚度可以在从大约0.1μm到大约3μm的范围中。操作S620的其它细节可以参考上文结合图2描述的操作S220。
制造过程600进行到操作S630，其中将阵列器件晶圆键合到外围器件晶圆。操作S630的细节可以参考上文结合图2描述的操作S230。
制造过程600进行到操作S640，其中可以形成焊盘开口以暴露焊盘。如图4和图5所示，可以去除半导体层244和电介质层259的一部分以形成焊盘开口282。这样一来，焊盘开口282可以延伸通过半导体层244，并延伸到电介质层259的一部分中以暴露焊盘280。焊盘开口282可以位于交替导体/电介质堆叠层242的侧边缘处并接近阶梯结构区。可以通过多个处理步骤形成焊盘开口282，所述处理步骤包括但不限于光刻、干法/湿法刻蚀、清洁等。
在一些实施例中，如图4所示，当在阵列互连层223中并在交替导体/电介质堆叠层242的底表面下方形成焊盘280时，焊盘开口282的深度大于交替导体/电介质堆叠层242的厚度。在如图5所示的一些其它实施例中，当在电介质层259中并在交替导体/电介质堆叠层242的底表面上方形成焊盘280时，焊盘开口282的深度小于交替导体/电介质堆叠层242的厚度。
参考图7，示出了根据一些实施例的用于形成图4或图5中所示的3D存储器件的另一示例性制造过程700。应当理解，制造过程700中所示的操作不是穷举性的并且也可以在例示的任何操作之前、之后或之间执行其它操作。
如图7所示，制造过程700开始于操作S710，其中形成包括外围器件和外围互连层的外围器件晶圆。要指出的是，与上述操作S210相比，操作S710不包括在外围互连层中形成一个或多个焊盘。操作S710的其它细节可以参考上文结合图2描述的操作S210。
制造过程700进行到操作S720，其中形成并随后减薄包括阵列器件和阵列互连层的阵列器件晶圆。操作S720的其它细节可以参考上文结合图2描述的操作S220。
制造过程700进行到操作S730，其中将阵列器件晶圆键合到外围器件晶圆。操作S730的细节可以参考上文结合图2描述的操作S230。
制造过程700进行到操作S740，其中可以形成焊盘开口以暴露导体层的表面。如图4和图5所示，可以去除半导体层244和电介质层259的一部分以形成焊盘开口282。这样一来，焊盘开口282可以延伸通过半导体层244，并延伸到电介质层259的一部分中。焊盘开口282可以位于交替导体/电介质堆叠层242的侧边缘处并接近阶梯结构区。可以通过多个处理步骤形成焊盘开口282，所述处理步骤包括但不限于光刻、干法/湿法刻蚀、清洁等。
在图4所示的一些实施例中，当焊盘开口282可以是暴露阵列互连层223中的导体层271的表面的深开口时，焊盘开口282的深度大于交替导体/电介质堆叠层242的厚度。在图5所示的一些其它实施例中，当焊盘开口282可以是暴露电介质层259中的处于阵列互连层223上方的导体层285的表面的浅开口时，焊盘开口282的深度小于交替导体/电介质堆叠层242的厚度。
制造过程700进行到操作S750，其中可以在焊盘开口的底部上形成焊盘。在一些实施例中，如图4所示，焊盘280可以形成于阵列互连层223中并在交替导体/电介质堆叠层242的底表面下方。在如图5所示的一些其它实施例中，焊盘280可以形成于电介质层259中并在交替导体/电介质堆叠层242的底表面上方。焊盘280可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成一个或多个焊盘的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或其任何组合。在一些实施例中，焊盘280可以是Al焊盘。在一些实施例中，焊盘280的厚度可以在从大约0.1μm到大约3μm的范围中。
图8示出了根据本公开的一些其它实施例的示例性3D存储器件800的截面。与图4中所示的3D存储器件400相比，3D存储器件400中的一个或多个焊盘开口282不位于交替导体/电介质堆叠层242的侧边缘处并接近阶梯结构区，而是穿透交替导体/电介质堆叠层242。
在一些实施例中，如图8所示，在y方向上，焊盘280可以嵌入阵列互连层223中并在交替导体/电介质堆叠层242下面。焊盘280可以通过阵列互连层223中的导体层271和导体插塞273电连接到外围器件。在x方向上，焊盘280可以位于阵列区中并在交替导体/电介质堆叠层242下面。
焊盘开口282可以延伸通过整个半导体层244和交替导体/电介质堆叠层242，并延伸到电介质层259的一部分中。在一些实施例中，焊盘开口282的侧壁289是一个或多个电介质层。例如，在将交替电介质堆叠层转换成交替导体/电介质堆叠层242之前，可以由穿透交替电介质堆叠层的阻挡结构(图中未示出)界定贯穿阵列接触(TAC)区。可以利用导体层234替换TAC区外部的交替电介质堆叠层中的第二电介质层，而TAC区内的交替电介质堆叠层中的第二电介质层保持相同。可以在TAC区中形成焊盘开口282以确保焊盘开口282的侧壁289是多个电介质层(例如，第一和第二电介质层)。作为另一个示例，在形成交替导体/电介质堆叠层242之后，可以形成贯穿阵列开口以穿透交替导体/电介质堆叠层242。可以将电介质结构填充到贯穿阵列开口中。可以在电介质结构中形成焊盘开口以确保焊盘开口282的侧壁289是一个或多个电介质层(例如，电介质结构)。
要指出的是，可以在将第一半导体结构260键合到第二半导体结构262之前或之后形成焊盘280。下文结合图9和图10详细描述了用于形成焊盘280和焊盘开口282的两种类型的制造方法。
参考图9，示出了根据一些实施例的用于形成图8中所示的3D存储器件的示例性制造过程900。应当理解，制造过程900中所示的操作不是穷举性的，并且也可以在例示的任何操作之前、之后或之间执行其它操作。
如图9所示，制造过程900开始于操作S910，其中形成包括外围器件和外围互连层的外围器件晶圆。要指出的是，与上述操作S210相比，操作S910不包括在外围互连层中形成一个或多个焊盘。操作S910的其它细节可以参考上文结合图2描述的操作S210。
制造过程900进行到操作S920，其中形成并随后减薄包括阵列器件和阵列互连层的阵列器件晶圆。与上述操作S220相比，操作S620还包括在阵列器件晶圆中形成焊盘。焊盘280可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成一个或多个焊盘的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或其任何组合。在一些实施例中，焊盘280可以是Al焊盘。
在一些实施例中，如图8所示，在y方向上，焊盘280可以形成于阵列互连层223中并在交替导体/电介质堆叠层242的底表面下方。焊盘280可以形成为与导体层271接触。在一些实施例中，焊盘280的厚度可以在从大约0.1μm到大约3μm的范围中。
在一些实施例中，操作S920还包括形成穿透半导体层244和交替导体/电介质堆叠层242并对应于焊盘280的电介质结构。例如，在将交替电介质堆叠层转换成交替导体/电介质堆叠层242之前，可以由穿透交替电介质堆叠层的阻挡结构(图中未示出)界定贯穿阵列接触(TAC)区。可以利用导体层234替换TAC区外部的交替电介质堆叠层中的第二电介质层，而TAC区内的交替电介质堆叠层中的第二电介质层保持相同。这样一来，TAC区内的交替电介质堆叠层形成电介质结构。作为另一个示例，在形成交替导体/电介质堆叠层242之后，可以形成贯穿阵列开口以穿透交替导体/电介质堆叠层242。可以形成电介质结构以填充贯穿阵列开口。
操作S920的其它细节可以参考上文结合图2描述的操作S220。
制造过程900进行到操作S930，其中将阵列器件晶圆键合到外围器件晶圆。操作S930的细节可以参考上文结合图2描述的操作S230。
制造过程900进行到操作S940，其中可以形成焊盘开口以暴露焊盘。如图8所示，可以去除在操作S920中形成的半导体层244和电介质结构的一部分以形成焊盘开口282。这样一来，焊盘开口282可以延伸通过半导体层244和交替导体/电介质堆叠层242以暴露焊盘280。
在一些实施例中，焊盘开口282的侧壁289是一个或多个电介质层。例如，可以由穿透交替导体/电介质堆叠层242的阻挡结构(图中未示出)界定贯穿阵列接触(TAC)区。焊盘开口282的侧壁289是多个电介质层(例如，第一和第二电介质层)。作为另一个示例，电介质结构穿透交替导体/电介质堆叠层242，并且焊盘开口282的侧壁289是电介质结构。
参考图10，示出了根据一些实施例的用于形成图8中所示的3D存储器件的另一示例性制造过程1000。应当理解，制造过程1000中所示的操作不是穷举性的并且也可以在例示的任何操作之前、之后或之间执行其它操作。
如图10所示，制造过程1000开始于操作S1010，其中形成包括外围器件和外围互连层的外围器件晶圆。要指出的是，与上述操作S210相比，操作S1010不包括在外围互连层中形成一个或多个焊盘。操作S1010的其它细节可以参考上文结合图2描述的操作S210。
制造过程1000进行到操作S1020，其中形成并随后减薄包括阵列器件和阵列互连层的阵列器件晶圆。与上述操作S220相比，操作S920还包括形成穿透半导体层244和交替导体/电介质堆叠层242的电介质结构。例如，在将交替电介质堆叠层转换成交替导体/电介质堆叠层242之前，可以由穿透交替电介质堆叠层的阻挡结构(图中未示出)界定贯穿阵列接触(TAC)区。可以利用导体层234替换TAC区外部的交替电介质堆叠层中的第二电介质层，而TAC区内的交替电介质堆叠层中的第二电介质层保持相同。这样一来，TAC区内的交替电介质堆叠层形成电介质结构。作为另一个示例，在形成交替导体/电介质堆叠层242之后，可以形成贯穿阵列开口以穿透交替导体/电介质堆叠层242。可以形成电介质结构以填充贯穿阵列开口。操作S1020的其它细节可以参考上文结合图2描述的操作S220。
制造过程1000进行到操作S1030，其中将阵列器件晶圆键合到外围器件晶圆。操作S1030的细节可以参考上文结合图2描述的操作S230。
制造过程1000进行到操作S1040，其中可以在电介质结构中形成焊盘开口以暴露导体层的表面。如图8所示，可以去除在操作S1020中形成的半导体层244和电介质结构的一部分以形成焊盘开口282。这样一来，焊盘开口282可以延伸通过半导体层244和交替导体/电介质堆叠层242以暴露导体层271的顶表面。
在一些实施例中，焊盘开口282的侧壁289是一个或多个电介质层。例如，可以由穿透交替导体/电介质堆叠层242的阻挡结构(图中未示出)界定贯穿阵列接触(TAC)区。亦即，通过阻挡结构将TAC区与交替导体/电介质堆叠层隔离开。焊盘开口282的侧壁289是多个电介质层(例如，第一和第二电介质层)。作为另一个示例，电介质结构穿透交替导体/电介质堆叠层242，并且焊盘开口282的侧壁289是电介质结构。
制造过程1000进行到操作S1050，其中可以在焊盘开口的底部上形成焊盘。在一些实施例中，如图8所示，焊盘280可以形成于阵列互连层223中并在交替导体/电介质堆叠层242的底表面下方。焊盘280可以与导体层271接触。焊盘280可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成一个或多个焊盘的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或其任何组合。在一些实施例中，焊盘280可以是Al焊盘。在一些实施例中，焊盘280的厚度可以在从大约0.1μm到大约3μm的范围中。
因此，根据本公开的各种实施例提供了制造方法和对应形成的3D存储器件，与其它3D存储器件相比，所形成的3D存储器件具有更小的管芯尺寸、更高的器件密度和改进的性能。通过将一个或多个焊盘嵌入外围器件晶圆或阵列器件晶圆中，缩短了一个或多个焊盘与外围器件晶圆中的外围电路之间的距离。这样一来，可以显著减小焊盘与外围器件之间的电阻和电容，由此提高信号传输通过一个或多个焊盘的准确度。
本公开的一个方面提供了一种3D存储器件，其包括阵列器件半导体结构，该阵列器件半导体结构包括：设置于半导体层上的交替导体/电介质堆叠层，以及设置于交替导体/电介质堆叠层上并包括至少一个第一互连结构的阵列互连层。该3D存储器件还包括外围器件半导体结构，外围器件半导体结构包括：设置于衬底上的至少一个外围器件，以及设置于至少一个外围器件上并包括至少一个第二互连结构的外围互连层；嵌入阵列器件半导体结构或外围互连层中的至少一个焊盘。该3D存储器件还包括暴露至少一个焊盘的表面的焊盘开口。阵列互连层与外围互连层键合，并且至少一个焊盘通过至少一个第一互连结构或至少一个第二互连结构与至少一个外围器件电连接。
在一些实施例中，至少一个焊盘嵌入外围互连层中；焊盘开口延伸通过阵列器件半导体结构并延伸到外围互连层中；并且至少一个焊盘通过至少一个第二互连结构与至少一个外围器件电连接。
在一些实施例中，至少一个焊盘嵌入阵列互连层中；焊盘开口的深度大于交替导体/电介质堆叠层的厚度；并且至少一个焊盘通过至少一个第一互连结构和至少一个第二互连结构与至少一个外围器件电连接。
在一些实施例中，至少一个焊盘嵌入电介质层中并夹置于与交替导体/电介质堆叠层的顶表面共面的第一横向表面和与交替导体/电介质堆叠层的底表面共面的第二横向表面之间；焊盘开口的深度小于交替导体/电介质堆叠层的厚度；并且至少一个焊盘通过电介质层中的至少一个焊盘互连结构、至少一个第一互连结构和至少一个第二互连结构与至少一个外围器件电连接。
在一些实施例中，至少一个焊盘位于交替导体/电介质堆叠层的侧边缘处并接近阶梯结构区。
在一些实施例中，至少一个焊盘位于阵列互连层中的电介质层中；并且焊盘开口延伸通过交替导体/电介质堆叠层。
在一些实施例中，至少一个焊盘位于延伸通过交替导体/电介质堆叠层的电介质结构中。
在一些实施例中，通过阻挡结构将电介质结构与交替导体/电介质堆叠层隔离开。
本公开的另一方面提供了一种用于形成3D存储器件的方法，包括：形成阵列器件半导体结构，阵列器件半导体结构包括：设置于半导体层上的交替导体/电介质堆叠层，以及设置于交替导体/电介质堆叠层上并包括至少一个第一互连结构的阵列互连层；形成外围器件半导体结构，外围器件半导体结构包括：设置于衬底上的至少一个外围器件，以及设置于至少一个外围器件上并包括至少一个第二互连结构和至少一个焊盘的外围互连层，该至少一个焊盘通过至少一个第二互连结构与至少一个外围器件电连接；将阵列互连层键合到外围互连层，以使得至少一个第一互连结构与至少一个第二互连结构结合；以及形成暴露至少一个焊盘的表面的焊盘开口。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，将至少一个焊盘形成在外围互连层中并与至少一个第二互连结构接触；以及在将阵列互连层键合到外围互连层之后，形成穿透阵列器件半导体结构并延伸到外围互连层中的焊盘开口，以暴露至少一个焊盘的表面。
本公开的另一方面提供了一种用于形成3D存储器件的方法，包括：形成阵列器件半导体结构，阵列器件半导体结构包括：设置于半导体层上的交替导体/电介质堆叠层，以及设置于交替导体/电介质堆叠层上并包括至少一个第一互连结构和至少一个焊盘的阵列互连层；形成外围器件半导体结构，外围器件半导体结构包括：设置于衬底上的至少一个外围器件，以及设置于至少一个外围器件上并包括至少一个第二互连结构的外围互连层；将阵列互连层键合到外围互连层，以使得至少一个第一互连结构与至少一个第二互连结构结合，并且至少一个焊盘通过至少一个第一互连结构和至少一个第二互连结构与至少一个外围器件电连接；以及形成暴露至少一个焊盘的表面的焊盘开口。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，将至少一个焊盘形成在阵列互连层中并与至少一个第一互连结构接触；以及在将阵列互连层键合到外围互连层之后，形成穿透半导体层并延伸到阵列互连层中的焊盘开口，以暴露至少一个焊盘的表面。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，形成阻挡结构以在阵列器件半导体中形成贯穿阵列接触区；以及在将阵列互连层键合到外围互连层之后，形成穿透贯穿阵列接触区并延伸到阵列互连层中的焊盘开口。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，形成穿透交替导体/电介质堆叠层的电介质结构；以及在将阵列互连层键合到外围互连层之后，形成穿透过电介质结构区并延伸到阵列互连层中的焊盘开口。
在一些实施例中，该方法还包括：在交替导体/电介质堆叠层的侧边缘处并接近交替导体/电介质堆叠层的阶梯结构区形成焊盘开口。
本公开的另一方面提供了一种用于形成3D存储器件的方法，包括：形成阵列器件半导体结构，阵列器件半导体结构包括：设置于半导体层上的交替导体/电介质堆叠层，设置于交替导体/电介质堆叠层上并包括至少一个第一互连结构的阵列互连层；形成外围器件半导体结构，外围器件半导体结构包括：设置于衬底上的至少一个外围器件，以及设置于至少一个外围器件上并包括至少一个第二互连结构的外围互连层；将阵列互连层键合到外围互连层，以使得至少一个第一互连结构与至少一个第二互连结构结合；形成暴露至少一个第一互连结构的表面或至少一个第二互连结构的表面的焊盘开口；以及在焊盘开口的底部形成焊盘，以使得焊盘通过至少一个第一互连结构或至少一个第二互连结构电连接到至少一个外围器件。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之后，形成穿透阵列器件半导体结构并延伸到外围互连层中的焊盘开口，以暴露至少一个第二互连结构的表面；以及将焊盘形成在外围互连层中的焊盘开口的底部并与至少一个第二互连结构接触。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之后，形成穿透半导体层并延伸到阵列互连层中的焊盘开口，以暴露至少一个第一互连结构的表面；以及将焊盘形成在阵列互连层中的焊盘开口的底部并与至少一个第一互连结构接触。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，形成阻挡结构以形成贯穿阵列接触区阵列器件半导体；以及在将阵列互连层键合到外围互连层之后，形成穿透贯穿阵列接触区并延伸到阵列互连层中的焊盘开口，以暴露至少一个第一互连结构的表面；以及将焊盘形成在阵列互连层中的焊盘开口的底部并与至少一个第一互连结构接触。
在一些实施例中，该方法还包括：在将阵列互连层键合到外围互连层之前，形成穿透导体/电介质堆叠层的电介质结构；在将阵列互连层键合到外围互连层之后，形成穿透电介质结构区并延伸到阵列互连层中的焊盘开口，以暴露至少一个第一互连结构的表面；以及将焊盘形成在阵列互连层中的焊盘开口的底部并与至少一个第一互连结构接触。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (20)

1.一种3D存储器件，包括：
阵列器件半导体结构，包括：
设置于半导体层上的交替导体/电介质堆叠层，以及
设置于所述交替导体/电介质堆叠层上并包括至少一个第一互连结构的阵列互连层；
外围器件半导体结构，包括：
设置于衬底上的至少一个外围器件，以及
设置于所述至少一个外围器件上并包括至少一个第二互连结构的外围互连层；
嵌入所述阵列器件半导体结构或所述外围互连层中的至少一个焊盘；以及
暴露所述至少一个焊盘的表面的焊盘开口；
其中，所述阵列互连层与所述外围互连层键合，并且所述至少一个焊盘通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述至少一个外围器件电连接。
2.根据权利要求1所述的器件，其中：
所述至少一个焊盘嵌入所述外围互连层中；
所述焊盘开口延伸通过所述阵列器件半导体结构并延伸到所述外围互连层中；并且
所述至少一个焊盘通过至少一个第二互连结构与所述至少一个外围器件电连接。
3.根据权利要求1所述的器件，其中：
所述至少一个焊盘嵌入所述阵列互连层中；
所述焊盘开口的深度大于所述交替导体/电介质堆叠层的厚度；并且
所述至少一个焊盘通过所述至少一个第一互连结构和所述至少一个第二互连结构与至少一个外围器件电连接。
4.根据权利要求1所述的器件，其中：
所述至少一个焊盘嵌入电介质层中并夹置于与所述交替导体/电介质堆叠层的顶表面共面的第一横向表面和与所述交替导体/电介质堆叠层的底表面共面的第二横向表面之间；
所述焊盘开口的深度小于所述交替导体/电介质堆叠层的厚度；并且
所述至少一个焊盘通过所述电介质层中的至少一个焊盘互连结构、所述至少一个第一互连结构和所述至少一个第二互连结构与至少一个外围器件电连接。
5.根据权利要求3所述的器件，其中，所述至少一个焊盘位于所述交替导体/电介质堆叠层的侧边缘处并接近阶梯结构区。
6.根据权利要求3所述的器件，其中：
所述至少一个焊盘位于所述阵列互连层中的电介质层中；并且
所述焊盘开口延伸通过所述交替导体/电介质堆叠层。
7.根据权利要求6所述的器件，其中：
所述至少一个焊盘位于延伸通过所述交替导体/电介质堆叠层的电介质结构中。
8.根据权利要求7所述的器件，其中：
通过阻挡结构将所述电介质结构与所述交替导体/电介质堆叠层隔离开。
9.一种用于形成3D存储器件的方法，包括：
形成阵列器件半导体结构，所述阵列器件半导体结构包括：
设置于半导体层上的交替导体/电介质堆叠层，以及
设置于所述交替导体/电介质堆叠层上并包括至少一个第一互连结构的阵列互连层；
形成外围器件半导体结构，所述外围器件半导体结构包括：
设置于衬底上的至少一个外围器件，以及
设置于所述至少一个外围器件上并包括至少一个第二互连结构和至少一个焊盘的外围互连层，所述至少一个焊盘通过所述至少一个第二互连结构与所述至少一个外围器件电连接；
将所述阵列互连层键合到所述外围互连层，以使得所述至少一个第一互连结构与所述至少一个第二互连结构结合；以及
形成暴露所述至少一个焊盘的表面的焊盘开口。
10.根据权利要求9所述的方法，还包括：
在将所述阵列互连层键合到所述外围互连层之前，将所述至少一个焊盘形成在所述外围互连层中并与所述至少一个第二互连结构接触；以及
在将所述阵列互连层键合到所述外围互连层之后，形成穿透所述阵列器件半导体结构并延伸到所述外围互连层中的所述焊盘开口，以暴露所述至少一个焊盘的表面。
11.一种用于形成3D存储器件的方法，包括：
形成阵列器件半导体结构，所述阵列器件半导体结构包括：
设置于半导体层上的交替导体/电介质堆叠层，以及
设置于所述交替导体/电介质堆叠层上并包括至少一个第一互连结构和至少一个焊盘的阵列互连层；
形成外围器件半导体结构，所述外围器件半导体结构包括：
设置于衬底上的至少一个外围器件，以及
设置于所述至少一个外围器件上并包括至少一个第二互连结构的外围互连层；
将所述阵列互连层键合到所述外围互连层，以使得所述至少一个第一互连结构与所述至少一个第二互连结构结合，并且所述至少一个焊盘通过所述至少一个第一互连结构和所述至少一个第二互连结构与所述至少一个外围器件电连接；以及
形成暴露所述至少一个焊盘的表面的焊盘开口。
12.根据权利要求11所述的方法，所述方法还包括：
在将所述阵列互连层键合到所述外围互连层之前，将所述至少一个焊盘形成在所述阵列互连层中并与所述至少一个第一互连结构接触；以及
在将所述阵列互连层键合到所述外围互连层之后，形成穿透所述半导体层并延伸到所述阵列互连层中的所述焊盘开口，以暴露所述至少一个焊盘的表面。
13.根据权利要求11所述的方法，还包括：
在将所述阵列互连层键合到所述外围互连层之前，形成阻挡结构以在所述阵列器件半导体中形成贯穿阵列接触区；以及
在将所述阵列互连层键合到所述外围互连层之后，形成穿透所述贯穿阵列接触区并延伸到所述阵列互连层中的所述焊盘开口。
14.根据权利要求11所述的方法，还包括：
在将所述阵列互连层键合到所述外围互连层之前，形成穿透所述交替导体/电介质堆叠层的电介质结构；以及
在将所述阵列互连层键合到所述外围互连层之后，形成穿透所述电介质结构区并延伸到所述阵列互连层中的所述焊盘开口。
15.根据权利要求11所述的方法，还包括：
在所述交替导体/电介质堆叠层的侧边缘处并接近所述交替导体/电介质堆叠层的阶梯结构区形成所述焊盘开口。
16.一种用于形成3D存储器件的方法，包括：
形成阵列器件半导体结构，所述阵列器件半导体结构包括：
设置于半导体层上的交替导体/电介质堆叠层，
设置于所述交替导体/电介质堆叠层上并包括至少一个第一互连结构的阵列互连层；
形成外围器件半导体结构，所述外围器件半导体结构包括：
设置于衬底上的至少一个外围器件，以及
设置于所述至少一个外围器件上并包括至少一个第二互连结构的外围互连层；
将所述阵列互连层键合到所述外围互连层，以使得至少一个第一互连结构与至少一个第二互连结构结合；
形成暴露所述至少一个第一互连结构的表面或所述至少一个第二互连结构的表面的焊盘开口；以及
在所述焊盘开口的底部形成焊盘，以使得所述焊盘通过所述至少一个第一互连结构或所述至少一个第二互连结构电连接到所述至少一个外围器件。
17.根据权利要求16所述的方法，还包括：
在将所述阵列互连层键合到所述外围互连层之后，形成穿透所述阵列器件半导体结构并延伸到所述外围互连层中的所述焊盘开口，以暴露所述至少一个第二互连结构的表面；以及
将所述焊盘形成在所述外围互连层中的所述焊盘开口的底部并与所述至少一个第二互连结构接触。
18.根据权利要求16所述的方法，还包括：
在将所述阵列互连层键合到所述外围互连层之后，形成穿透所述半导体层并延伸到所述阵列互连层中的所述焊盘开口，以暴露所述至少一个第一互连结构的表面；以及
将所述焊盘形成在所述阵列互连层中的所述焊盘开口的底部并与所述至少一个第一互连结构接触。
19.根据权利要求16所述的方法，还包括：
在将所述阵列互连层键合到所述外围互连层之前，形成阻挡结构以形成贯穿阵列接触区阵列器件半导体；以及
在将所述阵列互连层键合到所述外围互连层之后，形成穿透所述贯穿阵列接触区并延伸到所述阵列互连层中的所述焊盘开口，以暴露所述至少一个第一互连结构的表面；以及
将所述焊盘形成在所述阵列互连层中的所述焊盘开口的底部并与所述至少一个第一互连结构接触。
20.根据权利要求16所述的方法，还包括：
在将所述阵列互连层键合到所述外围互连层之前，形成穿透所述交替导体/电介质堆叠层的电介质结构；
在将所述阵列互连层键合到所述外围互连层之后，形成穿透所述电介质结构区并延伸到所述阵列互连层中的所述焊盘开口，以暴露所述至少一个第一互连结构的表面；以及
将所述焊盘形成在所述阵列互连层中的所述焊盘开口的底部并与所述至少一个第一互连结构接触。
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