CN113903749A - 垂直存储器件 - Google Patents

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Abstract

本公开内容的方面提供了一种垂直存储器件。在实施例中，半导体器件包括堆叠层。堆叠层包括设置在衬底上的公共源极层、栅极层和绝缘层。栅极层和绝缘层是交替地堆叠的。然后，半导体器件包括在阵列区域中形成的沟道结构的阵列。沟道结构延伸穿过堆叠层并形成串联配置的晶体管的堆叠。沟道结构包括与公共源极层相接触的沟道层。公共源极层在阵列区域和阶梯区域上方延伸。半导体器件包括在阶梯区域中设置的接触结构。接触结构形成与公共源极层的导电连接。

Description

垂直存储器件
本申请为分案申请，其原申请是于2020年6月22日(国际申请日为2020年5月29日)向中国专利局提交的专利申请，申请号为202080001044.X，发明名称为“垂直存储器件”。
技术领域
本发明涉及存储器件，更具体地，涉及用于垂直存储器件的技术。
背景技术
半导体制造商开发了垂直器件技术，比如，三维(3D)NAND闪存技术等，以便在不需要较小存储单元的情况下实现更高的数据存储密度。在一些示例中，3D NAND存储器件包括核心区域和阶梯区域。核心区域包括交替的栅极层和绝缘层的堆叠。交替的栅极层和绝缘层的堆叠用于形成垂直堆叠的存储单元。阶梯区域包括阶梯形式的各个栅极层，以有助于形成与各个栅极层的接触。所述接触用于将驱动电路连接到各个栅极层，以便对堆叠的存储单元进行控制。
发明内容
本公开内容的方面提供了一种半导体器件。半导体器件包括堆叠层。所述堆叠层包括设置在衬底上的公共源极层、栅极层和绝缘层。栅极层和绝缘层是交替地堆叠的。然后，半导体器件包括在阵列区域中形成的沟道结构的阵列。沟道结构延伸穿过堆叠层，并形成具有串联配置的晶体管的堆叠。沟道结构包括与公共源极层相接触的沟道层。公共源极层在阵列区域和阶梯区域上延伸。半导体器件包括设置在阶梯区域中的接触结构。接触结构形成与公共源极层的导电连接。
在一些实施例中，公共源极层包括金属硅化合物层和硅层。金属硅化合物层包括以下各项中的至少一项：钛(Ti)、钴(Co)、镍(Ni)和铂(Pt)。
根据本公开内容的一个方面，半导体器件包括栅极线切割结构，具有与公共源极层进行导电连接的底部导电层。在一些实施例中，栅极线切割结构包括在底部导电层之上的上部绝缘部分。在一个实施例中，底部导电层包括金属硅化合物层。
在一个实施例中，阵列区域是块中的第一阵列区域，并且接触结构设置在位于块中的第一阵列区域和第二阵列区域之间的阶梯区域中。
在另一个实施例中，接触结构是第一接触结构，阶梯区域是位于阵列区域的第一侧上的第一阶梯区域。半导体器件还包括设置在第二阶梯区域中的第二接触结构，该第二阶梯区域位于与阵列区域的第一侧相对的阵列区域的第二侧。公共源极层在第二阶梯区域上延伸，并且第二接触结构是与公共源极层进行导电连接的。
在一些实施例中，衬底是具有正面和背面的第一衬底，沟道结构形成在衬底的正面上。半导体器件还包括具有正面和背面的第二衬底。能够在第二衬底的正面上形成晶体管。第二衬底具有位于正面上的、与第一衬底的正面上的相应键合结构进行对准并键合的键合结构。在一些示例中，半导体器件具有设置在第一衬底的背面上的接触焊盘。在一些其它示例中，半导体器件具有设置在第二衬底的背面上的接触焊盘。
本公开内容的方面提供了一种用于制造半导体器件的方法。该方法包括在衬底上形成堆叠层。堆叠层包括源极牺牲层、导电层、栅极牺牲层和绝缘层。此外，该方法包括：将阶梯形成为在与阵列区域相邻的阶梯区域中的堆叠层，并在阵列区域中形成沟道结构，沟道结构包括被一个或多个绝缘层围绕并延伸到堆叠层中。然后，该方法包括用与沟道层进行导电连接的源极层来替换源极牺牲层，以及用栅极层来替换栅极牺牲层。源极层和导电层形成公共源极。该方法还包括在阶梯区域结构中形成第一接触结构，所述第一接触结构形成与公共源极的导电连接。
在一些实施例中，该方法包括将栅极线切割沟槽蚀刻到堆叠层中，并且导电层是蚀刻停止层。此外，该方法包括：通过栅极线切割沟槽，用源极层来替换源极牺牲层，在栅极线切割沟槽的底部形成具有源极层的硅化物层，并用绝缘材料填充栅极线切割沟槽。
在一些实施例中，该方法包括：蚀刻与第一接触结构相对应的接触孔，并且导电层是蚀刻停止层。
在一些示例中，该方法包括基于掩模来形成第一接触结构，所述掩模包括用于第一接触结构的第一图案和用于形成与栅极层的第二接触结构的第二图案。此外，所述方法包括在远离擦除块的阵列区域的所述擦除块的边界处形成第二接触结构。在一个示例中，该方法包括使用从阵列区域引出的金属线将第一接触结构与其它接触结构连接到公共源极。
附图简要说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开内容的方面。注意，根据行业中的标准实践，各种特征未按比例绘制。事实上，为了讨论的清楚性，各种特征的尺寸可以任意增加或减小。
图1示出了根据本公开内容的一些实施例的半导体器件的截面图。
图2示出了根据本公开内容的一些实施例的半导体器件的俯视图。
图3示出了根据本公开内容的一些实施例的半导体器件的俯视图。
图4示出了根据本公开内容的一些实施例的半导体器件的俯视图。
图5示出了根据本公开内容的一些实施例的半导体器件的俯视图。
图6示出了根据本公开内容的一些实施例的半导体器件的截面图。
图7示出了根据本公开内容的一些实施例的半导体器件的截面图。
图8示出了根据本公开内容的一些实施例概述工艺示例的流程图。
图9A-图9R示出了根据本公开内容的一些实施例的半导体器件的截面图。
具体实施方式
以下公开内容提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。下面描述组件和布置的具体示例以便简化本公开内容。当然，这些仅仅是示例，而不旨在进行限制。例如，在下面的描述中，在第二特征的上方或上面的第一特征的形成可以包括其中第一特征和第二特征直接接触而形成的实施例，并且还可以包括在第一特征与第二特征之间形成附加特征的实施例，使得第一特征和第二特征可以不直接接触。另外，本公开内容可以在各个示例中重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在……下方”、“在……之下”、“在……的下面”、“在……的上方”、“在……之上”之类的空间相对术语，以便易于描述如图所示的一个元件或特征与其它元件或特征之间的关系。除了图中描述的方位之外，空间相对术语还旨在涵盖器件在使用或操作中的不同方位。装置可以以其它方式取向(旋转90度或以按照其它取向)，并且相应地，可以同样解释本文使用的空间相对描述。
本公开内容的方面提供了用于垂直存储器件的阵列公共源极(ACS)技术和用于将ACS连接到外围电路的ACS接触技术。具体地，在一些实施例中，结合垂直存储单元串的源极形成高导电层，比如，金属层、金属化合物层、金属硅化物层等。垂直存储单元串形成作为在核心区域中的阵列，并且高导电层在核心区域中延伸并形成具有相对较高导电率的阵列公共源极(ACS)。高导电层进一步延伸到连接区域中。连接区域包括阶梯结构，所述阶梯结构用于形成到垂直存储单元串的栅极的连接。可以在连接区域中形成与高导电层的接触结构。接触结构能够用于将ACS与其它电路进行互连，比如，用于垂直存储器件的外围电路。
根据本公开内容的一个方面，与相关示例相比，本公开内容中披露的ACS和ACS接触技术能够实现各种益处。例如，相关示例形成针对栅极线切割结构中的垂直存储单元串的ACS结构，并使用核心区域上方的导线来互连ACS结构的接触以进行电流分配。在相关示例中，核心区域中的导线下方的区域(将ACS结构的接触进行互连)是不期望用于垂直存储单元串的操作的。本公开内容使用高导电层来形成ACS并分配电流，并且在连接区域中使用接触结构来将ACS连接到外围电路，因此核心区域中的区域可以有效地用于形成垂直存储单元串。然后，对于相同数量的存储字节，与相关示例相比，本公开内容能够实现更小的核心区域。其它益处将在说明书中进一步描述。
图1示出了根据本公开内容的一些实施例的半导体器件100的截面图。半导体器件100包括衬底101以及在其上形成的电路。为了简单起见，将衬底101的主表面称为X-Y平面，并且将垂直于主表面的方向称为Z方向。
半导体器件100是指任何合适的器件，例如，存储电路、具有在半导体芯片上形成的存储电路的半导体芯片(或管芯)、具有在半导体晶圆上形成的多个半导体管芯的半导体晶圆、半导体芯片的堆叠、包括组装在封装衬底上的一个或多个半导体芯片的半导体封装等。衬底101可以是任何合适的衬底，比如，硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底、和/或绝缘体上的硅(SOI)衬底。衬底101可以包括半导体材料，例如，第IV族半导体、第III-V族化合物半导体、或第II-VI族氧化物半导体。第IV族半导体可以包括Si、Ge或SiGe。衬底101可以是块状晶圆或外延层。在图1示例中，在衬底101上形成阱102，阱102可以是N型掺杂的多晶硅或P型掺杂的多晶硅。例如，在使用P型阱的示例中，P型阱是用于存储单元串的主体部分，并且能够在使用主体擦除机制的擦除操作期间提供孔。在读取操作期间，阵列公共源极(将详细描述)能够在读取操作期间将电子驱动到沟道。在使用N型阱的另一示例中，能够在擦除操作中使用栅极感应的漏极泄漏(GIDL)擦除机制。具体地，高电场施加到P-N结上，并且由于带间隧穿而产生空穴。
在各个实施例中，半导体器件100包括形成在衬底101上的三维(3D)NAND存储电路。半导体器件100可以包括其它合适的电路(未图示)，比如，逻辑电路、电源电路以及在衬底101或其它合适衬底上形成的并且与3D NAND存储电路适合耦接的类似电路。通常，3DNAND存储电路包括存储单元阵列和外围电路(例如，地址解码器、驱动电路、灵敏放大器等)。在核心区域110中形成存储单元阵列，作为垂直存储单元串的阵列。外围电路形成在外围区域(未图示)中。除了核心区域110和外围区域以外，半导体器件100还包括阶梯区域120(在一些示例中也称为连接区域)，以有助于与例如垂直存储单元串中的存储单元的栅极进行连接。在垂直存储单元串中的存储单元的栅极对应于用于NAND存储器架构的字线。
在图1的示例中，垂直存储单元串130被示为形成在核心区域110中的垂直存储单元串的阵列。垂直存储单元串130形成在堆叠层150中。堆叠层150包括交替堆叠的栅极层155和绝缘层154。栅极层155和绝缘层154被配置为形成垂直堆叠的晶体管。在一些示例中，晶体管的堆叠包括存储单元和选择晶体管，比如，一个或多个底部选择晶体管、一个或多个顶部选择晶体管等。在一些示例中，晶体管的堆叠可以包括一个或多个虚设选择晶体管。栅极层155对应于晶体管的栅极。栅极层155是由诸如高介电常数(高k)栅极绝缘体层、金属栅极(MG)电极等栅极堆叠材料制成的。绝缘层154是由诸如氮化硅、二氧化硅等绝缘材料制成的。
根据本公开内容的一些方面，垂直存储单元串是由垂直(Z方向)延伸到堆叠层150中的沟道结构131形成的。沟道结构131可以在X-Y平面中彼此分开设置。在一些实施例中，沟道结构131以阵列的形式设置在栅极线切割结构180(在一些示例中也称为栅极线狭缝结构)之间。栅极线切割结构180用于在后栅极工艺(gate-last)中有助于用栅极层155来替换牺牲层。沟道结构的阵列131可以具有任何合适的阵列形状，比如，沿着X方向和Y方向的矩阵阵列形状、沿着X或Y方向的Z字形阵列形状、蜂巢(例如，六边形)阵列形状等。在一些实施例中，每个沟道结构具有在X-Y平面中的圆形形状，并且在X-Z平面和Y-Z平面中的柱形形状。在一些实施例中，栅极线切割结构之间的沟道结构的数量和布置是不受限制的。
如图1示例中所示，垂直存储单元串130是由沟道结构131形成的。在一些实施例中，沟道结构131具有在垂直于衬底101的主表面的方向的Z方向上延伸的柱形。在一个实施例中，沟道结构131是由在XY平面上的圆形的材料形成的，并且在Z方向上延伸。例如，沟道结构131包括诸如阻挡绝缘层132(例如，氧化硅)、电荷存储层(例如，氮化硅)133、隧道绝缘层134(例如，氧化硅)、半导体层135和绝缘层136之类的功能层，这些功能层在X-Y平面上具有圆形形状，并且在Z方向上延伸。在示例中，阻挡绝缘层132(例如，氧化硅)形成在用于沟道结构131的孔(进入层150的堆叠中)的侧壁上，然后从侧壁依次地堆叠电荷存储层(例如，氮化硅)133、隧道绝缘层134、半导体层135和绝缘层136。半导体层135可以是任何合适的半导体材料，比如，多晶硅或单晶硅，并且所述半导体材料可以是未掺杂的或者可以包括p型或n型的掺杂剂。在一些示例中，半导体材料是未掺杂的本征硅材料。但是，由于缺陷，在某些示例中，本征硅材料可以具有1010cm-3的载流子密度。绝缘层136是由诸如氧化硅和/或氮化硅之类的绝缘材料形成的，和/或可以形成为空气间隙。
根据本公开内容的一些方面，沟道结构131和堆叠层150一起形成存储单元串130。例如，半导体层135对应于存储单元串130中的晶体管的沟道部分，并且栅极层155对应于存储单元串130中的晶体管的栅极。通常，晶体管具有控制沟道的栅极，并且在沟道的每一个侧具有漏极和源极。为了简单起见，在图1示例中，图1中的用于晶体管的沟道的上侧称为漏极，而图1中的晶体管的沟道的底部被称为源极。注意，可以在某些驱动配置下切换漏极和源极。在图1示例中，半导体层135对应于晶体管的连接沟道。对于具体晶体管，该具体晶体管的漏极是与该具体晶体管上方的上部晶体管的源极相连接的，并且该具体晶体管的源极是与该具体晶体管下方的下部晶体管的漏极相连接的。因此，存储单元串130中的晶体管是串联连接的。
根据本公开内容的一些方面，孔中的半导体层135的底部对应于垂直存储单元串130的源极，并且公共源极层140形成为与垂直存储单元串130的源极进行导电连接。公共源极层140可以包括一层或多层。在图1示例中，公共源极层140包括高导电层141和源极层142。在一些示例中，源极层142是硅材料，比如，本征多晶硅、掺杂多晶硅(比如，N型掺杂硅、P-型掺杂硅)等。
类似地，公共源极层140是与其它垂直存储单元串的源极进行导电连接的，并且因此形成阵列公共源极，并且在一些示例中可以被称为源极连接层。在一些示例中，当垂直存储单元串130被配置为被块擦除时，公共源极层140可以延伸并覆盖块的核心区域和用于该块的阶梯区域。在一些示例中，针对分别擦除的不同块，可以对不同块适当地绝缘公共源极层140。
高导电层141被配置为在X-Y平面中具有相对较大的导电率和广泛的覆盖范围，因此公共源极层140可以具有相对较小的电阻并提供相对有效的电流分布。高导电层141可以由任何合适的材料形成，比如，金属、金属化合物、金属硅化物等。在一些实施例中，高导电层141是由包括金属和硅(例如，具有MxSiy的形式)的金属硅化物形成，所述金属可以是任何合适的金属，例如钛(Ti)、钴(Co)、镍(Ni)、铂(Pt)等。
在一些实施例中，栅极线切割结构180的底部还包括高导电层185，比如，在某些示例中可以与高导电层141进行导电连接的金属硅化物层。注意，高导电层185可以包括与高导电层141相同的材料，或者可以包括与高导电层141不同的材料。高导电层185是在与高导电层141不同的工艺步骤中形成的。注意，在图1示例中，栅极线切割结构180的上部填充有诸如氧化硅等绝缘材料。因此，在图1示例中，栅极线切割结构180不用于ACS接触。
在相关示例中，ACS接触结构形成在栅极线切割结构中并且具有各种问题，比如，字线到ACS泄漏、相对较大的字线到ACS电容、在由于栅极线切割结构中的ACS接触而引起的工艺期间的应力等。本公开内容提供了将ACS接触设置成远离阵列区域的技术，例如，在阶梯区域中，块边界或管芯边界的周围等，从而能够解决诸如字线到ACS泄漏、相对较大的字线到ACS电容、在由于栅极线切割结构中的ACS接触而引起的工艺期间的应力等问题。例如，在一些实施例中，对于阵列区域，本公开内容能够实现字线到ACS无泄漏、无字线到ACS电容、以及无ACS接触相关的应力。
根据本公开内容的一个方面，公共源极层140在X-Y平面上广泛地覆盖，并且可以在任何合适的位置(例如，阶梯区域、阵列边界、管芯边界等)形成与公共源极层140的接触(在一些示例中也称为ACS接触)。在一些实施例中，可以使用相同的掩模在与其它接触(例如，字线接触、位线接触等)相同的时间来形成对公共接触层140的接触，并且可以使用高导电层141作为用于与公共源极层140的接触的蚀刻停止层。注意，在形成栅极线切割结构中的ACS接触的相关示例中，针对附加工艺步骤，使用(与常规接触掩模不同的)独立掩模来形成ACS接触。因此，本公开内容中的ACS和ACS接触技术具有减少数量的掩模。
根据本公开内容的一些方面，由于使用高导电层141，能够灵活地设置对公共源极层140的接触(也称为ACS接触)，并且本公开内容中的ACS和ACS接触技术能够用于其它垂直存储器件技术。在一些示例中，本公开内容中披露的ACS和ACS接触技术可以用于各种阶梯实施方式，比如，中央阶梯实施方式、侧阶梯实施方式等。在一些示例中，本公开内容中披露的ACS和ACS接触技术可以用于各种焊盘输出(pad-out)实施方式，比如，阵列管芯侧焊盘输出实施方式、CMOS管芯侧接触焊盘实施方式等。
在图1示例中，ACS接触结构160被配置为将公共源极层140连接到用于垂直存储单元串的源极端的驱动电路(未图示)。在操作期间，驱动电路能够向ACS(例如，公共源极层140)提供合适的驱动电压和功率。
在图1示例中，ACS接触结构160包括接触结构161、通孔结构162和金属线163。接触结构161、通孔结构162和金属线163导电地耦接在一起。在一些实施例中，ACS接触结构160具有与诸如字线连接结构170之类的其它连接结构相似的构造。例如，如图1中所示，字线连接结构170包括导电耦接在一起的接触结构171、通孔结构172和金属线173。在一些示例中，接触结构161能够与接触结构171使用相同掩模、相同工艺步骤和相同材料来形成；通孔结构162能够与通孔结构172使用相同掩模、相同工艺步骤和相同材料来形成；并且金属线163和金属线173能够使用相同的掩模、相同的工艺步骤和相同材料来形成。
图2-图5示出了根据本公开内容的一些实施例的诸如半导体器件100的半导体器件的一些俯视图。注意，为了易于说明，图2-图5示出了半导体器件中的层的一部分，并且省略了其它层。
图2示出了根据本公开内容的一些实施例的用于诸如半导体器件100之类的半导体器件的俯视图200。俯视图200包括与在X-Y平面中的半导体器件的一些组件的俯视图相对应的图案。在一个示例中，图1是沿图2所示的A-A’线的半导体器件的截面图。
在图2示例中，俯视图200包括用于诸如图1中的栅极线切割结构180之类的栅极线切割结构的图案280。图案280具有窄的矩形形状并且平行于X方向进行设置。俯视图200可以包括在核心区域210的X方向上的两个相对侧面处设置的核心区域210(在一些示例中也称为阵列区域)和阶梯区域220(在一些示例中也称为连接区域)。
俯视图200包括在核心区域210中用于沟道结构(例如，图1中的沟道结构131)的图案231。俯视图200还包括阶梯区域220中用于虚设沟道结构的图案231(D)。
根据本公开内容的一些方面，公共源极层240广泛覆盖核心区域210和阶梯区域220，并且具有高导电层(未图示)，因此能够灵活设置与公共源极层240的接触。在一个示例中，可以将接触设置在阶梯区域220中，如261所示。在另一示例中，接触设置在块的边界处，例如，俯视图200的261(B)所示。
图3示出了根据本公开内容的一些实施例的用于诸如半导体器件100的半导体器件的俯视图300。俯视图300包括与在X-Y平面中的半导体器件的一些组件的俯视图相对应的图案。在一个示例中，图1是沿图3所示的B-B’线的半导体器件的截面图。
在图3示例中，俯视图300包括用于诸如图1中的栅极线切割结构180之类的栅极线切割结构的图案380。图案380具有窄的矩形形状并且平行于X方向进行设置。俯视图300能够包括两个核心区域310(在一些示例中也称为阵列区域)和设置在核心区域310之间的阶梯区域320(在一些示例中也称为连接区域)。
俯视图300包括在核心区域310中用于沟道结构(比如，图1中的沟道结构131)的图案331。俯视图300还包括用于虚设沟道结构的阶梯区域320中的图案331(D)。
根据本公开内容的一些方面，公共源极层340广泛地覆盖核心区域310和阶梯区域320，并且包括高导电层，因此可以灵活地设置与公共源极层340的接触。在一个示例中，接触能够设置在阶梯区域320中，如361所示。在另一示例中，接触能够设置在块的边界处，比如，俯视图300的361(B)所示。
图4示出了根据本公开内容的一些实施例的用于诸如半导体器件100的半导体器件的俯视图400。在一些示例中，俯视图400是管芯的俯视图，并且包括与一些组件的俯视图相对应的图案，比如，公共源极层140(ACS)、接触结构161、与接触结构的通孔结构162、用于在X-Y平面中对通孔结构163进行互连的金属线163。
在图4示例中，俯视图400示出了用于公共源极层(比如，公共源极层140)的两个矩形区域440(L和R)。此外，俯视图示出了分别在两个矩形区域440(L和R)中的两个核心区域410。阶梯区域420设置在两个核心区域410(L和R)之间。矩形区域440(L和R)扩展并覆盖了管芯的大部分区域，比如，核心区域410(L和R)和阶梯区域420等，并且由于在公共源极层140中使用高导电层，因此公共源极层能够为电流分布提供相对较高的导电性。注意，高导电层可以包括与沟道结构(和/或虚设沟道结构)的底部相对应的孔(未图示)。
俯视图400还包括与阵列公共源极(比如，公共源极层140)进行导电连接的接触结构(比如，图1中的接触结构161)所对应的图案461(L和R)。注意，尽管图案461(L和R)的矩形形状用于描绘接触结构，但是接触结构可以具有其它合适的形状，比如，圆形、椭圆形等。注意，在一些实施例中，半导体器件还包括通孔图案，其可以具有与图案461相似但更小的俯视图图案。通孔图案对应于通孔结构，例如图1中的通孔结构162。可以使用通孔结构来将接触结构161与金属线进行导电连接。
在图4示例中，图案461(L和R)设置在阶梯区域420中并且围绕矩形区域440(L和R)的边界。例如，图案461(L)设置在左矩形区域440(L)的边界的周围，并且图案461(R)设置在右矩形区域440(R)的边界的周围。此外，俯视图400包括与用于连接接触结构161的金属线(比如，金属线163等)相对应的图案463。
在两个核心区域属于同一块(例如，具有要同时擦除的存储单元的擦除块)的示例中，如图案463所示的金属线163例如经由通孔结构来连接如图案461所示的接触结构161(L和R)。注意，当两个核心区域属于不同的块时，如图案463所示的金属线163可以被适当地配置为将接触结构461(L)分别连接在一起，然后将接触结构461(R)连接在一起。
此外，在图4的示例中，俯视图400还示出了与用于半导体器件的接触焊盘相对应的图案499。在一些实施例中，半导体器件包括键合在一起的阵列管芯和互补金属氧化物半导体(CMOS)管芯。阵列管芯包括垂直存储单元串，并且CMOS管芯包括用于垂直存储单元串的外围电路。在一些实施例中，阵列管芯提供了用于键合管芯的接触焊盘。接触焊盘可以用于将半导体器件(阵列管芯和CMOS管芯)连接到其它电路。
注意，图案499是用于说明的，例如，可以基于例如针对接触焊盘的设计要求、电源电压要求、接触电阻要求，来调节接触焊盘的数量、接触焊盘的尺寸、接触焊盘之间的距离等。
图5示出了根据本公开内容的一些实施例的用于半导体器件(比如，半导体器件100)的俯视图500。在某些示例中，俯视图500是管芯的俯视图，并且包括与一些组件的俯视图相对应的图案，比如，公共源极层140(ACS)、接触结构161、对接触结构的通孔结构、用于在X-Y平面中对通孔结构进行互连的金属线。
在图5的示例中，俯视图500示出了与阵列公共源极(比如，公共源极层140)相对应的矩形区域540。此外，俯视图500示出了核心区域510和分别设置在核心区域510的两侧的两个阶梯区域520。图案540覆盖大部分管芯，比如，核心区域510和阶梯区域520等。由于在公共源极层140中使用高导电层，所以公共源极层140可以为电流分布提供相对较高的导电性。注意，高导电层可以包括与沟道结构(和/或虚设沟道结构)的底部相对应的孔(未图示)。
俯视图500还包括与公共源极层140进行导电连接的接触结构所对应的图案561，比如，图1中的接触结构161等。注意，尽管图案561的矩形形状用于示出接触结构，但是所述接触结构可以具有其它合适的形状，比如，圆形、椭圆形等。注意，在一些实施例中，半导体器件还包括通孔图案，其可以具有与图案561相似但更小的俯视图图案。所述通孔图案对应于通孔结构，比如图1中的通孔结构162。可以使用通孔结构来将接触结构161与金属线进行导电连接。
在图5示例中，图案561设置在阶梯区域520中并且围绕图案540的边界。此外，俯视图500包括用于对接触结构161进行连接的与金属线(例如，金属线163等)相对应的图案563。
此外，在图5示例中，俯视图500还示出了与半导体器件的接触焊盘相对应的图案599。在一些实施例中，半导体器件包括键合在一起的阵列管芯和互补金属氧化物半导体(CMOS)管芯。阵列管芯包括垂直存储单元串，并且CMOS管芯包括用于垂直存储单元串的外围电路。在一些实施例中，阵列管芯提供了用于键合管芯的接触焊盘。接触焊盘能够用于将半导体器件(阵列管芯和CMOS管芯)连接到其它电路。
注意，在图2-图5所示的示例中，接触结构能够使用从阵列区域引出的金属线连接到公共源极层，因此阵列区域可以有效地用于数据存储的垂直存储单元串。
图6示出了根据本公开内容的一些实施例的具有键合在一起的阵列管芯和CMOS管芯的半导体器件600的截面图。
阵列管芯包括与图1所示的半导体器件100的相应组件相似地配置的组件。例如，衬底601与衬底101类似地配置；核心区域610与核心区域110类似地配置；阶梯区域620与阶梯区域120类似地配置；垂直存储单元串630与垂直存储单元串130类似地配置；堆叠层650与堆叠层150类似地配置；沟道结构631与沟道结构131类似地配置；栅极线切割结构680与栅极线切割结构180类似地配置；公共源极层640与公共源极层140类似地配置；ACS接触结构660与ACS接触结构160类似地配置；字线连接结构670与字线连接结构170类似地配置。上面已经提供了对这些组件的描述，并且此处为了清楚起见而省略。
在图6示例中，阵列管芯和CMOS管芯面对面地设置(电路侧为正面，而衬底侧为背面)并且键合在一起。通常，CMOS管芯上的外围电路将半导体器件600与外部电路进行对接。例如，外围电路从外部电路接收指令，在阵列管芯上提供控制信号，从阵列管芯接收数据，并将数据输出到外部电路。
在图6示例中，CMOS管芯和阵列管芯分别包括能够与彼此对准的键合结构。例如，CMOS管芯包括键合结构I1-I7，并且阵列管芯包括相应的键合结构O1-O7。阵列管芯和CMOS管芯可以适合地对准，因此键合结构I1-I7分别与键合结构O1-O7进行对准。当将阵列管芯和CMOS管芯键合在一起时，键合结构I1-I7分别被键合并且与键合结构O1-O7进行电耦接。
此外，在图6示例中，用于半导体器件600的焊盘输出结构P1-P3形成在阵列管芯的背面上，并且焊盘输出结构P1-P3(例如，如图6中所示通过打孔穿过通孔结构T1-T3)电连接到键合结构O1-O3。
图7示出了根据本公开内容的一些实施例的具有键合在一起的阵列管芯和CMOS管芯的半导体器件700的截面图。
阵列管芯包括与图1所示的半导体器件100的相应组件相似地配置的组件。例如，衬底701与衬底101类似地配置；核心区域710与核心区域110类似地配置；阶梯区域720与阶梯区域120类似地配置；垂直存储单元串730与垂直存储单元串130类似地配置；堆叠层750与堆叠层150类似地配置；沟道结构731与沟道结构131类似地配置；栅极线切割结构780与栅极线切割结构180类似地配置；公共源极层740与公共源极层140类似地配置；ACS接触结构760与ACS接触结构160类似地配置；ACS接触结构760与ACS接触结构160类似地配置；字线连接结构770与字线连接结构170类似地配置。上面已经提供了对这些组件的描述，并且此处为了清楚起见将省略。
在图7示例中，阵列管芯和CMOS管芯是面对面地设置(电路侧是正面，而衬底侧是背面)并键合在一起的。通常，CMOS管芯上的外围电路将半导体器件600与外部电路进行对接。例如，外围电路从外部电路接收指令，提供对阵列管芯的控制信号，从阵列管芯接收数据，并将数据输出给外部电路。
在图7示例中，CMOS管芯和阵列管芯分别包括能够彼此对准的键合结构。例如，CMOS管芯包括键合结构I1-I7，而阵列管芯包括相应的键合结构O1-O7。阵列管芯和CMOS管芯可以适当地对准，因此键合结构I1-I7分别与键合结构O1-O7对准。当将阵列管芯和CMOS管芯键合在一起时，键合结构I1-I7分别被键合并且与键合结构O1-O7进行电耦接。
此外，在图7示例中，在CMOS管芯的背面上形成用于半导体器件700的焊盘结构P1-P2。在图7示例中，输入/输出信号不需要经过阵列管芯，因此，用于半导体器件700的输入/输出信号的信号路径可以比图6中的信号路径更短。
图8示出了根据本公开内容的一些实施例的概述用于制造诸如半导体器件100之类的半导体器件的工艺示例的流程图。图9A-图9R示出了在制造期间的半导体器件(例如，半导体器件100、半导体器件600)的截面图。注意，在半导体器件100和半导体器件600为例的上下文中来标记截面图，可以在诸如半导体器件700等其它合适的半导体器件的上下文中适当标记截面图。
在S810处，在衬底上形成初始堆叠层。初始堆叠层包括源极牺牲层、高导电层、绝缘层和栅极牺牲层。
图9A示出了在衬底101上形成源极牺牲层和高导电层之后的半导体器件100的截面图。
在图9A示例中，在衬底101上形成多晶硅阱102，然后依次沉积源极牺牲层190和高导电层141。在一些示例中，源极牺牲层190是合适牺牲层的堆叠。在一个示例中，源极牺牲层190包括，例如，自下到上，氧化硅层、氮化硅层、多晶硅层、氮化硅层和氧化硅层。多晶硅层夹在两个氮化硅层之间，然后夹在两个氧化硅层之间。
在一些示例中，高导电层141是由钛层形成的，该钛层随后与多晶硅层(例如，源极层)接触以在相对较高的温度(例如，高于500℃)下形成硅化钛。
回过来参照图8，在S820处，在与阵列区域相邻的阶梯区域中形成阶梯。
在S830处，在阵列区域中形成沟道结构。
图9B示出了在形成沟道结构之后的半导体器件100的截面图。
在图9B示例中，层的初始堆叠150(I)被沉积在高导电层141上。层150的初始堆叠(I)包括交替堆叠的牺牲栅极层155(I)和绝缘层154。在衬底上定义了几个区域，例如，核心区域110、阶梯区域120和边界区域195。
在图9B的示例中，台阶175形成在阶梯区域中。任何合适工艺都可以用于形成步骤。在一些示例中，使用蚀刻修剪工艺。在一个示例中，形成掩模层，该掩模层覆盖阵列区域110以及阶梯区域120中的与阵列区域110相邻的部分。该掩模层可以包括光刻胶或碳基聚合物材料，并且可以使用诸如光刻等图案化工艺而形成。在一些实施例中，掩模层还可以包括硬掩模，比如，氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或多晶硅。可以使用诸如使用O2或CF4化学物质的反应-离子-刻蚀(RIE)之类的刻蚀工艺对硬掩模进行图案化。
在一些实施例中，可以通过使用掩模层应用重复的蚀刻-修剪工艺来形成步骤175。蚀刻修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以去除初始堆叠层中的具有暴露表面的一部分。在一个示例中，蚀刻深度等于作为牺牲栅极层和绝缘层的厚度的层对。在一个示例中，用于绝缘层的蚀刻工艺能够在牺牲层上具有高选择性，和/或反之亦然。
在一些实施例中，通过各向异性刻蚀(比如，反应离子刻蚀(RIE)或其它干法刻蚀工艺)来执行对堆叠的刻蚀。在一些实施例中，绝缘层是氧化硅。在本示例中，对氧化硅的蚀刻可以包括使用基于氟的气体(例如，碳氟(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其它合适的气体)的RIE。在一些实施例中，可以通过湿化学例如氢氟酸与乙二醇的混合物或者氢氟酸来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方法。在一些实施例中，牺牲层是氮化硅。在本示例中，对氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。去除单层堆叠的方法和蚀刻剂不应当受到本公开内容的实施例的限制。
修整工艺包括对掩模层上施加合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)，使得可以在x-y平面中从边缘侧向拉回(例如，向内收缩)掩模层。在一些实施例中，修整工艺可以包括干法蚀刻，比如，使用O2、Ar、N2等的RIE。
修整掩模层之后，初始叠层的最顶层的一部分被暴露，并且初始堆叠层的最顶层的另一部分保持被掩模层覆盖。蚀刻-修整工艺的下一周期以蚀刻工艺重新开始。
此外，在阵列区域110中形成沟道结构131。在一些实施例中，在阶梯区域120中形成台阶175之后，执行适当平坦化工艺以获得相对平坦表面。然后，光刻技术用于定义光刻胶和/或硬掩模层中的沟道孔和虚设沟道孔(未图示)的图案，并且蚀刻技术用于将图案转移到初始层150(I)、高导电层141、源极牺牲层190的堆叠中并且转移到多晶硅阱102中。因此，可以在核心区域110和阶梯区域120中形成沟道孔(图中未示出阶梯区域中的沟道孔)。
然后，在沟道孔中形成沟道结构131。在一些实施例中，虚设沟道结构可以与沟道结构一起形成，因此虚设沟道结构是由与沟道结构相同的材料形成的。在一个示例中，阻挡绝缘层形成在沟道孔和虚设沟道孔的侧壁上。然后，从侧壁顺序地堆叠电荷存储层、隧道绝缘层、半导体层和绝缘层。
回过来参照图8，在S840处，形成栅极线切割沟槽。在一些实施例中，将栅极线切割沟槽蚀刻到源极牺牲层。在一些实施例中，高导电层141用作用于蚀刻工艺的蚀刻停止层，以形成栅极线切割沟槽。
图9C示出了在形成栅极线切割沟槽181之后的半导体器件100的截面图。
回过来参照图8，在S850处，使用通过栅极线切割沟槽将源极牺牲层替换为源极层。
在一个示例中，在栅极线切割结构的侧壁上形成间隔物结构，该间隔物结构可以在替换源极牺牲层期间保护栅极牺牲层。
图9D示出了在将间隔层182沉积在栅极线切割沟槽181的侧壁上之后的半导体器件100的截面图。在一些示例中，间隔层182包括氮化物层、氧化物层和另一氮化物层。
然后，在一个示例中，执行间隔体蚀刻工艺以去除位于栅极线切割沟槽181的底部的多余间隔体材料。间隔体蚀刻工艺还可以去除位于半导体器件100的上表面处的间隔体材料。
图9E示出了在间隔体蚀刻工艺之后的半导体器件100的截面图。如183所示，去除位于栅极线切割沟槽181的底部的间隔体材料，并且间隔体层182保留在栅极线切割沟槽181的侧壁上。注意，间隔体蚀刻工艺去除位于半导体器件100的上表面处的间隔体材料。在一些示例中，间隔体蚀刻工艺是各向异性蚀刻工艺。
此外，通过栅极线切割沟槽来去除源极牺牲层。去除源极牺牲层形成了开口。
图9F示出了在去除源极牺牲层之后的半导体器件100的截面图。如图所示，在源极牺牲层的位置形成开口191，并且沟道结构131的底部暴露于开口191。
在一些实施例中，沟道结构131包括阻挡绝缘层、电荷存储层、隧道绝缘层，其具有围绕半导体层的氧化物-氮化物-氧化物(ONO)结构。然后，随后，执行ONO去除工艺以将沟道结构131中的半导体层的底部暴露于开口191。
图9G示出了在ONO去除工艺之后的半导体器件100的截面图。如193所示，已去除沟道结构131底部的阻挡绝缘层、电荷存储层、隧道绝缘层，因此沟道结构131中的半导体层的底部暴露于开口191。注意，可以在ONO去除工艺期间去除一部分间隔体。
随后，经由栅极线切割沟槽181在开口191中沉积多晶硅。在一些实施例中，执行侧壁选择性外延生长，以生长外延层并用诸如掺杂或未掺杂的硅、掺杂或未掺杂的多晶硅、掺杂或未掺杂的非晶硅等源极材料142来填充开口191。
图9H示出了在一些实施例中在多晶硅沉积之后的半导体器件100的截面图。然后，源极材料142在沟道结构131的底部与半导体层相接触(用于形成存储单元和选择晶体管的沟道)。源极材料142是与高导电层141进行导电连接(直接接触)的。在一个示例中，高导电层141包括与硅相接触的钛，并且能够形成硅化钛。然后，高导电层141和源极材料142形成公共源极层140。
回过来参照图8，在S860处，通过栅极线切割沟槽将牺牲栅极层替换为栅极层。在一些实施例中，使用栅极线切割沟槽181，能够将栅极牺牲层155(I)替换为栅极层155。在一个示例中，经由栅极线切割沟槽向栅极牺牲层施加蚀刻剂，以去除栅极牺牲层。在一个示例中，栅极牺牲层是由氮化硅制成的，并且经由栅极线切割沟槽施加热硫酸(H2SO4)，以去除栅极牺牲层。
图9I示出在去除栅极牺牲层155(I)之后的半导体器件100的截面图。去除栅极牺牲层155(I)留下开口155(O)。
而且，经由栅极线切割沟槽，形成到阵列区域中的晶体管的栅极堆叠层155。在一个示例中，栅极堆叠155是由高k介电层、粘合层和金属层形成的。高k介电层可以包括提供相对较大介电常数的任何合适材料，比如，二氧化铪(HfO2)、硅氧化铪(HfSiO4)、铪氧氮化硅(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)，氧化钛酸锶(SrTiO3)、氧化锆硅(ZrSiO4)、氧化锆铪(HfZrO4)等。粘合层可以包括诸如钛(Ti)、钽(Ta)之类的难熔金属及其氮化物(比如，TiN、TaN、W2N、TiSiN、TaSiN等)。金属层包括具有高导电性的金属，比如，钨(W)、铜(Cu)等。
图9J示出了当栅极堆叠155被填充到开口中时的半导体器件100的截面图。
注意，栅极堆叠155的沉积工艺可以沉积过多的材料，比如，位于半导体器件100的上表面和栅极线切割沟槽181的底部上的高k电介质层、粘合层(例如，TiN)和金属层(例如，钨)。在图9J示例中，例如通过各向异性蚀刻工艺来去除半导体器件100的上表面和栅极线切割沟槽181的底部上的粘合层(例如，TiN)和金属层(例如，钨)。可以例如使用各向异性蚀刻工艺来进一步去除半导体器件100的上表面和栅极线切割沟槽181的底部上的高K电介质层。
图9K示出了在去除了位于半导体器件100的上表面和栅极线切割沟槽181的底部上的高K电介质层之后的半导体器件100的截面图。
回过来参照图8，在S870处，填充栅极线切割沟槽。在一些实施例中，栅极线切割沟槽填充有底部导电层和上部绝缘部分，以形成栅极线切割结构。底部导电层是与高导电层141进行导电连接的。
在一个示例中，在去除栅极线切割沟槽181的底部上的高K电介质层之后，暴露源极层142。然后，可以沉积诸如钛之类的金属层。
图9L示出了在沉积金属层(例如，钛)之后的半导体器件100的截面图。钛沉积在栅极线切割沟槽181的底部和半导体器件100的上表面上。可以选择性地去除沉积在半导体器件100的上表面上的钛。
图9M示出了在去除半导体器件100的上表面上的多余的钛之后的半导体器件100的截面图。在一个示例中，在栅极线切割沟槽181的底表面上沉积的钛可以与源极层142的多晶硅进行反应以形成硅化钛185。在一些示例中，硅化钛185是与高导电层141进行导电连接的。
此外，可以沉积诸如氧化硅之类的绝缘材料，以填充栅极线切割沟槽181。
图9N示出了在栅极线切割沟槽181填充有绝缘材料(如186所示)之后的半导体器件100的截面图。
回过来参照图8，在S880处，在阶梯区域中形成与公共源极层的接触结构。在一些实施例中，与公共源极层的接触结构形成有与垂直存储单元串的其它部分的接触结构，例如，与栅极层的接触结构等。在一些示例中，相同掩模包括用于到公共源极层140的接触结构的图案以及用于其它接触结构的图案，比如，到栅极层的接触结构等。掩模用于形成用于接触结构的接触孔。蚀刻工艺可以用于形成接触孔。高导电层141可以用作用于形成与公共源极层140的接触孔的蚀刻停止层。
在S890处，制造工艺继续例如后端制程(BEOL)工艺。后端制程用于形成各种连接结构，比如，通孔结构、金属线、通过通孔结构进行打孔等。
图9O示出了根据本公开内容的一些实施例的在BEOL工艺之后的半导体器件100的截面图。各种连接结构形成在半导体器件100上，比如，到公共源极层140的接触结构161、到栅极层的接触结构171、通孔结构162和172、导线163和173、键合结构B、通过通孔结构T进行打孔等。在一些示例中，具有在半导体管芯的衬底上形成的存储器阵列的半导体管芯被称为阵列管芯。
在一些实施例中，半导体器件100是可以与CMOS管芯相耦接的阵列管芯。可以使用诸如键合工艺、变薄工艺、接触焊盘工艺等附加工艺来对阵列管芯和CMOS管芯进行电耦接。
图9P示出了半导体器件600的截面图，并且阵列管芯(例如，半导体器件100)与CMOS管芯进行键合。在一个示例中，将阵列管芯和CMOS管芯面对面地设置，使相应键合结构进行对准，然后将其键合在一起。
在一些示例中，接触焊盘是来自阵列管芯的背面。
图9Q示出了根据本公开内容的一些实施例的半导体器件600的截面图。例如，使用化学机械抛光工艺来使阵列晶圆的背面变薄。
图9R示出半导体器件100的截面图，并且具有形成在阵列管芯的背面上的接触焊盘P1-P3。
注意，图9O-9R示出了在阵列管芯的背面上形成接触焊盘的工艺示例，可以使用类似工艺在CMOS管芯的背面上形成接触焊盘。
前述内容概述了几个实施例的特征，以使本领域技术人员可以更好地理解本公开内容的各方面。本领域技术人员应当理解，他们可以容易地将本公开内容用作设计或修改其它工艺和结构的基础，以便实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当认识到，这样的等同构造不脱离本公开内容的精神和范围，并且在不脱离本公开内容的精神和范围的情况下，在本文中他们可以进行各种改变、替换和变更。

Claims (10)

1.一种垂直存储器件，包括：
堆叠层，其包括设置在衬底上的公共源极层、栅极层和绝缘层，所述栅极层和所述绝缘层是交替地堆叠的，其中，所述公共源极层包括导电层和源极层；
在阵列区域中形成的沟道结构的阵列，沟道结构延伸穿过所述堆叠层，形成具有串联配置的晶体管的堆叠，所述沟道结构包括与所述公共源极层进行导电连接的沟道层，所述公共源极层在所述阵列区域和阶梯区域上方延伸；以及
设置在所述阶梯区域中的接触结构，所述接触结构形成与所述公共源极层的导电连接。
2.根据权利要求1所述的垂直存储器件，其中，所述导电层由包括金属和硅的金属硅化物形成，所述金属包括以下各项中的至少一项：钛(Ti)、钴(Co)、镍(Ni)和铂(Pt)，并且其中，所述源极层是硅材料。
3.根据权利要求1所述的垂直存储器件，还包括：栅极线切割结构，具有与所述公共源极层进行导电连接的底部导电层。
4.根据权利要求3所述的垂直存储器件，其中，所述栅极线切割结构包括：位于所述底部导电层上方的上部绝缘部分。
5.根据权利要求3所述的垂直存储器件，其中，所述底部导电层包括：与所述公共源极层的所述导电层进行导电连接的硅化物层。
6.根据权利要求1所述的垂直存储器件，其中，所述阵列区域是块中的第一阵列区域，并且所述接触结构设置在位于所述块中的所述第一阵列区域和第二阵列区域之间的所述阶梯区域中。
7.根据权利要求1所述的垂直存储器件，其中，所述接触结构是第一接触结构，并且所述阶梯区域是位于所述阵列区域的第一侧上的第一阶梯区域，并且所述半导体器件还包括：
第二接触结构，设置在第二阶梯区域中，所述第二阶梯区域位于与所述阵列区域的所述第一侧相对的第二侧，所述公共源极层在所述第二阶梯区域上方延伸，并且所述第二接触结构是与所述公共源极层进行导电连接的。
8.根据权利要求1所述的垂直存储器件，其中，所述半导体器件还包括：
半导体层，具有正面和背面；
晶体管，形成在所述半导体层的所述正面上；
在所述半导体层的所述正面上的键合结构，所述键合结构是与所述衬底的所述正面上的对应键合结构对准并键合的；以及
接触焊盘，设置在所述衬底的所述背面上。
9.根据权利要求1所述的垂直存储器件，其中，所述半导体器件还包括：
半导体层，具有正面和背面；
晶体管，形成在所述半导体层的所述正面上；
位于所述半导体层的所述正面上的键合结构，该键合结构是与所述衬底的所述正面上的对应键合结构对准并键合的；以及
接触焊盘，设置在所述半导体层的所述背面上。
10.根据权利要求8或9所述的垂直存储器件，其中，所述半导体器件从所述衬底的背面或者从所述半导体层的背面与外部电路连接。
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