KR102593797B1 - 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법 - Google Patents

접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법 Download PDF

Info

Publication number
KR102593797B1
KR102593797B1 KR1020217016548A KR20217016548A KR102593797B1 KR 102593797 B1 KR102593797 B1 KR 102593797B1 KR 1020217016548 A KR1020217016548 A KR 1020217016548A KR 20217016548 A KR20217016548 A KR 20217016548A KR 102593797 B1 KR102593797 B1 KR 102593797B1
Authority
KR
South Korea
Prior art keywords
memory
structures
layer
semiconductor
source layer
Prior art date
Application number
KR1020217016548A
Other languages
English (en)
Other versions
KR20210075197A (ko
Inventor
제임스 카이
칭-후앙 루
머쉐드 초우드허리
조한 알스메이어
Original Assignee
샌디스크 테크놀로지스 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샌디스크 테크놀로지스 엘엘씨 filed Critical 샌디스크 테크놀로지스 엘엘씨
Publication of KR20210075197A publication Critical patent/KR20210075197A/ko
Application granted granted Critical
Publication of KR102593797B1 publication Critical patent/KR102593797B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

3차원 메모리 디바이스는 캐리어 기판 위에 형성된 절연 층들 및 스페이서 재료 층들의 교번하는 스택을 포함할 수 있다. 스페이서 재료 층들은 전기 전도성 층들로서 형성되거나, 후속적으로 그들로 대체된다. 메모리 스택 구조물들은 교번하는 스택을 통해 형성된다. 각각의 메모리 스택 구조물은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함한다. 메모리 다이를 제공하기 위해 메모리 스택 구조물들 위에 드레인 영역들 및 비트 라인들이 형성될 수 있다. 메모리 다이는 메모리 다이 내의 메모리 셀들의 동작들을 지원하기 위한 주변 회로부를 포함하는 로직 다이에 접합될 수 있다. 수직 반도체 채널들 각각의 원위 단부는 캐리어 기판을 제거함으로써 물리적으로 노출된다. 소스 층은 수직 반도체 채널들 각각의 원위 단부 상에 직접 형성된다. 접합 패드가 소스 층 상에 형성될 수 있다.

Description

접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법
관련 출원
본 출원은 2019년 2월 13일자로 출원된 미국 정규 특허 출원 제16/274,687호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 접합된 3차원 메모리 디바이스, 및 캐리어 기판을 소스 층 및 콘택 구조물들로 대체함으로써 이를 제조하는 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들을 포함하는 3차원 메모리 디바이스가 T. Endoh 등에 의한 다음 제목의 논문에 개시되어 있다: "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36. 수직 NAND 스트링들에서 메모리 셀들의 기록, 판독, 및 소거 동작들을 수행하기 위한 지원 회로부는 전형적으로 3차원 메모리 디바이스와 동일한 기판 상에 형성된 상보형 금속 산화물 반도체(CMOS) 디바이스들에 의해 제공된다.
본 개시내용의 일 양태에 따르면, 3차원 메모리 디바이스는: 절연 층들 및 전기 전도성 층들의 교번하는 스택; 교번하는 스택을 통해 연장되는 메모리 스택 구조물들 - 메모리 스택 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -; 수직 반도체 채널들 중 각자의 하나의 제1 단부에 위치된 드레인 영역들; 제1 표면 및 제2 표면을 갖는 소스 층 - 제1 표면은 수직 반도체 채널들 각각의 제2 단부에 위치됨 - 을 포함한다. 수직 반도체 채널들 각각의 제1 단부는 수직 반도체 채널들 각각의 제2 단부보다 로직 다이에 더 가깝다. 반도체 웨이퍼는 소스 층의 제2 표면 위에 위치되지 않는다.
본 개시내용의 다른 양태에 따라, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는 다음을 포함한다: 절연 층들 및 스페이서 재료 층들의 교번하는 스택을 캐리어 기판 위에 형성하는 단계 - 스페이서 재료 층들은 전기 전도성 층들로서 형성되거나, 또는 후속적으로 그들로 대체됨 -; 교번하는 스택을 통해 메모리 스택 구조물들을 형성하는 단계 - 메모리 스택 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -; 캐리어 기판을 제거한 후 수직 반도체 채널들 각각의 원위 단부를 물리적으로 노출시키는 단계; 및 수직 반도체 채널들 각각의 원위 단부 상에 직접 소스 층을 형성하는 단계.
도 1은 본 개시내용의 일 실시예에 따른 캐리어 기판을 포함하는 예시의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 일 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 일 실시예에 따른, 단차형 표면(stepped surface)들 및 단차형 유전체 재료 부분의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 일 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 단면의 평면이다.
도 5a 내지 도 5f는 본 개시내용의 일 실시예에 따른, 메모리 스택 구조물, 선택적 유전체 코어, 및 그 내부의 드레인 영역의 형성 동안의 예시적인 구조물 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 6은 본 개시내용의 일 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 7a는 본 개시내용의 일 실시예에 따른, 후면 트렌치들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 7b는 도 7a의 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 7a의 개략적인 수직 단면도의 평면이다.
도 8은 본 개시내용의 일 실시예에 따른, 후면 리세스들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 9는 본 개시내용의 일 실시예에 따른, 전기 전도성 층들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 10a는 본 개시내용의 일 실시예에 따른, 퇴적된 전도성 재료를 후면 트렌치 내부로부터 제거한 후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 10b는 도 10a의 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 10a의 개략적인 수직 단면도의 평면이다.
도 11은 본 개시내용의 일 실시예에 따른, 절연 벽 구조물들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 12a는 본 개시내용의 일 실시예에 따른, 콘택 비아 구조물들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 12b는 도 12a의 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 12a의 개략적인 수직 단면도의 평면이다.
도 13a는 본 개시내용의 일 실시예에 따른, 제1 비아 레벨 금속 상호연결 구조물들 및 제1 라인 레벨 금속 상호연결 구조물들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 13b는 도 13a의 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 13a의 개략적인 수직 단면도의 평면이다.
도 14는 본 개시내용의 일 실시예에 따른, 추가적인 금속 상호연결 구조물들의 형성 이후 제1 반도체 다이를 형성하는 예시적인 구조물의 개략적인 수직 단면도이다.
도 15는 본 개시내용의 일 실시예에 따른, 제2 반도체 다이의 개략적인 수직 단면도이다.
도 16은 본 개시내용의 일 실시예에 따른, 제1 반도체 다이 및 제2 반도체 다이의 접합된 조립체의 개략적인 수직 단면도이다.
도 17은 본 개시내용의 일 실시예에 따른, 캐리어 기판의 원위 부분의 제거 이후의 접합된 조립체의 개략적인 수직 단면도이다.
도 18은 본 개시내용의 일 실시예에 따른, 캐리어 기판의 근위 부분의 제거 이후의 접합된 조립체의 개략적인 수직 단면도이다.
도 19a 내지 도 19c는 본 개시내용의 일 실시예에 따른, 도핑된 반도체 재료 층의 퇴적까지의 다양한 처리 단계들 동안의 메모리 개구 충전 구조물을 위한 제1 구성의 순차적인 수직 단면도들이다.
도 20은 본 개시내용의 일 실시예에 따른, 도핑된 반도체 재료 층의 퇴적 이후의 접합된 조립체의 수직 단면도이다.
도 21은 본 개시내용의 일 실시예에 따른, 도핑된 반도체 재료 층을 소스 층 내로 패턴화한 후 그리고 다양한 접합 패드들의 형성 및 접합 와이어들의 부착 이후의 접합된 조립체의 수직 단면도이다.
도 22a 내지 도 22c는 본 개시내용의 일 실시예에 따른, 도핑된 반도체 재료 층의 퇴적까지의 다양한 처리 단계들 동안의 메모리 개구 충전 구조물을 위한 제2 구성의 순차적인 수직 단면도들이다.
위에서 논의된 바와 같이, 본 개시내용의 실시예들은, 3차원 메모리 디바이스들, 및 캐리어 기판을 소스 층 및 콘택 구조물들로 대체함으로써 접합된 3차원 메모리 디바이스들을 형성하는 방법들에 관한 것이며, 이들의 다양한 양태들이 아래에 기술된다. 본 개시내용의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하기 위해 사용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다. 본 개시내용의 실시예들은 메모리 다이를 포함하는 다수의 반도체 다이들의 접합된 조립체를 형성하는 데 사용될 수 있다. 수직 NAND 스트링들에서 메모리 셀들의 기록, 판독, 및 소거 동작들을 수행하는 데 사용되는 지원 회로부(주변 또는 드라이버 회로부로도 지칭됨)는 3차원 메모리 디바이스와 동일한 기판 상에 형성된 CMOS 디바이스들에서 구현될 수 있다. 그러한 디바이스들에서, 설계 및 제조 고려사항은, 3차원 메모리 디바이스의 제조 동안 부수적인 열 순환 및 수소 확산으로 인한 CMOS 디바이스들의 열화가 지원 회로부의 성능에 심각한 제약을 가한다는 것이다. 다양한 실시예들은 3차원 메모리 디바이스를 위한 고성능 지원 회로부를 제공하는 방법들을 포함한다. 다양한 실시예들은 종래의 방법들보다 구현하기에 더 쉬운 소스 층을 3차원 메모리 디바이스들에서 제공하는 방법들을 포함한다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 사용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위 전반에 걸쳐 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성을 갖는 것으로 추정된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, 제1 전기 컴포넌트는 제1 전기 컴포넌트와 제2 전기 컴포넌트 사이에 전기 전도성 경로가 존재하는 경우 제2 전기 컴포넌트에 전기적으로 연결된다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 실시예들에 따른 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩"), 또는 예를 들어 플립-칩 접합(flip-chip bonding) 또는 다른 칩간 접합(chip-to-chip bonding)에 의해 그들 사이에서 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 내부의 총 다이 수만큼 많은 외부 명령들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이인 경우, 즉, 메모리 요소들을 포함하는 다이인 경우, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이는 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하기 위해 사용될 수 있는, 본 개시내용의 일 실시예에 따른 예시적인 구조물이 도시되어 있다. 예시적인 구조물은 캐리어 기판(9), 및 캐리어 기판(9)의 상부 표면 상에 위치된 반도체 재료 층(10)을 포함한다. 일 실시예에서, 캐리어 기판(9) 및 반도체 재료 층(10)은 상업적으로 입수가능한 단결정 반도체 웨이퍼로서 제공될 수 있다. 단결정 반도체 웨이퍼의 표면 부분은 반도체 재료 층(10)을 포함할 수 있고, 단결정 반도체 웨이퍼의 벌크 부분은 예를 들어 후면 연삭에 의해 후속적으로 제거되는 캐리어 기판(9)을 포함할 수 있다. 캐리어 기판(9)과 반도체 재료 층(10) 사이의 계면(7)은 후면 연삭 공정을 위한 목표 정지 평면에 대응하는 깊이에 위치될 수 있다. 대안적으로, 반도체 재료 층(10)은 반도체 재료 층(10)의 재료와 상이한 재료를 포함하는 캐리어 기판(9) 상에 제공된 단결정 또는 다결정 반도체 재료 층을 포함할 수 있다. 이 경우, 캐리어 기판(9)은 절연 재료(예를 들어, 사파이어 또는 실리콘 산화물), 전도성 재료, 또는 반도체 재료 층(10)의 재료와 상이한 반도체 재료를 포함할 수 있다. 캐리어 기판(9)의 두께는 반도체 재료 층(10) 및 그 위에 후속적으로 형성될 구조물을 기계적으로 지지하기에 충분히 두꺼울 수 있다. 예를 들어, 캐리어 기판(9)은 60 마이크로미터 내지 1,000 마이크로미터 범위의 두께를 가질 수 있다. 반도체 재료 층(10)의 두께는 100 nm 내지 5,000 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 반도체 재료 층(10)은 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 x 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 x 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42)일 수 있음)의 스택이 반도체 재료 층(10)의 상부 표면 위에 형성된다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 사용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 기상 증착(CVD)에 의해 퇴적될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 사용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 증착(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패턴화되어, 희생 재료 층들(42)의 대체에 의해 후속적으로 형성될 전도성 재료 부분들이 후속적으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복수가 또한 사용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용은, 스페이서 재료 층들이 후속적으로 전기 전도성 층들로 대체되는 희생 재료 층들(42)인 실시예를 사용하여 기술되지만, 다른 실시예들에서 희생 재료 층들은 전기 전도성 층들로서 형성된다. 이러한 실시예들에서, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32)에 사용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 퇴적될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
예시적인 구조물은 메모리 요소들의 3차원 어레이가 후속적으로 형성될 적어도 하나의 메모리 어레이 영역(100), 교번하는 스택(32, 42)의 단차형 표면들이 후속적으로 형성될 적어도 하나의 계단 영역(300), 및 교번하는 스택(32, 42)의 레벨들을 통해 연장되는 상호연결 비아 구조물들이 후속적으로 형성될 상호연결 영역(200)을 포함할 수 있다.
도 3을 참조하면, 본 명세서에서 테라스 영역으로 지칭되는 계단 영역(300) 내에 단차형 표면들이 형성된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번하는 스택(32, 42)의 부분들이 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
테라스 영역은, 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 상호연결 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 계단 영역(300) 내에 형성된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 반도체 재료 층(10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번하는 스택(32, 42) 내의 최상부 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역에서 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번하는 스택(32, 42) 내의 최저부 층으로부터 교번하는 스택(32, 42) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층의 하나 이상의 쌍들의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층(42)의 단일 쌍의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼들"은 각각의 수직 단차부가 절연 층(32) 및 희생 재료 층(42)의 복수의 쌍들의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은 희생 재료 층들(42) 각각이 계단들의 각자의 컬럼에서 물리적으로 노출된 상부 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 후속적으로 형성될 메모리 스택 구조물들의 각각의 블록에 대해 계단들의 2개의 컬럼이 형성되어, 계단들의 하나의 컬럼이 홀수의 희생 재료 층들(42)(저부로부터 계산됨)에 대해 물리적으로 노출된 상부 표면들을 제공하고 계단들의 다른 컬럼이 짝수의 희생 재료 층들(저부로부터 계산됨)에 대해 물리적으로 노출된 상부 표면들을 제공하도록 한다. 희생 재료 층들(42)의 물리적으로 노출된 표면들 사이에 수직 오프셋들의 각자의 세트를 갖는 계단들의 3개, 4개 또는 그 이상의 컬럼들을 사용하는 구성들이 또한 사용될 수 있다. 각각의 희생 재료 층(42)은 적어도 하나의 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42)보다 더 큰 측방향 범위를 가져서, 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행을 갖지 않도록 한다. 일 실시예에서, 계단들의 각각의 컬럼 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단 영역(300) 사이의 경계에 수직일 수 있다.
단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 퇴적에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 퇴적될 수 있다. 퇴적된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 퇴적된 유전체 재료의 나머지 부분은 단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 단차형 유전체 재료 부분(65)에 사용되는 경우, 단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다. 일 실시예에서, 단차형 유전체 재료 부분(65)은 캐리어 기판(9)으로부터 수직 거리에 따라 증가하는 단계적-증가 측방향 범위(stepwise-increasing lateral extent)를 갖는다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)이, 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 계단 영역(300) 위에 형성된 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 사용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속적으로 형성되는 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 기둥 구조물)이 후속적으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 계단 영역(300)에서 단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓이는 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 사용되는 이방성 에칭 공정의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번하는 스택(32, 42)의 상부 표면으로부터 적어도 반도체 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 선택적으로, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부에서 물리적으로 노출된 후에, 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 깊이도 또한 사용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지 개구들(19)의 저부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단 영역(300)에 형성될 수 있다.
도 5a 내지 도 5f는, 도 4a 및 도 4b의 예시적인 구조물에서의 메모리 개구들(49) 중 하나인 메모리 개구(49)에서의 구조적 변화들을 도시한다. 동일한 구조적 변화가 다른 메모리 개구들(49) 각각에서 그리고 각각의 지지 개구(19)에서 동시에 발생한다.
도 5a를 참조하면, 도 4a 및 도 4b의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이가 또한 사용될 수 있다. 선택적으로, 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 5b를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 반도체 채널 층(60L)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 퇴적될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다. 대안적으로 또는 추가적으로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 차단 유전체 층(52)의 두께는 3 nm 내지 20 nm 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 대안적으로, 차단 유전체 층(52)은 생략될 수 있고, 후속적으로 형성될 메모리 필름들의 표면들 상의 후면 리세스들의 형성 이후에 후면 차단 유전체 층이 형성될 수 있다.
후속적으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안적으로, 전하 저장 층(54)은 예를 들어, 측방향 리세스들 내에서 희생 재료 층들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들) 내로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 연속적인 층 또는 패턴화된 개별 부분들을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 퇴적 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 사용될 수 있다. 본 개시내용은 전하 저장 층(54)이 단일 연속 층인 실시예를 사용하는 것으로 기술되지만, 전하 저장 층(54)이 수직으로 이격된 복수의 메모리 재료 부분들(이는 전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체되는 실시예들이 본 명세서에서 명백하게 고려된다.
전하 저장 층(54)은 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다.
선택적인 반도체 채널 층(60L)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 반도체 채널 층(60L)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 반도체 채널 층(60L)은 저압 화학 기상 증착(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 반도체 채널 층(60L)의 두께는 2 nm 내지 10 nm 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 퇴적된 재료 층들(52, 54, 56, 60L)로 충전되지 않는 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 5c를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 반도체 채널 층(60L)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 퇴적될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학 기상 증착(LPCVD)과 같은 컨포멀 퇴적 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 퇴적 공정에 의해 퇴적될 수 있다.
도 5d를 참조하면, 유전체 코어 층(62L)은 예를 들어 리세스 에칭에 의해 반도체 채널 층(60L)의 재료에 대해 선택적으로 리세스될 수 있다. 유전체 코어 층(62L)의 재료는 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 아래로 수직으로 리세스된다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 5e를 참조하면, 반도체 채널 층(60L), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 평탄화 공정에 의해 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 적어도 하나의 이방성 에칭 단계 및/또는 적어도 하나의 등방성 에칭 단계를 포함할 수 있는 일련의 리세스 에칭 공정들이 사용될 수 있다. 반도체 채널 층(60L)의 각각의 나머지 부분은 전체적으로 메모리 개구(49) 내에 또는 전체적으로 지지 개구(19) 내에 위치될 수 있다.
반도체 채널 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성한다. 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온될 때 전류가 각각의 수직 반도체 채널(60)을 통해 흐를 수 있다. 각각의 메모리 개구(49) 내에서, 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 후면 리세스들의 형성 이후에 후속적으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다. 메모리 필름(50) 및 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다.
도 5f를 참조하면, 드레인 영역들(63)은 유전체 코어들(62) 위의 각각의 리세스된 영역 내에 도핑된 반도체 재료를 퇴적함으로써 형성될 수 있다. 드레인 영역들(63)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 x 1019/㎤ 내지 2.0 x 1021/㎤의 범위일 수 있지만, 더 낮거나 더 높은 도펀트 농도도 또한 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다. 퇴적된 반도체 재료의 잉여 부분들은 드레인 영역들(63)을 형성하기 위해 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
각각의 메모리 스택 구조물(55)은 반도체 채널, 터널링 유전체 층, 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 지지 개구(19) 내의 메모리 필름(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 지지 기둥 구조물을 구성한다.
도 6을 참조하면, 각각 메모리 개구들(49) 및 지지 개구들(19) 내의 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물(20)의 형성 이후의 예시적인 구조물이 도시된다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조물(20)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 지지 개구(19) 내에 형성될 수 있다. 지지 기둥 구조물들(20)은 단차형 표면들 아래에 놓이는 교번하는 스택(32, 42)의 영역 및 단차형 표면들 위에 놓이는 단차형 유전체 재료 부분(65)의 영역을 통해 형성된다. 각각의 지지 기둥 구조물들(20)은 메모리 개구 충전 구조물들(58)의 수직 반도체 채널들(60)과 동일한 조성을 갖는 반도체 재료 부분(즉, 지지 기둥 구조물(20)의 수직 반도체 채널(60)), 및 메모리 개구 충전 구조물들(58)의 메모리 필름들(50) 각각과 동일한 유전체 재료 층들의 세트를 포함하는 유전체 층 스택(즉, 지지 기둥 구조물(20)의 메모리 필름(50))을 포함한다. 본 개시내용이 메모리 스택 구조물에 대한 도시된 구성을 사용하는 것으로 기술되지만, 본 개시내용의 방법들은 메모리 필름(50)에 대한 그리고/또는 수직 반도체 채널(60)에 대한 상이한 층 스택들 또는 구조물들을 포함하는 대안적인 메모리 스택 구조물들에 적용될 수 있다.
도 7a 및 도 7b를 참조하면, 절연 층(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42) 위에, 그리고 메모리 스택 구조물들(55) 및 지지 기둥 구조물들(20) 위에, 콘택 레벨 유전체 층(73)이 형성될 수 있다. 콘택 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 콘택 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 콘택 레벨 유전체 층(73)은 두께가 50 nm 내지 500 nm의 범위를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 콘택 레벨 유전체 층(73) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 메모리 스택 구조물들(55)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 사용하여 콘택 레벨 유전체 층(73), 교번하는 스택(32, 42) 및/또는 단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 콘택 레벨 유전체 층(73)의 상부 표면으로부터 적어도 기판 반도체 재료 층(10)의 상부 표면까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단 영역(300)을 거쳐 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 서로 측방향으로 이격될 수 있다. 메모리 스택 구조물들(55)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 각각의 드레인 선택 레벨 격리 구조물(72)은 제1 수평 방향(hd1)을 따른 병진에 불변인 제1 수평 방향(hd1)에 수직인 수직 평면들을 따라 균일한 수직 단면 프로파일을 가질 수 있다. 메모리 스택 구조물들(55)의 다수의 행들이 후면 트렌치(79)와 드레인 선택 레벨 격리 구조물(72)의 이웃하는 쌍 사이에, 또는 드레인 선택 레벨 격리 구조물들(72)의 이웃하는 쌍 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 콘택 비아 구조물이 후속적으로 형성될 수 있는 소스 콘택 개구를 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 8을 참조하면 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 사용하여 후면 트렌치들(79) 안으로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 사용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에서 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 사용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 후면 리세스들(43)이 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재하는 동안 지지 기둥 구조물(20), 단차형 유전체 재료 부분(65), 및 메모리 스택 구조물들(55)은 구조적 지지를 제공한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판 반도체 재료 층(10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판 반도체 재료 층(10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 9를 참조하면, 후면 차단 유전체 층(44)이 선택적으로 형성될 수 있다. 후면 차단 유전체 층(44)은, 존재하는 경우, 후면 리세스들(43) 내에 후속적으로 형성될 제어 게이트들을 위한 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다. 차단 유전체 층(52)이 각각의 메모리 개구 내에 존재하는 경우에, 후면 차단 유전체 층(44)은 선택적이다. 차단 유전체 층(52)이 생략되는 경우에, 후면 차단 유전체 층(44)은 존재한다.
후면 차단 유전체 층(44)은 후면 리세스들(43) 내에 그리고 후면 트렌치(79)의 측벽 상에 형성될 수 있다. 후면 차단 유전체 층(44)은 후면 리세스들(43) 내에서 절연 층들(32)의 수평 표면들 및 메모리 스택 구조물들(55)의 측벽들 상에 직접 형성될 수 있다. 일 실시예에서, 후면 차단 유전체 층(44)은 원자층 증착(ALD)과 같은 컨포멀 퇴적 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)은 본질적으로 알루미늄 산화물로 이루어질 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다.
적어도 하나의 금속성 재료가 복수의 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 콘택 레벨 유전체 층(73)의 상부 표면 위에 퇴적된다. 적어도 하나의 금속성 재료는 전도성 금속 질화물 재료(예컨대, TiN, TaN, 또는 WN) 및 금속성 충전 재료(예컨대, W, Co, Ru, Ti, 및/또는 Ta)를 포함할 수 있다. 각각의 금속성 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 금속성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 절연 층들(32)의 쌍과 같은 유전체 재료 층들의 수직으로 이웃하는 쌍 사이에 위치된 금속성 배리어 층의 일부분 및 금속성 충전 재료 층의 일부분을 포함한다. 연속적인 금속성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 콘택 레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층의 연속적인 부분 및 금속성 충전 재료 층의 연속적인 부분을 포함한다.
각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 후면 차단 유전체 층(44) 및 연속적인 금속성 재료 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다.
도 10a 및 도 10b를 참조하면, 연속적인 전기 전도성 재료 층(46L)의 퇴적된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 콘택 레벨 유전체 층(73) 위로부터 에칭 백(etching back)된다. 후면 리세스들(43) 내의 퇴적된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에 위치된 복수의 제어 게이트 전극들을 전기적으로 상호연결시키는, 즉 전기적으로 연결시키는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조체들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우에, 후면 차단 유전체 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 후면 차단 유전체 층(44)은 사용되지 않을 수 있다. 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재한다.
도 11을 참조하면, 유전체 벽 구조물(76)은 후면 트렌치(79)의 나머지 비충전된 체적(즉, 후면 공동(79')) 내에 적어도 하나의 유전체 재료를 퇴적함으로써 각각의 후면 공동(79') 내에서 형성될 수 있다. 적어도 하나의 유전체 재료는 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 적어도 하나의 절연 재료는 예를 들어 저압 화학 기상 증착(LPCVD) 또는 원자층 증착(ALD)에 의해 퇴적될 수 있다. 선택적으로, 적어도 하나의 유전체 재료는 콘택 레벨 유전체 층(73)을 정지 층으로서 사용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 사용되는 경우, 콘택 레벨 유전체 층(73)은 CMP 정지 층으로서 사용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 전도성 재료의 각각의 나머지 연속적인 부분은 유전체 벽 구조물(76)을 구성한다. 유전체 벽 구조물들(76)은 절연 층들(32) 및 전기 전도성 층들의 교번하는 스택들(32, 46)의 각각의 이웃하는 쌍 사이에 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 추가의 콘택 비아 구조물들(88, 86, 8P)이 콘택 레벨 유전체 층(73)을 통해, 그리고 선택적으로 단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 콘택 비아 구조물들(88)은 각각의 드레인 영역(63) 상의 콘택 레벨 유전체 층(73)을 통해 형성될 수 있다. 워드 라인 콘택 비아 구조물들(86)은 콘택 레벨 유전체 층(73)을 통해, 그리고 단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46) 상에 형성될 수 있다. 관통 비아 구조물(pass-through via structure)들(8P)은 반도체 재료 층(10)까지 단차형 유전체 재료 부분(65)을 통해 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 비아 레벨 유전체 층(80)이 콘택 레벨 유전체 층(73) 위에 형성된다. 다양한 콘택 비아 구조물들(198, 196, 194)이 비아 레벨 유전체 층(80)을 통해 형성될 수 있다. 예를 들어, 비트 라인 연결 구조물들(198)이 드레인 콘택 비아 구조물들(88) 상에 형성될 수 있고, 워드 라인 연결 비아 구조물들(196)이 워드 라인 콘택 비아 구조물들(86) 상에 형성될 수 있고, 주변 연장 비아 구조물들(194)이 관통 비아 구조물들(8P) 상에 형성될 수 있다.
제1 라인 레벨 유전체 층(90)이 비아 레벨 유전체 층(80) 위에 퇴적된다. 다양한 금속 라인 구조물들(98, 96, 94)이 제1 라인 레벨 유전체 층(90) 내에 형성된다. 금속 라인 구조물들(98, 96, 94)은 본 명세서에서 제1 라인 레벨 금속 상호연결 구조물들로 지칭된다. 다양한 금속 라인 구조물(98, 96, 94)은 (예를 들어, 비트 라인 연결 비아 구조물들(198)을 통해) 각자의 복수의 드레인 콘택 비아 구조물들(88)에 전기적으로 연결되는 비트 라인들(98), (예를 들어, 비트 라인 연결 비아 구조물(198)을 통해) 워드 라인 콘택 비아 구조물들(86) 중 각자의 하나에 전기적으로 연결되는 워드-라인-연결 금속 상호연결 라인들(98), 및 (예를 들어, 주변 연장 비아 구조물(194)을 통해) 관통 비아 구조물들(8P) 중 각자의 하나에 전기적으로 연결되는 주변 금속 상호연결 라인들(94)을 포함한다.
비트 라인들(98)은 메모리 어레이 영역(100)에서 메모리 스택 구조물들(55) 내의 수직 반도체 채널들(60)의 각자의 서브세트의 상부 단부들에 전기적으로 연결된다. 일 실시예에서, 메모리 스택 구조물들(55)은 제1 수평 방향(hd1)을 따라 연장되는 행들로 배열되고, 비트 라인들(98)은 제2 수평 방향(hd2)을 따라 측방향으로 연장된다.
도 14를 참조하면, 메모리 다이(1000)는 도 13a 및 도 13b의 예시적인 구조물에 대해 추가적인 처리 단계들을 수행함으로써 제공된다. 구체적으로, 추가의 상호연결 레벨 유전체 층들(160) 내에 포함된 추가의 금속 상호연결 구조물들(168)이 형성된다. 예시적인 예에서, 추가의 상호연결 레벨 유전체 층들(160)은 비아 레벨 유전체 층(110), 제2 라인 레벨 유전체 층(120), 제2 비아 레벨 유전체 층(130), 및 금속 패드 구조물 레벨 유전체 층(140)을 포함할 수 있다. 금속 상호연결 구조물들(168)은 제1 비아 레벨 유전체 층(110) 내에 포함된 제1 금속 비아 구조물들(108), 제2 라인 레벨 유전체 층(120) 내에 포함된 제2 금속 라인 구조물들(118), 제2 비아 레벨 유전체 층(130) 내에 포함된 제2 금속 비아 구조물들(128), 및 금속성 패드 구조물 레벨 유전체 층(140) 내에 포함된 제1 접합 구조물들(178)(예컨대, 금속성 패드 구조물들)을 포함할 수 있다. 본 개시내용이 추가의 상호연결 레벨 유전체 층들(160)이 제1 비아 레벨 유전체 층(110), 제2 라인 레벨 유전체 층(120), 제2 비아 레벨 유전체 층(130), 및 금속성 패드 구조물 레벨 유전체 층(140)을 포함하는 예를 사용하여 기술되지만, 추가의 상호연결 레벨 유전체 층들(160)이 상이한 수 및/또는 상이한 조합들의 유전체 재료 층들을 포함하는 실시예들이 본 명세서에서 명백하게 고려된다. 메모리 다이(1000)는 메모리 요소들의 3차원 어레이를 포함한다. 전기 연결 경로들은 제1 접합 구조물(178) 및 금속 상호연결 구조물들{(194, 94, 108, 118, 128), (196, 96, 108, 118, 128), 또는 (198, 98, 108, 118, 128)}의 세트의 각각의 조합에 의해 제공될 수 있다.
도 15를 참조하면, 다양한 반도체 디바이스들(710)을 포함하는 로직 다이(700)일 수 있는 제2 반도체 다이가 제공될 수 있다. 반도체 디바이스들(710)은 메모리 다이(1000) 내의 3차원 메모리 어레이들의 동작을 위한 주변 회로부를 포함한다. 주변 회로부는 메모리 다이(1000) 내의 전기 전도성 층들(46)을 구동하는 워드 라인 드라이버, 메모리 다이(1000) 내의 비트 라인들(98)을 구동하는 비트 라인 드라이버, 전기 전도성 층들(46)에 대한 어드레스들을 디코딩하는 워드 라인 디코더 회로부, 비트 라인들(98)에 대한 어드레스들을 디코딩하는 비트 라인 디코더 회로부, 메모리 다이(1000) 내의 메모리 스택 구조물들(55) 내의 메모리 요소들의 상태들을 감지하는 감지 증폭기 회로부, 메모리 다이(1000)에 전력을 제공하는 전력 공급/분배 회로부, 데이터 버퍼 및/또는 래치, 및/또는 메모리 다이(1000) 내의 메모리 스택 구조물들(58)의 어레이를 동작시키는 데 사용될 수 있는 임의의 다른 반도체 회로부를 포함할 수 있다. 로직 다이(700)는 반도체 기판일 수 있는 로직-다이 기판(708)을 포함할 수 있다. 로직-다이 기판은 기판 반도체 층(709)을 포함할 수 있다. 기판 반도체 층(709)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다.
얕은 트렌치 절연 구조물들(720)이 감지 증폭기 회로부의 반도체 디바이스들에 대한 전기적 격리를 제공하기 위해 기판 반도체 층(709)의 상부 부분에 형성될 수 있다. 다양한 반도체 디바이스들(710)은 각자의 트랜지스터 활성 영역들(742)(즉, 소스 영역들 및 드레인 영역들), 채널(746), 및 게이트 구조물(750)을 포함하는 전계 효과 트랜지스터들을 포함할 수 있다. 전계 효과 트랜지스터들은 CMOS 구성으로 배열될 수 있다. 각각의 게이트 구조물(750)은, 예를 들어 게이트 유전체(752), 게이트 전극(754), 유전체 게이트 스페이서(756) 및 게이트 캡 유전체(758)를 포함할 수 있다. 예를 들어, 반도체 디바이스들(710)은 전기 전도성 층들(46)을 포함하는 메모리 다이(1000)의 워드 라인들을 전기적으로 바이어싱하기 위한 워드 라인 드라이버들을 포함할 수 있다.
유전체 재료 층들이 반도체 디바이스들(710) 위에 형성되며, 이는 본 명세서에서 로직-측 유전체 층들(760)로 지칭된다. 선택적으로, 유전체 라이너(762)(예컨대, 실리콘 질화물 라이너)가 다양한 전계 효과 트랜지스터들에 기계적 응력을 인가하기 위해 그리고/또는 로직-측 유전체 층들(760)로부터 반도체 디바이스들(710) 내로의 수소 또는 불순물의 확산을 방지하기 위해 형성될 수 있다. 로직-측 금속 상호연결 구조물들(780)이 로직-측 유전체 층들(760) 내에 포함된다. 로직-측 금속 상호연결 구조물들(780)은 다양한 디바이스 콘택 비아 구조물들(782)(예컨대, 디바이스의 각자의 소스 및 드레인 노드들과 접촉하는 소스 및 드레인 전극들 또는 게이트 전극 콘택들), 상호연결-레벨 금속 라인 구조물들(784), 상호연결-레벨 금속 비아 구조물들(786), 및 접합 패드들로서 기능하도록 구성될 수 있는 제2 접합 구조물들(788)(예컨대, 금속성 패드 구조물들)을 포함할 수 있다.
로직 다이(700)는 로직 다이 기판(708)의 후면 표면 상에 위치된 후면 절연 층(714)을 포함할 수 있다. 측방향으로-절연된 기판-관통 비아 구조물(laterally-insulated through-substrate via structure)들(711, 712)이 주변 회로부의 다양한 입력 노드들 및 출력 노드들에 대한 전기적 콘택을 제공하기 위해 로직 다이 기판(708)을 통해 형성될 수 있다. 각각의 측방향으로-절연된 기판-관통 비아 구조물(711, 712)은 기판-관통 전도성 비아 구조물(712) 및 기판-관통 전도성 비아 구조물(712)을 측방향으로 둘러싸는 관형 절연 라이너(711)를 포함한다. 후면 접합 패드들(716)은 측방향으로-절연된 기판-관통 비아 구조물들(711, 712)의 표면 부분들 상에 형성될 수 있다. 일반적으로, 반도체 기판(예컨대, 기판 반도체 층(709)) 상에 위치된 반도체 디바이스들(710)을 포함하는 반도체 다이가 제공된다. 제2 접합 구조물들(788)은 반도체 디바이스들(710) 위에 놓이고 그들에 전기적으로 연결되며, 측방향으로-절연된 기판-관통 비아 구조물들(711, 712)은 반도체 기판을 통해 연장될 수 있다.
도 16을 참조하면, 메모리 다이(1000) 및 로직 다이(700)는 로직 다이(700)의 제2 접합 구조물들(788)이 메모리 다이(1000)의 제1 접합 구조물들(178)에 대면하도록 위치된다. 일 실시예에서, 메모리 다이(1000) 및 로직 다이(700)는 로직 다이(700)의 제2 접합 구조물들(788)의 패턴이 메모리 다이(1000)의 제1 접합 구조물들(178)의 패턴의 미러 패턴(mirror pattern)이도록 설계될 수 있다. 메모리 다이(1000) 및 로직 다이(700)는 금속간 접합에 의해 서로 접합될 수 있다. 대안적으로, 솔더 재료 부분들의 어레이가 솔더 재료 부분들(예컨대, 솔더 볼들)의 어레이를 통해 메모리 다이(1000) 및 로직 다이(700)를 접합하는 데 사용될 수 있다.
금속간 접합의 경우, 메모리 다이(1000)의 제1 접합 구조물(178) 및 로직 다이(700)의 제2 접합 구조물(788)의 대면하는 쌍들은 서로 직접 접촉하게 될 수 있고, 금속성 패드 구조물들(178, 788)의 인접한 쌍들 사이의 계면들을 가로질러 재료 확산을 유도하기 위해 승온에 처해질 수 있다. 금속성 재료의 상호확산은 금속성 패드 구조물(178, 788)의 각각의 인접한 쌍들 사이의 접합을 유도할 수 있다. 또한, 로직-측 유전체 층들(760) 및 상호연결 레벨 유전체 층들(160)은 서로 접합될 수 있는 유전체 재료(예컨대, 실리케이트 유리 재료)를 포함할 수 있다. 이 경우, 로직-측 유전체 층들(760) 및 상호연결 레벨 유전체 층들(160)의 물리적으로 노출된 표면들은 서로 직접 접촉하게 될 수 있고, 추가적인 접합을 제공하기 위해 열적 어닐링에 처해질 수 있다.
솔더 재료 부분들의 어레이가 메모리 다이(1000)와 논리 다이(700) 사이의 접합을 제공하는 데 사용되는 경우, 솔더 재료 부분(예컨대, 솔더 볼)이 메모리 다이(1000)의 제1 접합 구조물들(178) 각각에, 그리고/또는 로직 다이(700)의 제2 접합 구조물들(788) 각각에 적용될 수 있다. 각각의 솔더 재료 부분이 메모리 다이(1000)의 제1 접합 구조물(178) 및 로직 다이(700)의 제2 접합 구조물(788)의 각자의 쌍에 의해 접촉되는 동안, 메모리 다이(1000) 및 로직 다이(700)는 솔더 재료 부분들을 리플로우함으로써 솔더 재료 부분들의 어레이를 통해 서로 접합될 수 있다.
일반적으로, 로직 다이(700)는 메모리 다이(1000)에 접합될 수 있다. 메모리 다이(1000)는 메모리 스택 구조물들(55)의 어레이를 포함하고, 로직 다이(1000)는 메모리 다이(1000) 내에 포함된 금속 상호연결 구조물들(168)의 서브세트를 통해 메모리 스택 구조물들(55)의 어레이의 노드들에 전기적으로 결합된 주변 회로부를 포함하는 상보형 금속 산화물 반도체(CMOS) 회로를 포함한다. 메모리 다이(1000)는 반도체 재료 층(10)을 포함하고, 캐리어 기판(9)에 부착된다.
도 17을 참조하면, 캐리어 기판(9)은 반도체 재료 층(10) 위로부터 제거될 수 있다. 예를 들어, 캐리어 기판(9)이 반도체 웨이퍼의 벌크 부분을 포함하는 경우 캐리어 기판(9)을 제거하기 위해 후면 연삭 공정이 수행될 수 있다. 캐리어 기판(9)이 반도체 재료 층(10)과 상이한 재료를 포함하는 경우, 반도체 재료 층(10)으로부터 캐리어 기판(9)을 분리하기 위해 적합한 분리 방법이 사용될 수 있다. 일 실시예에서, 캐리어 기판(9)은 반도체 재료 층(10)으로부터 캐리어 기판(9)의 분리를 유도하기 위해 등방성으로 에칭되는(예를 들어, 습식 에칭 공정에서) 희생 분리 재료 층을 통해 반도체 재료 층(10)에 부착될 수 있다. 일 실시예에서, 희생 분리 재료 층은 실리콘 질화물을 포함할 수 있고, 희생 분리 재료 층의 제거는 고온 인산을 사용한 습식 에칭 공정에 의해 수행될 수 있다. 반도체 재료 층(10)의 후면 표면은 캐리어 기판(9)의 제거 시 물리적으로 노출될 수 있다.
도 18 및 도 19a를 참조하면, 반도체 재료 층(10)은 제거될 수 있다. 일 실시예에서, 반도체 재료 층(10)의 제거는 절연 층들(32) 및 단차형 유전체 재료 부분(65) 중 가장 원위의 것을 정지 구조물들로서 사용하여 화학적 기계적 평탄화(CMP)에 의해 수행될 수 있다. 수직 반도체 채널들(60) 각각의 원위 단부는 반도체 재료 층(10)의 제거 시 물리적으로 노출된다. 교번하는 스택(32, 46) 내의 절연 층들(32) 중 가장 원위의 절연 층(즉, 도 2의 처리 단계들에서 반도체 재료 층(10) 상에 직접 형성된 최저부 절연 층(32))의 평탄한 표면이 반도체 재료 층(10)의 제거 시 물리적으로 노출된다. 단차형 유전체 재료 부분(65)의 평탄한 표면이 반도체 재료 층(10)의 제거 시 물리적으로 노출된다. 절연 층들(32) 중 가장 원위의 절연 층의 평탄한 표면을 포함하는 수평 평면(HP)을 통해 돌출되는 메모리 스택 구조물들(58)의 부분들은 CMP 공정 동안 제거된다.
도 19b를 참조하면, 유전체 코어들(62)의 물리적으로 노출된 표면들은 수직 반도체 채널들(60)의 반도체 재료에 대해 선택적으로 수직으로 리세스될 수 있다. 수직 반도체 채널들(60)의 반도체 재료에 대해 선택적으로 유전체 코어들(62)의 재료를 에칭하는 등방성 에칭 공정이 유전체 코어들(62)을 수직으로 리세스시키기 위해 수행될 수 있다. 예를 들어, 묽은 불화수소산을 사용한 습식 에칭은, 수직 반도체 채널들(60)의 환형 원위 표면들을 포함하는 수평 평면(HP) 내에 위치되는 수직 반도체 채널들(60)의 환형 원위 표면들에 대해 선택적으로 유전체 코어들(62)의 원위 평탄한 표면들을 수직으로 리세스시키기 위해 사용될 수 있다. 유전체 코어들(62)의 수직 리세싱은 수직 반도체 채널들(60)의 물리적으로 노출된 표면들의 면적을 증가시켜, 수직 반도체 채널들(60)과 그 위에 후속적으로 형성될 소스 층 사이의 접촉 저항을 낮춘다. 일 실시예에서, 유전체 코어들(62)은 절연 층들(32)의 유전체 재료보다 더 큰 에칭 속도를 갖는 유전체 재료를 포함할 수 있다. 예를 들어, 유전체 코어들(62)은 보로실리케이트 유리, 보로포스포실리케이트 유리, 또는 유기실리케이트 유리를 포함할 수 있고, 절연 층들(32)은 조밀화된 도핑되지 않은 실리케이트 유리를 포함할 수 있다. 일 실시예에서, 절연 층(32)의 물리적으로 노출된 표면(이는 메모리 다이(1000)와 로직 다이(700) 사이의 계면으로부터 가장 원위에 있고, 후속적으로 형성될 소스 층에 가장 근위에 있음)은 유전체 코어들(62)의 물리적으로 노출된 평탄한 표면들의 리세싱 동안 부수적으로 리세스될 수 있다. 관통 비아 구조물들(8P)의 원위 표면들은 물리적으로 노출될 수 있다.
도 19c 및 도 20을 참조하면, 도핑된 반도체 재료 층(18L)은 수직 반도체 채널들(60)의 물리적으로 노출된 표면들, 절연 층들(32) 중 물리적으로 노출된 절연 층의 평탄한 표면 상에, 그리고 단차형 유전체 재료 부분(65)의 물리적으로 노출된 평탄한 표면 상에 퇴적될 수 있다. 도핑된 반도체 재료 층(18L)은 제2 전도성 유형의 도핑, 즉 제1 전도성 유형의 반대를 갖는 전도성 반도체 재료(즉, 고농도로 도핑된 반도체 재료)를 포함할 수 있다. 따라서, 도핑된 반도체 재료 층(18L)은 1.0 x 105 S/cm 초과인 전도도를 갖는 도핑된 반도체 재료를 포함할 수 있다. 도핑된 반도체 재료 층(18L)의 두께는 100 nm 내지 1,000 nm 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 도핑된 반도체 재료 층(18L)의 수직 돌출 부분들(18P)은 수직 반도체 채널들(60)의 환형 상부 표면들을 포함하는 수평 평면을 가로질러 유전체 코어들(62) 중 각자의 하나를 향해 수직으로 돌출되고, 유전체 코어들(62) 중 각자의 하나와 접촉한다.
도 21을 참조하면, 도핑된 반도체 재료 층(18L)은 예를 들어 리소그래피 방법들 및 에칭 공정의 조합에 의해 소스 층(18)으로 패턴화될 수 있다. 리소그래피 방식으로 패턴화된 포토레지스트 층은 메모리 어레이 영역 내에 위치된 도핑된 반도체 재료 층(18L)의 부분만을 덮을 수 있다. 에칭 공정은 패턴화된 포토레지스트 층에 의해 덮이지 않은 도핑된 반도체 재료 층(18L)의 부분들을 제거하는 데 사용될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다. 소스 층(18)은 메모리 개구 충전 구조물들(58) 내의 수직 반도체 채널들(60) 각각의 원위 단부 상에 직접 형성되고, 지지 기둥 구조물들(20) 내의 수직 반도체 채널들(60) 중 어떠한 것과도 접촉하지 않는다. 소스 층(18)의 측방향 범위는 메모리 영역들(100)의 구역들 내에 한정될 수 있다. 소스 층(18)은 1.0 x 105 S/cm 초과인 전도도를 갖는 도핑된 반도체 재료를 포함한다. 선택적으로, 유전체 패시베이션 층(도시되지 않음)이 교번하는 스택(32, 46), 단차형 유전체 재료 부분(65), 및 소스 층(18) 위에 형성될 수 있다.
다양한 접합 패드들(14, 16)이 소스 층(18) 및 관통 비아 구조물들(8P) 상에 형성될 수 있다. 접합 패드들(14, 16)은 소스 층(18)의 후면 상에 직접 형성된 적어도 하나의 소스 접합 패드(14), 및 관통 비아 구조물들(8P)의 원위 표면들 상에 직접 형성된 주변 디바이스 접합 패드들(16)을 포함할 수 있다. 접합 와이어들(15)이 접합 패드들(14, 16) 중 각각의 하나에 접합될 수 있다. 후면 접합 와이어(715)가 각각의 후면 접합 패드(716)에 접합될 수 있다.
도 22a 내지 도 22c는 도 19a 내지 도 19c, 도 20, 및 도 21의 처리 단계들 대신에 사용될 수 있는, 소스 층(18)의 형성 동안의 메모리 개구 충전 구조물에 대한 대안적인 구성을 도시한다.
도 22a를 참조하면, 반도체 재료 층(10)은 습식 에칭 공정 또는 건식 에칭 공정을 포함할 수 있는 리세스 에칭 공정에 의해 제거될 수 있다. 이 경우, 반도체 재료 층(10)의 제거는 절연 층들(32), 단차형 유전체 재료 부분(65), 및 메모리 필름들(50)의 재료들에 대해 선택적일 수 있다. 예를 들어, KOH 또는 NaOH를 사용하는 습식 에칭 공정이 반도체 재료 층(10)을 제거하는 데 사용될 수 있다. 교번하는 스택(32, 46)의 절연 층들(32)의 원위 평탄한 표면, 단차형 유전체 재료 부분(65)의 평탄한 원위 표면, 및 메모리 필름들(50)의 원위 외부 표면들은 반도체 재료 층(10)의 제거 시 물리적으로 노출될 수 있다. 메모리 필름들(50)은 반도체 재료 층(10)의 제거 동안 에칭 정지 재료 부분들로서 기능할 수 있다. 일 실시예에서, 수직 반도체 채널들(60)은 절연 층들(32) 중 가장 원위의 절연 층의 물리적으로 노출된 표면 위의 접합된 조립체의 원위 측에서 메모리 필름들(50)의 캡 부분들에 의해 덮일 수 있다. 메모리 필름들(50)은 실질적으로 온전할 수 있거나, 또는 예를 들어 외부 층(들)(예컨대, 차단 유전체 층들(52) 및/또는 전하 저장 층들(54))의 박화에 의해 부분적으로 손상될 수 있다.
도 22b를 참조하면, 메모리 필름들(50)의 물리적으로 노출된 부분들을 제거하기 위해 일련의 등방성 에칭 공정들이 수행될 수 있다. 각각의 수직 반도체 채널(60)의 원위 부분의 표면은 일련의 등방성 에칭 공정들 후에 물리적으로 노출될 수 있다. 각각의 수직 반도체 채널(60)의 외부 측벽은 절연 층(32)의 물리적으로 노출된 표면을 포함하는 수평 평면으로부터 외향으로 수직으로 돌출될 수 있다.
도 22c를 참조하면, 도 19c, 도 20 및 도 21의 처리 단계들은 메모리 개구 충전 구조물들(58) 내의 수직 반도체 채널들의 외부 측벽들과 접촉하는 소스 층(18)을 형성하기 위해 수행될 수 있다.
모든 도면을 참조하고 본 개시내용의 다양한 실시예들을 참조하면, 로직 다이(700)에 접합된 메모리 다이(1000)를 포함하는 3차원 메모리 디바이스가 제공된다. 메모리 다이(1000)는 하기를 포함한다: 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택; 교번하는 스택(32, 46)을 통해 연장되는 메모리 스택 구조물들(55) - 메모리 스택 구조물들(55) 각각은 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(50)을 포함함 -; 수직 반도체 채널들(60) 중 각자의 하나의 제1 단부(예컨대, 근위 단부)에 위치된 드레인 영역들(63); 제1 표면(예를 들어, 도 21에 도시된 로직 다이(700) 및 수직 반도체 채널들(60)에 대면하는 저부 표면) 및 제1 표면에 반대편인 제2 표면(예컨대, 상부 표면)을 갖는 소스 층(18). 제1 표면은 수직 반도체 채널들(60) 각각의 제2 단부(예를 들어, 원위 단부)에 위치된다. 수직 반도체 채널들(60) 각각의 제1 단부(예컨대, 근위 단부)는 수직 반도체 채널들(60) 각각의 제2 단부(예컨대, 원위 단부)보다 로직 다이(700)에 더 가깝다. 실리콘 웨이퍼와 같은 반도체 웨이퍼(9)는 소스 층(18)의 제2 표면(예를 들어, 도 21의 상부 표면) 위에 위치되지 않는다. 다시 말하면, 수직 반도체 채널들(60)이 원래 성장되었던 캐리어 기판(9)(예컨대, 실리콘 웨이퍼 또는 임의의 다른 유형의 기판)은 소스 층(18) 위에 존재하지 않는다.
일 실시예에서, 소스 층(18) 및 드레인 영역들(63)은, 1.0 x 105 S/cm 초과인 전도도를 갖고 동일한 전도성 유형(예컨대 제2 전도성 유형, 예를 들어, n-형)의 도핑을 갖는 각자의 도핑된 반도체 재료를 포함한다.
일 실시예에서, 소스 층(18)의 제1 표면은 교번하는 스택(32, 46) 내의 절연 층들(32) 중 가장 근위의 절연 층(즉, 메모리 다이(1000)와 로직 다이(700) 사이의 계면으로부터의 가장 원위의 절연 층(32))의 평탄한 표면과 접촉한다.
일 실시예에서, 교번하는 스택(32, 46)은 교번하는 스택 내의 절연 층들(32) 중 가장 근위의 절연 층으로부터, 교번하는 스택(32, 46)의 모든 절연 층들 중 소스 층(18)으로부터 가장 원위에 있는 절연 층들(32) 중 가장 원위의 절연 층까지 연속적으로 연장되는 단차형 표면들을 포함하고; 메모리 다이(1000)는, 단차형 표면들과 접촉하며, 소스 층(18)과 절연 층들(32) 중 가장 근위의 절연 층 사이의 계면을 포함하는 수평 평면(HP)으로부터의 수직 거리(VD)에 따라 증가하는 단계적-증가 측방향 범위(LE)(도 21에 도시됨)를 갖는 단차형 유전체 재료 부분(65)을 포함한다.
일 실시예에서, 메모리 다이(1000)는 단차형 표면들 아래에 놓이거나 위에 놓이는 교번하는 스택(32, 46)의 영역 및 단차형 표면들 위에 놓이거나 아래에 놓이는 단차형 유전체 재료 부분(65)의 영역을 통해 수직으로 연장되는 지지 기둥 구조물들(20)을 포함하고; 지지 기둥 구조물들(20) 각각은 (메모리 개구 충전 구조물들(58)의) 수직 반도체 채널들(60)과 동일한 조성을 갖는 제1 반도체 재료 부분(즉, 지지 기둥 구조물(20) 내의 수직 반도체 채널들(60)), (메모리 개구 충전 구조물들(58)의) 드레인 영역들(63)과 동일한 조성을 갖는 제2 반도체 재료 부분(즉, 지지 기둥 구조물(20) 내의 드레인 영역들(63)), 및 (메모리 개구 충전 구조물들(58) 내의) 메모리 필름들(50) 각각과 동일한 유전체 재료 층들의 세트를 포함하는 유전체 층 스택(즉, 지지 기둥 구조물들(20) 내의 메모리 필름(50))을 포함한다.
일 실시예에서, 메모리 스택 구조물들(55) 및 지지 기둥 구조물들(20) 각각은 소스 층(18)과 수직 반도체 채널들(60) 사이의 수평 계면을 포함하는 수평 평면 내에 완전히 위치되는 각자의 수평 표면을 포함하고; 메모리 스택 구조물들 및 지지 기둥 구조물들은 소스 층과 수직 반도체 채널들(60) 사이의 수평 계면을 포함하는 수평 평면을 통해 연장되지 않는다.
일 실시예에서, 소스 층(18)은 지지 기둥 구조물들(20) 중 어느 것과도 접촉하지 않으며; 소스 층(18)은 소스 층(18)과 수직 반도체 채널들(60) 사이의 수평 계면을 포함하는 수평 평면을 통해 돌출되는 수직 돌출 부분들(18P)을 포함하고, 수직 반도체 채널들(60)의 측벽들과 접촉한다.
일 실시예에서, 3차원 메모리 디바이스는: 소스 층(18)의 제2 표면과 접촉하는 접합 패드(14); 단차형 유전체 재료 부분(65)을 통해 수직으로 연장되는 관통 비아 구조물들(8P); 및 관통 비아 구조물들(8P) 중 각자의 하나와 접촉하는 추가의 접합 패드들(16)을 포함한다.
일 실시예에서, 단차형 유전체 재료 부분(65)의 수평 표면은 소스 층(18)과 절연 층들(32) 중 가장 근위의 절연 층 사이의 계면을 포함하는 수평 평면 내에 위치되고, 추가의 접합 패드들(16)은 단차형 유전체 재료 부분(65)의 수평 표면의 각자의 환형 부분과 접촉하고; 소스 층(18)과 접촉하는 접합 패드(14)는 소스 층(18)의 두께만큼 추가의 접합 패드들로부터 수직으로 오프셋된다.
일 실시예에서, 3차원 메모리 디바이스는: 소스 층(18)과 접촉하는 접합 패드(14)에 접합된 접합 와이어(15); 및 추가의 접합 패드들(16) 중 각자의 하나에 접합된 추가의 접합 와이어들(15)을 포함한다.
일 실시예에서, 메모리 다이(1000)는, 드레인 영역들(63)이 수평 평면으로부터 떨어져 있는 것보다 소스 층(18)과 수직 반도체 채널들(60) 사이의 계면들을 포함하는 수평 평면으로부터 더 원위에 있는 제1 접합 구조물들(178)을 포함하고; 로직 다이(700)는 제2 접합 구조물들(788)을 포함하고; 제2 접합 구조물들(788)은 제1 접합 구조물들(178)에 접합된다.
일 실시예에서, 메모리 다이(1000)는 메모리 요소들의 3차원 어레이를 형성하는 수직 NAND 스트링들의 2차원 어레이를 포함하고; 로직 다이(700)는 메모리 요소들의 3차원 어레이의 동작을 지원하는 주변 회로부를 포함한다.
일 실시예에서, 3차원 메모리 디바이스는: 로직 다이(700)의 기판(709)을 통해 수직으로 연장되고 로직 다이(700) 상에 위치된 주변 회로부 반도체 디바이스들(710)의 각자의 노드에 전기적으로 연결되는, 측방향으로-절연된 기판-관통 비아 구조물들(711, 712); 및 측방향으로-절연된 기판-관통 비아 구조물들(711, 712) 중 각자의 하나와 접촉하고 로직 다이(700)의 기판(709)에 의해 반도체 디바이스들(710)로부터 수직으로 이격된 후면 접합 패드들(716)을 포함한다.
본 개시내용의 다양한 실시예들에 따른 소스 층(18)은 좁은 트렌치들을 통한 재료들의 어떠한 대체도 사용하지 않고 수직 반도체 채널들(60)의 각각의 원위 단부에 전기적 접촉을 제공한다. 또한, 소스 층(18)은 수직 반도체 채널들(60)의 원위 단부들의 내부 측벽들 또는 외부 측벽들과 접촉하여, 수직 반도체 채널들(60)과 소스 층(18) 사이에 낮은 접촉 저항을 제공할 수 있다. 따라서, 수직 반도체 채널들(60)과 소스 층(18) 사이의 전기적 접촉의 향상 및 공정 복잡성의 감소는 본 개시내용의 다양한 실시예들의 방법들 및 구조물들에 의해 달성될 수 있다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 청구범위가 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 청구범위의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 개시내용에 예시되어 있는 경우, 청구범위는, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 반도체 구조물로서,
    로직 다이에 접합된 메모리 다이를 포함하며, 상기 메모리 다이는,
    절연 층들 및 전기 전도성 층들의 교번하는 스택;
    상기 교번하는 스택을 통해 연장되는 메모리 스택 구조물들 - 상기 메모리 스택 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -;
    상기 수직 반도체 채널들 중 각자의 하나의 제1 단부에 위치된 드레인 영역들; 및
    제1 표면 및 제2 표면을 갖는 소스 층 - 상기 제1 표면은 상기 수직 반도체 채널들 각각의 제2 단부에 위치됨 - 을 포함하고,
    상기 수직 반도체 채널들 각각의 상기 제1 단부는 상기 수직 반도체 채널들 각각의 상기 제2 단부보다 상기 로직 다이에 더 가깝고;
    반도체 웨이퍼가 상기 소스 층의 상기 제2 표면 위에 위치되지 않는, 반도체 구조물.
  2. 제1항에 있어서, 상기 소스 층 및 상기 드레인 영역들은, 1.0 x 105 S/cm 초과인 전도도를 갖고 동일한 전도성 유형의 도핑을 갖는 각자의 도핑된 반도체 재료를 포함하는, 반도체 구조물.
  3. 제1항에 있어서, 상기 소스 층의 상기 제1 표면은 상기 교번하는 스택 내의 상기 절연 층들 중 가장 근위의 절연 층의 평탄한 표면과 접촉하는, 반도체 구조물.
  4. 제3항에 있어서,
    상기 교번하는 스택은 상기 교번하는 스택 내의 상기 절연 층들 중 상기 가장 근위의 절연 층으로부터, 상기 교번하는 스택의 모든 절연 층들 중 상기 소스 층으로부터 가장 원위에 있는 상기 절연 층들 중 가장 원위의 절연 층까지 연속적으로 연장되는 단차형 표면(stepped surface)들을 포함하고;
    상기 메모리 다이는, 단차형 표면들과 접촉하며, 상기 소스 층과 상기 절연 층들 중 상기 가장 근위의 절연 층 사이의 계면을 포함하는 수평 평면으로부터의 수직 거리에 따라 증가하는 단계적-증가 측방향 범위(stepwise-increasing lateral extent)를 갖는 단차형 유전체 재료 부분을 포함하는, 반도체 구조물.
  5. 제4항에 있어서,
    상기 메모리 다이는 상기 단차형 표면들 아래에 놓이거나 위에 놓이는 상기 교번하는 스택의 영역 및 상기 단차형 표면들 위에 놓이거나 아래에 놓이는 상기 단차형 유전체 재료 부분의 영역을 통해 수직으로 연장되는 지지 기둥 구조물들을 포함하고;
    상기 지지 기둥 구조물들 각각은 상기 수직 반도체 채널들과 동일한 조성을 갖는 제1 반도체 재료 부분, 상기 드레인 영역들과 동일한 조성을 갖는 제2 반도체 재료 부분, 및 상기 메모리 필름들 각각과 동일한 유전체 재료 층들의 세트를 포함하는 유전체 층 스택을 포함하는, 반도체 구조물.
  6. 제5항에 있어서,
    상기 메모리 스택 구조물들 및 상기 지지 기둥 구조물들 각각은 상기 소스 층과 상기 수직 반도체 채널들 사이의 수평 계면을 포함하는 상기 수평 평면 내에 완전히 위치되는 각자의 수평 표면을 포함하고;
    상기 메모리 스택 구조물들 및 상기 지지 기둥 구조물들은 상기 소스 층과 상기 수직 반도체 채널들 사이의 상기 수평 계면을 포함하는 상기 수평 평면을 통해 연장되지 않는, 반도체 구조물.
  7. 제5항에 있어서,
    상기 소스 층은 상기 지지 기둥 구조물들 중 어떠한 것과도 접촉하지 않고;
    상기 소스 층은 상기 소스 층과 상기 수직 반도체 채널들 사이의 수평 계면을 포함하는 수평 평면을 통해 돌출되는 수직 돌출 부분들을 포함하고, 상기 수직 반도체 채널들의 측벽들과 접촉하는, 반도체 구조물.
  8. 제4항에 있어서,
    상기 소스 층의 상기 제2 표면과 접촉하는 접합 패드;
    상기 단차형 유전체 재료 부분을 통해 수직으로 연장되는 관통 비아 구조물(pass-through via structure)들; 및
    상기 관통 비아 구조물들 중 각자의 하나와 접촉하는 추가의 접합 패드들을 추가로 포함하는, 반도체 구조물.
  9. 제8항에 있어서,
    상기 단차형 유전체 재료 부분의 수평 표면은 상기 소스 층과 상기 절연 층들 중 상기 가장 근위의 절연 층 사이의 상기 계면을 포함하는 상기 수평 평면 내에 위치되고;
    상기 추가의 접합 패드들은 상기 단차형 유전체 재료 부분의 상기 수평 표면의 각자의 환형 부분과 접촉하고;
    상기 소스 층과 접촉하는 상기 접합 패드는 상기 소스 층의 두께만큼 상기 추가의 접합 패드들로부터 수직으로 오프셋되는, 반도체 구조물.
  10. 제9항에 있어서,
    상기 소스 층과 접촉하는 상기 접합 패드에 접합된 접합 와이어; 및
    상기 추가의 접합 패드들 중 각자의 하나에 접합된 추가의 접합 와이어들을 추가로 포함하는, 반도체 구조물.
  11. 제1항에 있어서,
    상기 메모리 다이는, 상기 드레인 영역들이 상기 소스 층과 상기 수직 반도체 채널들 사이의 계면들을 포함하는 수평 평면으로부터 떨어져 있는 것보다 상기 수평 평면으로부터 더 원위에 있는 제1 접합 구조물들을 포함하고;
    상기 로직 다이는 제2 접합 구조물들을 포함하고;
    상기 제2 접합 구조물들은 상기 제1 접합 구조물들에 접합되는, 반도체 구조물.
  12. 제11항에 있어서,
    상기 메모리 다이는 메모리 요소들의 3차원 어레이를 형성하는 수직 NAND 스트링들의 2차원 어레이를 포함하고;
    상기 로직 다이는 상기 메모리 요소들의 3차원 어레이의 동작을 지원하는 주변 회로부를 포함하는, 반도체 구조물.
  13. 제11항에 있어서,
    상기 로직 다이의 기판을 통해 수직으로 연장되고 상기 로직 다이 상에 위치된 주변 회로부 반도체 디바이스들의 각자의 노드에 전기적으로 연결되는, 측방향으로-절연된 기판-관통 비아 구조물(laterally-insulated through-substrate via structure)들; 및
    상기 측방향으로-절연된 기판-관통 비아 구조물들 중 각자의 하나와 접촉하고 상기 로직 다이의 상기 기판에 의해 상기 반도체 디바이스들로부터 수직으로 이격된 후면 접합 패드들을 추가로 포함하는, 반도체 구조물.
  14. 3차원 메모리 디바이스를 형성하는 방법으로서,
    캐리어 기판 위에 절연 층들 및 스페이서 재료 층들의 교번하는 스택을 형성하는 단계 - 상기 스페이서 재료 층들은 전기 전도성 층들로서 형성되거나, 또는 후속적으로 전기 전도성 층들로 대체됨 -;
    상기 교번하는 스택을 통해 메모리 스택 구조물들을 형성하는 단계 - 상기 메모리 스택 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -;
    상기 캐리어 기판을 제거한 후 상기 수직 반도체 채널들 각각의 원위 단부를 물리적으로 노출시키는 단계; 및
    상기 수직 반도체 채널들 각각의 상기 원위 단부 상에 직접 소스 층을 형성하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 소스 층은 1.0 x 105 S/cm 초과인 전도도를 갖는 도핑된 반도체 재료를 포함하는, 방법.
  16. 제14항에 있어서, 상기 방법은,
    상기 수직 반도체 채널들의 상기 원위 단부들 상에 드레인 영역들을 형성하는 단계;
    상기 드레인 영역들의 각자의 서브세트에 연결된 비트 라인들을 형성하는 단계; 및
    상기 비트 라인들 위에 제1 접합 구조물들을 형성하는 단계를 추가로 포함하며, 상기 제1 접합 구조물들의 서브세트는 상기 비트 라인들에 전기적으로 연결되는, 방법.
  17. 제16항에 있어서, 상기 방법은,
    상기 교번하는 스택을 패턴화함으로써 단차형 표면들을 형성하는 단계 - 상기 단차형 표면들은 상기 교번하는 스택 내의 상기 절연 층들 중 최저부 절연 층으로부터 상기 교번하는 스택의 상기 절연 층들 중 최상부 절연 층까지 연속적으로 연장됨 -;
    상기 단차형 표면들 상에 단차형 유전체 재료 부분을 형성하는 단계 - 상기 단차형 유전체 재료 부분은 상기 캐리어 기판으로부터 수직 거리에 따라 증가하는 단계적-증가 측방향 범위를 가짐 -; 및
    상기 단차형 표면들 아래에 놓이는 상기 교번하는 스택의 영역 및 상기 단차형 표면들 위에 놓이는 상기 단차형 유전체 재료 부분의 영역을 통해 지지 기둥 구조물들을 형성하는 단계를 추가로 포함하며, 상기 지지 기둥 구조물들 각각은 상기 수직 반도체 채널들과 동일한 조성을 갖는 반도체 재료 부분, 및 상기 메모리 필름들 각각과 동일한 유전체 재료 층들의 세트를 포함하는 유전체 층 스택을 포함하는, 방법.
  18. 제16항에 있어서,
    반도체 기판 상에 위치된 반도체 디바이스들을 포함하는 반도체 다이를 제공하는 단계 - 제2 접합 구조물들이 상기 반도체 디바이스들 위에 놓이고 상기 반도체 디바이스들에 전기적으로 연결되고, 측방향으로-절연된 기판-관통 비아 구조물들이 상기 반도체 기판을 통해 연장됨 -;
    상기 제2 접합 구조물들을 상기 제1 접합 구조물들에 접합시키는 단계;
    상기 소스 층 상에 결합 패드를 형성하는 단계; 및
    상기 측방향으로-절연된 관통-기판 비아 구조물들 중 각각의 하나 상에 후면 접합 패드들을 형성하는 단계를 추가로 포함하는, 방법.
  19. 제14항에 있어서,
    상기 캐리어 기판의 제거 후 상기 교번하는 스택 내의 상기 절연 층들 중 하나의 절연 층의 평탄한 표면을 물리적으로 노출시키는 단계; 및
    상기 절연 층들 중 상기 하나의 절연 층의 상기 평탄한 표면을 포함하는 수평 평면을 통해 돌출되는 상기 메모리 스택 구조물들의 부분들을 제거하는 단계를 포함하는, 방법.
  20. 제19항에 있어서, 상기 방법은,
    상기 절연 층들 중 상기 하나의 절연 층의 상기 평탄한 표면 및 상기 수직 반도체 채널들의 물리적으로 노출된 표면들 상에 도핑된 반도체 재료 층을 형성하는 단계; 및
    상기 도핑된 반도체 재료 층을 패턴화하는 단계를 추가로 포함하며, 상기 도핑된 반도체 재료 층의 나머지 부분은 상기 소스 층을 구성하는, 방법.
KR1020217016548A 2019-02-13 2019-11-22 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법 KR102593797B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/274,687 2019-02-13
US16/274,687 US10629616B1 (en) 2019-02-13 2019-02-13 Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
PCT/US2019/062739 WO2020167355A1 (en) 2019-02-13 2019-11-22 Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer

Publications (2)

Publication Number Publication Date
KR20210075197A KR20210075197A (ko) 2021-06-22
KR102593797B1 true KR102593797B1 (ko) 2023-10-25

Family

ID=70285199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217016548A KR102593797B1 (ko) 2019-02-13 2019-11-22 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법

Country Status (4)

Country Link
US (2) US10629616B1 (ko)
KR (1) KR102593797B1 (ko)
CN (1) CN113169182B (ko)
WO (1) WO2020167355A1 (ko)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892269B2 (en) 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
US11527523B2 (en) * 2018-12-10 2022-12-13 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional processor
US10868025B2 (en) * 2018-11-26 2020-12-15 Sandisk Technologies Llc Three-dimensional memory device including replacement crystalline channels and methods of making the same
US11296068B2 (en) * 2018-12-10 2022-04-05 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional processor
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
CN111587489B (zh) 2018-12-17 2023-09-29 桑迪士克科技有限责任公司 具有应力竖直半导体沟道的三维存储器器件及其制备方法
US11508711B2 (en) 2019-02-13 2022-11-22 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11424231B2 (en) 2019-03-01 2022-08-23 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
US11398451B2 (en) * 2019-03-01 2022-07-26 Sandisk Technologies Llc Methods for reusing substrates during manufacture of a bonded assembly including a logic die and a memory die
US11239253B2 (en) 2019-03-01 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
JP2020141100A (ja) * 2019-03-01 2020-09-03 キオクシア株式会社 半導体装置およびその製造方法
JP2020145233A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
JP2020145231A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
JP2020150027A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 基板の分離方法、半導体記憶装置の製造方法、および基板分離装置
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US10797062B1 (en) 2019-04-16 2020-10-06 Sandisk Technologies Llc Bonded die assembly using a face-to-back oxide bonding and methods for making the same
KR20210015445A (ko) * 2019-08-02 2021-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11069707B2 (en) * 2019-10-29 2021-07-20 Sandisk Technologies Llc Variable die size memory device and methods of manufacturing the same
KR20210154829A (ko) * 2019-11-05 2021-12-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 본딩된 3차원 메모리 디바이스 및 그 형성 방법들
CN110998845B (zh) * 2019-11-22 2022-01-07 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
KR20210092090A (ko) * 2020-01-15 2021-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11646283B2 (en) 2020-01-28 2023-05-09 Sandisk Technologies Llc Bonded assembly containing low dielectric constant bonding dielectric material
JP2021150626A (ja) * 2020-03-24 2021-09-27 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
KR20210141175A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
US11450624B2 (en) 2020-05-29 2022-09-20 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11444039B2 (en) 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
WO2021242321A1 (en) * 2020-05-29 2021-12-02 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11417673B2 (en) 2020-06-22 2022-08-16 Micron Technology, Inc. Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
US11778817B2 (en) 2020-06-25 2023-10-03 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
US11302713B2 (en) 2020-06-25 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
US11538777B2 (en) 2020-07-01 2022-12-27 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof
US11776922B2 (en) 2020-07-01 2023-10-03 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof
JP2022014755A (ja) * 2020-07-07 2022-01-20 キオクシア株式会社 半導体装置およびその製造方法
US11587920B2 (en) 2020-07-22 2023-02-21 Sandisk Technologies Llc Bonded semiconductor die assembly containing through-stack via structures and methods for making the same
US11355437B2 (en) 2020-08-04 2022-06-07 Sandisk Technologies Llc Three-dimensional memory device including bump-containing bit lines and methods for manufacturing the same
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11417676B2 (en) * 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11862569B2 (en) * 2020-08-28 2024-01-02 Micron Technology, Inc. Front end of line interconnect structures and associated systems and methods
US20220068820A1 (en) * 2020-08-28 2022-03-03 Micron Technology, Inc. Front end of line interconnect structures and associated systems and methods
WO2022041103A1 (en) 2020-08-28 2022-03-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming thereof
US11817305B2 (en) 2020-08-28 2023-11-14 Micron Technology, Inc. Front end of line interconnect structures and associated systems and methods
JP2023531482A (ja) * 2020-09-02 2023-07-24 長江存儲科技有限責任公司 半導体デバイス用パッド構造
KR20230013278A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. Xtacking 아키텍처의 패드 아웃 구조
JP2022046249A (ja) * 2020-09-10 2022-03-23 キオクシア株式会社 半導体記憶装置
KR20220042702A (ko) 2020-09-28 2022-04-05 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법
KR20220046291A (ko) 2020-10-07 2022-04-14 에스케이하이닉스 주식회사 반도체 메모리 장치의 제조방법
US11482539B2 (en) 2020-10-28 2022-10-25 Sandisk Technologies Llc Three-dimensional memory device including metal silicide source regions and methods for forming the same
US11393836B2 (en) 2020-11-18 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device with separated source-side lines and method of making the same
US11889684B2 (en) 2020-11-18 2024-01-30 Sandisk Technologies Llc Three-dimensional memory device with separated source-side lines and method of making the same
KR20220069152A (ko) 2020-11-19 2022-05-27 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220078011A (ko) 2020-12-02 2022-06-10 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함하는 메모리 시스템
US11367733B1 (en) 2020-12-07 2022-06-21 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
US11417621B2 (en) 2020-12-07 2022-08-16 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
US11626418B2 (en) 2020-12-11 2023-04-11 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11903190B2 (en) 2020-12-11 2024-02-13 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11631690B2 (en) 2020-12-15 2023-04-18 Sandisk Technologies Llc Three-dimensional memory device including trench-isolated memory planes and method of making the same
US11676954B2 (en) 2020-12-28 2023-06-13 Sandisk Technologies Llc Bonded three-dimensional memory devices with backside source power supply mesh and methods of making the same
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
JP2022122792A (ja) * 2021-02-10 2022-08-23 キオクシア株式会社 半導体記憶装置
US11569139B2 (en) 2021-03-02 2023-01-31 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11621202B2 (en) 2021-03-02 2023-04-04 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11404123B1 (en) 2021-04-05 2022-08-02 Sandisk Technologies Llc Non-volatile memory with multiple wells for word line switch transistors
US11756934B2 (en) * 2021-04-16 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11758730B2 (en) 2021-05-10 2023-09-12 Sandisk Technologies Llc Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
US20220375958A1 (en) * 2021-05-24 2022-11-24 Sandisk Technologies Llc Three-dimensional memory device with finned support pillar structures and methods for forming the same
CN113519055B (zh) * 2021-06-07 2023-07-21 长江存储科技有限责任公司 三维存储装置及其形成方法
CN113488392B (zh) * 2021-07-13 2022-08-02 武汉新芯集成电路制造有限公司 集成电路器件制造方法
US11869877B2 (en) 2021-08-06 2024-01-09 Sandisk Technologies Llc Bonded assembly including inter-die via structures and methods for making the same
CN116097438A (zh) * 2021-08-31 2023-05-09 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
WO2023028851A1 (en) * 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and methods for forming the same
US11925027B2 (en) 2021-12-27 2024-03-05 Sandisk Technologies Llc Three-dimensional memory device including sense amplifiers having a common width and separation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
US10283566B2 (en) * 2017-06-01 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
US10199359B1 (en) * 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
KR20190026418A (ko) 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
US10199326B1 (en) * 2017-10-05 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10388666B1 (en) 2018-03-08 2019-08-20 Sandisk Technologies Llc Concurrent formation of memory openings and contact openings for a three-dimensional memory device
US10354980B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10115681B1 (en) * 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
KR20190118751A (ko) 2018-04-11 2019-10-21 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
CN113169182B (zh) 2024-04-23
US11195857B2 (en) 2021-12-07
KR20210075197A (ko) 2021-06-22
WO2020167355A1 (en) 2020-08-20
US10629616B1 (en) 2020-04-21
US20200258904A1 (en) 2020-08-13
CN113169182A (zh) 2021-07-23

Similar Documents

Publication Publication Date Title
KR102593797B1 (ko) 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법
US11127728B2 (en) Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
KR102377774B1 (ko) 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
US10903164B2 (en) Bonded assembly including a semiconductor-on-insulator die and methods for making the same
KR102371571B1 (ko) 메모리 다이를 통한 로직 신호 라우팅을 갖는 3차원 메모리 디바이스 및 그의 제조 방법들
US11201107B2 (en) Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US10957705B2 (en) Three-dimensional memory devices having a multi-stack bonded structure using a logic die and multiple three-dimensional memory dies and method of making the same
US11355515B2 (en) Three-dimensional memory device including locally thickened electrically conductive layers and methods of manufacturing the same
US11587943B2 (en) Bonded die assembly using a face-to-back oxide bonding and methods for making the same
KR102544977B1 (ko) 소스 라인을 위한 접합 패드-기반 전력 공급 네트워크를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
CN113196476A (zh) 支撑管芯和包括横向移位的竖直互连的多个存储器管芯的接合组件及其制造方法
US11322483B1 (en) Three-dimensional memory device containing a shared word line driver across different tiers and methods for making the same
KR20210075213A (ko) 매립된 접합 조립체 및 그의 제조 방법
US11482539B2 (en) Three-dimensional memory device including metal silicide source regions and methods for forming the same
US11501821B2 (en) Three-dimensional memory device containing a shared word line driver across different tiers and methods for making the same
WO2022098395A1 (en) Three-dimensional memory device containing a shared word line driver across different tiers and methods for making the same
US20230284443A1 (en) Three-dimensional memory device containing a pillar contact between channel and source and methods of making the same
US20240090217A1 (en) Three-dimensional memory device containing a pillar contact between channel and source and methods of making the same
US20230369208A1 (en) Three-dimensional memory device containing variable thickness word lines with reduced length metal nitride diffusion barriers and methods for forming the same
KR20220087526A (ko) 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right