JP2022046249A - 半導体記憶装置 - Google Patents

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transistors
semiconductor
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信彬 岡田
Nobuaki Okada
俊記 久田
Toshiki Hisada
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１チップと、第２チップと、を備える。第１チップは、第１半導体基板と、第１方向に並び第２方向に延伸する複数の第１導電層と、第１方向に延伸し複数の第１導電層と対向する第１半導体柱と、複数の第１導電層と第１半導体柱との間に設けられた第１電荷蓄積膜と、第１半導体基板に設けられた複数の第１トランジスタと、複数の第１トランジスタの少なくとも一部に電気的に接続された複数の第１貼合電極と、を備える。第２チップは、第２半導体基板と、第２半導体基板に設けられた複数の第２トランジスタと、複数の第２トランジスタの少なくとも一部に電気的に接続され、複数の第１貼合電極に貼合された複数の第２貼合電極と、を備える。第２半導体基板の第１方向における厚みは、第１半導体基板の第１方向における厚みよりも小さい。【選択図】図１８

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体柱と、導電層及び半導体柱の間に設けられた電荷蓄積膜と、を備える半導体記憶装置が知られている。
特開２０１７－１５７２６０号公報
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１チップと、第２チップと、を備える。第１チップは、第１半導体基板と、第１半導体基板の表面と交差する第１方向に並び第１方向と交差する第２方向に延伸する複数の第１導電層と、第１方向に延伸し複数の第１導電層と対向する第１半導体柱と、複数の第１導電層と第１半導体柱との間に設けられた第１電荷蓄積膜と、第１半導体基板に設けられた複数の第１トランジスタと、複数の第１トランジスタの少なくとも一部に電気的に接続された複数の第１貼合電極と、を備える。第２チップは、第２半導体基板と、第２半導体基板に設けられた複数の第２トランジスタと、複数の第２トランジスタの少なくとも一部に電気的に接続され複数の第１貼合電極に貼合された複数の第２貼合電極と、を備える。第２半導体基板の第１方向における厚みは、第１半導体基板の第１方向における厚みよりも小さい。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 同メモリシステム１０の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの模式的な分解斜視図である。 チップＣＭの構成例を示す模式的な平面図である。 チップＣＭの構成例を示す模式的な平面図である。 チップＣＰの構成例を示す模式的な底面図である。 チップＣＰの構成例を示す模式的な底面図である。 図１３のＡで示した部分の模式的な拡大図である。 図１６のＢで示した部分の模式的な拡大図である。 図１３に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図１３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図１３に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図１９のＦで示した部分の模式的な拡大図である。 図２１のＧで示した部分の模式的な拡大図である。 チップＣＭの一部の構造を示す模式的な断面図である。 チップＣＭの一部の構造を示す模式的な断面図である。 チップＣＭの一部の構造を示す模式的な断面図である。 チップＣＰの一部の構造を示す模式的な断面図である。 チップＣＰの一部の構造を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 チップＣＭ´の構成例を示す模式的な平面図である。 チップＣＭ´の構成例を示す模式的な平面図である。 チップＣＭ´の構成例を示す模式的な平面図である。 チップＣＭ´の構成例を示す模式的な平面図である。 チップＣＭ´の構成例を示す模式的な平面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、メモリセルアレイが設けられる基板を基準とする。また、例えば、上記Ｚ方向に沿ってこの基板から離れる向きを上と、Ｚ方向に沿ってこの基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成のこの基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成のこの基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のボンディングパッド電極ＰＸを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のボンディングパッド電極ＰＸは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。
［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５～図１０は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図４に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣには、１ビット又は複数ビットのデータが記録される。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図４）は、例えば図６に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
チャージポンプ回路３２は、例えば図７に示す様に、電圧供給線３１に電圧ＶＯＵＴを出力する電圧出力回路３２ａと、電圧供給線３１に接続された分圧回路３２ｂと、分圧回路３２ｂから出力される電圧ＶＯＵＴ´と参照電圧ＶＲＥＦとの大小関係に応じて電圧出力回路３２ａにフィードバック信号ＦＢを出力するコンパレータ３２ｃと、を備える。
電圧出力回路３２ａは、図８に示す様に、電圧供給線３１及び電圧供給線３２ａ１の間に交互に接続された複数の高電圧トランジスタ３２ａ２ａ，３２ａ２ｂを備える。電圧供給線３２ａ１には、電源電圧ＶＣＣが供給される。直列に接続された複数の高電圧トランジスタ３２ａ２ａ，３２ａ２ｂのゲート電極は、それぞれのドレイン電極及びキャパシタ３２ａ３に接続されている。また、電圧出力回路３２ａは、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力するＡＮＤ回路３２ａ４と、ＡＮＤ回路３２ａ４の出力信号を昇圧して出力するレベルシフタ３２ａ５ａと、ＡＮＤ回路３２ａ４の出力信号の反転信号を昇圧して出力するレベルシフタ３２ａ５ｂと、を備える。レベルシフタ３２ａ５ａの出力信号は、キャパシタ３２ａ３を介して高電圧トランジスタ３２ａ２ａのゲート電極に接続される。レベルシフタ３２ａ５ｂの出力信号は、キャパシタ３２ａ３を介して高電圧トランジスタ３２ａ２ｂのゲート電極に接続される。
フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力される。これに伴い、電圧供給線３１から電圧供給線３２ａ１に電子が移送され、電圧供給線３１の電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力されない。従って、電圧供給線３１の電圧は増大しない。
分圧回路３２ｂは、図７に示す様に、電圧供給線３１及び分圧端子３２ｂ１の間に接続された抵抗素子３２ｂ２と、分圧端子３２ｂ１及び電圧供給線３２ｂ３の間に直列に接続された可変抵抗素子３２ｂ４と、を備える。電圧供給線３２ｂ３には、接地電圧ＶＳＳが供給される。可変抵抗素子３２ｂ４の抵抗値は、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。従って、分圧端子３２ｂ１の電圧ＶＯＵＴ´の大きさは、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。
可変抵抗素子３２ｂ４は、図９に示す様に、分圧端子３２ｂ１及び電圧供給線３２ｂ３の間に並列に接続された複数の電流経路３２ｂ５を備える。これら複数の電流経路３２ｂ５は、それぞれ、直列に接続された抵抗素子３２ｂ６及びトランジスタ３２ｂ７を備える。各電流経路３２ｂ５に設けられた抵抗素子３２ｂ６の抵抗値は、お互いに異なる大きさであっても良い。各電流経路３２ｂ５に設けられたトランジスタ３２ｂ７のゲート電極には、それぞれ、動作電圧制御信号ＶＣＴＲＬの異なるビットが入力される。また、可変抵抗素子３２ｂ４は、トランジスタ３２ｂ７を含まない電流経路３２ｂ８を有していても良い。
コンパレータ３２ｃは、図７に示す様に、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３２ｂ１の電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより小さい場合に“Ｈ”状態となる。
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤ（図４）は、例えば図５及び図６に示す様に、アドレスデータＤＡＤＤをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３（図５）、ワード線選択回路２４（図６）及び電圧選択回路２５（図６）と、を備える。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬＬ（図５）及びワード線選択線ＷＬＳＥＬＬ（図６）を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従って順次アドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及びワード線選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及びワード線選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬＬ及びワード線選択線ＷＬＳＥＬＬの電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
ブロック選択回路２３（図５）は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の高電圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ、ワード線選択回路２４（図６）及び電圧選択回路２５（図６）を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬＨに共通に接続される。ブロック選択線ＢＬＫＳＥＬＨは、それぞれ、レベルシフタＬＳＢＬＫに接続されている。レベルシフタＬＳＢＬＫは、例えば、出力端子と、出力端子と電圧供給線３１との間に接続されたＰ型の高電圧トランジスタと、出力端子と接地電圧ＶＳＳが供給される電圧供給線との間に接続されたＮ型の高電圧トランジスタと、これら２つの高電圧トランジスタのゲート電極に接続された入力端子と、を備える一又は複数の高電圧インバータ回路を含んでいても良い。また、これら一又は複数の高電圧インバータ回路の少なくとも一つの出力端子は、ブロック選択線ＢＬＫＳＥＬＨに接続されていても良い。また、これら一又は複数の高電圧インバータ回路の少なくとも一つの入力端子は、ブロック選択線ＢＬＫＳＥＬＬに接続されていても良い。
ワード線選択回路２４（図６）は、ワード線ＷＬ及びドレイン側選択ゲート線ＳＧＤに対応する複数のワード線選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数のワード線選択トランジスタ３７と、これら複数のワード線選択トランジスタ３７のゲート電極に接続された複数のレベルシフタＬＳＷＬと、を備える。ワード線選択トランジスタ３７は、例えば、電界効果型の高電圧トランジスタである。ワード線選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３（図５）を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、電圧選択回路２５（図６）を介して、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応するワード線選択線ＷＬＳＥＬＨに接続される。ワード線選択線ＷＬＳＥＬＨは、それぞれ、レベルシフタＬＳＷＬに接続されている。レベルシフタＬＳＷＬは、例えば、一又は複数の高電圧インバータ回路を含んでいても良い。また、これら一又は複数の高電圧インバータ回路の少なくとも一つの出力端子は、ワード線選択線ＷＬＳＥＬＨに接続されていても良い。また、これら一又は複数の高電圧インバータ回路の少なくとも一つの入力端子は、ワード線選択線ＷＬＳＥＬＬに接続されていても良い。
電圧選択回路２５は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３８を備える。これら複数の電圧選択部３８は、それぞれ、複数の電圧選択トランジスタ３９と、これら複数の電圧選択トランジスタ３９のゲート電極に接続された複数のレベルシフタＬＳＶと、を備える。電圧選択トランジスタ３９は、例えば、電界効果型の高電圧トランジスタである。電圧選択トランジスタ３９のドレイン端子は、それぞれ、配線ＣＧ、ブロック選択回路２３（図５）及びワード線選択回路２４（図６）を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線ＶＳＥＬＨに接続される。電圧選択線ＶＳＥＬＨは、それぞれ、レベルシフタＬＳＶに接続されている。レベルシフタＬＳＶは、例えば、一又は複数の高電圧インバータ回路を含んでいても良い。また、これら一又は複数の高電圧インバータ回路の少なくとも一つの出力端子は、電圧選択線ＶＳＥＬＨに接続されていても良い。また、これら一又は複数の高電圧インバータ回路の少なくとも一つの入力端子は、電圧選択線ＶＳＥＬＬに接続されていても良い。尚、電圧選択線ＶＳＥＬＬは、シーケンサＳＱＣに接続されている。
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図４）は、例えば図１０に示す様に、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、それぞれ、ビット線ＢＬに並列に接続された高電圧トランジスタ４１，４２と、高電圧トランジスタ４１，４２のゲート電極に接続された２つのレベルシフタＬＳＢＬと、を備える。また、センスアンプユニットＳＡＵは、それぞれ、高電圧トランジスタ４１を介してビット線ＢＬに電気的に接続されたセンスアンプＳＡを備える。
高電圧トランジスタ４１，４２は、例えば、電界効果型の高電圧トランジスタである。高電圧トランジスタ４１のドレイン端子は、センスアンプＳＡに接続されている。高電圧トランジスタ４２のドレイン端子は、消去電圧ＶＥＲＡを供給する電圧供給線３１に接続されている。高電圧トランジスタ４１，４２のソース端子は、上述の通り、ビット線ＢＬに接続されている。高電圧トランジスタ４１，４２のゲート電極は、それぞれ、信号線ＢＬＳＨ，ＢＬＢＩＡＳＨに接続される。信号線ＢＬＳＨ，ＢＬＢＩＡＳＨは、それぞれ、レベルシフタＬＳＢＬに接続されている。レベルシフタＬＳＢＬは、例えば、一又は複数の高電圧インバータ回路を含んでいても良い。また、これら一又は複数の高電圧インバータ回路の少なくとも一つの出力端子は、信号線ＢＬＳＨ，ＢＬＢＩＡＳＨに接続されていても良い。また、これら一又は複数の高電圧インバータ回路の少なくとも一つの入力端子は、信号線ＢＬＳＬ，ＢＬＢＩＡＳＬに接続されていても良い。尚、信号線ＢＬＳＬ，ＢＬＢＩＡＳＬは、シーケンサＳＱＣに接続されている。
尚、図１０の例において、消去電圧ＶＥＲＡを供給する電圧供給線３１及び信号線ＢＬＳＬ，ＢＬＢＩＡＳＬは、複数のセンスアンプユニットＳＡＵについて共通に設けられている。
センスアンプＳＡは、例えば、ビット線ＢＬに流れる電流に応じてデータ線の電荷を放電するセンストランジスタと、データ線のデータをラッチする複数のラッチ回路と、ラッチ回路のデータに基づいてビット線ＢＬの電圧又は電流を制御する電圧制御回路と、を備える。また、センスアンプＳＡは、それぞれ、配線ＤＢＵＳを介して、キャッシュメモリＣＭ（図４）に接続されている。
尚、高電圧トランジスタ４１のゲート電極に接続されたレベルシフタＬＳＢＬは、省略される場合がある。また、高電圧トランジスタ４２、及び、そのゲート電極に接続されたレベルシフタＬＳＢＬは、省略される場合がある。また、図１０の例では、各センスアンプユニットＳＡＵにレベルシフタＬＳＢＬが設けられているが、複数のセンスアンプユニットＳＡＵについて共通のレベルシフタＬＳＢＬを設けることも可能である。
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図４）は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続された複数のラッチ回路を備える。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタＡＤＲ（図４）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図４）と導通させる。
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱ０～ＤＱ７に接続されたコンパレータ等の入力回路及びＯＣＤ（Off Chip Driver）回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続されている。データ信号入出力端子ＤＱ０～ＤＱ７、トグル信号入出力端子ＤＱＳ，／ＤＱＳ及び電源電圧ＶＣＣＱが供給される端子は、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。
［メモリダイＭＤの構造］
図１１は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図１１に示す通り、メモリダイＭＤは、チップＣＭとチップＣＰとを備える。チップＣＭは、例えば図４に示す様に、メモリセルアレイＭＣＡ（図５）中の構成、並びに、電圧生成回路ＶＧ、ロウデコーダＲＤ及びセンスアンプモジュールＳＡＭ等に含まれる高電圧トランジスタを備える。チップＣＰは、例えば図４に示す様に、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、シーケンサＳＱＣ、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ、コマンドレジスタＣＭＲ、ステータスレジスタＳＴＲ、入出力制御回路Ｉ／Ｏ、及び、論理回路ＣＴＲ等に含まれる低電圧トランジスタを備える。
チップＣＭの上面には、図１１に示す通り、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの下面には、複数の貼合電極ＰＩ２が設けられている。また、チップＣＰの上面には、複数のボンディングパッド電極ＰＸが設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面（複数のボンディングパッド電極ＰＸが設けられる面）を裏面と呼ぶ。図示の例において、チップＣＭの表面はチップＣＭの裏面よりも上方に設けられ、チップＣＰの裏面はチップＣＰの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
尚、図１１の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図１２は、チップＣＭの構成例を示す模式的な平面図である。図１３は、複数の貼合電極ＰＩ１が設けられたチップＣＭの表面よりも内部の構造を示す。図１４は、チップＣＰの構成例を示す模式的な底面図である。図１５は、複数の貼合電極ＰＩ２が設けられたチップＣＰの表面よりも内部の構造を示す。図１６は、図１３のＡで示した部分の模式的な拡大図である。図１７は、図１６のＢで示した部分の模式的な拡大図である。図１８は、図１３に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１９は、図１３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図２０は、図１３に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図２１は、図１９のＦで示した部分の模式的な拡大図である。図２２は、図２１のＧで示した部分の模式的な拡大図である。図２３及び図２４は、チップＣＭの一部の構造を示す模式的な断面図である。図２６及び図２７は、チップＣＰの一部の構造を示す模式的な断面図である。
［チップＣＭの構造］
チップＣＭには、例えば図１２及び図１３に示す様に、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられている。メモリセルアレイ領域ＲＭＣＡとＸ方向において並ぶ位置には、それぞれ、ロウデコーダ領域ＲＲＤＨが設けられている。また、メモリセルアレイ領域ＲＭＣＡとＹ方向において並ぶ位置には、それぞれ、センスアンプモジュール領域ＲＳＡＭＨが設けられている。また、ロウデコーダ領域ＲＲＤＨとＹ方向において並び、且つ、センスアンプモジュール領域ＲＳＡＭＨとＸ方向において並ぶ位置には、電圧生成回路領域ＲＶＧＨが設けられている。
メモリセルアレイ領域ＲＭＣＡは、メモリセルアレイＭＣＡ（図５）中の構成を備える。例えば図１３の例において、メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、メモリセルアレイ領域ＲＭＣＡは、メモリホール領域ＲＭＨと、メモリホール領域ＲＭＨとロウデコーダ領域ＲＲＤＨとの間に設けられたフックアップ領域ＲＨＵと、を備える。ロウデコーダ領域ＲＲＤＨは、ブロック選択トランジスタ３５（図５）及びレベルシフタＬＳＢＬＫ（図５）中の高電圧トランジスタを備える。センスアンプモジュール領域ＲＳＡＭＨは、高電圧トランジスタ４１，４２（図１０）及びレベルシフタＬＳＢＬ（図５）中の高電圧トランジスタを備える。電圧生成回路領域ＲＶＧＨは、ワード線選択トランジスタ３７（図６）及びレベルシフタＬＳＷＬ（図５）中の高電圧トランジスタ、電圧選択トランジスタ３９（図６）及びレベルシフタＬＳＶ（図５）中の高電圧トランジスタ、並びに、高電圧トランジスタ３２ａ２ａ，３２ａ２ｂ（図７）及びレベルシフタ３２ａ５ａ，３２ａ５ｂ（図８）中の高電圧トランジスタを備える。
チップＣＭは、例えば図１８～図２０に示す様に、半導体基板１００と、半導体基板１００の上方に設けられたデバイス層ＬＤＨと、デバイス層ＬＤＨの上方に設けられた複数の配線層Ｍ０，Ｍ１，Ｍ２，Ｍ３と、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図１８～図２０に示す様に、半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域１００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域１００Ｐと、Ｎ型ウェル領域１００Ｎ及びＰ型ウェル領域１００Ｐが設けられていない半導体基板領域１００Ｓと、絶縁領域１００Ｉと、が設けられている。
［デバイス層ＬＤＨのメモリホール領域ＲＭＨにおける構造］
図１３を参照して説明した様に、メモリホール領域ＲＭＨには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。例えば図１６に示す様に、Ｙ方向に並ぶ２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられている。また、メモリブロックＢＬＫは、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。例えば図１７に示す様に、Ｙ方向に並ぶ２つのストリングユニットＳＵの間には、ストリングユニット間絶縁層ＳＨＥが設けられている。
ストリングユニットＳＵは、例えば図２１に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、例えば図１７及び図２１に示す様に、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体柱１２０は、例えば図１７に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図２１に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。
半導体柱１２０の下端部は、単結晶シリコン（Ｓｉ）等からなる半導体層１２２を介して、半導体基板１００のＰ型ウェル領域１００Ｐに接続されている。半導体層１２２は、ソース側選択トランジスタＳＴＳｂのチャネル領域として機能する。半導体層１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。半導体層１２２と導電層１１１との間には、酸化シリコン等の絶縁層１２３が設けられている。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。
ゲート絶縁膜１３０は、例えば図２２に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図２２には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［デバイス層ＬＤＨのフックアップ領域ＲＨＵにおける構造］
図１８に示す様に、フックアップ領域ＲＨＵには、複数の導電層１１０のＸ方向における端部が設けられている。また、図１６に示す様に、フックアップ領域ＲＨＵには、Ｘ方向及びＹ方向に並ぶ複数のコンタクトＣＣが設けられている。図１８に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
また、図１６に示す様に、フックアップ領域ＲＨＵには、コンタクトＣＣの近傍に設けられた支持構造ＨＲが設けられている。支持構造ＨＲは、例えば、半導体柱１２０及びゲート絶縁膜１３０と同様の構造を含んでいても良いし、Ｚ方向に延伸する酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。
［デバイス層ＬＤＨのロウデコーダ領域ＲＲＤＨ、センスアンプモジュール領域ＲＳＡＭＨ及び電圧生成回路領域ＲＶＧＨにおける構造］
デバイス層ＬＤＨのロウデコーダ領域ＲＲＤＨ、センスアンプモジュール領域ＲＳＡＭＨ及び電圧生成回路領域ＲＶＧＨには、複数のＮ型の高電圧トランジスタＴｒＮＨと、複数のＰ型の高電圧トランジスタＴｒＰＨと、が設けられている。尚、高電圧トランジスタＴｒＮＨ，ＴｒＰＨには、例えば、５Ｖよりも大きい電圧が供給される場合がある。
Ｎ型の高電圧トランジスタＴｒＮＨは、例えば図２３に示す様に、半導体基板１００の半導体基板領域１００Ｓに設けられている。高電圧トランジスタＴｒＮＨは、半導体基板領域１００Ｓの一部と、半導体基板１００の表面に設けられた酸化シリコン（ＳｉＯ２）等のゲート絶縁層１４１と、ゲート絶縁層１４１の上面に設けられた多結晶シリコン（Ｓｉ）等のゲート電極部材１４２と、ゲート電極部材１４２の上面に設けられたタングステン（Ｗ）等のゲート電極部材１４３と、ゲート電極部材１４３の上面に設けられた酸化シリコン（ＳｉＯ２）又は窒化シリコン（Ｓｉ３Ｎ４）等のキャップ絶縁層１４４と、ゲート電極部材１４２、ゲート電極部材１４３及びキャップ絶縁層１４４のＸ方向又はＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）又は窒化シリコン（Ｓｉ３Ｎ４）等の側壁絶縁層１４５と、を備える。尚、ゲート電極部材１４２は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物を含む。
尚、図示の例において、厚みＴ１４１は、ゲート絶縁層１４１のＺ方向における厚みと一致する。
また、Ｎ型の高電圧トランジスタＴｒＮＨは、半導体基板１００の表面、ゲート絶縁層１４１のＸ方向又はＹ方向の側面、側壁絶縁層１４５のＸ方向又はＹ方向の側面、及び、キャップ絶縁層１４４の上面に積層された、酸化シリコン（ＳｉＯ２）等のライナ絶縁層１４６及び窒化シリコン（Ｓｉ３Ｎ４）等のライナ絶縁層１４７を備える。
また、Ｎ型の高電圧トランジスタＴｒＮＨには、Ｚ方向に延伸する３つのコンタクトＣＳＨが接続されている。コンタクトＣＳＨは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。３つのコンタクトＣＳＨのうちの一つは、ライナ絶縁層１４７、ライナ絶縁層１４６及びキャップ絶縁層１４４を貫通してゲート電極部材１４３の上面に接続されており、高電圧トランジスタＴｒＮＨのゲート電極の一部として機能する。３つのコンタクトＣＳＨのうちの二つは、ライナ絶縁層１４７及びライナ絶縁層１４６を貫通して半導体基板１００の表面に接続されており、高電圧トランジスタＴｒＮＨのソース電極又はドレイン電極として機能する。
尚、図示の例において、距離ＲＣＳＨは、ゲート電極の一部として機能するコンタクトＣＳＨの中心軸からドレイン電極の一部として機能するコンタクトＣＳＨの中心軸までのＸ方向又はＹ方向における距離と一致する。また、距離ＲＣＳＨは、ゲート電極の一部として機能するコンタクトＣＳＨの中心軸からソース電極の一部として機能するコンタクトＣＳＨの中心軸までのＸ方向又はＹ方向における距離と一致する。
また、Ｎ型の高電圧トランジスタＴｒＮＨは、半導体基板１００の表面の、ゲート電極部材１４２との対向面をチャネル領域としている。また、半導体基板１００の表面の、コンタクトＣＳＨとの接続部分には、高不純物濃度領域１４８が設けられている。また、半導体基板１００の表面の、チャネル領域と高不純物濃度領域１４８との間の領域（ゲート電極部材１４２と対向しない領域）には、低不純物濃度領域１４９が設けられている。高不純物濃度領域１４８及び低不純物濃度領域１４９は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含んでいる。また、高不純物濃度領域１４８におけるＮ型の不純物の不純物濃度は、低不純物濃度領域１４９におけるＮ型の不純物の不純物濃度よりも大きい。
Ｐ型の高電圧トランジスタＴｒＰＨは、例えば図２４に示す様に、基本的にはＮ型の高電圧トランジスタＴｒＮＨと同様に構成されている。ただし、Ｐ型の高電圧トランジスタＴｒＰＨは、半導体基板領域１００Ｓではなく、Ｎ型ウェル領域１００Ｎに設けられている。また、半導体基板１００の表面の、コンタクトＣＳＨとの接続部分には、高不純物濃度領域１４８のかわりに、高不純物濃度領域１５８が設けられている。また、半導体基板１００の表面の、チャネル領域と高不純物濃度領域１５８との間の領域（ゲート電極部材１４２と対向しない領域）には、低不純物濃度領域１４９のかわりに、低不純物濃度領域１５９が設けられている。高不純物濃度領域１５８及び低不純物濃度領域１５９は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。また、高不純物濃度領域１５８におけるＰ型の不純物の不純物濃度は、低不純物濃度領域１５９におけるＰ型の不純物の不純物濃度よりも大きい。
尚、Ｐ型の高電圧トランジスタＴｒＰＨにおいては、例えば図２５に示す様に、高不純物濃度領域１５８が、コンタクトＣＳＨとの接続部分から側壁絶縁層１４５の直下に位置する部分までの領域に設けられていても良い。また、この様なＰ型の高電圧トランジスタＴｒＰＨは、低不純物濃度領域１５９を備えていなくても良い。
［配線層Ｍ０，Ｍ１，Ｍ２，Ｍ３の構造］
例えば図１８に示す様に、配線層Ｍ０，Ｍ１，Ｍ２，Ｍ３に含まれる複数の配線は、例えば、上述したコンタクトＣＣ，ＣＳＨを介して、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ１は、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、図１８～図２０の例において、複数の配線ｍ１のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図１７に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体柱１２０に接続されている。尚、配線ｍ１のうちの一部ではなく、配線ｍ０のうちの一部がビット線ＢＬとして機能する場合もある。
配線層Ｍ２は、例えば図１８に示す様に、複数の配線ｍ２を含む。これら複数の配線ｍ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜、及び、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ３は、例えば図１８～図２０に示す様に、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。例えば図１２に示す様に、ロウデコーダ領域ＲＲＤＨには、複数の貼合電極ＰＩ１が設けられている。これらの貼合電極ＰＩ１の少なくとも一部は、ブロック選択線ＢＬＫＳＥＬＬ（図５）の一部として機能する。また、例えば図１２に示す様に、センスアンプモジュール領域ＲＳＡＭＨには、複数の貼合電極ＰＩ１が設けられている。これらの貼合電極ＰＩ１の少なくとも一部は、信号線ＢＬＳＬ（図１０）の一部、信号線ＢＬＢＩＡＳＬ（図１０）の一部、又は、高電圧トランジスタ４１とセンスアンプＳＡとを接続する配線の一部として機能する。また、例えば図１２に示す様に、電圧生成回路領域ＲＶＧＨには、複数の貼合電極ＰＩ１が設けられている。これらの貼合電極ＰＩ１の少なくとも一部は、ワード線選択線ＷＬＳＥＬＬ（図６）の一部、電圧選択線ＶＳＥＬＬ（図６）の一部、ＡＮＤ回路３２ａ４（図８）の入力端子の一部、又は、トランジスタ３２ｂ７（図９）のゲート電極に接続された信号線の一部として機能する。
［チップＣＰの構造］
チップＣＰには、例えば図１５に示す様に、Ｘ方向及びＹ方向に並ぶ４つのセンスアンプモジュール領域ＲＳＡＭＬが設けられている。また、センスアンプモジュール領域ＲＳＡＭＬとＸ方向において並ぶ位置には、それぞれ、ロウデコーダ領域ＲＲＤＬが設けられている。また、チップＣＰのＹ方向の端部には、入出力回路領域ＲＩＯが設けられている。
センスアンプモジュール領域ＲＳＡＭＬは、センスアンプモジュールＳＡＭ中の低電圧トランジスタを備える。ロウデコーダ領域ＲＲＤＬは、ロウデコーダＲＤ中の低電圧トランジスタを備える。入出力回路領域ＲＩＯは、入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲ中の低電圧トランジスタを備える。
チップＣＰは、例えば図１８～図２０に示す様に、半導体基板２００と、半導体基板２００の下方に設けられたデバイス層ＬＤＬと、デバイス層ＬＤＬの上方に設けられた複数の配線層Ｍ４，Ｍ５，Ｍ６，Ｍ７と、を備える。
［半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎ（図２７）と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐ（図２６）と、絶縁領域２００Ｉ（図１８）と、が設けられている。
尚、半導体基板２００のＺ方向における厚みＴ２００は、半導体基板１００のＺ方向における厚みＴ１００よりも小さい。厚みＴ２００は、例えば、厚みＴ１００の１／２以下であっても良い。より好ましくは、厚みＴ２００が、厚みＴ１００の１／５以下であっても良い。より好ましくは、厚みＴ２００が、厚みＴ１００の１／１０以下であっても良い。
また、図２０に示す様に、半導体基板２００の上面には、酸化シリコン（ＳｉＯ２）等の絶縁層２０１と、ポリイミド等の絶縁層２０２と、が設けられている。また、チップＣＰ上面のＹ方向の一端部においては、絶縁層２０１と絶縁層２０２との間に、アルミニウム（Ａｌ）等の金属配線ＭＺが設けられている。金属配線ＭＺの一部は、絶縁層２０２に設けられた開口を介して、チップＣＰの外部に露出している。この金属配線ＭＺの露出部は、上述したボンディングパッド電極ＰＸとして機能する。また、金属配線ＭＺの一部は、デバイス層ＬＤＬに設けられたコンタクトＣＳＬを介して、デバイス層ＬＤＬ中の構成に電気的に接続されている。
［デバイス層ＬＤＬの構造］
デバイス層ＬＤＬには、複数のＮ型の低電圧トランジスタＴｒＮＬと、複数のＰ型の低電圧トランジスタＴｒＰＬと、が設けられている。尚、低電圧トランジスタＴｒＮＬ，ＴｒＰＬに供給される電圧は、例えば、５Ｖよりも小さい。
Ｎ型の低電圧トランジスタＴｒＮＬは、例えば図２６に示す様に、半導体基板２００のＰ型ウェル領域２００Ｐに設けられている。低電圧トランジスタＴｒＮＬは、Ｐ型ウェル領域２００Ｐの一部と、半導体基板２００の表面に設けられた酸化シリコン（ＳｉＯ２）等のゲート絶縁層２４１と、ゲート絶縁層２４１の上面に設けられた多結晶シリコン（Ｓｉ）等のゲート電極部材２４２と、ゲート電極部材２４２の上面に設けられたタングステン（Ｗ）等のゲート電極部材２４３と、ゲート電極部材２４３の上面に設けられた窒化シリコン（Ｓｉ３Ｎ４）等のキャップ絶縁層２４４と、ゲート電極部材２４２、ゲート電極部材２４３及びキャップ絶縁層２４４のＸ方向又はＹ方向の側面に設けられた窒化シリコン（Ｓｉ３Ｎ４）等の側壁絶縁層２４５と、を備える。
尚、図示の例において、厚みＴ２４１は、ゲート絶縁層２４１のＺ方向における厚みと一致する。厚みＴ２４１は、厚みＴ１４１（図２３）よりも小さい。
また、Ｎ型の低電圧トランジスタＴｒＮＬは、半導体基板２００の表面、ゲート絶縁層２４１のＸ方向又はＹ方向の側面、側壁絶縁層２４５のＸ方向又はＹ方向の側面、及び、キャップ絶縁層２４４の上面に積層された、酸化シリコン（ＳｉＯ２）等のライナ絶縁層２４６及び窒化シリコン（Ｓｉ３Ｎ４）等のライナ絶縁層２４７を備える。
また、Ｎ型の低電圧トランジスタＴｒＮＬには、Ｚ方向に延伸する３つのコンタクトＣＳＬが接続されている。コンタクトＣＳＬは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。３つのコンタクトＣＳＬのうちの一つは、ライナ絶縁層２４７、ライナ絶縁層２４６及びキャップ絶縁層２４４を貫通してゲート電極部材２４３の上面に接続されており、低電圧トランジスタＴｒＮＬのゲート電極の一部として機能する。３つのコンタクトＣＳＬのうちの二つは、ライナ絶縁層２４７及びライナ絶縁層２４６を貫通して半導体基板２００の表面に接続されており、低電圧トランジスタＴｒＮＬのソース電極又はドレイン電極として機能する。
尚、図示の例において、距離ＲＣＳＬは、ゲート電極の一部として機能するコンタクトＣＳＬの中心軸からドレイン電極の一部として機能するコンタクトＣＳＬの中心軸までのＸ方向又はＹ方向における距離と一致する。また、距離ＲＣＳＬは、ゲート電極の一部として機能するコンタクトＣＳＬの中心軸からソース電極の一部として機能するコンタクトＣＳＬの中心軸までのＸ方向又はＹ方向における距離と一致する。距離ＲＣＳＬは、距離ＲＣＳＨ（図２３）よりも小さい。
また、Ｎ型の低電圧トランジスタＴｒＮＬは、半導体基板２００の表面の、ゲート電極部材２４２との対向面の一部をチャネル領域としている。半導体基板２００の表面の、コンタクトＣＳＬとの接続部分からゲート電極部材２４２との対向面までの領域には、高不純物濃度領域２４８が設けられている。高不純物濃度領域２４８とチャネル領域との間であって、半導体基板２００の表面のゲート電極部材２４２との対向面の一部の領域には、第１低不純物濃度領域２４９が設けられている。半導体基板２００の表面付近の、第１低不純物濃度領域２４９よりも半導体基板２００の裏面側の領域には、第２低不純物濃度領域２５０が設けられている。高不純物濃度領域２４８および第１低不純物濃度領域２４９は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含んでいる。第１低不純物濃度領域２４９における不純物濃度は、高不純物濃度領域２４８の不純物濃度より、低い。第２低不純物濃度領域２５０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。尚、第２低不純物濃度領域２５０は、省略しても良い。
Ｐ型の低電圧トランジスタＴｒＰＬは、例えば図２７に示す様に、基本的にはＮ型の低電圧トランジスタＴｒＮＬと同様に構成されている。ただし、Ｐ型の低電圧トランジスタＴｒＰＬは、Ｐ型ウェル領域２００Ｐではなく、Ｎ型ウェル領域２００Ｎに設けられている。半導体基板２００の表面の、コンタクトＣＳＬとの接続部分からゲート電極部材２４２との対向面までの領域には、高不純物濃度領域２４８のかわりに、高不純物濃度領域２５８が設けられている。高不純物濃度領域２５８とチャネル領域との間であって、半導体基板２００の表面のゲート電極部材２４２との対向面の一部の領域には、第１低不純物濃度領域２４９のかわりに、第１低不純物濃度領域２５９が設けられている。半導体基板２００の表面付近の、第１低不純物濃度領域２５９よりも半導体基板２００の裏面側の領域には、第２低不純物濃度領域２５０のかわりに、第２低不純物濃度領域２６０が設けられている。高不純物濃度領域２５８および第１低不純物濃度領域２５９は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。第１低不純物濃度領域２５９における不純物濃度は、高不純物濃度領域２５８の不純物濃度より、低い。第２低不純物濃度領域２６０は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含んでいる。尚、第２低不純物濃度領域２６０は、省略しても良い。
［配線層Ｍ４，Ｍ５，Ｍ６，Ｍ７の構造］
例えば図１８～図２０に示す様に、配線層Ｍ４，Ｍ５，Ｍ６，Ｍ７に含まれる複数の配線は、例えば、上述したコンタクトＣＳＬを介して、周辺回路ＰＣ中の構成に電気的に接続される。
配線層Ｍ４は、複数の配線ｍ４を含む。これら複数の配線ｍ４は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ５は、複数の配線ｍ５４を含む。これら複数の配線ｍ５は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ６は、複数の配線ｍ６を含む。これら複数の配線ｍ６は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ７は、例えば図１８～図２０に示す様に、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。例えば図１４に示す様に、チップＣＭのロウデコーダ領域ＲＲＤＨに対応する領域には、複数の貼合電極ＰＩ２が設けられている。これらの貼合電極ＰＩ２の少なくとも一部は、ＢＬＫＳＥＬＬ（図５）の一部として機能する。また、例えば図１４に示す様に、チップＣＭのセンスアンプモジュール領域ＲＳＡＭＨに対応する領域には、複数の貼合電極ＰＩ２が設けられている。これらの貼合電極ＰＩ２の少なくとも一部は、信号線ＢＬＳＬ（図１０）の一部、信号線ＢＬＢＩＡＳＬ（図１０）の一部、又は、高電圧トランジスタ４１とセンスアンプＳＡとを接続する配線の一部として機能する。また、例えば図１４に示す様に、チップＣＭの電圧生成回路領域ＲＶＧＨに対応する領域には、複数の貼合電極ＰＩ２が設けられている。これらの貼合電極ＰＩ２の少なくとも一部は、ワード線選択線ＷＬＳＥＬＬ（図６）の一部、電圧選択線ＶＳＥＬＬ（図６）の一部、ＡＮＤ回路３２ａ４（図８）の入力端子の一部、又は、トランジスタ３２ｂ７（図９）のゲート電極に接続された信号線の一部として機能する。
［メモリセルアレイＭＣＡ、高電圧トランジスタ及び低電圧トランジスタの製造工程における関係］
一枚のウェハ上にメモリセルアレイＭＣＡ及び周辺回路ＰＣの双方を形成する様な半導体記憶装置が知られている。この様な半導体記憶装置の製造工程では、例えば、ウェハ上に周辺回路ＰＣを構成する複数のトランジスタを形成し、次に、メモリセルアレイＭＣＡを形成する。
ここで、半導体記憶装置の動作の高速化に伴い、周辺回路ＰＣを構成する低電圧トランジスタとして、より高速に動作する低電圧トランジスタを採用することが望まれている。しかしながら、この様な低電圧トランジスタは、チャネル長が所定の長さよりも短かかったり、ゲート絶縁膜が所定の厚みよりも薄かったりする場合がある。この様な低電圧トランジスタを採用しようとした場合、例えば、メモリセルアレイＭＣＡ中の半導体柱１２０の結晶化のための熱工程等において、半導体基板、又は、低電圧トランジスタのゲート電極に含まれるホウ素（Ｂ）等の不純物が低電圧トランジスタのチャネル領域まで拡散してしまい、短チャネル効果等が生じてしまう場合がある。
この様な課題を解決するためには、例えば、一枚のウェハ上にメモリセルアレイＭＣＡを形成し、別のウェハ上に周辺回路ＰＣを形成して、これらのウェハを貼合することが考えられる。この場合には、例えば、周辺回路ＰＣ側のウェハに、高電圧トランジスタと低電圧トランジスタとの双方を形成することも考えられる。
しかながら、発明者らの検討の結果、低電圧トランジスタと高電圧トランジスタとを別々のウェハに形成した方が好ましい場合がある事がわかった。
また、高電圧トランジスタのチャネル長は低電圧トランジスタのチャネル長よりも大きく、高電圧トランジスタのゲート絶縁膜の厚みは低電圧トランジスタのゲート絶縁膜の厚みよりも大きい。従って、高電圧トランジスタは、低電圧トランジスタと比較して熱に強い。
そこで、本実施形態においては、チップＣＭにメモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の高電圧トランジスタを形成し、チップＣＰに周辺回路ＰＣ中の低電圧トランジスタを形成している。
［デッドスペースの抑制］
半導体記憶装置の高集積化に伴い、メモリセルアレイＭＣＡの面積が減少しつつある。ここで、Ｚ方向に積層された導電層１１０（図１８～図２０）の積層数を増大させることにより、メモリセルアレイＭＣＡの高集積化を行うことが可能である。この様な方法によって高集積化されたメモリセルアレイＭＣＡと周辺回路ＰＣとを別々のチップとして形成した場合、周辺回路ＰＣのチップ面積が、メモリセルアレイＭＣＡのチップ面積よりも大きくなってしまう恐れがある。この様な場合、メモリセルアレイＭＣＡ側のチップにデッドスペースが生じてしまう場合がある。
そこで、本実施形態においては、チップＣＭにメモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の高電圧トランジスタを形成し、チップＣＰに周辺回路ＰＣ中の低電圧トランジスタを形成している。
この様な構成によれば、メモリセルアレイＭＣＡの高集積化が進展した場合であっても、チップＣＭの面積とチップＣＰの面積との差を抑制することが可能である。
尚、この様な構成においてチップＣＰの面積が余った場合には、例えば、上記センスアンプＳＡ内に、各メモリセルＭＣに記録されるデータのビット数よりも多くのラッチ回路を設けることが可能である。これより、より好適に動作する半導体記憶装置を提供することが可能である。
［ウェハの貼合に際しての位置合わせの精度］
一方のチップにメモリセルアレイＭＣＡを搭載し、他方のチップに周辺回路ＰＣ中の高電圧トランジスタ及び低電圧トランジスタの双方を搭載した場合、メモリセルアレイＭＣＡ中の構成と、周辺回路ＰＣ中の構成とを、貼合電極を介して接続することとなる。
この様な場合、例えば、メモリセルアレイＭＣＡに含まれる全てのワード線ＷＬに対応する貼合電極が必要となる場合がある。例えば、メモリセルアレイＭＣＡ中のメモリブロックＢＬＫの数が１，０００であり、メモリブロックＢＬＫ中のワード線ＷＬの数が１００である場合には、これらに対応する１００，０００の貼合電極が必要となる場合がある。
ここで、半導体記憶装置の高集積化に伴い、貼合面におけるレイアウトパターンも微細化されつつある。従って、ウェハの貼合に際しては、より正確に位置合わせを行う必要が生じる可能性がある。
ここで、本実施形態においては、チップＣＭにメモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の高電圧トランジスタを搭載し、チップＣＰに周辺回路ＰＣ中の低電圧トランジスタを搭載する。
この様な場合、例えば、高電圧トランジスタと低電圧トランジスタとの接続部分に貼合電極を設ければ良い。例えば、メモリセルアレイＭＣＡ中のメモリブロックＢＬＫの数が１，０００であり、メモリブロックＢＬＫ中のワード線ＷＬの数が１００である場合には、ブロックの選択に必要な１，０００本のブロック選択線ＢＬＫＳＥＬＬ（図５）と、ワード線ＷＬの選択に必要な２００本程度のワード線選択線ＷＬＳＥＬＬ（図６）と、電圧の選択に必要な数本～十数本程度の電圧選択線ＶＳＥＬＬ（図６）と、に対応する１，２００程度の貼合電極を設ければ良い。
この様な構成によれば、チップ間の接続に必要な貼合電極の数を大幅に削減可能である。これにより、ウェハの貼合に際しての位置合わせの精度を緩和して、半導体記憶装置の歩留まりを改善することが可能である。
［ボンディングパッド電極ＰＸの配置］
２枚のウェハの表面同士を貼合して半導体記憶装置を製造する場合には、ボンディングパッド電極ＰＸを、いずれかのウェハの裏面に形成することとなる。ボンディングパッド電極ＰＸの形成に際しては、いずれかのウェハに複数の貫通孔を形成し、この貫通孔を介してボンディングパッド電極ＰＸとウェハ表面の構成とを接続することが考えられる。ここで、アスペクト比の大きい貫通孔を形成する場合、製造コストが増大してしまう場合がある。従って、ボンディングパッド電極ＰＸを設けるウェハの厚みは、小さい方が望ましい。
ここで、高電圧トランジスタＴｒＮＨ，ＴｒＰＨの駆動に際しては、半導体基板領域１００Ｓに、比較的深い空乏層が形成される場合がある。この空乏層が半導体基板１００の裏面に到達してしまうと、高電圧トランジスタＴｒＮＨ，ＴｒＰＨが好適に動作しない場合がある。従って、高電圧トランジスタＴｒＮＨ，ＴｒＰＨが設けられる半導体基板１００の厚みは、小さくしない方が望ましい。
そこで、本実施形態に係る半導体記憶装置においては、高電圧トランジスタが設けられないチップＣＰの厚みを、チップＣＭの厚みよりも小さくしている。また、チップＣＰの裏面にボンディングパッド電極ＰＸを形成している。
［第２実施形態］
次に、図２８を参照して、第２実施形態に係る半導体記憶装置について説明する。図２８は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第１実施形態においては、図２３及び図２４を参照して、高電圧トランジスタＴｒＮＨ，ＴｒＰＨの構成を例示した。しかしながら、この様な構成は例示に過ぎず、高電圧トランジスタＴｒＮＨ，ＴｒＰＨの構成は、適宜調整可能である。
例えば、第２実施形態に係る半導体記憶装置は、基本的に第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、複数の高電圧トランジスタＴｒＮＨ（図２３）の少なくとも一部のかわりに、複数の高電圧トランジスタＴｒＮＨ２（図２８）を備えている。高電圧トランジスタＴｒＮＨ２は、例えば、ブロック選択トランジスタ３５（図５）、ワード線選択トランジスタ３７（図６）、電圧選択トランジスタ３９（図６）等として使用される。
第２実施形態に係る高電圧トランジスタＴｒＮＨ２（図２８）は、基本的には第１実施形態に係る高電圧トランジスタＴｒＮＨ（図２３）と同様に構成されている。ただし、第２実施形態に係る高電圧トランジスタＴｒＮＨ２は、半導体基板領域１００Ｓではなく、Ｐ型ウェル領域１００Ｐに設けられている。また、高電圧トランジスタＴｒＮＨ２に対応するＰ型ウェル領域１００Ｐは、Ｎ型ウェル領域１００Ｎを介して、半導体基板領域１００Ｓから電気的に切り離されている。
尚、高電圧トランジスタＴｒＮＨ２に対応するＰ型ウェル領域１００Ｐ、Ｎ型ウェル領域１００Ｎ及び半導体基板領域１００Ｓには、コンタクトＣＳＨが接続されている。また、Ｐ型ウェル領域１００Ｐ、Ｎ型ウェル領域１００Ｎ及び半導体基板領域１００Ｓの、コンタクトＣＳＨとの接続部分には、それぞれ、高不純物濃度領域１５０，１５１，１５２が設けられている。高不純物濃度領域１５０，１５２は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。高不純物濃度領域１５１は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含んでいる。
また、第２実施形態に係る半導体記憶装置は、読出動作等に際して、高電圧トランジスタＴｒＮＨ２のドレイン電極及びＰ型ウェル領域１００Ｐに、負の極性を有する電圧を供給可能に構成されている。例えば、第２実施形態に係る半導体記憶装置は、負の極性を有する電圧を出力可能なチャージポンプ回路等を備えていても良い。
［第３実施形態］
次に、図２９及び図３０を参照して、第３実施形態に係る半導体記憶装置について説明する。図２９及び図３０は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第１実施形態においては、図２６及び図２７を参照して、低電圧トランジスタＴｒＮＬ，ＴｒＰＬの構成を例示した。しかしながら、この様な構成は例示に過ぎず、低電圧トランジスタＴｒＮＬ，ＴｒＰＬの構成は、適宜調整可能である。
例えば、第３実施形態に係る半導体記憶装置は、基本的に第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、複数の低電圧トランジスタＴｒＮＬ（図２６），ＴｒＰＬ（図２７）の少なくとも一部のかわりに、複数の低電圧トランジスタＴｒＮＬ２（図２９），ＴｒＰＬ２（図３０）を備えている。
第３実施形態に係る低電圧トランジスタＴｒＮＬ２（図２９），ＴｒＰＬ２（図３０）は、基本的には第１実施形態に係る低電圧トランジスタＴｒＮＬ（図２３）と同様に構成されている。ただし、第３実施形態に係る低電圧トランジスタＴｒＮＬ２，ＴｒＰＬ２の高不純物濃度領域２４８，２５８のうち、半導体基板２００の表面に対応する部分には、シリサイド領域３４８，３５８が設けられている。シリサイド領域３４８，３５８は、高不純物濃度領域２４８，２５８に含まれる材料に加え、金属原子を含んでいる。
図２９及び図３０に例示した様な低電圧トランジスタＴｒＮＬ２，ＴｒＰＬ２は、図２６及び図２７に例示した様な低電圧トランジスタＴｒＮＬ，ＴｒＰＬよりも高速に動作させることが可能である。しかしながら、図２９及び図３０に例示した様な低電圧トランジスタＴｒＮＬ２，ＴｒＰＬ２を製造する場合、ウェハ表面の高不純物濃度領域２４８，２５８に相当する部分をサリサイド化する必要がある。
ここで、一枚のウェハ上に低電圧トランジスタ及び高電圧トランジスタの双方を形成する場合、このサリサイド化の工程を実行することが難しい場合があった。
ここで、本実施形態に係る半導体記憶装置の製造工程では、第１実施形態に係る半導体記憶装置と同様に、チップＣＭにメモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の高電圧トランジスタを形成し、チップＣＰに周辺回路ＰＣ中の低電圧トランジスタを形成する。従って、図２９及び図３０に例示した様な低電圧トランジスタＴｒＮＬ２，ＴｒＰＬ２を、比較的容易に採用することが可能である。
尚、第３実施形態に係る半導体記憶装置においては、第２実施形態に係る高電圧トランジスタＴｒＮＨ２を採用することも可能である。
［第４実施形態］
次に、図３１を参照して、第４実施形態に係る半導体記憶装置について説明する。図３１は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図１３、図１５及び図２０に示す様に、第１実施形態に係る半導体記憶装置においては、入出力回路領域ＲＩＯが、メモリセルアレイ領域ＲＭＣＡの外側の領域に（Ｚ方向から見てメモリセルアレイ領域ＲＭＣＡと重ならない領域に）設けられていた。しかしながら、この様な構成は例示に過ぎず、入出力回路領域ＲＩＯの位置は、適宜調整可能である。
例えば、第４実施形態に係る半導体記憶装置は、基本的に第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置においては、例えば図３１に示す様に、入出力回路領域ＲＩＯが、メモリセルアレイ領域ＲＭＣＡの内側の領域に（Ｚ方向から見てメモリセルアレイ領域ＲＭＣＡと重なる領域に）設けられている。
この様な構成によれば、メモリダイＭＤの面積を削減可能である。
尚、一のウェハ上にメモリセルアレイＭＣＡを形成し、別のウェハ上に周辺回路ＰＣを形成する場合、周辺回路ＰＣ側のウェハに高電圧トランジスタも形成することになるため、周辺回路ＰＣ側のウェハの厚みを小さくすることが、比較的難しい。この様な場合には、例えば、メモリセルアレイＭＣＡ側のウェハの厚みを薄くして、このウェハにボンディングパッド電極ＰＸを形成することが考えられる。
この様な構成では、メモリセルアレイＭＣＡ側のチップに設けられたボンディングパッド電極ＰＸを、周辺回路ＰＣ側のチップに設けられた入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲに接続するために、メモリセルアレイＭＣＡ側のチップに、Ｚ方向に延伸するコンタクト電極を設ける必要がある。また、この様なコンタクト電極は、メモリセルアレイＭＣＡ中の構成を避けて配置する必要がある。従って、一のウェハ上にメモリセルアレイＭＣＡを形成し、別のウェハ上に周辺回路ＰＣを形成する場合には、入出力回路領域ＲＩＯを、メモリセルアレイ領域ＲＭＣＡの内側の領域に設けることが出来ない。
一方、本実施形態に係る半導体記憶装置においては、ボンディングパッド電極ＰＸ、入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲが、全てチップＣＰに設けられる。従って、メモリセルアレイＭＣＡの位置に制約されることなく、入出力回路領域ＲＩＯの位置を調整することが可能である。
尚、第４実施形態に係る半導体記憶装置においては、第２実施形態に係る高電圧トランジスタＴｒＮＨ２を採用することも可能である。また、第４実施形態に係る半導体記憶装置においては、第３実施形態に係る低電圧トランジスタＴｒＮＬ２，ＴｒＰＬ２を採用することも可能である。
［第５実施形態］
次に、図３２を参照して、第５実施形態に係る半導体記憶装置について説明する。図３２は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
図４～図１０には、チップＣＭに含まれる回路又は素子と、チップＣＰに含まれる回路又は素子と、を例示した。しかしながら、この様な構成は例示に過ぎず、どちらのチップにどの回路又はどの素子を含めるかは、適宜調整可能である。
例えば、第５実施形態に係る半導体記憶装置は、基本的に第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置においては、例えば図３２に示す様に、アドレスデコーダ２２の少なくとも一部が、チップＣＰではなくチップＣＭに設けられている。
即ち、第１実施形態に係るアドレスデコーダ２２は、チップＣＰに設けられた低電圧トランジスタから構成されていた。一方、本実施形態に係るアドレスデコーダ２２の少なくとも一部は、チップＣＭに設けられた高電圧トランジスタから構成されている。
また、第１実施形態では、例えば図５に示す様に、一部の貼合電極ＰＩ１，ＰＩ２が、ブロック選択線ＢＬＫＳＥＬＬの一部として機能していた。一方、第５実施形態では、例えば図３２に示す様に、一部の貼合電極ＰＩ１，ＰＩ２が、アドレスレジスタＡＤＲとアドレスデコーダ２２との間に接続されたデータバスの一部として機能する。尚、このデータバスは、ロウアドレスＲＡに含まれるブロックアドレスの転送に用いられる。
ここで、第１実施形態の構造では、例えば、メモリセルアレイＭＣＡ中のメモリブロックＢＬＫの数が１，０００である場合、メモリブロックＢＬＫの選択のために、１，０００程度の貼合電極が必要となる。一方、第５実施形態の構造では、メモリブロックＢＬＫの選択のために、ブロックアドレスのビット数、例えば、１０程度の貼合電極があればよい。
即ち、本実施形態によれば、チップ間の接続に必要な貼合電極の数を、更に大幅に削減可能である。これにより、チップの貼合に際しての位置合わせの精度を更に緩和して、半導体記憶装置の歩留まりを更に改善することが可能である。
尚、低電圧トランジスタは高電圧トランジスタよりも高速に動作可能である。従って、比較的高速に動作する回路は、チップＣＰに設けることが望ましい。ここで、アドレスデコーダ２２は、他の回路と比較して、回路の動作速度が遅くても良い場合がある。
また、図３２では、アドレスデコーダ２２のうち、ブロックアドレスをデコードする部分がチップＣＭに設けられるような構成を例示した。しかしながら、アドレスデコーダ２２のどの部分をチップＣＰに設けるかは、適宜調整可能である。例えば、アドレスデコーダ２２のうち、ページアドレスをデコードする部分（図６に示した部分）をチップＣＭに設けることも可能である。この様な場合には、例えば、電圧生成回路領域ＲＶＧＨに設けられた複数の貼合電極ＰＩ１の少なくとも一部、及び、これら複数の貼合電極ＰＩ１に貼合される複数の貼合電極ＰＩ２の少なくとも一部が、アドレスレジスタＡＤＲとアドレスデコーダ２２との間に接続されたデータバスの一部として機能することとなる。
尚、第５実施形態に係る半導体記憶装置においては、第２実施形態に係る高電圧トランジスタＴｒＮＨ２を採用することも可能である。また、第５実施形態に係る半導体記憶装置においては、第３実施形態に係る低電圧トランジスタＴｒＮＬ２，ＴｒＰＬ２を採用することも可能である。また、第５実施形態に係る半導体記憶装置においては、第４実施形態と同様に、入出力回路領域ＲＩＯが、Ｚ方向から見てメモリセルアレイ領域ＲＭＣＡと重なる位置に設けられていても良い。
［第６実施形態］
次に、図３３を参照して、第６実施形態に係る半導体記憶装置について説明する。図３３は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
図１２～図１５には、チップＣＭ及びチップＣＰにおける各構成のレイアウトパターンを例示した。しかしながら、この様な構成は例示に過ぎず、各構成を何処に配置するかは、適宜調整可能である。
例えば、第６実施形態に係る半導体記憶装置は、基本的に第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第１実施形態に係る半導体記憶装置においては、例えば図１３に示す様に、メモリセルアレイ領域ＲＭＣＡのＸ方向の一方側及び他方側にロウデコーダ領域ＲＲＤＨが設けられていた。また、メモリホール領域ＲＭＨとロウデコーダ領域ＲＲＤＨとの間にフックアップ領域ＲＨＵが設けられていた。
一方、第６実施形態に係る半導体記憶装置においては、例えば図３３に示す様に、メモリセルアレイ領域ＲＭＣＡがＸ方向において２つの領域に分割されており、その間にロウデコーダ領域ＲＲＤＨが設けられている。また、メモリホール領域ＲＭＨとロウデコーダ領域ＲＲＤＨとの間にフックアップ領域ＲＨＵが設けられている。
尚、第６実施形態に係る半導体記憶装置においては、第２実施形態に係る高電圧トランジスタＴｒＮＨ２を採用することも可能である。また、第６実施形態に係る半導体記憶装置においては、第３実施形態に係る低電圧トランジスタＴｒＮＬ２，ＴｒＰＬ２を採用することも可能である。また、第６実施形態に係る半導体記憶装置においては、第４実施形態と同様に、入出力回路領域ＲＩＯが、Ｚ方向から見てメモリセルアレイ領域ＲＭＣＡと重なる位置に設けられていても良い。また、第６実施形態に係る半導体記憶装置においては、第５実施形態と同様に、アドレスデコーダ２２の少なくとも一部が、チップＣＰではなくチップＣＭ´に設けられていても良い。
［第７実施形態］
次に、図３４及び図３５を参照して、第７実施形態に係る半導体記憶装置について説明する。図３４及び図３５は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第７実施形態に係る半導体記憶装置は、基本的に第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第７実施形態に係る半導体記憶装置においては、例えば図３４及び図３５に示す様に、チップＣＭのかわりに、チップＣＭ´を備えている。チップＣＭ´は、基本的にはチップＣＭと同様に構成されているが、例えば図３４及び図３５に示す様に、半導体基板１００´と、半導体基板１００´の上方に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた複数の配線層Ｄ０，Ｄ１，Ｄ２と、これら複数の配線層Ｄ０，Ｄ１，Ｄ２の上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられた複数の配線層Ｍ０´，Ｍ１´，Ｍ２´と、を備える。
半導体基板１００´は、基本的には半導体基板１００と同様に構成されている。ただし、半導体基板１００´は、メモリセルアレイＭＣＡ中の構成から離間している。また、半導体基板１００´上における高電圧トランジスタの配置は、半導体基板１００上における高電圧トランジスタの配置と異なる。
トランジスタ層ＬＴＲには、複数の高電圧トランジスタＴｒＮＨ，ＴｒＰＨ、並びに、複数のコンタクトＣＳＨ´が設けられている。コンタクトＣＳＨ´は、基本的にはコンタクトＣＳＨと同様に構成されている。ただし、図１８～図２０に示す様に、コンタクトＣＳＨの上端は、半導体柱１２０の上端よりも上方に設けられていた。一方、図３４及び図３５に示す様に、コンタクトＣＳＨ´の上端は、半導体柱１２０の下端よりも下方に設けられている。
配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、例えば、コンタクトＣＳＨ´を介して、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
メモリセルアレイ層ＬＭＣＡには、チップＣＭのデバイス層ＬＤＨのメモリホール領域ＲＭＨにおける構造及びフックアップ領域ＲＨＵにおける構造とほぼ同様の構造が設けられている。ただし、本実施形態に係る半導体柱１２０の下端は、半導体基板１００の上面ではなく、導電層１１２に接続されている。導電層１１２は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層を含む。また、本実施形態に係るメモリセルアレイ層ＬＭＣＡには、導電層１１１のかわりに、導電層１１１´が設けられている。導電層１１１´は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層である。
また、メモリセルアレイ層ＬＭＣＡの一部には、図３５に示す様に、貫通コンタクト領域ＲＣ４が設けられていても良い。貫通コンタクト領域ＲＣ４は、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する複数の貫通コンタクトＣ４と、を備える。絶縁層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層である。図示は省略するものの、Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、絶縁層１０１が設けられている。貫通コンタクトＣ４は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。貫通コンタクトＣ４は、Ｚ方向に積層された複数の絶縁層１１０Ａを貫通してＺ方向に延伸し、配線層Ｄ２中の構成と、配線層Ｍ０´中の構成と、を電気的に接続する。
配線層Ｍ０´，Ｍ１´，Ｍ２´に含まれる複数の配線は、例えば、チップＣＭ中の高電圧トランジスタ及びチップＣＰ中の低電圧トランジスタの少なくとも一方に電気的に接続される。配線層Ｍ０´，Ｍ１´，Ｍ２´は、例えば、配線層Ｍ１，Ｍ２，Ｍ３とほぼ同様に構成されていても良い。
次に、図３６～図４０を参照して、第７実施形態に係る半導体記憶装置のレイアウトパターンについて説明する。図３６～図４０は、チップＣＭ´の模式的な平面図である。
第１実施形態に係るチップＣＭにおいては、メモリセルアレイＭＣＡ中の構成と、周辺回路ＰＣに含まれる高電圧トランジスタＴｒＮＨ，ＴｒＰＨとが、どちらもデバイス層ＬＤＨに設けられていた。一方、第７実施形態に係るチップＣＭ´においては、メモリセルアレイＭＣＡ中の構成がメモリセルアレイ層ＬＭＣＡに設けられており、周辺回路ＰＣに含まれる高電圧トランジスタＴｒＮＨ，ＴｒＰＨがトランジスタ層ＬＴＲに含まれている。従って、周辺回路ＰＣに含まれる高電圧トランジスタＴｒＮＨ，ＴｒＰＨの少なくとも一部を、Ｚ方向から見てメモリセルアレイＭＣＡ中の構成と重なる位置に設けることが可能である。
例えば、図３６の例では、チップＣＭ´に、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、ロウデコーダ領域ＲＲＤＨは、Ｚ方向から見て、フックアップ領域ＲＨＵ及びメモリホール領域ＲＭＨの一部と重なる位置に設けられている。また、センスアンプモジュール領域ＲＳＡＭＨは、Ｚ方向から見て、メモリセルアレイ領域ＲＭＣＡと重ならない位置に設けられている。また、電圧生成回路領域ＲＶＧＨの一部は、ロウデコーダ領域ＲＲＤＨとＹ方向において並び、且つ、センスアンプモジュール領域ＲＳＡＭＨとＸ方向において並ぶ位置に設けられている。また、電圧生成回路領域ＲＶＧＨの一部は、Ｚ方向から見て、メモリホール領域ＲＭＨと重なる位置に設けられている。
また、例えば、図３７の例では、チップＣＭ´に、Ｘ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡと、これら４つのメモリセルアレイ領域ＲＭＣＡに対してそれぞれＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡと、が設けられている。また、ロウデコーダ領域ＲＲＤＨ、センスアンプモジュール領域ＲＳＡＭＨ、及び、電圧生成回路領域ＲＶＧＨは、８つのメモリセルアレイ領域ＲＭＣＡに対応して、図３６と同様の態様で配置されている。
ここで、半導体記憶装置の高集積化に伴い、導電層１１０における電圧の伝達速度の遅延が大きくなりつつある。この様な影響を抑制するためには、例えば、各メモリセルアレイ領域ＲＭＣＡをＸ方向に分割して、各メモリセルアレイ領域ＲＭＣＡにおける導電層１１０のＸ方向における長さを小さくすることが考えられる。しかしながら、例えば一つのメモリセルアレイ領域ＲＭＣＡをＸ方向において二つのメモリセルアレイ領域ＲＭＣＡに分割した場合、各メモリセルアレイ領域ＲＭＣＡに対応するフックアップ領域ＲＨＵ及びロウデコーダ領域ＲＲＤＨを設ける必要がある。従って、フックアップ領域ＲＨＵ及びロウデコーダ領域ＲＲＤＨの面積が倍増してしまい、チップＣＭ´のＸ方向における面積が増大してしまう場合がある。
そこで、図３６及び図３７に例示した構成では、ロウデコーダ領域ＲＲＤＨを、Ｚ方向から見てメモリセルアレイ領域ＲＭＣＡと重なる位置に設けている。この様な構成によれば、一つのメモリセルアレイ領域ＲＭＣＡをＸ方向において二つのメモリセルアレイ領域ＲＭＣＡに分割しても、ロウデコーダ領域ＲＲＤＨの面積が倍増しない。また、本実施形態では、ロウデコーダＲＤ中の低電圧トランジスタがチップＣＰに設けられる。従って、ロウデコーダ領域ＲＲＤＨの面積が比較的少なく、ロウデコーダ領域ＲＲＤＨをメモリセルアレイ領域ＲＭＣＡと重なる領域に収めることが、比較的容易である。従って、チップＣＭ´のＸ方向における面積の増大を抑制しつつ、導電層１１０における電圧の伝達速度の遅延を抑制することが可能である。
また、例えば、図３８の例では、チップＣＭ´に、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、ロウデコーダ領域ＲＲＤＨは、Ｚ方向から見て、メモリセルアレイ領域ＲＭＣＡと重ならない位置に設けられている。また、センスアンプモジュール領域ＲＳＡＭＨは、Ｚ方向から見て、メモリホール領域ＲＭＨの一部と重なる位置に設けられている。また、電圧生成回路領域ＲＶＧＨは、Ｚ方向から見て、メモリホール領域ＲＭＨと重なる位置に設けられている。
また、例えば、図３９の例では、チップＣＭ´に、Ｙ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡと、これら４つのメモリセルアレイ領域ＲＭＣＡに対してそれぞれＸ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡと、が設けられている。また、ロウデコーダ領域ＲＲＤＨ、センスアンプモジュール領域ＲＳＡＭＨ、及び、電圧生成回路領域ＲＶＧＨは、８つのメモリセルアレイ領域ＲＭＣＡに対応して、図３８と同様の態様で配置されている。
ここで、半導体記憶装置の動作の複雑化に伴い、ビット線ＢＬにおける電圧の伝達速度の高速化が求められている。このためには、例えば、各メモリセルアレイ領域ＲＭＣＡをＹ方向に分割して、各メモリセルアレイ領域ＲＭＣＡにおけるビット線ＢＬのＹ方向における長さを小さくすることが考えられる。しかしながら、例えば一つのメモリセルアレイ領域ＲＭＣＡをＹ方向において二つのメモリセルアレイ領域ＲＭＣＡに分割した場合、各メモリセルアレイ領域ＲＭＣＡに対応するセンスアンプモジュール領域ＲＳＡＭＨを設ける必要がある。従って、センスアンプモジュール領域ＲＳＡＭＨの面積が倍増してしまい、チップＣＭ´のＹ方向における面積が増大してしまう場合がある。
そこで、図３８及び図３９に例示した構成では、センスアンプモジュール領域ＲＳＡＭＨを、Ｚ方向から見てメモリセルアレイ領域ＲＭＣＡと重なる位置に設けている。この様な構成によれば、一つのメモリセルアレイ領域ＲＭＣＡをＹ方向において二つのメモリセルアレイ領域ＲＭＣＡに分割しても、センスアンプモジュール領域ＲＳＡＭＨの面積が倍増しない。また、本実施形態では、センスアンプモジュールＳＡＭ中の低電圧トランジスタがチップＣＰに設けられる。従って、センスアンプモジュール領域ＲＳＡＭＨの面積が比較的少なく、センスアンプモジュール領域ＲＳＡＭＨをメモリセルアレイ領域ＲＭＣＡと重なる領域に収めることが、比較的容易である。従って、チップＣＭ´のＹ方向における面積の増大を抑制しつつ、ビット線ＢＬにおける電圧の伝達速度を高速化することが可能である。
また、例えば、図４０の例では、チップＣＭ´に、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、一部のワード線ＷＬ（例えば、図４０において上方に設けられたワード線ＷＬ）に対応するロウデコーダ領域ＲＲＤＨの一部は、Ｚ方向から見て、Ｘ方向の一方側（図４０の左側）のフックアップ領域ＲＨＵ及びメモリホール領域ＲＭＨの一部の、Ｙ方向の一方側（図４０の上側）の部分と重なる位置に設けられている。また、一部のワード線ＷＬ（例えば、図４０において下方に設けられたワード線ＷＬ）に対応するロウデコーダ領域ＲＲＤＨの一部は、Ｚ方向から見て、Ｘ方向の他方側（図４０の右側）のフックアップ領域ＲＨＵ及びメモリホール領域ＲＭＨの一部の、Ｙ方向の他方側（図４０の下側）の部分と重なる位置に設けられている。また、一部のビット線ＢＬ（例えば、図４０において左方に設けられたビット線ＢＬ）に対応するセンスアンプモジュール領域ＲＳＡＭＨは、Ｚ方向から見て、メモリホール領域ＲＭＨの一部の、Ｘ方向の一方側（図４０の左側）の部分であって、且つ、Ｙ方向の他方側（図４０の下側）の部分と重なる位置に設けられている。また、一部のビット線ＢＬ（例えば、図４０において右方に設けられたビット線ＢＬ）に対応するセンスアンプモジュール領域ＲＳＡＭＨは、Ｚ方向から見て、メモリホール領域ＲＭＨの一部の、Ｘ方向の他方側（図４０の右側）の部分であって、且つ、Ｙ方向の一方側（図４０の上側）の部分と重なる位置に設けられている。また、電圧生成回路領域ＲＶＧＨは、Ｚ方向から見て、メモリホール領域ＲＭＨの一部と重なる位置に設けられている。
この様な構成によれば、メモリセルアレイ領域ＲＭＣＡをＸ方向及びＹ方向の双方において分割した場合であっても、チップＣＭの面積の増大を抑制することが可能である。
尚、第７実施形態に係る半導体記憶装置においては、第２実施形態に係る高電圧トランジスタＴｒＮＨ２を採用することも可能である。また、第７実施形態に係る半導体記憶装置においては、第３実施形態に係る低電圧トランジスタＴｒＮＬ２，ＴｒＰＬ２を採用することも可能である。また、第７実施形態に係る半導体記憶装置においては、第４実施形態と同様に、入出力回路領域ＲＩＯが、Ｚ方向から見てメモリセルアレイ領域ＲＭＣＡと重なる位置に設けられていても良い。また、第７実施形態に係る半導体記憶装置においては、第５実施形態と同様に、アドレスデコーダ２２の少なくとも一部が、チップＣＰではなくチップＣＭ´に設けられていても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＡＤＤ…アドレスデータ、ＣＭＤ…コマンドデータ、ＰＣ…周辺回路、Ｐ…パッド電極。

Claims (16)

  1. 第１チップと、第２チップと、を備え、
    前記第１チップは、
    第１半導体基板と、
    前記第１半導体基板の表面と交差する第１方向に並び、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体柱と、
    前記複数の第１導電層と前記第１半導体柱との間に設けられた第１電荷蓄積膜と、
    前記第１半導体基板に設けられた複数の第１トランジスタと、
    前記複数の第１トランジスタの少なくとも一部に電気的に接続された複数の第１貼合電極と
    を備え、
    前記第２チップは、
    第２半導体基板と、
    前記第２半導体基板に設けられた複数の第２トランジスタと、
    前記複数の第２トランジスタの少なくとも一部に電気的に接続され、前記複数の第１貼合電極に貼合された複数の第２貼合電極と
    を備え、
    前記第２半導体基板の前記第１方向における厚みは、前記第１半導体基板の前記第１方向における厚みよりも小さい
    半導体記憶装置。
  2. 前記複数の第１トランジスタのうちの少なくとも一つは、
    前記第１半導体基板に設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜に設けられた第１ゲート電極と、
    前記第１ゲート電極に設けられた第１ゲートコンタクト電極と、
    前記第１半導体基板に設けられた第１ドレインコンタクト電極と、
    前記第１半導体基板に設けられた第１ソースコンタクト電極と
    を備え、
    前記複数の第２トランジスタのうちの少なくとも一つは、
    前記第２半導体基板に設けられた第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜に設けられた第２ゲート電極と、
    前記第２ゲート電極に設けられた第２ゲートコンタクト電極と、
    前記第２半導体基板に設けられた第２ドレインコンタクト電極と、
    前記第２半導体基板に設けられた第２ソースコンタクト電極と
    を備える
    請求項１記載の半導体記憶装置。
  3. 前記第２ゲート絶縁膜の前記第１方向における厚みは、前記第１ゲート絶縁膜の前記第１方向における厚みよりも小さい
    請求項２記載の半導体記憶装置。
  4. 前記第１ゲートコンタクト電極から前記第１ドレインコンタクト電極までの距離を第１の距離とし、
    前記第１ゲートコンタクト電極から前記第１ソースコンタクト電極までの距離を第２の距離とし、
    前記第２ゲートコンタクト電極から前記第２ドレインコンタクト電極までの距離を第３の距離とし、
    前記第２ゲートコンタクト電極から前記第２ソースコンタクト電極までの距離を第４の距離とすると、
    前記第３の距離及び前記第４の距離は、前記第１の距離及び前記第２の距離よりも小さい
    請求項２又は３記載の半導体記憶装置。
  5. 前記第２半導体基板の前記第２ドレインコンタクト電極との接続部、及び、前記第２半導体基板の前記第２ソースコンタクト電極との接続部は、金属原子を含む
    請求項２～４のいずれか１項記載の半導体記憶装置。
  6. 前記複数の第１トランジスタには、５Ｖよりも大きい電圧が供給され、
    前記複数の第２トランジスタには、５Ｖよりも小さい電圧が供給される
    請求項１～５のいずれか１項記載の半導体記憶装置。
  7. 前記複数の第１導電層のいずれかに電気的に接続された第３トランジスタと、
    前記第３トランジスタのゲート電極に接続された第１レベルシフタ回路と、
    前記第１レベルシフタ回路の入力端子に接続された第１デコード回路と、
    前記第１デコード回路に接続された第１レジスタ回路と
    を備え、
    前記第３トランジスタ及び前記第１レベルシフタ回路に含まれるトランジスタは、前記複数の第１トランジスタのうちの一部である
    請求項１～６のいずれか１項記載の半導体記憶装置。
  8. 前記第１デコード回路は、前記複数の第１トランジスタの一部を含み、
    前記第１レジスタ回路は、前記複数の第１トランジスタの一部を含み、
    前記複数の第１貼合電極のうちの一つ、及び、前記複数の第２貼合電極のうちの一つが、前記第１レベルシフタ回路に含まれる前記第１トランジスタと、前記第１デコード回路に含まれる前記第２トランジスタと、の間の信号経路に設けられている
    請求項７記載の半導体記憶装置。
  9. 前記第１デコード回路は、前記複数の第１トランジスタの一部を含み、
    前記第１レジスタ回路は、前記複数の第２トランジスタの一部を含み、
    前記複数の第１貼合電極のうちの一つ、及び、前記複数の第２貼合電極のうちの一つが、前記第１デコード回路に含まれる前記第１トランジスタと、前記第１レジスタ回路に含まれる前記第２トランジスタと、の間の信号経路に設けられている
    請求項７記載の半導体記憶装置。
  10. 前記第２チップは、複数のボンディングパッド電極を備える
    請求項１～９のいずれか１項記載の半導体記憶装置。
  11. 前記複数の第２トランジスタは、他のトランジスタを介さずに前記複数のボンディングパッド電極のいずれかに電気的に接続された第４トランジスタを含む
    請求項１０記載の半導体記憶装置。
  12. 前記複数のボンディングパッド電極のうちの少なくとも一つは、前記第１方向から見て、前記複数の第１導電層の少なくとも一つと重なる位置に設けられている
    請求項１０又は１１記載の半導体記憶装置。
  13. 前記第１半導体柱は、前記第１半導体基板に接続されている
    請求項１～１２のいずれか１項記載の半導体記憶装置。
  14. 前記第１半導体柱は、前記第１半導体基板から離間している
    請求項１～１２のいずれか１項記載の半導体記憶装置。
  15. 前記複数の第１トランジスタは、前記第１導電層に他のトランジスタを介さずに電気的に接続された第３トランジスタを含み、
    前記第３トランジスタは、前記第１方向から見て、前記複数の第１導電層の少なくとも一つと重なる位置に設けられている
    請求項１４記載の半導体記憶装置。
  16. 前記複数の第１トランジスタは、前記第１半導体柱に他のトランジスタを介さずに電気的に接続された第５トランジスタを含み、
    前記第５トランジスタは、前記第１方向から見て、前記複数の第１導電層の少なくとも一つと重なる位置に設けられている
    請求項１４又は１５記載の半導体記憶装置。
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