JP2019057532A - 半導体メモリ - Google Patents

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semiconductor memory
semiconductor
conductor
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田上　政由
Masayoshi Tagami
政由 田上
飯島　純
Jun Iijima
純 飯島
勝又　竜太
Ryuta Katsumata
竜太 勝又
東　和幸
Kazuyuki Azuma
和幸 東
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Toshiba Memory Corp
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Abstract

【課題】半導体メモリのチップ面積を抑制すること。
【解決手段】実施形態の半導体メモリは、第１メモリチップ１−１と、回路チップ１−２と、外部接続電極１７とを含む。第１メモリチップは、絶縁体を介して積層された複数の第１導電体２２〜３１と、複数の第１導電体を通過し、複数の第１導電体との交差部分がそれぞれメモリセルとして機能する第１ピラーＭＨと、を含む。回路チップは、基板５０と、基板上に設けられた制御回路１６と、制御回路に接続された第２導電体６２とを含み、第１メモリチップに貼り合わされる。外部接続電極は、第１メモリチップの表面に設けられ、第１メモリチップの表面側から第１メモリチップを通過して第２導電体に接続された部分を有する。外部接続電極と基板との間には、第１導電体の一部が含まれる。
【選択図】図９

Description

実施形態は、半導体メモリに関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１６−０６２９０１号公報
半導体メモリのチップ面積を抑制する。
実施形態の半導体メモリは、第１メモリチップと、回路チップと、外部接続電極とを含む。第１メモリチップは、絶縁体を介して積層された複数の第１導電体と、複数の第１導電体を通過し、複数の第１導電体との交差部分がそれぞれメモリセルとして機能する第１ピラーと、を含む。回路チップは、基板と、基板上に設けられた制御回路と、制御回路に接続された第２導電体とを含み、第１メモリチップに貼り合わされる。外部接続電極は、第１メモリチップの表面に設けられ、第１メモリチップの表面側から第１メモリチップを通過して第２導電体に接続された部分を有する。外部接続電極と基板との間には、第１導電体の一部が含まれる。
第１実施形態に係る半導体メモリの構成例を示すブロック図。 第１実施形態に係る半導体メモリにおけるメモリセルアレイの回路構成の一例を示す図。 第１実施形態に係る半導体メモリの平面レイアウトの一例を示す図。 第１実施形態に係る半導体メモリの平面レイアウトの一例を示す図。 第１実施形態に係る半導体メモリにおけるメモリセルアレイ及び引出領域の詳細な平面レイアウトの一例を示す図。 第１実施形態に係る半導体メモリにおけるメモリセルアレイ及び引出領域の断面構成の一例を示す図。 第１実施形態に係る半導体メモリにおけるメモリセルアレイの断面構成の一例を示す図。 第１実施形態に係る半導体メモリにおけるメモリセルアレイ及び引出領域の詳細な平面レイアウトの一例を示す図。 第１実施形態に係る半導体メモリにおけるメモリセルアレイ及びパッド領域の断面構成の一例を示す図。 第１実施形態に係る半導体メモリに設けられたパッドの設計例を示す図。 第１実施形態に係る半導体メモリに設けられたパッドの設計例を示す図。 第１実施形態に係る半導体メモリの製造工程の一例を示す図。 第１実施形態に係る半導体メモリの製造工程の一例を示す図。 第１実施形態に係る半導体メモリの製造工程の一例を示す図。 第１実施形態に係る半導体メモリの製造工程の一例を示す図。 第１実施形態の比較例に係る半導体メモリの平面レイアウトの一例を示す図。 第１実施形態の比較例に係る半導体メモリにおけるメモリセルアレイ及びパッド領域の断面構成の一例を示す図。 第２実施形態に係る半導体メモリにおけるメモリセルアレイ及びパッド領域の断面構成の一例を示す図。 第３実施形態に係る半導体メモリにおけるメモリセルアレイ及び引出領域の詳細な平面レイアウトの一例を示す図。 第３実施形態に係る半導体メモリにおけるメモリセルアレイの詳細な平面レイアウトの一例を示す図。 第３実施形態に係る半導体メモリにおけるメモリセルアレイ及び引出領域の断面構成の一例を示す図。 第３実施形態に係る半導体メモリにおけるメモリセルアレイ及びパッド領域の断面構成の一例を示す図。 第４実施形態に係る半導体メモリの平面レイアウトの一例を示す図。 第４実施形態に係る半導体メモリにおけるメモリセルアレイ及びパッド領域の断面構成の一例を示す図。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体メモリについて説明する。
［１−１］構成
［１−１−１］半導体メモリ１の全体構成
図１は、第１実施形態に係る半導体メモリ１の構成例を示している。半導体メモリ１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、図１に示すように、例えばメモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位となる。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられ、各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。そしてロウデコーダ１１は、例えば選択ワード線及び非選択ワード線にそれぞれ所望の電圧を印加する。
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプ１２は、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えばメモリコントローラ２は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを送信し、レディビジー信号ＲＢｎを受信し、入出力信号Ｉ／Ｏを送受信する。
信号ＣＬＥは、受信した信号Ｉ／ＯがコマンドＣＭＤであることを半導体メモリ１に通知する信号である。信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを半導体メモリ１に通知する信号である。信号ＷＥｎは、信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。信号ＲＥｎは、信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態におけるメモリセルアレイ１０の回路構成の一例を示している。以下に、第１実施形態におけるメモリセルアレイ１０の回路構成について、１つのブロックＢＬＫに注目して説明する。
ブロックＢＬＫは、例えば図２に示すように４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。例えばＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。各ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの記憶する１ビットデータの集合は、“ページ”と呼ばれている。
選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。各ブロックＢＬＫで同一列に対応する選択トランジスタＳＴ１のドレインは、それぞれ対応するビット線ＢＬに共通接続されている。同一ブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。各ブロックＢＬＫの選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続されている。
尚、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とは、任意の個数に設計することが出来る。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。
［１−１−３］半導体メモリ１の構造
図３は、第１実施形態に係る半導体メモリ１の平面レイアウトの一例を示し、Ｘ軸がワード線ＷＬの延伸方向に対応し、Ｙ軸がビット線ＢＬの延伸方向に対応し、Ｚ軸が半導体メモリ１の基板表面に対する鉛直方向に対応している。半導体メモリ１は、図３に示すように、例えばメモリチップ１−１及び回路チップ１−２を備えている。
メモリチップ１−１は、半導体メモリ１の実質的な記憶領域として機能する。回路チップ１−２は、メモリコントローラ２との間の通信を司り、メモリチップ１−１の制御回路として機能する。メモリチップ１−１及び回路チップ１−２は、それぞれ異なる半導体基板を用いて回路が形成される。そして、回路チップ１−２上にメモリチップ１−１を配置し、メモリチップ１−１と回路チップ１−２との間を貼り合わせることによって、１つの半導体チップ（半導体メモリ１）が形成される。
メモリチップ１−１は、例えばメモリセルアレイ１０Ａ及び１０Ｂ、引出領域１４Ａ、１４Ｂ、及び１４Ｃ、並びにパッド領域１５Ａを含んでいる。回路チップ１−２は、例えばロウデコーダ１１Ａ、１１Ｂ、及び１１Ｃ、センスアンプ１２Ａ及び１２Ｂ、周辺回路１６Ａ及び１６Ｂ、並びにパッド領域１５Ｂを含んでいる。
メモリチップ１−１において、メモリセルアレイ１０Ａ及び１０Ｂは、異なる動作を並行して実行することが可能なように構成されている。メモリチップ１−１において、メモリセルアレイ１０Ａ及び１０Ｂは、Ｘ方向に配列する引出領域１４の間に配置されている。具体的には、メモリセルアレイ１０Ａは、引出領域１４Ａ及び１４Ｂ間に配置され、メモリセルアレイ１０Ｂは、引出領域１４Ｂ及び１４Ｃ間に配置されている。
引出領域１４は、メモリチップ１−１に設けられたメモリセルアレイ１０と回路チップ１−２に設けられたロウデコーダ１１との間を電気的に接続するための領域である。尚、引出領域１４は、ワード線ＷＬを片側から駆動する構成である場合にはメモリセルアレイ１０と隣り合うように設けられ、ワード線ＷＬを両側から駆動する構成である場合にはメモリセルアレイ１０を挟むように設けられる。
パッド領域１５Ａは、回路チップ１−２とメモリコントローラ２との間の接続に使用されるパッドが設けられる領域である。パッド領域１５Ａは、Ｘ方向に延伸し、メモリセルアレイ１０Ａ及び１０Ｂと隣接するように設けられている。
回路チップ１−２において、ロウデコーダ１１Ａ、１１Ｂ、及び１１Ｃは、それぞれメモリチップ１−１の引出領域１４Ａ、１４Ｂ、及び１４Ｃと重なるように設けられている。例えば、ロウデコーダ１１Ａ及び１１Ｂはメモリセルアレイ１０Ａに設けられたワード線ＷＬに電気的に接続され、ロウデコーダ１１Ｂ及び１１Ｃは、メモリセルアレイ１０Ｂに設けられたワード線ＷＬに電気的に接続される。
センスアンプ１２Ａ及び１２Ｂは、メモリチップ１−１のメモリセルアレイ１０Ａ及び１０Ｂとそれぞれ重なるように設けられている。例えば、センスアンプ１２Ａはメモリセルアレイ１０Ａに設けられたビット線ＢＬに電気的に接続され、センスアンプ１２Ｂはメモリセルアレイ１０Ｂに設けられたビット線ＢＬに電気的に接続される。
周辺回路１６は、例えばシーケンサ１３や、半導体メモリ１とメモリコントローラ２との間の通信を司る入出力回路等を含んでいる。周辺回路１６Ａは、例えばロウデコーダ１１Ａ及び１１Ｂ間且つセンスアンプ１２Ａに隣接して設けられ、周辺回路１６Ｂは、例えばロウデコーダ１１Ｂ及び１１Ｃ間且つセンスアンプ１２Ｂに隣接して設けられる。
パッド領域１５Ｂは、周辺回路１６Ａ及び１６Ｂと隣接し、且つメモリチップ１−１のパッド領域１５Ａと重なるように設けられている。パッド領域１５Ｂには、例えば周辺回路１６Ａ及び１６Ｂに含まれた入出力回路から引き出された配線等が配置され、当該配線がパッドによって半導体メモリ１上面に引き出される。
図４は、メモリチップ１−１及び回路チップ１−２が貼り合わされた場合における、半導体メモリ１の平面レイアウトを示している。半導体メモリ１は、図４に示すように、Ｘ方向に配列する複数のパッド１７Ａ及び１７Ｂをさらに備えている。
パッド１７は、メモリチップ１−１の表面に設けられ、半導体メモリ１の外部接続電極として使用される。パッド１７Ａは、メモリチップ１−１及び回路チップ１−２のパッド領域１５を介して、図示されない周辺回路１６Ａに接続される。同様に、パッド１７Ｂは、パッド領域１５を介して、図示されない周辺回路１６Ｂに接続される。パッド１７Ａは、パッド領域１５及びメモリセルアレイ１０Ａと重なるように設けられ、パッド１７Ｂは、パッド領域１５及びメモリセルアレイ１０Ｂと重なるように設けられている。パッド１７としては、例えばアルミニウムが使用される。
尚、以上の説明ではメモリセルアレイ１０が２個設けられている場合を例に挙げたが、メモリチップ１−１が含むメモリセルアレイ１０の個数は、任意の個数にすることが可能である。第１実施形態に係る半導体メモリ１において、ロウデコーダ１１、センスアンプ１２、引出領域１４、パッド領域１５、及び周辺回路１６のレイアウトは、メモリセルアレイ１０の設計に基づいて適宜変更することが可能である。
図５は、第１実施形態に係る半導体メモリ１におけるメモリセルアレイ１０及び引出領域１４のより詳細な平面レイアウトの一例を示している。以下に、第１実施形態におけるメモリセルアレイ１０及び引出領域１４の構造について、１つのストリングユニットＳＵに注目して説明する。
半導体メモリ１には、図５に示すように、Ｘ方向に延伸して設けられた複数のスリットＳＬＴが設けられている。複数のスリットＳＬＴはＹ方向に配列し、隣り合うスリットＳＬＴ間に１つのストリングユニットＳＵが設けられている。言い換えると、スリットＳＬＴは、隣り合うストリングユニットＳＵ間に形成され、隣り合うストリングユニットＳＵ間を絶縁している。
ストリングユニットＳＵは、メモリセルアレイ１０の領域において複数の半導体ピラーＭＨを含み、引出領域１４において複数のコンタクトプラグＣＣを含んでいる。１つの半導体ピラーＭＨは、例えば１つのＮＡＮＤストリングＮＳに対応している。各コンタクトプラグＣＣは、例えばワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応して設けられる。
図６は、第１実施形態に係る半導体メモリ１におけるメモリセルアレイ１０及び引出領域１４のＸ方向に沿った断面構造の一例を示している。尚、以下の説明に用いる各断面図は、層間絶縁膜を適宜省略して示している。第１実施形態に係る半導体メモリ１では、図６に示すように、回路チップ１−２上にメモリチップ１−１が設けられている。
まず、メモリチップ１−１の詳細な構造について説明する。メモリチップ１−１では、上層から順に、各々が絶縁体を介して導電体２１〜３１が設けられている。導電体２１〜３１は、それぞれＸ方向及びＹ方向に広がった板状に形成される。例えば、導電体２１〜３１は、それぞれメモリセルアレイ１０の領域から引出領域１４に亘って延伸し、引出領域１４において階段状に設けられている。導電体２１は、ソース線ＳＬとして機能する。導電体２２は、選択ゲート線ＳＧＳとして機能する。導電体２３〜３０は、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電体３１は、選択ゲート線ＳＧＤとして機能する。
複数の半導体ピラーＭＨは、導電体３１の下面から導電体２１の下面に達するように、導電体３１〜２２を通過して設けられている。各半導体ピラーＭＨの下面には、それぞれ導電性のコンタクトプラグＢＬＣが設けられている。各コンタクトプラグＢＬＣの下面には、それぞれ導電体３２が設けられている。各導電体３２は、Ｙ方向に延伸したライン状に形成され、それぞれビット線ＢＬとして機能する。尚、１つの導電体３２は、各ストリングユニットＳＵ内でそれぞれ１つの半導体ピラーＭＨと電気的に接続される。
ここで、図７を用いて、第１実施形態に係る半導体メモリ１におけるメモリセルアレイ１０のより詳細な断面構造の一例について説明する。図７は、図６のＹ方向に沿った断面に対応し、図６に対してＺ方向を反転して示している。
１つのストリングユニットＳＵに対応する構造体は、図７に示すように、隣り合うスリットＳＬＴ間に設けられている。スリットＳＬＴは、Ｘ方向及びＺ方向に広がり、隣り合うストリングユニットＳＵに設けられた導電体２２〜３１間を絶縁している。
半導体ピラーＭＨは、例えばブロック絶縁膜３３、絶縁膜３４、トンネル酸化膜３５、及び導電性の半導体材料３６を含んでいる。具体的には、半導体ピラーＭＨを形成するメモリホールの内壁に、ブロック絶縁膜３３が形成される。ブロック絶縁膜３３の内壁に、絶縁膜３４が形成される。絶縁膜３４の内壁に、トンネル酸化膜３５が形成される。トンネル酸化膜３５の内側に、導電性の半導体材料３６が形成され、例えば埋め込まれる。尚、半導体材料３６内には、異なる材料が含まれていても良い。
このような半導体ピラーＭＨの構成において、絶縁膜３４がメモリセルトランジスタＭＴの電荷蓄積層として機能し、半導体材料３６内にＮＡＮＤストリングＮＳのチャネルが形成される。そして、半導体ピラーＭＨと導電体２２とが交差する部分が、選択トランジスタＳＴ２として機能する。半導体ピラーＭＨと導電体２３〜３０とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。半導体ピラーＭＨと導電体３１とが交差する部分が、選択トランジスタＳＴ１として機能する。
図６に戻り、メモリチップ１−１に設けられたビット線ＢＬ及びワード線ＷＬを、回路チップ１−２に設けられたセンスアンプ１２及びロウデコーダ１１にそれぞれ接続するための構成の一例について説明する。
１本のビット線ＢＬに注目すると、ビット線ＢＬとして機能する導電体３２の下面には、導電性のコンタクトプラグ３７が設けられている。コンタクトプラグ３７の下面には、導電体３８が設けられている。導電体３８の下面には、接合金属３９が設けられている。接合金属３９としては、例えば銅が使用される。
このような構成により、１つの接合金属３９と、１本のビット線ＢＬとの間が電気的に接続される。その他のビット線ＢＬについても同様であり、図示されない領域において、それぞれ異なるコンタクトプラグ３７、導電体３８、及び接合金属３９の組に接続される。
引出領域１４において、導電体２１の下方には、例えばコンタクトプラグＣＣの本数に対応して、複数の導電体４０が設けられる。例えば、ワード線ＷＬ２に対応する導電体２５の下面にコンタクトプラグＣＣが設けられ、当該コンタクトプラグＣＣの下面にワード線ＷＬ２に対応する導電体４０が設けられている。同様に、各種配線に対応するコンタクトプラグＣＣは、積層された導電体２２〜３１のうち、対応する導電体と電気的に接続され、その他の導電体と絶縁されるように形成される。
ワード線ＷＬ２に対応する導電体４０に注目すると、導電体４０の下面には、コンタクトプラグ４１が設けられている。コンタクトプラグ４１の下面には、導電体４２が設けられている。導電体４２の下面には、接合金属４３が設けられている。接合金属４３としては、例えば銅が使用される。
このような構成により、１つの接合金属４３と、１本のワード線ＷＬとの間が電気的に接続される。その他のワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤにそれぞれ対応する導電体４０についても同様であり、図示されない領域において、それぞれ異なるコンタクトプラグ４１、導電体４２、及び接合金属４３の組に接続される。
次に、回路チップ１−２の詳細な構造について説明する。回路チップ１−２では、メモリセルアレイ１０の領域の下部にセンスアンプ１２が設けられ、引出領域１４の下部にロウデコーダ１１が設けられている。
センスアンプ１２の領域には、例えば半導体基板５０上において絶縁膜を介して導電体５１が設けられている。この導電体５１がゲート電極として機能し、ソース／ドレイン領域等を有するＭＯＳＦＥＴ（MetalーOxide-Semiconductor Field Effect Transistor）構造が形成される。当該トランジスタのソース／ドレイン領域は、それぞれコンタクトプラグ５２を介してそれぞれ異なる導電体５３に接続される。一方の導電体５３上には、接合金属５４が設けられている。接合金属５４としては、例えば銅が使用される。
接合金属５４上には、１つの接合金属３９が接続されている。つまり、メモリチップ１−１内の１本のビット線ＢＬが、接合金属３９及び５４を介して、センスアンプ１２内の対応するトランジスタに接続される。尚、センスアンプ１２は、図示されない領域において複数のトランジスタを含み、当該複数のトランジスタは、それぞれ異なる導電体５３及び接合金属５４の組を介して、それぞれ異なるビット線ＢＬに電気的に接続される。
ロウデコーダ１１の領域には、例えば半導体基板５０上において絶縁膜を介して導電体５５が設けられている。この導電体５５がゲート電極として機能し、ソース／ドレイン領域等を有するＭＯＳＦＥＴ構造が形成される。当該トランジスタのソース／ドレイン領域は、それぞれコンタクトプラグ５６を介してそれぞれ異なる導電体５７に接続される。一方の導電体５７上には、接合金属５８が設けられている。接合金属５８としては、例えば銅が使用される。
接合金属５８上には、１つの接合金属４３が接続されている。つまり、例えばメモリチップ１−１内の１本のワード線ＷＬが、接合金属４３及び５８を介して、ロウデコーダ１１内の対応するトランジスタに接続される。尚、ロウデコーダ１１は、図示されない領域において複数のトランジスタを含み、当該複数のトランジスタは、それぞれ異なる導電体５７及び接合金属５８の組を介して、それぞれ異なるワード線ＷＬ又は選択ゲート線ＳＧＳ，ＳＧＤに電気的に接続される。
以上で説明した接合金属３９及び４３のより具体的な平面レイアウトの一例が、図８に示されている。図８に示すように、メモリセルアレイ１０の領域では、配列する複数のビット線ＢＬ上に、それぞれ異なる接合金属３９が配置されている。引出領域１４では、Ｙ方向において略等間隔に複数の接合金属４３が配置され、同様に配置された接合金属４３が、Ｘ方向においてＹ方向に少しずつずれて配列している。
回路チップ１−２における接合金属５４及び５８も同様に配置され、メモリチップ１−１と回路チップ１−２とが貼り合わされた際に、対応する接合金属同士が接触する。尚、接合金属３９及び４３のレイアウトはこれに限定されず、その他のレイアウトを適用することも可能である。
図９は、第１実施形態に係る半導体メモリ１におけるメモリセルアレイ１０及びパッド領域１５のＹ方向に沿った断面構造の一例を示している。図９に示すように、パッド領域１５の近傍において、メモリセルアレイ１０の下方には周辺回路１６が設けられている。
周辺回路１６の領域には、例えば半導体基板５０上に絶縁膜を介して導電体５９が設けられている。この導電体５９がゲート電極として機能し、ソース／ドレイン領域等を有するＭＯＳＦＥＴ構造が形成される。当該トランジスタのソース／ドレイン領域は、それぞれコンタクトプラグ６０を介してそれぞれ異なる導電体６１に接続される。
回路チップ１−２のパッド領域１５において、半導体基板５０の上方には導電体６２が設けられている。導電体６２は、周辺回路１６に電気的に接続されている。導電体６２としては、例えば銅やアルミニウムが使用される。そして、導電体６２の上面からメモリチップ１−１の最上面の絶縁膜ＩＮＳに亘って、コンタクトビアＴＶが開口している。コンタクトビアＴＶの内部には、導電体が形成され、例えば埋め込まれている。コンタクトビアＴＶは、このように導電体を形成又は埋め込むことが可能な範囲内で、可能な限り小さく設計される。
コンタクトビアＴＶに形成された導電体は、メモリチップ１−１上に露出した部分を有し、この部分が１つのパッド１７として機能する。パッド１７は、図９に示すようにメモリチップ１−１内に設けられたメモリセルアレイ１０とオーバーラップした部分を有している。言い換えると、パッド１７と半導体基板５０との間には、例えばワード線ＷＬとして機能する導電体の端部が含まれ、さらに半導体ピラーＭＨが設けられた領域が含まれている。尚、以下の説明では、パッド１７のＹ方向における寸法のことをパッド幅ＷＰと称する。
図１０及び図１１は、第１実施形態に係る半導体メモリ１におけるパッド１７の設計例を示す図であって、より具体的にはコンタクトビアＴＶの形状の複数例を示している。コンタクトビアＴＶは、図１０に示すようにライン形状に設けられていても良いし、図１１に示すようにドット形状に設けられても良い。また、図１１に示すように、パッド１７及び導電体６２間は、複数のコンタクトビアＴＶを介して接続されても良い。尚、１つのパッド１７に対応するコンタクトビアＴＶの形状は、これに限定されず、ライン形状とドット形状の組み合わせであっても良いし、その他の形状を適用することも可能である。
尚、第１実施形態における半導体メモリ１の構造は、以上で説明した構造に限定されない。例えば、上記説明において選択ゲート線ＳＧＳ及びＳＧＤは、それぞれ複数層の導電体により構成されていても良い。１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの個数は、１つの半導体ピラーＭＨがワード線ＷＬに対応する導電体を通過する個数を変更することにより変更される。
例えば、１つのＮＡＮＤストリングＮＳは、複数の半導体ピラーＭＨがＺ方向に連結された構造であっても良い。半導体ピラーＭＨと導電体３２との間、及びコンタクトプラグＣＣと導電体４０との間は、それぞれその他のコンタクトプラグや異なる導電体を介して接続されても良い。接合金属３９と導電体３２との間、接合金属４３と導電体４０との間、接合金属５４と導電体５３との間、接合金属５８と導電体５７との間は、それぞれその他のコンタクトプラグや異なる導電体を介して接続されても良い。
［１−２］製造方法
以下に、第１実施形態に係る半導体メモリ１において、メモリチップ１−１及び回路チップ１−２がそれぞれ形成された後から、パッド１７を形成するまでの一連の工程について、図１２〜図１５を用いて説明する。
図１２は、メモリチップ１−１と回路チップ１−２がそれぞれ異なるウエハ上に形成され、貼り合わされる前の状態を示している。具体的には、半導体基板２０上にメモリチップ１−１が形成され、半導体基板５０上に回路チップ１−２が形成される。そして、回路チップ１−２に対向するように、メモリチップ１−１は半導体基板２０の下方にメモリセルアレイ１０が位置する反転した状態で示されている。
また、図１２では、半導体基板２０上に形成されたメモリチップ１−１において、最下層に設けられた絶縁膜ＩＮＳと、最上層に設けられた絶縁膜ＩＮＳとが表示されている。半導体基板５０上に形成された回路チップ１−２において、最上層に設けられた絶縁膜ＩＮＳが表示されている。
そして、図１３に示すように、メモリチップ１−１と回路チップ１−２とが貼り合わされる。具体的には、半導体基板２０及び半導体基板５０上に形成された各種回路を挟むように、半導体基板２０及び半導体基板５０を対向させ、機械的圧力をかけてウエハトゥウエハでボンディングする。このとき、図示されない領域において、対応する接合金属同士が接合される。
具体的には、対応する接合金属３９及び５４間が接合され、対応する接合金属４３及び５８間が接合される。メモリチップ１−１と回路チップ１−２とを貼り合わせた後は、メモリチップ１−１の半導体基板２０が除去される。半導体基板２０が除去された面には、メモリチップ１−１の表面を保護するパッシベーション膜として絶縁膜ＩＮＳが残る。
それから、図１４に示すように、メモリチップ１−１の半導体基板２０が除去された面側から、導電体６２に達するコンタクトビアＴＶが形成される。形成されたコンタクトビアＴＶ内には金属が形成され、例えば埋め込まれ、図１５に示すようにメモリチップ１−１上に堆積された金属が所望の形状に加工される。このようにして、所望の形状のパッド１７が形成される。
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体メモリ１に依れば、半導体メモリ１のチップ面積を縮小することが出来る。以下に第１実施形態に係る半導体メモリ１の詳細な効果について説明する。
半導体メモリのビットコストを低減するためには、半導体メモリのチップ面積のうちメモリセルアレイが形成された面積の占める割合（セル占有率）を拡大することが好ましい。半導体メモリのセル占有率を拡大する方法としては、メモリセルアレイと周辺回路とをそれぞれ異なるウエハに形成し、これらのウエハを貼り合わせて１つの半導体チップを形成することが知られている。
メモリセルアレイが形成されたウエハと周辺回路が形成されたウエハとを貼り合わせた半導体メモリの構造は、半導体チップ上でメモリセルアレイと周辺回路とがオーバーラップしていることから、セル占有率を拡大することが出来る。このような構造を有する半導体メモリの一例が、図１６及び図１７に示されている。図１６及び図１７は、第１実施形態の比較例に係る半導体メモリ３の平面レイアウト及び断面構造をそれぞれ示している。
比較例に係る半導体メモリ３は、第１実施形態に係る半導体メモリ１に対してパッド１７の設計が異なっている。比較例に係る半導体メモリ３では、図１６に示すようにパッド１７のパッド幅ＷＰに基づいてパッド領域１５の面積が設計され、パッド１７全体がパッド領域１５内に配置される。
また、比較例に係る半導体メモリ３は、図１７に示すようにメモリチップ３−１と回路チップ３−２とを貼り合わせる構造を有し、パッド１７下部にメモリセルアレイ１０を構成する配線の積層体が含まれないように設計されている。パッド１７の面積は、半導体メモリ３の後工程におけるボンディング工程に基づいて決定されるため、削減することが難しい。また、比較例に係る半導体メモリ３では、パッド１７の面積に基づいてパッド領域１５が広く設計されるため、セル占有率が低下してしまう。
これに対して、第１実施形態に係る半導体メモリ１では、図４及び図９に示すように、パッド１７がメモリセルアレイ１０とオーバーラップする領域を有している。これにより、第１実施形態に係る半導体メモリ１では、比較例に係る半導体メモリ３に対して、パッド領域１５の面積を削減することが出来る。従って、第１実施形態に係る半導体メモリ１では、セル占有率を拡大することが出来るため、半導体メモリ１のビットコストを抑制することが出来る。
また、第１実施形態に係る半導体メモリ１では、メモリチップ１−１と回路チップ１−２とを異なるウエハを用いてそれぞれ形成するため、メモリチップ１−１形成時の熱工程と回路チップ１−２形成時の熱工程とを独立に制御することが出来る。これにより、メモリチップ１−１形成時の熱工程による、回路チップ１−２への熱負荷を小さくすることが出来るため、回路チップの電源線や各種配線に銅等の低抵抗配線を導入することが可能となる。従って、第１実施形態に係る半導体メモリ１は、デバイス性能を向上することが可能となる。
さらに、第１実施形態に係る半導体メモリ１では、メモリチップ１−１と回路チップ１−２とを貼り合わせることによって、メモリセルアレイ１０とセンスアンプ１２等の周辺回路との間を接続する。つまり、第１実施形態に係る半導体メモリ１では、メモリセルアレイ１０から半導体基板５０上に設けられた回路に接続するための深穴工程を削減することが出来る。従って、第１実施形態に係る半導体メモリ１は、製造コストを抑制することが出来る。
［２］第２実施形態
第２実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１に対して、パッド１７のレイアウトが異なる。以下に、第２実施形態に係る半導体メモリ１について、第１実施形態に係る半導体メモリ１と異なる点を説明する。
［２−１］構成
図１８は、第２実施形態に係る半導体メモリ１におけるメモリセルアレイ１０及びパッド領域１５のＹ方向に沿った断面構造の一例を示している。図１８に示すように、第２実施形態における半導体メモリ１の断面構造は、第１実施形態で図９を用いて説明した半導体メモリ１の断面構造に対して、パッド１７がオーバーラップしている領域におけるメモリセルアレイ１０の構造が異なっている。
具体的には、第２実施形態に係る半導体メモリ１では、メモリセルアレイ１０の外周部で引出領域１４が隣接しない領域において、引出領域１４と似た構造の階段部が形成されている。具体的には、当該領域において、例えばワード線ＷＬとしてそれぞれ機能する導電体２３〜３０の端部が、階段状に形成されている。この階段部の幅は、例えば引出領域１４における階段部の幅よりも狭く形成される。
そして、第２実施形態に係る半導体メモリ１では、パッド１７がこのメモリセルアレイ１０の階段部にオーバーラップし、且つメモリセルアレイ１０の半導体ピラーＭＨが設けられたメモリ部にはオーバーラップしないように設けられている。第２実施形態に係る半導体メモリ１のその他の構成は、第１実施形態に係る半導体メモリ１と同様のため、説明を省略する。
［２−２］第２実施形態の効果
半導体メモリ１の後工程におけるボンディング工程では、パッド１７上面から半導体基板５０に向かって圧力が加えられる。そして、第２実施形態に係る半導体メモリ１では、半導体基板５０とパッド１７との間に、半導体ピラーＭＨ等が形成されない階段部が配置されている。
つまり、第２実施形態に係る半導体メモリ１では、後工程におけるボンディング時に、パッド１７に加えられた圧力が有効な素子を含まない階段部に加えられる。このため、第２実施形態に係る半導体メモリ１では、後工程のボンディング時において、半導体ピラーＭＨに圧力が加えられることを避けることが出来る。
これにより、第２実施形態に係る半導体メモリ１では、後工程のボンディングによる不良の発生を抑制することが出来る。従って、第２実施形態に係る半導体メモリ１は、半導体メモリ１の歩留まりを向上することが出来る。
また、第２実施形態に係る半導体メモリ１は、階段部にオーバーラップしている分、パッド領域１５の面積を削減することが出来る。従って、第２実施形態に係る半導体メモリ１では、セル占有率を拡大することが出来るため、半導体メモリ１のビットコストを削減することが出来る。
［３］第３実施形態
第３実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１に対して、複数のメモリチップが連結された構造をさらに備えている。以下に、第３実施形態に係る半導体メモリ１について、第１及び第２実施形態に係る半導体メモリ１と異なる点を説明する。
［３−１］構成
第３実施形態に係る半導体メモリ１は、第１実施形態で説明したものと同様のメモリチップ１−１及び回路チップ１−２を備え、さらにメモリチップ１−３を備えている。メモリチップ１−３の構成は、メモリチップ１−１と同様であり、メモリチップ１−１とメモリチップ１−３とは、異なるウエハを用いて形成される。そして第３実施形態に係る半導体メモリ１では、回路チップ１−２上にメモリチップ１−１が貼り付けられ、メモリチップ１−１上にメモリチップ１−３が貼り付けられた構造を有している。
図１９は、第３実施形態に係る半導体メモリ１におけるメモリセルアレイ１０及び引出領域１４の詳細な平面レイアウトの一例を示し、Ｙ方向に配列する４つのストリングユニットＳＵ０〜ＳＵ３を抽出して示している。
図１９に示すように、第３実施形態に係る半導体メモリ１の平面レイアウトは、図５を用いて説明した第１実施形態に係る半導体メモリ１の平面レイアウトに対して、メモリセルアレイ１０の領域の構成が異なっている。
具体的には、各ストリングユニットＳＵは、メモリセルアレイ１０の領域において、複数の連結領域ＣＡが設けられている。連結領域ＣＡは、メモリチップ１−１に設けられたビット線ＢＬと、メモリチップ１−３に設けられたビット線ＢＬとの間を電気的に接続する配線を形成するための領域である。各ストリングユニットＳＵに設けられた連結領域ＣＡは、例えばＹ方向に沿って配置される。これに限定されず、連結領域ＣＡは、任意の範囲及び位置に設計することが可能である。
図２０は、メモリセルアレイ１０の連結領域ＣＡを含む領域におけるより詳細な平面レイアウトを示している。図２０に示すように、連結領域ＣＡには、複数のコンタクトビアＣＶが設けられている。コンタクトビアＣＶは、例えばＹ方向に配列している。コンタクトビアＣＶの内壁には、絶縁膜４４が形成されている。コンタクトビアＣＶの絶縁膜４４より内側には、導電体４５が形成され、例えば埋め込まれている。そして、各導電体４５は、それぞれ異なるビット線ＢＬに接続されている導電体３８に接続されている。
図２１は、第３実施形態に係る半導体メモリ１におけるメモリセルアレイ１０及び引出領域１４のＸ方向に沿った断面構造の一例を示している。図２１に示すように、第３実施形態に係る半導体メモリ１では、回路チップ１−２上にメモリチップ１−１が設けられ、メモリチップ１−１上にメモリチップ１−３が設けられている。
メモリチップ１−１において、１本のビット線ＢＬと接合金属３９との間に接続された導電体３８の上面には、コンタクトビアＣＶが設けられている。そして、コンタクトビアＣＶ内に設けられた導電体４５は、絶縁膜４４によってワード線ＷＬ等の積層配線構造体から絶縁されている。導電体４５の上面には、導電体４６が設けられている。導電体４６は、ＸＹ平面において、当該導電体４６が電気的に接続された接合金属３９と重なるように配置される。
このような構成により、メモリチップ１−１に設けられた導電体４６は、メモリチップ１−３に設けられた接合金属３９と接触し、メモリチップ１−１における１本のビット線ＢＬと、メモリチップ１−３における１本のビット線ＢＬとが電気的に接続される。他のビット線ＢＬも同様に、対応するコンタクトビアＣＶ内の導電体４５を介して、メモリチップ１−３内の対応するビット線ＢＬとそれぞれ接続される。
メモリチップ１−１におけるワード線ＷＬは、ビット線ＢＬと同様に、メモリチップ１−１及び１−３間で共通のアドレスに対応する配線を電気的に接続するための構造を有している。具体的には、１本のワード線ＷＬと接合金属４３との間に接続された導電体４２の上面には、さらにコンタクトプラグ４７が設けられている。コンタクトプラグ４７は、導電体４６と同じ層に設けられた導電体４８に接続されている。導電体４８は、ＸＹ平面において、当該導電体４８が電気的に接続された接合金属４３と重なるように配置される。
このような構成により、メモリチップ１−１に設けられた導電体４８は、メモリチップ１−３に設けられた接合金属４３と接触し、メモリチップ１−１における１本のワード線ＷＬと、メモリチップ１−３における１本のワード線ＷＬとが電気的に接続される。他のワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＤも同様に、対応するコンタクトプラグ４７を介して、メモリチップ１−３内の対応する配線とそれぞれ接続される。
図２２は、第３実施形態に係る半導体メモリ１におけるメモリセルアレイ１０及びパッド領域１５のＹ方向に沿った断面構造の一例を示している。図２２に示すように、第３実施形態に係る半導体メモリ１では、コンタクトビアＴＶがメモリチップ１−１及び１−３をそれぞれ貫通している。
具体的には、回路チップ１−２内における導電体６２の上面から、メモリチップ１−３の最上面の絶縁膜ＩＮＳに亘って、コンタクトビアＴＶが開口している。そして、コンタクトビアＴＶ内には導電体が形成され、例えば埋め込まれている。コンタクトビアＴＶは、このように導電体を形成又は埋め込むことが可能な範囲内で、可能な限り小さく設けられる。
そして、コンタクトビアＴＶに形成された導電体は、メモリチップ１−３上に露出した部分を有し、このメモリチップ１−３上に露出した部分が１つのパッド１７として機能する。そしてパッド１７は、第１実施形態と同様に、メモリチップ１−１及び１−３内に設けられたメモリセルアレイ１０とオーバーラップした部分を有している。
尚、第３実施形態に係る半導体メモリ１において、メモリチップ１−３におけるソース線ＳＬとメモリチップ１−３の上面との間隔は、メモリチップ１−１におけるソース線ＳＬとメモリチップ１−３との間隔よりも大きくなる。この理由は、最上層に積層されたメモリチップでは、積層されたメモリチップ間を接続するための導電体４６及び４８を露出させないために、絶縁膜ＩＮＳを厚く残しておくからである。
以上で説明した第３実施形態に係る半導体メモリ１において、メモリチップ１−１及び１−３間で共通接続されたワード線ＷＬのアドレスは、同じアドレス情報ＡＤＤにより指定され、メモリチップ１−１及び１−３間で共通接続されたビット線ＢＬのアドレスは、同じアドレス情報ＡＤＤにより指定される。
そして、第３実施形態に係る半導体メモリ１では、メモリチップ１−１及び１−３のいずれか一方を選択するために、例えばアドレス情報ＡＤＤに含まれたメモリチップを指定する情報を参照する。これにより、第３実施形態に係る半導体メモリ１は、メモリチップ１−１及び１−３で同じアドレスのワード線ＷＬのうち一方のワード線ＷＬを選択し、メモリチップ１−１及び１−３で同じアドレスのビット線ＢＬのうち一方のビット線ＢＬを選択することが出来る。第３実施形態に係る半導体メモリ１のその他の構成は、第１実施形態に係る半導体メモリ１の構成と同様のため、説明を省略する。
［３−２］第３実施形態の効果
以上で説明したように、第３実施形態に係る半導体メモリ１は、回路チップ１−２上に、メモリチップ１−１及び１−３を積層した構造を有している。そして、第３実施形態に係る半導体メモリ１は、第１実施形態と同様に、パッド１７をメモリセルアレイ１０の上部にオーバーラップさせている。
これにより、第３実施形態に係る半導体メモリ１は、第１実施形態と同様に、パッド１７を設ける領域を削減することが出来る。従って、第３実施形態に係る半導体メモリ１では、セル占有率を拡大することが出来るため、半導体メモリ１のビットコストを抑制することが出来る。
尚、以上の説明では、半導体メモリ１において、回路チップ１−２上に２つのメモリチップ１−１及び１−３を積層させた場合を例に説明したが、これに限定されない。例えば、半導体メモリ１において、回路チップ１−２上に３つ以上のメモリチップが積層されていても良く、メモリチップの積層数は任意の数に設計することが可能である。このような場合においても、パッド１７をメモリセルアレイ１０の上部にオーバーラップさせることにより、半導体メモリ１のセル占有率を拡大することが出来る。
［４］第４実施形態
第４実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１に対して、チップ表面にパッド１７と異なる配線をさらに備えている。以下に、第４実施形態に係る半導体メモリ１について、第１〜第３実施形態に係る半導体メモリ１と異なる点を説明する。
［４−１］構成
図２３は、第４実施形態に係る半導体メモリ１において、メモリチップ１−１及び回路チップ１−２が貼り合わされた場合における半導体メモリ１の平面レイアウトを示している。図２３に示すように、第４実施形態に係る半導体メモリ１の平面レイアウトは、図４を用いて説明した第１実施形態に係る半導体メモリ１の平面レイアウトに対して、複数の金属配線７０が追加されている点が異なっている。
金属配線７０は、例えばＸ方向に延伸し、メモリセルアレイ１０Ａ上からメモリセルアレイ１０Ｂ上に亘って設けられている。金属配線７０としては、例えばアルミニウムが使用される。例えば、金属配線７０は、メモリセルアレイ１０Ａ及び１０Ｂ間に配線される電源線として使用される。金属配線７０は、例えば、半導体メモリ１の外部との接続に使用されない。
尚、金属配線７０の形状及び個数は、図２３に示された形状及び個数に限定されず、任意の形状及び個数に設計することが可能である。また、金属配線７０は、同一のメモリセルアレイ１０上に収まるように設けられても良い。また、金属配線７０の用途は、以上で説明したものに限定されず、金属配線７０はその他の配線に適用されても良い。
図２４は、第４実施形態に係る半導体メモリ１におけるメモリセルアレイ１０及びパッド領域１５のＹ方向に沿った断面構造の一例を示している。図２４に示すように、第４実施形態に係る半導体メモリ１の断面構造は、図９を用いて説明した第１実施形態に係る半導体メモリ１の断面構造に対して、金属配線７０に関する構成が追加されている点が異なっている。本例では、２つの金属配線７０Ａ及び７０Ｂが図示されている。
金属配線７０Ａは、メモリチップ１−１内部に設けられた導電体４９に接続されている。導電体４９は、例えばメモリチップ１−１の表面とソース線ＳＬとの間に設けられた配線であり、メモリチップ１−１内の回路に接続される。
金属配線７０Ｂは、回路チップ１−２内部に設けられた導電体６３に接続されている。導電体６３は、回路チップ１−２内部の回路に接続されている。具体的には、導電体６３上からメモリチップ１−１の表面に亘ってコンタクトビアＴＨが開口される。このコンタクトビアＴＨは、メモリセルアレイ１０の領域において、半導体ピラーＭＨが設けられていない領域を通過する。
そして、コンタクトビアＴＨの内壁には、絶縁体６４が形成され、絶縁体６４の内部に金属配線７０Ｂとして機能する導電体が形成され、例えば埋め込まれる。このように、金属配線７０Ｂは、メモリセルアレイ１０内部を通過して設けられ、絶縁膜６４によって、ワード線ＷＬや選択ゲート線ＳＧＳ及びＳＧＤ等の各種配線と絶縁されている。
以上で説明した各金属配線７０は、例えばパッド１７と同時に形成される。例えば、まずパッド１７と金属配線７０とをそれぞれ半導体メモリ１内部の回路に接続するためのホール（コンタクトビアＴＶ及びコンタクトビアＴＨ）が形成される。そして、パッド１７及び金属配線７０として機能する導電体が、形成された各ホール内にそれぞれ形成され、例えば埋め込まれる。それから、パッド１７及び金属配線７０が所望の形状に加工される。
［４−２］第４実施形態の効果
以上で説明したように、第４実施形態に係る半導体メモリ１では、パッド１７と同じ層に、金属配線７０が設けられている。この金属配線７０は、例えば異なるメモリセルアレイ１０間を繋ぐ低抵抗配線として使用される。
つまり、第４実施形態に係る半導体メモリ１は、金属配線７０を用いることによって、メモリセルアレイ１０間を接続する配線の抵抗を下げることが出来る。従って、第４実施形態に係る半導体メモリ１は、デバイス性能を向上することが可能となる。
［５］変形例等
実施形態の半導体メモリ＜図１、１＞は、第１メモリチップ＜図３、１−１＞と、回路チップ＜図３、１−２＞と、外部接続電極＜図４、１７＞とを含む。第１メモリチップは、絶縁体を介して積層された複数の第１導電体と、複数の第１導電体を通過し、複数の第１導電体＜図７、２２〜３１＞との交差部分がそれぞれメモリセルとして機能する第１ピラー＜図７、ＭＨ＞と、を含む。回路チップは、基板＜図９、５０＞と、基板上に設けられた制御回路＜図９、１６＞と、制御回路に接続された第２導電体＜図９、６２＞とを含み、第１メモリチップに貼り合わされる。外部接続電極は、第１メモリチップの表面に設けられ、第１メモリチップの表面側から第１メモリチップを通過して第２導電体に接続された部分を有する。外部接続電極と基板との間には、第１導電体の一部が含まれる。これにより、半導体メモリのチップ面積を抑制することが出来る。
尚、上記実施形態は、可能な限り組み合わせることが可能である。例えば、第２実施形態で説明したパッド１７のレイアウトは、第３実施形態及び第４実施形態にそれぞれ適用することが可能である。また、第３実施形態で説明した複数のメモリチップを積層する構造は、第４実施形態に適用することが可能である。このように、適宜上記実施形態を組み合わせることによって、半導体メモリ１のチップ面積を縮小し、且つ半導体メモリ１の性能を向上することが出来る。
尚、上記実施形態において、１つのパッド１７の面積は、１つの接合金属３９、４３、５４、又は５８の面積よりも小さい。言い換えると、半導体メモリ１において、半導体メモリ１上に設けられ、外部のメモリコントローラ２との接続に利用されるパッド１７の面積は、メモリチップ１−１と回路チップ１−２との間を接続するパッドの面積よりも大きい。
尚、上記実施形態において、電荷蓄積層を有するメモリセルトランジスタＭＴを三次元に配置する構成の半導体メモリ１について説明したが、これに限定されない。上記実施形態において説明したパッド領域１５における構造及び製造工程は、その他の半導体メモリにおいても適用することが可能である。例えば、上記実施形態において説明した構造は、相変化メモリセルを三次元に配置する構成の半導体メモリに適用されても良いし、強誘電体薄膜材料を用いたメモリセルを三次元に配置する構成の半導体メモリに適用されても良い。
尚、本明細書において“接続”とは、電気的に接続されていることを示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１−１，１−３…メモリチップ、１−２…回路チップ、１６…周辺回路、１７…パッド、２０，５０…半導体基板、２２〜３１…導電体、３９，４３，５４，５８…接合金属、ＭＴ…メモリセルトランジスタ、ＭＨ…半導体ピラー、１，３…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…シーケンサ、１４…引出領域、１５…パッド領域、２１、３２，３８，４０，４２，４５，４６，４８，５１，５３，５５，５７，５９，６１，６２…導電体、３３…ブロック絶縁膜、３４，４４，ＩＮＳ…絶縁膜、３５…トンネル酸化膜、３６…半導体材料、３７，４１，４７，５２，５６，６０…コンタクトプラグ、３９，４３，５４，５８…接合金属、ＢＬ…ビット線、ＢＬＫ…ブロック、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＵ…ストリングユニット，ＷＬ…ワード線。

Claims (5)

  1. 絶縁体を介して積層された複数の第１導電体と、前記複数の第１導電体を通過し、前記複数の第１導電体との交差部分がそれぞれメモリセルとして機能する第１ピラーと、を含む第１メモリチップと、
    基板と、前記基板上に設けられた制御回路と、前記制御回路に接続された第２導電体とを含み、前記第１メモリチップに貼り合わされた回路チップと、
    前記第１メモリチップの表面に設けられ、前記第１メモリチップの表面側から前記第１メモリチップを通過して前記第２導電体に接続された部分を有する外部接続電極と、を備え、
    前記外部接続電極と前記基板との間には、前記第１導電体の一部が含まれる、半導体メモリ。
  2. 前記外部接続電極と前記基板との間には、前記第１ピラーが含まれる、
    請求項１に記載の半導体メモリ。
  3. 前記複数の第１導電体の端部は、階段状に形成され、
    前記外部接続電極と前記基板との間には、前記端部が含まれ且つ前記第１ピラーが含まれない、
    請求項１に記載の半導体メモリ。
  4. 絶縁体を介して積層された複数の第３導電体と、前記複数の第３導電体を通過し、前記複数の第３導電体との交差部分がそれぞれメモリセルとして機能する第２ピラーと、を含み、前記回路チップと前記第１メモリチップとの間に貼り合わされた第２メモリチップをさらに備える、
    請求項１乃至請求項３のいずれかに記載の半導体メモリ。
  5. 前記第１メモリチップの表面に設けられ、外部との接続に使用されない配線をさらに備え、
    前記配線は、前記第１メモリチップ内の配線又は前記回路チップ内の配線に接続される、
    請求項１乃至請求項４のいずれかに記載の半導体メモリ。
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