WO2019049013A1 - 半導体装置 - Google Patents

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WO2019049013A1
WO2019049013A1 PCT/IB2018/056697 IB2018056697W WO2019049013A1 WO 2019049013 A1 WO2019049013 A1 WO 2019049013A1 IB 2018056697 W IB2018056697 W IB 2018056697W WO 2019049013 A1 WO2019049013 A1 WO 2019049013A1
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insulator
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oxide
transistor
wiring
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PCT/IB2018/056697
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大貫達也
松嵜隆徳
加藤清
山崎舜平
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株式会社半導体エネルギー研究所
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Definitions

  • One embodiment of the present invention relates to a semiconductor device, a computer, and an electronic device.
  • the technical field of one embodiment of the present invention disclosed in this specification and the like includes a semiconductor device, an imaging device, a display device, a light emitting device, a power storage device, a memory device, a display system, an electronic device, a lighting device, an input device, and an input / output.
  • An apparatus, a method of driving them, or a method of manufacturing them can be mentioned as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor, a semiconductor circuit, an arithmetic device, a memory device, and the like are one embodiment of a semiconductor device.
  • a display device, an imaging device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like), and an electronic device may include a semiconductor device.
  • DRAM Dynamic Random Access Memory
  • Patent Document 1 discloses a method of manufacturing a transistor suitable for miniaturization of a DRAM.
  • Patent Document 2 discloses an example in which a transistor including an oxide semiconductor is applied to a DRAM.
  • a transistor including an oxide semiconductor has extremely low leak current (off current) in an off state, so that a memory with a long refresh interval and low power consumption can be manufactured.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • one embodiment of the present invention is to provide a semiconductor device with a small circuit area.
  • an object of one embodiment of the present invention is to provide a semiconductor device which can operate at high speed.
  • one aspect of the present invention does not necessarily have to solve all the problems described above, as long as at least one problem can be solved.
  • the above description of the problems does not disturb the existence of other problems. Problems other than these are naturally apparent from the description of the specification, claims, drawings, and the like, and the extraction of problems other than these is apparent from the descriptions of the specification, claims, drawings, and the like. Is possible.
  • a semiconductor device includes a plurality of cell arrays and a plurality of peripheral circuits, the cell array includes a plurality of memory cells, and the peripheral circuits include a first driver circuit and a second driver circuit.
  • the third amplifier circuit and the fourth amplifier circuit Has a function of amplifying a potential input from the first amplifier circuit or the second amplifier circuit, and includes a first drive circuit, a second drive circuit, a first amplifier circuit, and a second drive circuit.
  • the amplifier circuit, the third amplifier circuit, and the fourth amplifier circuit each have a region overlapping with the cell array, and a memory cell A semiconductor device including a metal oxide in a channel formation region.
  • the first driver circuit is adjacent to the second driver circuit, the second amplifier circuit, and the third amplifier circuit
  • the second driver circuit is The first amplifier circuit is adjacent to the first driver circuit, the first amplifier circuit, and the fourth amplifier circuit
  • the first amplifier circuit includes a second driver circuit, a second amplifier circuit, a third amplifier circuit, and a fourth amplifier circuit.
  • the second amplifier circuit may be adjacent to the amplifier circuit
  • the second amplifier circuit may be adjacent to the first driver circuit, the first amplifier circuit, the third amplifier circuit, and the fourth amplifier circuit.
  • the first driver circuit and the second driver circuit are electrically connected to the cell array through the plurality of first wirings, and the first amplifier circuit and the first amplifier circuit
  • the second amplifier circuit is electrically connected to the cell array via the plurality of second wires, and the third amplifier circuit and the fourth amplifier circuit are electrically connected to the third wire
  • the third wiring is provided to cross the plurality of peripheral circuits, and the third wiring may not be in contact with the plurality of first wirings and the plurality of second wirings.
  • the cell array has first to fourth subarrays
  • the first drive circuit has a function of supplying a selection signal to the first subarray and the second subarray.
  • the second drive circuit has a function of supplying a selection signal to the third sub array and the fourth sub array
  • the first amplification circuit and the second amplification circuit include the first sub array and the second amplification circuit. It may have a function of amplifying the potential input from the third sub-array or the potential input from the second sub-array and the fourth sub-array.
  • a computer according to one embodiment of the present invention is a computer including the above semiconductor device and using the above semiconductor device for a cache memory or a main storage device.
  • an electronic device is an electronic device in which the above-described semiconductor device or computer is incorporated.
  • a novel semiconductor device can be provided.
  • a semiconductor device with a small circuit area can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a semiconductor device which can operate at high speed can be provided.
  • FIG. 7 shows a structural example of a semiconductor device.
  • 5A and 5B illustrate a configuration example of a semiconductor device and memory cells.
  • FIG. 7 illustrates an example of a stacked structure of a semiconductor device.
  • FIG. 7 shows a structural example of a semiconductor device.
  • FIG. 7 shows a structural example of a semiconductor device.
  • FIG. 7 shows a structural example of a semiconductor device.
  • FIG. 7 shows a structural example of a semiconductor device.
  • FIG. 2 shows an example of the configuration of a sense amplifier. Timing chart.
  • FIG. 7 shows a structural example of a semiconductor device.
  • FIG. 7 shows a structural example of a semiconductor device.
  • FIG. 7 shows a structural example of a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • 7A to 7D illustrate a method for manufacturing a semiconductor device.
  • metal oxide is a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), and oxide semiconductors (also referred to as oxide semiconductors).
  • oxide semiconductors also referred to as oxide semiconductors.
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case where the metal oxide has at least one of an amplification action, a rectification action, and a switching action, the metal oxide can be called a metal oxide semiconductor.
  • a transistor including a metal oxide in a channel formation region is also referred to as an OS transistor.
  • metal oxides having nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide having nitrogen may be referred to as metal oxynitride. Details of the metal oxide will be described later.
  • X and Y are connected, the case where X and Y are electrically connected, and X and Y function. It is assumed that the case where they are connected as well as the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, the present invention is not limited to a predetermined connection relationship, for example, a connection relationship shown in a figure or a sentence, and anything other than the connection relationship shown in a figure or a sentence is also described in the figure or the sentence.
  • X and Y each denote an object (eg, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, or the like).
  • an element for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, or the like
  • An element e.g., a switch, a transistor, a capacitive element, an inductor
  • a resistance element e.g., a diode, a display element, a light emitting element, a load, and the like.
  • an element for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, or the like
  • the switch has a function of controlling on and off. That is, the switch is turned on or off and has a function of controlling whether current flows or not. Alternatively, the switch has a function of selecting and switching a path through which current flows.
  • X and Y are electrically connected, the case where X and Y are directly connected shall be included.
  • a circuit for example, a logic circuit (for example, an inverter, a NAND circuit, a NOR circuit, etc.) that enables functional connection of X and Y, signal conversion Circuits (DA converter circuit, AD converter circuit, gamma correction circuit, etc.), potential level converter circuits (power supply circuits (boost circuit, step-down circuit etc.), level shifter circuits for changing the potential level of signals, etc.) voltage source, current source, switching A circuit, an amplifier circuit (a circuit capable of increasing the signal amplitude or current amount, etc., an operational amplifier, a differential amplifier circuit, a source follower circuit, a buffer circuit, etc.), a signal generation circuit, a memory circuit, a control circuit, etc.
  • a logic circuit for example, an inverter, a NAND circuit, a NOR circuit, etc.
  • signal conversion Circuits DA converter circuit, AD converter circuit, gamma correction circuit, etc.
  • potential level converter circuits power supply circuits (boost circuit, step-down
  • X and Y are functionally connected if the signal output from X is transmitted to Y. Do. Note that when X and Y are functionally connected, the case where X and Y are directly connected and the case where X and Y are electrically connected are included.
  • a channel formation region refers to a region where a channel is formed, and this region is formed by applying a potential to a gate, so that current can flow between the source and the drain.
  • the functions of the source and the drain may be switched when adopting transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be used interchangeably.
  • the gates may be referred to as a first gate, a second gate, or as a front gate or a back gate.
  • the words “front gate” can be reworded to each other simply as the word “gate”.
  • the phrase “back gate” can be rephrased to each other simply as the phrase “gate”.
  • electrode and “wiring” do not functionally limit these components.
  • electrodes may be used as part of “wirings” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wirings” are integrally formed.
  • the voltage and the potential can be appropriately rephrased.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground potential (ground potential)
  • the voltage can be rephrased as a potential.
  • the ground potential does not necessarily mean 0 V. Note that the potential is relative, and the potential given to the wiring or the like may be changed depending on the reference potential.
  • the terms “wiring”, “signal line”, “power supply line” and the like can be replaced with each other depending on the case or depending on the situation. For example, it may be possible to change the term “wiring” to the term “signal line”. Also, for example, it may be possible to change the term “wiring” to a term such as "power supply line”. Also, the reverse is also true, and it may be possible to change the terms such as “signal line” and “power supply line” to the term “wiring”. Terms such as “power supply line” may be able to be changed to terms such as "signal line”. Also, the reverse is also true, and terms such as “signal line” may be able to be changed to terms such as "power supply line”.
  • the term “potential” applied to the wiring may be changed to the term “signal” or the like. Also, the reverse is also true, and a term such as “signal” may be able to be changed to the term “potential”.
  • one component may have the functions of a plurality of components in combination. is there.
  • one conductive film combines the function of the wiring and the function of both components of the function of the electrode. Therefore, the term "electrically connected" in this specification also falls under the category of one such conductive film, even when it has the function of a plurality of components.
  • Embodiment 1 In this embodiment, a structural example of a semiconductor device according to one embodiment of the present invention will be described.
  • FIG. 1 illustrates a configuration example of a semiconductor device 10 according to an aspect of the present invention.
  • the semiconductor device 10 has a function as a storage device. Therefore, the semiconductor device 10 can also be called a storage device.
  • the semiconductor device 10 includes a cell array CA, a drive circuit RD, a sense amplifier array SAA, a global sense amplifier GSA, a control circuit CTRL, and an input / output circuit I / O.
  • a region formed by the cell array CA, the drive circuit RD, the sense amplifier array SAA, and the two global sense amplifiers GSA is referred to as a block 11.
  • the semiconductor device 10 has a plurality of blocks 11.
  • the cell array CA is composed of a plurality of memory cells MC arranged in a matrix.
  • the memory cell MC is a memory circuit having a function of storing data.
  • the data stored in memory cell MC may be 1-bit data (binary data) or may be 2-bit or more data (multi-level data). Also, it may be analog data.
  • the drive circuit RD is a row decoder having a function of selecting a memory cell MC in a predetermined row. Specifically, the drive circuit RD has a function of supplying a signal (hereinafter also referred to as a selection signal) for selecting a memory cell MC to which data is written or read.
  • a selection signal a signal for selecting a memory cell MC to which data is written or read.
  • the sense amplifier array SAA is an amplification circuit having a function of amplifying an input signal and outputting the amplified signal to the cell array CA or the global sense amplifier GSA.
  • sense amplifier array SAA has a function of amplifying a potential corresponding to data written to cell array CA (hereinafter also referred to as a write potential) and outputting the result to cell array CA, and data read from cell array CA. And a function of amplifying a corresponding potential (hereinafter, also referred to as a read potential) and outputting it to the global sense amplifier GSA.
  • the sense amplifier array SAA also has a function of selecting data to be output to the global sense amplifier GSA.
  • the sense amplifier array SAA can be configured by a plurality of sense amplifiers SA. A specific configuration example of the sense amplifier SA will be described later.
  • the global sense amplifier GSA is an amplification circuit having a function of amplifying an input signal and outputting the amplified signal to the sense amplifier array SAA or the control circuit CTRL. Specifically, the global sense amplifier GSA has a function of amplifying the write potential input from the control circuit CTRL via the wiring GBL and outputting the same to the sense amplifier array SAA. Further, the global sense amplifier GSA has a function of amplifying the read potential input from the sense amplifier array SAA and outputting the amplified read potential to the control circuit CTRL via the wiring GBL. In addition, the global sense amplifier GSA has a function of selecting data to be output to the wiring GBL.
  • the global sense amplifier GSA can be configured by a plurality of SAs, for example, similarly to the sense amplifier array SAA.
  • FIG. 2A shows a specific example of the connection relationship of the cell array CA, the drive circuit RD, the sense amplifier array SAA, and the global sense amplifier GSA.
  • Each memory cell MC is connected to the wiring WL and the wiring BL.
  • a selection signal is supplied from the drive circuit RD to the memory cell MC through the wiring WL.
  • the write potential is supplied from the sense amplifier array SAA to the memory cell MC via the wiring BL.
  • the read potential is supplied from the memory cell MC to the sense amplifier array SAA through the wiring BL.
  • Each of the plurality of sense amplifiers SA included in the sense amplifier array SAA is connected to the pair of wires BL.
  • a wiring BL (wiring BLa) connected to the memory cell MC in an odd column of one cell array CA and a wiring BL connected to a memory cell MC in an even column of another cell array CA.
  • the sense amplifier SA amplifies the potential difference between the wiring BLa and the wiring BLb. Then, the amplified read potential is output to the global sense amplifier GSA via the line SALa and the line SALb. Further, at the time of data writing, a potential difference between the wiring SALa and the wiring SALb is amplified by the sense amplifier SA, and the amplified potential is output to the wiring BLa and the wiring BLb as a writing potential.
  • FIG. 2A shows an example in which the sense amplifier array SAA is connected to two global sense amplifiers GSA.
  • the sense amplifier array SAA is connected to two global sense amplifiers GSA.
  • half of the sense amplifiers SA included in the sense amplifier array SSA are connected to one global sense amplifier GSA, and the remaining sense amplifiers SA are connected to the other global sense amplifier GSA.
  • Each sense amplifier SA has a function of selecting whether or not to output a potential to the wiring SALa and the wiring SALb. Thus, the potential output from sense amplifier array SAA to global sense amplifier GSA can be selected.
  • FIGS. 2B-1 to 2B-3 show specific examples of the configuration of the memory cell MC.
  • a memory cell MC illustrated in FIG. 2B1 includes a transistor Tr1 and a capacitor C1.
  • the gate of the transistor Tr1 is connected to the wiring WL
  • one of the source or the drain is connected to one electrode of the capacitive element C1
  • the other of the source or the drain is connected to the wiring BL.
  • the other electrode of the capacitive element C1 is connected to the terminal P1.
  • a node connected to one of the source and the drain of the transistor Tr1 and one electrode of the capacitive element C1 is referred to as a node N.
  • a predetermined potential is supplied to the node N from the wiring BL through the transistor Tr1. Then, when the transistor Tr1 is turned off, the node N is floated, and the potential of the node N is held. Thus, data can be stored in memory cell MC. Note that the conduction state of the transistor Tr1 can be controlled by the potential (selection signal) supplied to the wiring WL.
  • the transistor Tr1 also has a back gate connected to the terminal P2. By controlling the potential of the terminal P2, the threshold voltage of the transistor Tr1 can be controlled.
  • a fixed potential for example, a negative constant potential
  • a potential which changes in accordance with the operation of the memory cell MC may be used.
  • an OS transistor is preferably used as the transistor Tr1. Since the metal oxide has a wider band gap and a lower carrier density than other semiconductors such as silicon, the off-state current of the OS transistor is extremely small. Note that the off current refers to a current flowing between the source and the drain when the transistor is in the off state. Therefore, by using an OS transistor for the transistor Tr1, the potential held at the node N can be held for a long period of time, and an operation (refresh operation) of writing again in a predetermined cycle becomes unnecessary, or The frequency of the refresh operation can be extremely reduced. Thus, the power consumption of the semiconductor device 10 can be reduced.
  • the OS transistor has high withstand voltage as compared to a transistor having silicon (such as single crystal silicon) in a channel formation region (hereinafter also referred to as a Si transistor). Therefore, when the transistor Tr1 is an OS transistor, the range of the potential held at the node N can be expanded.
  • metal oxide for example, Zn oxide, Zn-Sn oxide, Ga-Sn oxide, In-Ga oxide, In-Zn oxide, In-M-Zn oxide (M is Ti, Ga, Y, Zr, La, Ce, Nd, Sn or Hf) or the like can be used.
  • oxides containing indium and zinc include aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten
  • One or more selected from magnesium and the like may be included.
  • an n-channel type OS transistor is used as the transistor Tr1 will be described.
  • the back gate of the transistor Tr1 may be connected to the front gate.
  • the on current of the transistor Tr1 can be increased.
  • the transistor Tr1 may not have a back gate.
  • a control circuit CTRL shown in FIG. 1 controls the entire operation of the semiconductor device 10 and has a function of controlling data reading and writing. Specifically, the control circuit CTRL has a function of generating various control signals for controlling reading and writing of data by processing a signal input from the outside. For example, the control circuit CTRL generates a signal for controlling the operation of the drive circuit RD, and the signal is supplied to the drive circuit RD through the wiring CL.
  • the input / output circuit I / O has a function of receiving data from the outside and transmitting data to the outside.
  • the input / output circuit I / O is connected to the control circuit CTRL.
  • the parasitic capacitance added to the wiring BL In order to improve the operating speed of the semiconductor device 10, it is preferable to reduce the parasitic capacitance added to the wiring BL. Then, in order to reduce the parasitic capacitance, it is preferable to reduce the number of memory cells MC connected to one wiring BL and to reduce the number of intersections between the wiring BL and the wiring WL. Therefore, as shown in FIG. 1, it is preferable to reduce the number of memory cells MC included in one cell array CA by providing a plurality of cell arrays CA. However, as the cell array CA increases, the number of sense amplifier arrays SAA also increases. Therefore, if the operation speed is increased by dividing the cell array CA, the circuit area may increase due to the increase in the number of sense amplifier arrays SAA.
  • the OS transistor can be stacked above another element (such as a transistor). Therefore, by using the OS transistor for the memory cell MC, as shown in FIG. 3A, the cell array CA can be stacked above the sense amplifier array SAA. Thereby, even if the number of sense amplifier arrays SAA increases, the increase in circuit area can be reduced or eliminated. Therefore, the parasitic capacitance of the wiring BL can be reduced while suppressing the increase in area, and the operation speed of the semiconductor device 10 can be improved.
  • circuits other than the sense amplifier array SAA can be provided at positions overlapping the cell array CA.
  • the drive circuit RD and the global sense amplifier GSA may be arranged to overlap the cell array CA. Thereby, the circuit area of the semiconductor device 10 can be further reduced.
  • the circuit area of the sense amplifier array SAA can be halved by doubling the number of memory cells MC connected to one sense amplifier SA and halving the number of sense amplifiers SA. .
  • FIG. 4 A specific example of the laminated structure shown in FIG. 3 (B) is shown in FIG.
  • a drive circuit RD, a sense amplifier array SAA, and a global sense amplifier GSA are disposed at a position overlapping with the cell array CA.
  • the peripheral circuit PC corresponds to a circuit other than the cell array CA, specifically, a circuit configured by the drive circuit RD, the sense amplifier array SAA, and the global sense amplifier GSA.
  • FIG. 4 shows four cell arrays CA (CA_1 to CA_4) and four peripheral circuits PC (PC_1 to PC_4) arranged in a region overlapping with the cell arrays CA_1 to CA_4.
  • drive circuit RD is divided into drive circuits RDa and RDb
  • sense amplifier array SAA is divided into sense amplifier arrays SAAa and SAAb. That is, a circuit configured by drive circuits RDa and RDb corresponds to the drive circuit RD in FIG. Further, a circuit constituted by sense amplifier arrays SAAa and SAAb corresponds to the sense amplifier array SAA in FIG.
  • the drive circuits RDa and RDb, the sense amplifier arrays SAAa and SAAb, and the global sense amplifier GSA are arranged as shown in FIG. Specifically, drive circuit RDa is adjacent to drive circuit RDb, sense amplifier array SAAb, and global sense amplifier GSA.
  • Drive circuit RDb is adjacent to drive circuit RDa, sense amplifier array SAAa, and global sense amplifier GSA.
  • the sense amplifier array SAAa is adjacent to the drive circuit RDb, the sense amplifier array SAAb, and two global sense amplifiers GSA.
  • the sense amplifier array SAAb is adjacent to the drive circuit RDa, the sense amplifier array SAAa, and two global sense amplifiers GSA.
  • the global sense amplifier GSA is adjacent to the drive circuit RDa or drive circuit RDb, the sense amplifier array SAAa, the sense amplifier array SAAb, and another global sense amplifier GSA.
  • the drive circuits RDa and RDb, the sense amplifier arrays SAAa and SAAb, and the two global sense amplifiers GSA are each arranged to have a region overlapping the cell array CA.
  • drive circuit RDa and global sense amplifier GSA, drive circuit RDb and global sense amplifier GSA, sense amplifier array SAAa, and sense amplifier array SAAb are respectively It has a region overlapping with any of sub arrays CAa to CAd.
  • the sub array CAa has an area overlapping with the drive circuit RDa and the global sense amplifier GSA
  • the sub array CAb has an area overlapping with the sense amplifier array SAAa
  • the sub array CAc is a sense amplifier array
  • the sub array CAd has a region overlapping with the SAAb, and a region overlapping with the drive circuit RDb and the global sense amplifier GSA.
  • peripheral circuit PC By arranging peripheral circuit PC as described above, in addition to sense amplifier array SAA, drive circuit RD and global sense amplifier GSA can be provided at a position overlapping with cell array CA. Thereby, the circuit area of the semiconductor device 10 can be reduced.
  • FIG. 5 shows an example of the connection configuration of the cell array CA and the peripheral circuit PC.
  • the cell arrays CA_2 and CA_3 and the peripheral circuits PC_2 and PC_3 in FIG. 4 are shown as representative examples.
  • the drive circuits RDa and RDb are connected to the cell array CA via the wiring WL.
  • the sense amplifier arrays SAAa and SAAb are connected to the cell array CA via the wiring BL.
  • the global sense amplifier GSA is connected to a wire GBL provided in a layer between the peripheral circuit PC and the cell array CA.
  • memory cells MC are provided at intersections of the wirings WL and the wirings BL in the cell array CA (see FIG. 2).
  • the drive circuit RDa is connected to the memory cells MC included in the subarrays CAa and CAb via the wiring WL.
  • the drive circuit RDb is connected to the memory cells MC included in the subarrays CAc and CAd through the wiring WL.
  • the drive circuit RDa has a function of supplying selection signals to the subarrays CAa and CAb, and the drive circuit RDb has a function of supplying selection signals to the subarrays CAc and CAd.
  • the drive circuit RDa and the drive circuit RDb are used to select the memory cell MC in one cell array CA.
  • the sense amplifier arrays SAAa and SAAb are connected to two adjacent cell arrays CA via the wiring BL.
  • sense amplifier arrays SAAa and SAAb sense amplifier array SAAb of peripheral circuit PC_2 and sense amplifier array SAAa of peripheral circuit PC_3 provided adjacent to each other in FIG. 5 are respectively two cell arrays CA (CA_2, CA_3) It is connected.
  • the sense amplifier array SAAa and the sense amplifier array SAAb have a function of amplifying a potential difference between the wiring BL connected to the cell array CA_2 and the wiring BL connected to the cell array CA_3.
  • FIG. 6 An example of the connection relationship between the sense amplifier arrays SAAa and SAAb provided adjacent to each other and the cell arrays CA_2 and CA_3 is shown in FIG.
  • the wire BL connected to the cell array CA_2 is referred to as a wire BLa
  • the wire BL connected to the cell array CA_3 is referred to as a wire BLb.
  • the sense amplifier arrays SAAa and SAAb each have a plurality of sense amplifiers SA.
  • the sense amplifier SA is connected to the global sense amplifier GSA through the lines SALa and SALb, respectively.
  • the sense amplifiers SA included in the sense amplifier array SAAb are connected to the wirings BLa in the odd columns and the wirings BLb in the odd columns.
  • the sense amplifiers SA included in the sense amplifier array SAAa are connected to the wirings BLa in the even columns and the wirings BLb in the even columns.
  • the sense amplifier SA has a function of amplifying the potential difference between the wiring BLa and the wiring BLb and outputting the amplified potential to the wiring SALa and the wiring SALb.
  • the sense amplifier arrays SAAa and SAAb can amplify the data read from the subarrays CAb and CAd of the cell array CA_2 and the data read from the subarrays CAb and CAd of the cell array CA_3.
  • connection relationship between the sense amplifier SA and the wiring BL is not limited to the above. That is, if it is possible to amplify data read from subarrays CAb and CAd of cell array CA_2 and data read from subarrays CAb and CAd of cell array CA_3 by sense amplifier arrays SAAa and SAAb, Any connection relationship may be used. For example, amplification of data read from subarrays CAb and CAd of cell array CA_2 may be performed by sense amplifier array SAAb, and amplification of data read from subarrays CAb and CAd of cell array CA_3 may be performed by sense amplifier array SAAa .
  • the data amplified by the sense amplifier arrays SAAa and SAAb is selectively input to the adjacent global sense amplifier GSA.
  • the output of the sense amplifier arrays SAAa and SAAb is input to either of the global sense amplifiers GSA. Good. Then, the data amplified by the global sense amplifier GSA is output to the wiring GBL.
  • the circuit area can be reduced.
  • a large number of wires (wires WL, wires BL, etc.) exist between the cell array CA and the peripheral circuit PC. Therefore, the wires GBL need to be arranged avoiding contact with these wires.
  • the arrangement of the peripheral circuit PC according to one embodiment of the present invention, it is possible to cross the plurality of peripheral circuits PC while avoiding contact with the wiring group of the wiring WL and the wiring group of the wiring BL. And the path of the wiring GBL can be formed.
  • FIG. 7 shows a top view of the peripheral circuits PC_1 to PC_4.
  • the wiring GBL connected to the plurality of global sense amplifiers GSA is prevented from contacting the wiring WL and the wiring BL as shown in FIG. It can be formed to traverse a plurality of peripheral circuits PC.
  • wirings other than the wirings GBL for example, wirings CL (see FIG. 1) for connecting the control circuit CTRL and the drive circuit RD can also be arranged in the same path as the wiring GBL.
  • FIG. 7 shows a configuration in which the wiring CL is also provided to cross the peripheral circuit PC.
  • the wiring CL can be disposed in a region overlapping with the peripheral circuit PC and the cell array CA, and the circuit area can be further reduced.
  • the cell array CA can be arranged at a position overlapping the drive circuit RD, the sense amplifier array SAA, and the global sense amplifier GSA. Further, the wiring GBL and the wiring CL can be arranged at positions overlapping with the cell array CA and the peripheral circuit PC. Thereby, the circuit area of the semiconductor device 10 can be reduced.
  • Sense amplifier SA connected to the memory cell MC, that is, the sense amplifier SA used for the sense amplifier array SAA will be described.
  • the sense amplifier SA described below can also be used for the global sense amplifier GSA.
  • FIG. 8 shows an example of the circuit configuration of the sense amplifier SA.
  • a memory cell MCa connected to the wiring WLa and the wiring BLa
  • a memory cell MCb connected to the wiring WLb and the wiring BLb
  • a sense amplifier SA connected to the memory cells MCa and MCb
  • the memory cell MCa, MCb uses the configuration shown in FIG. 2 (B-1).
  • the sense amplifier SA includes an amplification circuit AC, a switch circuit SC, and a precharge circuit PRC.
  • the amplification circuit AC includes p-channel transistors Tr11 and Tr12, and n-channel transistors Tr13 and Tr14.
  • One of the source and the drain of the transistor Tr11 is connected to the wiring SP, and the other of the source and the drain is connected to the gate of the transistor Tr12, the gate of the transistor Tr14, and the wiring BLa.
  • One of the source and the drain of the transistor Tr13 is connected to the gate of the transistor Tr12, the gate of the transistor Tr14, and the wiring BLa, and the other of the source or the drain is connected to the wiring SN.
  • One of the source and the drain of the transistor Tr12 is connected to the wiring SP, and the other of the source and the drain is connected to the gate of the transistor Tr11, the gate of the transistor Tr13, and the wiring BLb.
  • One of the source and the drain of the transistor Tr14 is connected to the gate of the transistor Tr11, the gate of the transistor Tr13, and the wiring BLb, and the other of the source or the drain is connected to the wiring SN.
  • the amplifier circuit AC has a function of amplifying the potentials of the wiring BLa and the wiring BLb.
  • the sense amplifier SA having the amplification circuit AC functions as a latch type sense amplifier.
  • the switch circuit SC includes an n-channel transistor Tr21 and a transistor Tr22.
  • the transistors Tr21 and Tr22 may be p-channel transistors.
  • One of the source and the drain of the transistor Tr21 is connected to the wiring BLa, and the other of the source and the drain is connected to the wiring SALa.
  • One of the source and the drain of the transistor Tr22 is connected to the wiring BLb, and the other of the source and the drain is connected to the wiring SALb.
  • the gate of the transistor Tr21 and the gate of the transistor Tr22 are connected to the wiring CSEL.
  • the switch circuit SC has a function of controlling the conductive state of the wiring BLa and the wiring SALa and the conductive state of the wiring BLb and the wiring SALb based on the potential supplied to the wiring CSEL. That is, whether or not to output a potential to the wiring SALa and the wiring SALb can be selected by the switch circuit SC.
  • the precharge circuit PRC includes n-channel transistors Tr31 to Tr33.
  • the transistors Tr31 to Tr33 may be p-channel transistors.
  • One of the source and the drain of the transistor Tr31 is connected to the wiring BLa, and the other of the source and the drain is connected to the wiring PRE.
  • One of the source and the drain of the transistor Tr32 is connected to the wiring BLb, and the other of the source and the drain is connected to the wiring PRE.
  • One of the source and the drain of the transistor Tr33 is connected to the wiring BLa, and the other of the source and the drain is connected to the wiring BLb.
  • the gate of the transistor Tr31, the gate of the transistor Tr32, and the gate of the transistor Tr33 are connected to the wiring PL.
  • the precharge circuit PRC has a function of initializing the potentials of the wiring BLa and the wiring BLb.
  • the wiring SP, the wiring SN, the wiring CSEL, the wiring PRE, and the wiring PL have a function of transmitting a signal for controlling the operation of the sense amplifier SA. These wirings are connected to the drive circuit RD shown in FIG. 1, and the sense amplifier SA operates in accordance with the control signal input from the drive circuit RD.
  • the precharge circuit PRC is operated to initialize the potentials of the wiring BLa and the wiring BLb.
  • the potential of the wiring PL is set to the high level (VH_PL) to turn on the transistors Tr31 to Tr33.
  • the potential Vpre of the wiring PRE is supplied to the wiring BLa and the wiring BLb.
  • the potential Vpre can be set to, for example, (VH_SP + VL_SN) / 2.
  • the potential of the wiring PL is set to low level (VL_PL), and the transistors Tr31 to Tr33 are turned off.
  • the potential of the wiring CSEL is at a low level (VL_CSEL), and in the switch circuit SC, the transistors Tr21 and Tr22 are in an off state.
  • the potential of the wiring WLa is at a low level (VL_WL), and the transistor Tr1 included in the memory cell MCa is off.
  • the potential of the wiring WLb is at a low level (VL_WL), and the transistor Tr1 included in the memory cell MCb is in an off state.
  • the potentials of the wiring SP and the wiring SN are the potential Vpre, and the sense amplifier SA is in the stop state.
  • the wiring WLa is selected. Specifically, the potential of the wiring WLa is set to a high level (VH_WL), whereby the transistor Tr1 included in the memory cell MCa is turned on. Thus, in the memory cell MCa, the wiring BLa and the capacitive element C1 are brought into conduction via the transistor Tr1, and the potential of the wiring BLa fluctuates according to the amount of charge held in the capacitive element C1.
  • VH_WL a high level
  • FIG. 9 exemplifies the case where data “1” is stored in the memory cell MCa and the amount of charge stored in the capacitive element C1 is large. Specifically, when the amount of charge stored in the capacitor C1 is large, the charge is released from the capacitor C1 to the wiring BLa, whereby the potential of the wiring BLa is increased by ⁇ V1 from the potential Vpre. On the other hand, when data “0” is stored in memory cell MCa and the amount of charge stored in capacitive element C1 is small, the electric charge flows from capacitive element C1 from interconnect BLa to the potential of interconnect BLa ⁇ V2 Only descend.
  • the potential of the wiring CSEL is at the low level (VL_CSEL), and the transistors Tr21 and Tr22 are off in the switch circuit SC. Further, the potentials of the wiring SP and the wiring SN are the potential Vpre, and the sense amplifier SA maintains the stop state.
  • the potential of the wiring SP is set to a high level (VH_SP)
  • the potential of the wiring SN is set to a low level (VL_SN)
  • the amplifier circuit AC is operated.
  • the amplifier circuit AC has a function of amplifying a potential difference (.DELTA.V1 in FIG. 9) between the wiring BLa and the wiring BLb. Therefore, the potential of the wiring BLa approaches from the potential Vpre + ⁇ V1 to the potential (VH_SP) of the wiring SP by setting the amplifier circuit AC to the operation state. Further, the potential of the wiring BLb approaches the potential (VL_SN) of the wiring SN from Vpre.
  • the potential of the wiring BLa is Vpre ⁇ V2 in the early stage of the period T3
  • the potential of the wiring BLa changes from Vpre ⁇ V2 to the potential of the wiring SN (VL_SN) by the amplifier circuit AC being in an operating state. Get close. Further, the potential of the wiring BLb approaches the potential (VH_SP) of the wiring SP from the potential Vpre.
  • the potential of the wiring PL is at the low level (VL_PL), and the transistors Tr31 to Tr33 are off in the precharge circuit PRC.
  • the potential of the wiring CSEL is at a low level (VL_CSEL), and the transistors Tr21 and Tr22 are off in the switch circuit SC.
  • the potential of the wiring WLa is at high level (VH_WL), and the transistor Tr1 included in the memory cell MCa is on. Accordingly, in the memory cell MCa, charges corresponding to the potential (VH_SP) of the wiring BLa are accumulated in the capacitive element C1.
  • the switch circuit SC is turned on by controlling the potential of the wiring CSEL. Specifically, the transistors Tr21 and Tr22 are turned on by setting the potential of the wiring CSEL to the high level (VH_CSEL).
  • VH_CSEL the potential of the wiring BLa
  • SALa the wiring SALa
  • the potential of the wiring BLb is supplied to the wiring SALb.
  • the potential of the wiring PL is at a low level (VL_PL), and the transistors Tr31 to Tr33 are off in the precharge circuit PRC.
  • the potential of the wiring WLa is at high level (VH_WL), and the transistor Tr1 included in the memory cell MCa is on.
  • the potential of the wiring SP is at high level (VH_SP)
  • the potential of the wiring SN is at low level (VL_SN)
  • the amplifier circuit AC is in the operating state.
  • the switch circuit SC is turned off by controlling the potential of the wiring CSEL. Specifically, the transistors Tr21 and Tr22 are turned off by setting the potential of the wiring CSEL to a low level (VL_CSEL).
  • the wiring WLa is not selected. Specifically, the potential of the wiring WLa is set to a low level (VL_WL), whereby the transistor Tr1 included in the memory cell MCa is turned off. Accordingly, charge corresponding to the potential (VH_SP) of the wiring BLa is held in the capacitive element C1 included in the memory cell MCa. Therefore, the data is held in the memory cell MCa even after the data is read.
  • VL_WL a low level
  • the sense amplifier SA has a function of temporarily holding data read from the memory cell MCa.
  • data is read from memory cell MCa.
  • Data can be read from memory cell MCb in the same manner.
  • Writing of data to the memory cell MCa can be performed according to the same principle as described above. Specifically, as in the case of reading data, first, the transistors Tr31 to Tr33 included in the precharge circuit PRC are temporarily turned on to initialize the potentials of the wiring BLa and the wiring BLb.
  • the wiring WLa connected to the memory cell MCa to which data is written is selected, and the transistor Tr1 included in the memory cell MCa is turned on.
  • the wiring BLa and the capacitive element C1 are brought into conduction via the transistor Tr1.
  • the potential of the wiring SP is set to the high level (VH_SP)
  • the potential of the wiring SN is set to the low level (VL_SN)
  • the amplification circuit AC is brought into an operating state.
  • the switch circuit SC is turned on by controlling the potential of the wiring CSEL. Accordingly, the wiring BLa and the wiring SALa are brought into conduction, and the wiring BLb and the wiring SALb are brought into conduction. Then, by supplying the write potential to the wiring SALa, the write potential is applied to the wiring BLa through the switch circuit SC. By such an operation, charge is accumulated in the capacitive element C1 of the memory cell MCa in accordance with the potential of the wiring BLa, and data is written to the memory cell MCa.
  • the timing at which the transistors Tr21 and Tr22 are changed from the on state to the off state may be before or after the selection of the wiring WLa.
  • a sense amplifier array SAA or a global sense amplifier GSA can be configured.
  • the drive circuit RD, the sense amplifier array SAA, and the global sense amplifier GSA can be provided at a position overlapping the cell array CA, and the circuit area of the semiconductor device 10 Can be reduced. Further, by using the arrangement of the peripheral circuit PC according to one embodiment of the present invention, wirings crossing the plurality of peripheral circuits PC, such as the wiring GBL and the wiring CL, are superimposed on the layer between the cell array CA and the peripheral circuit PC. Therefore, the circuit area of the semiconductor device 10 can be further reduced.
  • the semiconductor device 10 described above can be used in a computer.
  • a configuration example of the computer 50 is shown in FIG.
  • the computer 50 includes a processing unit 51, a storage unit 53, an input unit 54, and an output unit 55.
  • the processing unit 51, the storage unit 53, the input unit 54, and the output unit 55 are connected to the transmission path 56, and transmission and reception of information between them can be performed via the transmission path 56.
  • the processing unit 51 has a function of performing an operation using the information supplied from the storage unit 53 or the input unit 54 or the like.
  • the result of the calculation by the processing unit 51 is supplied to the storage unit 53 or the output unit 55 or the like.
  • the processing unit 51 can perform various data processing and program control by executing the program stored in the storage unit 53.
  • the processing unit 51 can be configured by, for example, a central processing unit (CPU).
  • the processing unit 51 can also be configured using a microprocessor such as a digital signal processor (DSP) or a graphics processing unit (GPU).
  • DSP digital signal processor
  • GPU graphics processing unit
  • the microprocessor may be configured by a PLD (Programmable Logic Device) such as a Field Programmable Gate Array (FPGA) or a Field Programmable Analog Array (FPAA).
  • PLD Programmable Logic Device
  • FPGA Field Programmable Gate Array
  • FPAA Field Programmable Analog Array
  • the storage unit 52 may be incorporated in the processing unit 51.
  • the storage unit 52 has a function as a cache memory.
  • the storage unit 52 stores a part of data stored in the storage unit 53.
  • the storage unit 53 has a function of storing data used for calculation by the processing unit 51, a program executed by the processing unit 51, and the like. That is, the storage unit 53 has a function as a main storage device of the computer 50.
  • the input unit 54 has a function of supplying information input from the outside of the computer 50 to the processing unit 51, the storage unit 53, and the like.
  • the output unit 55 has a function of outputting information and the like stored in the storage unit 53 as a result of processing by the processing unit 51 to the outside of the computer 50.
  • the semiconductor device 10 described in the above embodiment can be used for the storage unit 52 or the storage unit 53. That is, the semiconductor device 10 can be used as a cache memory of the computer 50 or a main storage device. Thus, the computer 50 can be configured with low power consumption and a small circuit area.
  • the semiconductor device 10 is built in a computer
  • an application example of the semiconductor device 10 is not limited to this.
  • the semiconductor device 10 for an image processing circuit of a display device, a frame memory or the like can be formed.
  • FIG. 11A is a top view of the transistor 400a, the transistor 400b, the capacitor 500a, and the capacitor 500b in the case where two memory cells share one bit line (wiring BL).
  • the transistor 400a and the capacitor 500a are included in a first memory cell, and the transistor 400b and the capacitor 500b are included in a second memory cell.
  • FIG. 11B corresponds to a cross-sectional view along dashed-dotted line A1-A2 in FIG. 11A
  • FIG. 11C corresponds to a cross-sectional view along dashed-dotted line A3-A4 in FIG. Do. Note that in the top view shown in FIG. 11A, some elements are omitted for the sake of clarity.
  • the transistor 400a includes a conductor 405_1 (a conductor 405_1a and a conductor 405_1b) disposed to be embedded in the insulator 414 and the insulator 416, the conductor 405_1, and the insulator 416.
  • the transistor 400 b includes the conductor 405 _2 (the conductor 405 _ 2 a and the conductor 405 _ 2 b) disposed so as to be embedded in the insulator 414 and the insulator 416, the conductor 405 _ 2, and the insulator Insulator 420 disposed on top of 416, insulator 422 disposed on top of insulator 420, insulator 424 disposed on top of insulator 422, and oxide disposed on top of insulator 424 Oxide 430a and oxide 430b, an oxide 430_2c disposed on the oxide 430, an insulator 450b disposed on the oxide 430_2c, and an insulator 450b A conductor 460b, an insulator 470b disposed on the conductor 460b, and an insulator 471b disposed on the insulator 470b, at least Having, an insulator 475b disposed in contact with a side surface of the body
  • FIG. 11 illustrates the structure in which the transistor 400 a and the transistor 400 b include the stacked oxide 430 a and the stacked oxide 430 b, for example, the transistor 400 a and the transistor 400 b include only the oxide 430 b in a single layer. It may be a configuration. Alternatively, the transistor 400 a and the transistor 400 b may have a structure in which three or more stacked oxides are included.
  • FIG. 11 shows a structure in which the conductor 460a is a single layer and the conductor 460b is a single layer.
  • the conductor 460a has a structure in which two or more layers of conductors are stacked.
  • the conductor 460b may have a structure in which conductors of two or more layers are stacked.
  • the transistor 400 b has a structure corresponding to that of the transistor 400 a. Therefore, in the drawing, in the transistor 400a and the transistor 400b, the corresponding configuration is basically given the same three-digit numeral as a code. In the following, the description of the transistor 400a can be referred to for the transistor 400b unless otherwise specified.
  • the capacitor 500b has a structure corresponding to that of the capacitor 500a. Therefore, in the figure, in the capacitive element 500a and the capacitive element 500b, the corresponding numerals basically have the same three-digit numerals as the reference numerals. Therefore, the description of the capacitor 500a can be referred to for the capacitor 500b unless otherwise specified.
  • the conductor 405_1, the oxide 430_1c, the insulator 450a, the conductor 460a, the insulator 470a, the insulator 471a, and the insulator 475a of the transistor 400a are the conductor 405_2, the oxide 430_2c, and the insulator 450b of the transistor 400b, respectively.
  • the transistor 400 a and the transistor 400 b share the oxide 430 to function as a conductor 460 a functioning as a first gate electrode of the transistor 400 a and a first gate electrode of the transistor 400 b.
  • the distance between the memory cell and the conductor 460b can be made equal to the minimum processing dimension, and the area occupied by the transistor in each memory cell can be reduced.
  • the conductor 440 has a function as a plug, a function as one of a source electrode or a drain electrode of the transistor 400a, and a function as one of a source electrode or a drain electrode of the transistor 400b.
  • the distance between the adjacent transistor 400 a and the transistor 400 b can be reduced. Accordingly, high integration of a semiconductor device including the transistor 400a, the transistor 400b, the capacitor 500a, and the capacitor 500b can be achieved.
  • the conductor 446 is electrically connected to the conductor 440 and has a function as a wiring.
  • an insulator 480 is preferably provided to cover the transistor 400 a and the transistor 400 b.
  • the insulator 480 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the opening of the insulator 480 is formed such that part of the insulator 475 a of the transistor 400 a and part of the insulator 475 b of the transistor 400 b overlap with part of the opening of the insulator 480. Therefore, when the opening of the insulator 480 is formed, the side surface of the insulator 475a of the transistor 400a and the side surface of the insulator 475b of the transistor 400b are partially exposed in the region to be the opening of the insulator 480. It becomes a state. With the above configuration, the position and the shape of the opening are determined in a self-aligned manner by the shape of the insulator 480 and the shape of the insulator 475a or the shape of the insulator 475b. Thus, the distance between the opening and the gate electrode can be designed to be small, and high integration of the semiconductor device can be achieved.
  • a conductor 440 is formed in the opening having a region overlapping with the insulator 475a and a region overlapping with the insulator 475b.
  • An oxide 430 is located in at least a part of the bottom of the opening, and the conductor 440 is electrically connected to the oxide 430 in the opening.
  • the conductor 440 may be formed so as to overlap with the aluminum oxide after being formed so as to overlap with the inner wall in the opening portion of the insulator 480.
  • aluminum oxide By forming aluminum oxide, permeation of oxygen from the outside can be suppressed and oxidation of the conductor 440 can be prevented. Further, impurities such as water and hydrogen can be prevented from diffusing from the conductor 440 to the outside.
  • the aluminum oxide can be formed by depositing aluminum oxide using an ALD method or the like so as to overlap with the inner wall of the opening of the insulator 480 and performing anisotropic etching.
  • the other of the source region and the drain region of the transistor 400a and the capacitor 500a are provided so as to overlap with each other.
  • the other of the source region or the drain region of the transistor 400 b and the capacitor 500 b are provided to overlap with each other.
  • the capacitive element 500 a and the capacitive element 500 b preferably have a larger side area than the bottom area (hereinafter, also referred to as a cylinder-type capacitive element). Therefore, the capacitive element 500 a and the capacitive element 500 b can increase the capacitance value per projected area.
  • one electrode of the capacitor 500 a is provided in contact with the other of the source region and the drain region of the transistor 400 a.
  • one electrode of the capacitor 500 b is provided in contact with the other of the source region and the drain region of the transistor 400 b.
  • the insulator 475a and the insulator 475b are formed in a self-aligned manner by anisotropic etching.
  • parasitic capacitance formed between the conductor 460 a and the capacitor 500 a or the conductor 440 can be reduced.
  • parasitic capacitance formed between the conductor 460 b and the capacitor 500 b or the conductor 440 can be reduced.
  • the insulator 475a and the insulator 475b for example, silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used. By reducing the parasitic capacitance, the transistor 400a and the transistor 400b can operate at high speed.
  • In-M-Zn oxide as the oxide 430 (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium
  • An oxide semiconductor typified by a metal oxide such as one or more selected from hafnium, tantalum, tungsten, or magnesium may be used.
  • an In-Ga oxide or an In-Zn oxide may be used as the oxide 430.
  • the transistor 400 a and the transistor 400 b each using an oxide semiconductor for the channel formation region have extremely low leak current in the non-conductive state, and thus can provide a semiconductor device with low power consumption. Further, an oxide semiconductor can be formed by a sputtering method or the like and thus can be used for the transistors 400 a and 400 b which form a highly integrated semiconductor device.
  • a region which does not overlap with the conductor 460a and does not overlap with the conductor 460b may have a lower resistivity than an overlapping region.
  • concentrations of metal elements and impurity elements such as hydrogen and nitrogen detected in each region are not limited to stepwise changes in each region, and are continuously changed (also referred to as gradation) in each region. May be That is, the concentration of the metal element and the impurity element such as hydrogen and nitrogen may be decreased as the region is closer to the channel formation region.
  • the channel lengths of the transistors 400a and 400b are determined by the widths of the conductor 460a and the insulator 475a, and the conductor 460b and the insulator 475b. In other words, by setting the width of the conductor 460a or the conductor 460b to the minimum processing dimension, the transistors 400a and 400b can be miniaturized.
  • the potential applied to the conductor 405_1 having a function as a second gate electrode may be the same potential as the potential applied to the conductor 460a having a function as a first gate electrode.
  • the conductor 405_1 has a longer length in the channel width direction than a region overlapping with the conductor 460a in the oxide 430. It may be provided large to be
  • the conductor 405_1 is preferably extended also in a region outside the end portion where the region overlapping with the conductor 460a in the oxide 430 intersects the channel width direction. That is, it is preferable that the conductor 405_1 and the conductor 460a overlap with each other through the insulator outside the side surface of the oxide 430 in the channel width direction.
  • a region overlapping with the conductor 460a in the oxide 430 is formed by the electric field generated from the conductor 460a and the electric field generated from the conductor 405_1. It can be electrically surrounded.
  • a structure of a transistor which electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • a conductor 405_1a is formed in contact with the inner wall of the opening of the insulator 414 and the insulator 416, and the conductor 405_1b is formed inside the conductor 405_1.
  • the height of the top surface of the conductor 405_1a and the height of the top surface of the insulator 416 can be approximately the same.
  • the height of the top surface of the conductor 405_2a and the height of the top surface of the insulator 416 can be approximately the same. Note that although the structure in which the conductor 405_1a and the conductor 405_1b are stacked is described in the transistor 400a, the present invention is not limited to this. For example, only one of the conductor 405_1a and the conductor 405_1b may be provided.
  • a conductive material having a function of suppressing permeation of impurities such as water or hydrogen is preferably used as the conductor 405_1a.
  • impurities such as water or hydrogen
  • tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, and may be a single layer or a stack. Accordingly, diffusion of impurities such as hydrogen and water from the lower layer of the insulator 414 to the upper layer through the conductor 405_1 and the conductor 405_2 can be suppressed.
  • the conductor 405_1a may be an impurity such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule (N 2 O, NO, NO 2 or the like), copper atom, or oxygen (eg, oxygen atom) It is preferable to have the function of suppressing the permeation of at least one of oxygen molecules and the like. Moreover, in the following description, the same applies to the case of describing a conductive material having a function of suppressing permeation of impurities or oxygen. When the conductor 405_1a has a function of suppressing the permeation of oxygen, the conductor 405_1b can be prevented from being oxidized and the conductivity being lowered.
  • impurity such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule (N 2 O, NO, NO 2 or the like), copper atom, or oxygen (eg, oxygen atom) It is preferable to have the function of suppressing the permeation of at
  • the conductor 405_1 b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. Although not shown, the conductor 405_1b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the insulator 414 and the insulator 422 can function as a barrier insulating film which prevents impurities such as water or hydrogen from entering the transistor 400 a and the transistor 400 b from the lower layer.
  • an insulating material having a function of suppressing permeation of an impurity such as water or hydrogen is preferably used.
  • silicon nitride or the like is used as the insulator 414, and an oxide (hafnium silicate) containing aluminum oxide, hafnium oxide, silicon and hafnium, an oxide (hafnium aluminate) containing aluminum and hafnium, or the like is used as the insulator 422. Is preferred.
  • the insulator 414 and the insulator 422 are at least one of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule (N 2 O, NO, NO 2 and the like), copper atom, and the like. It is preferable to have a function to suppress permeation. Moreover, in the following description, the same applies to the case of describing an insulating material having a function of suppressing permeation of impurities.
  • an insulating material having a function of suppressing permeation of oxygen eg, oxygen atom or oxygen molecule or the like
  • oxygen eg, oxygen atom or oxygen molecule or the like
  • the concentration of impurities such as water, hydrogen, or nitrogen oxide in the insulator 422 is preferably reduced.
  • the amount of desorbed hydrogen of the insulator 422 is converted to molecular hydrogen in the range of 50 ° C. to 500 ° C. of the surface temperature of the insulator 422 in Thermal Desorption Spectroscopy (TDS).
  • TDS Thermal Desorption Spectroscopy
  • the amount of desorption is 2 ⁇ 10 15 molecules / cm 2 or less, preferably 1 ⁇ 10 15 molecules / cm 2 or less, more preferably 5 ⁇ 10 14 molecules / cm 2 or less, in terms of area per insulator 422 If it is
  • the insulator 422 is preferably formed using an insulator from which oxygen is released by heating.
  • the insulator 450a can function as a first gate insulating film of the transistor 400a, and the insulator 420, the insulator 422, and the insulator 424 can function as a second gate insulating film of the transistor 400a.
  • the transistor 400 a illustrates a structure in which the insulator 420, the insulator 422, and the insulator 424 are stacked, the present invention is not limited to this. For example, any two layers of the insulator 420, the insulator 422, and the insulator 424 may be stacked, or any one layer may be used.
  • a metal oxide which functions as an oxide semiconductor (hereinafter, also referred to as an oxide semiconductor) is preferably used.
  • an oxide semiconductor one having an energy gap of 2 eV or more, preferably 2.5 eV or more is preferably used.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to them, aluminum, gallium, yttrium or tin is preferably contained. In addition, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium may be included.
  • an oxide semiconductor is an In-M-Zn oxide containing indium, an element M, and zinc
  • the element M is aluminum, gallium, yttrium, tin or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like.
  • the element M a plurality of the aforementioned elements may be combined in some cases.
  • the oxide semiconductor becomes a metal compound by adding a metal element such as aluminum, ruthenium, titanium, tantalum, chromium, tungsten, or the like, in addition to the elements included in the oxide semiconductor, the resistance is reduced.
  • a metal element such as aluminum, ruthenium, titanium, tantalum, chromium, tungsten, or the like
  • aluminum, titanium, tantalum, tungsten or the like is preferably used.
  • a metal film containing the metal element, a nitride film containing the metal element, or an oxide film containing the metal element may be provided over the oxide semiconductor.
  • part of oxygen in the oxide semiconductor located in the interface between the film and the oxide semiconductor or in the vicinity of the interface is absorbed by the film or the like to form an oxygen vacancy, which causes oxidation.
  • the resistance in the vicinity of the interface of the object semiconductor may be lowered.
  • the periphery of the oxygen vacancy formed near the interface has a strain.
  • the rare gas when the sputtering gas contains a rare gas, the rare gas may be mixed into the oxide semiconductor during the formation of the film.
  • a rare gas is mixed into the oxide semiconductor, distortion or disturbance of structure occurs in the vicinity of the interface and around the rare gas.
  • He, Ar, etc. are mentioned as said noble gas.
  • Ar is preferable to He because the atomic radius is larger.
  • the inclusion of the Ar in the oxide semiconductor preferably causes distortion or structural disorder. It is considered that metal atoms with a small number of bonded oxygen increase in the region where these distortions or structural disturbances occur. The increase in the number of metal atoms having a small number of bonded oxygen may lower the resistance in the vicinity of the interface and the periphery of the rare gas.
  • crystallinity may be lost and it may be observed as amorphous in a region where the above distortion or structural disorder occurs.
  • heat treatment may be performed in an atmosphere containing nitrogen.
  • a metal element can be diffused from the metal film to the oxide semiconductor, and the metal element can be added to the oxide semiconductor.
  • hydrogen existing in the oxide semiconductor diffuses into the low-resistance region of the oxide semiconductor and enters an oxygen vacancy existing in the low-resistance region, which results in a relatively stable state.
  • hydrogen in an oxygen vacancy existing in the oxide semiconductor is released from the oxygen vacancy by heat treatment at 250 ° C. or higher, diffused to a low-resistance region of the oxide semiconductor, and present in the low-resistance region It is known to be in a relatively stable state. Therefore, the resistance-reduced region of the oxide semiconductor is further reduced in resistance by heat treatment, and the oxide semiconductor not reduced in resistance is highly purified (reduction of impurities such as water and hydrogen) and is further enhanced. There is a tendency to
  • an impurity element such as hydrogen or nitrogen increases carrier density.
  • Hydrogen in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, which may form an oxygen vacancy.
  • Carrier density is increased by the entry of hydrogen into the oxygen vacancies.
  • a part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. That is, an oxide semiconductor containing nitrogen or hydrogen is reduced in resistance.
  • the oxide 430 processed into an island shape has a low resistance that functions as a semiconductor region having a low carrier density and functions as a source region or a drain region. An area can be provided.
  • the atomic ratio of the element M in the constituent elements is preferably larger than the atomic ratio of the element M in the constituent elements of the metal oxide used for the oxide 430b.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 430b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 430 a.
  • the energy at the lower end of the conduction band of the oxide 430a is higher than the energy at the lower end of the conduction band in a region where the energy at the lower end of the conduction band of the oxide 430b is low preferable.
  • the electron affinity of the oxide 430a be smaller than the electron affinity in the region where the energy at the lower end of the conduction band of the oxide 430b is low.
  • the energy level at the lower end of the conduction band changes gently. In other words, it can be said that it changes continuously or joins continuously. In order to do this, it is preferable to lower the density of defect states in the mixed layer formed at the interface between the oxide 430a and the oxide 430b.
  • the oxide 430 a and the oxide 430 b have a common element other than oxygen (is a main component), a mixed layer with low defect state density can be formed.
  • the oxide 430 b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 430 a.
  • the main route of the carrier is a narrow gap portion formed in the oxide 430 b. Since the density of defect states at the interface between the oxide 430a and the oxide 430b can be lowered, the influence of carrier scattering on interface conduction is small, and high on-state current can be obtained.
  • the side surface is preferably substantially perpendicular to the insulator 422.
  • the semiconductor device described in this embodiment is not limited to this.
  • the angle between the side surface and the top surface of the structure including the conductor 460a, the insulator 470a, and the insulator 471a may be acute. In that case, the larger the angle between the side surface of the structure and the top surface of the insulator 422, the better.
  • the insulator 475a is provided in contact with at least side surfaces of the conductor 460a and the insulator 470a.
  • the insulator 475 a is formed by performing anisotropic etching after depositing an insulator to be the insulator 475 a. By the etching, the insulator 475a is formed in contact with the side surfaces of the conductor 460a and the insulator 470d.
  • the capacitor 500 a includes the conductor 510 a, the insulator 530, and the conductor 520 a over the insulator 530.
  • the capacitor 500 b includes the conductor 510 b, the insulator 530, and the conductor 520 b over the insulator 530.
  • An insulator 484 is formed over the conductor 520 a and the conductor 520 b, and the conductor 440 is formed in an opening of the insulator 480, the insulator 530, and the insulator 484.
  • an insulator 530 in which a conductor 510a functioning as a lower electrode and a conductor 520a functioning as an upper electrode function as dielectrics along a bottom surface and a side surface of an opening of the insulator 480. It is the structure which opposes on both sides of. With the above structure, the capacitance per unit area can be increased, and miniaturization or high integration of the semiconductor device can be promoted. In addition, the value of the capacitance of the capacitor 500a can be set as appropriate depending on the thickness of the insulator 480. Therefore, a semiconductor device with a high degree of freedom in design can be provided.
  • the capacitive element 500a is preferably cylindrical (the side area is larger than the bottom area).
  • an insulator with a large dielectric constant is preferably used.
  • an insulator containing an oxide of one or both of aluminum and hafnium can be used.
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 530 may have a stacked structure, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, an oxide containing hafnium and aluminum (hafnium aluminate), etc. Therefore, two or more layers may be selected to form a laminated structure. For example, it is preferable to sequentially form hafnium oxide, aluminum oxide, and hafnium oxide by an ALD method to form a stacked structure. The film thicknesses of hafnium oxide and aluminum oxide are respectively 0.5 nm or more and 5 nm or less. With such a stacked structure, the capacitor 500a can have a large capacitance value and a small leak current.
  • the conductor 510a or the conductor 520a may have a stacked structure.
  • the conductor 510a or the conductor 520a is a stacked structure of a conductive material containing titanium, titanium nitride, tantalum, or tantalum nitride as a main component, and a conductive material containing tungsten, copper, or aluminum as a main component. It may be The conductor 510a or the conductor 520a may have a single-layer structure or a stacked structure of three or more layers.
  • a substrate for forming a transistor for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate may be, for example, a semiconductor substrate of silicon, germanium or the like, or a compound semiconductor substrate of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide or gallium oxide.
  • the conductive substrate there is a semiconductor substrate having an insulator region inside the aforementioned semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate.
  • the conductive substrate there are a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • a substrate provided with a conductor or a semiconductor on an insulator substrate a substrate provided with a conductor or an insulator on a semiconductor substrate, a substrate provided with a semiconductor or an insulator on the conductor substrate, and the like.
  • those provided with elements on these substrates may be used.
  • the elements provided on the substrate include a capacitor, a resistor, a switch, a light-emitting element, a memory element, and the like.
  • a flexible substrate may be used as the substrate.
  • a method for providing a transistor on a flexible substrate there is a method in which the transistor is peeled off after being manufactured on a non-flexible substrate and transposed to the flexible substrate.
  • a release layer may be provided between the non-flexible substrate and the transistor.
  • the substrate may have stretchability.
  • the substrate may have the property of returning to its original shape when bending or pulling is stopped. Alternatively, it may have the property that it does not return to its original shape.
  • the substrate has, for example, a region having a thickness of 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, and more preferably 15 ⁇ m to 300 ⁇ m.
  • the substrate When the substrate is thinned, the weight of the semiconductor device including the transistor can be reduced.
  • the substrate when the substrate is made thin, it may have elasticity even when using glass or the like, or may return to its original shape when bending or pulling is stopped. Therefore, an impact or the like applied to the semiconductor device on the substrate due to a drop or the like can be alleviated. That is, a robust semiconductor device can be provided.
  • a substrate which is a flexible substrate for example, a metal, an alloy, a resin or glass, or fibers thereof can be used.
  • the substrate which is a flexible substrate has a lower coefficient of linear expansion, deformation due to the environment is preferably suppressed.
  • a substrate which is a flexible substrate for example, a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • aramid is suitable as a flexible substrate because it has a low coefficient of linear expansion.
  • the insulator includes, for example, an insulating oxide, a nitride, an oxynitride, a nitride oxide, a metal oxide, a metal oxynitride, a metal nitride oxide, and the like.
  • the electrical characteristics of the transistor can be stabilized by surrounding the transistor with an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen can be used as the insulator 414, the insulator 422, the insulator 470a, and the insulator 470b.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium
  • An insulator containing lanthanum, neodymium, hafnium or tantalum may be used in a single layer or a stack.
  • the insulator 414, the insulator 422, the insulator 470a, and the insulator 470b aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, silicon, or the like
  • oxides containing hafnium, oxides containing aluminum and hafnium, metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like may be used.
  • the insulator 414, the insulator 422, the insulator 470a, and the insulator 470b preferably include aluminum oxide, hafnium oxide, or the like.
  • the insulator 471a, the insulator 471b, the insulator 475a, and the insulator 475b for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium,
  • An insulator containing lanthanum, neodymium, hafnium or tantalum may be used in a single layer or a stack.
  • silicon oxide, silicon oxynitride, or silicon nitride is preferably included.
  • Each of the insulator 422, the insulator 424, the insulator 450a, the insulator 450b, and the insulator 530 preferably includes an insulator with a high relative dielectric constant.
  • the insulator 422, the insulator 424, the insulator 450a, the insulator 450b, and the insulator 530 are gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, silicon And an oxide having hafnium, an oxynitride including silicon and hafnium, or a nitride including silicon and hafnium, and the like.
  • the insulator 422, the insulator 424, the insulator 450a, the insulator 450b, and the insulator 530 have a stacked structure of silicon oxide or silicon oxynitride and an insulator with a high relative dielectric constant.
  • Silicon oxide and silicon oxynitride are thermally stable, and thus, when combined with an insulator with a high dielectric constant, a stacked structure with a thermally stable high dielectric constant can be obtained.
  • silicon contained in silicon oxide or silicon oxynitride is mixed in the oxide 430.
  • silicon oxide or silicon oxynitride is in contact with the oxide 430, whereby aluminum oxide, gallium oxide, or hafnium oxide, and silicon oxide or silicon oxynitride can be used.
  • Trap centers may be formed at the interface. The trap center may be able to shift the threshold voltage of the transistor in the positive direction by capturing electrons.
  • Each of the insulator 416, the insulator 480, the insulator 484, the insulator 475a, and the insulator 475b preferably includes an insulator with a low relative dielectric constant.
  • the insulator 416, the insulator 480, the insulator 484, the insulator 475a, and the insulator 475b may be silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added It is preferable to have silicon oxide to which carbon and nitrogen are added, silicon oxide having pores, a resin, or the like.
  • the insulator 416, the insulator 480, the insulator 484, the insulator 475a, and the insulator 475b can be formed of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, or silicon oxide to which carbon is added. It is preferable to have a laminated structure of a silicon oxide to which carbon and nitrogen are added, or a silicon oxide having holes and a resin. Silicon oxide and silicon oxynitride are thermally stable, and thus, when combined with a resin, a stacked structure with a thermally stable and low dielectric constant can be obtained. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate or acrylic.
  • Conductor 405_1, the conductor 405_2, the conductor 460a, the conductor 460b, the conductor 440, the conductor 510a, the conductor 510b, the conductor 520a, and the conductor 520b aluminum, chromium, copper, silver, gold, platinum,
  • a material containing one or more metal elements selected from tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium and the like can be used.
  • a semiconductor with high electrical conductivity typically a polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a conductive material containing oxygen and a metal element contained in a metal oxide applicable to the oxide 430 may be used.
  • a conductive material containing the above-described metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which a material containing a metal element described above and a conductive material containing oxygen are combined may be used.
  • a stacked structure in which the material containing the metal element described above and the conductive material containing nitrogen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element, the conductive material containing oxygen, and the conductive material containing nitrogen are combined may be used.
  • a stacked structure in which a material containing a metal element described above as the gate electrode and a conductive material containing oxygen are preferably used.
  • a conductive material containing oxygen may be provided on the channel formation region side.
  • CAC Cloud-Aligned Composite
  • CAAC C-Axis Aligned Crystal
  • CAC Cloud-Aligned Composite
  • the CAC-OS or CAC-metal oxide has a conductive function in part of the material and an insulating function in part of the material, and functions as a semiconductor throughout the material.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is electrons serving as carriers. Is a function that does not A function of switching (function of turning on / off) can be imparted to the CAC-OS or the CAC-metal oxide by causing the conductive function and the insulating function to be complementary to each other.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as connected in a cloud shape with a blurred periphery.
  • the conductive region and the insulating region are each dispersed in the material with a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap resulting from the insulating region and a component having a narrow gap resulting from the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the above-described CAC-OS or CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on current, and high field effect mobility can be obtained in the on state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite (matrix composite) or a metal matrix composite (metal matrix composite).
  • Oxide semiconductors can be divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • a non-single crystal oxide semiconductor for example, CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor), polycrystalline oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor), pseudo amorphous oxide semiconductor (a-like) OS: amorphous-like Oxide Semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has c-axis orientation, and a plurality of nanocrystals are connected in the a-b plane direction to form a strained crystal structure.
  • distortion refers to a portion where the orientation of the lattice arrangement changes between the region in which the lattice arrangement is aligned and the region in which another lattice arrangement is aligned in the region where the plurality of nanocrystals are connected.
  • the nanocrystals are based on hexagons, but may not be regular hexagons and may be non-hexagonal. Moreover, distortion may have a lattice arrangement such as pentagon and heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the a-b plane direction, or that the bonding distance between atoms is changed due to metal element substitution. It is thought that it is for.
  • a CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer containing element M, zinc and oxygen (hereinafter referred to as (M, Zn) layer) are stacked. It tends to have a structure (also referred to as a layered structure).
  • In layer a layer containing indium and oxygen
  • M, Zn zinc and oxygen
  • indium and the element M can be substituted with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as a (In, M, Zn) layer.
  • indium in the In layer is substituted with the element M, it can also be represented as an (In, M) layer.
  • the CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS can not confirm clear crystal grain boundaries, so that it can be said that the decrease in electron mobility due to crystal grain boundaries does not easily occur.
  • the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities, generation of defects, or the like, so that the CAAC-OS can also be said to be an oxide semiconductor with few impurities or defects (such as oxygen vacancies). Therefore, the oxide semiconductor having a CAAC-OS has stable physical properties. Therefore, an oxide semiconductor having a CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has periodicity in atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • nc-OS has no regularity in crystal orientation among different nanocrystals. Therefore, no orientation can be seen in the entire film. Therefore, the nc-OS may not be distinguished from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a wrinkle or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may have two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • an oxide semiconductor with low carrier density is preferably used for the transistor.
  • the impurity concentration in the oxide semiconductor film may be reduced to reduce the density of defect states.
  • the low impurity concentration and the low density of defect level states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / cm 3. It should be cm 3 or more.
  • the density of trap states may also be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave like fixed charge. Therefore, the transistor in which the channel formation region is formed in the oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • the impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect state may be formed and a carrier may be generated. Therefore, a transistor including an oxide semiconductor which contains an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of an alkali metal or an alkaline earth metal in an oxide semiconductor obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 in SIMS. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, still more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, which may form an oxygen vacancy.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons which are carriers may be generated.
  • a part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier.
  • a transistor including an oxide semiconductor which contains hydrogen is likely to be normally on.
  • hydrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. It is less than 3 and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • FIG. 13 shows another configuration example of the transistor 400a, the transistor 400b, the capacitor 500a, and the capacitor 500b in the case where two memory cells share one bit line.
  • the transistor 400a and the capacitor 500a are included in the first memory cell, and the transistor 400b and the capacitor 500b are included in the second memory cell.
  • the transistor 400 a includes a conductor 405 _ 1 (conductors 405 _ 1 a and 405 _ 1 b) disposed on the insulating surface so as to be embedded in the insulator 414 and the insulator 416 and the conductor 405 _ 1. And the insulator 420 disposed on the insulator 416, the insulator 422 disposed on the insulator 420, the insulator 424 disposed on the insulator 422, and the insulator 424. Oxide 430 (oxide 430a and oxide 430b), conductor 442a and conductor 442b disposed on oxide 430, and oxide 430 between conductor 442a and conductor 442b.
  • a conductor 405 _ 1 (conductors 405 _ 1 a and 405 _ 1 b) disposed on the insulating surface so as to be embedded in the insulator 414 and the insulator 416 and the conductor 405 _ 1.
  • the insulator 420
  • the transistor 400 b includes a conductor 405 _ 2 (conductors 405 _ 2 a and 405 _ 2 b) and a conductor 405 _ 2 which are arranged to be embedded in the insulator 414 and the insulator 416 over the insulating surface.
  • An insulator 420 disposed on top of and on the insulator 416, an insulator 422 disposed on the insulator 420, an insulator 424 disposed on the insulator 422, and Oxide 430 (oxide 430a and oxide 430b), conductor 442c and conductor 442b disposed above oxide 430, and oxide 430 between conductor 442c and conductor 442b.
  • FIG. 13 illustrates the structure in which the transistor 400a and the transistor 400b include the stacked oxide 430a and the oxide 430b, for example, the transistor 400a and the transistor 400b each include only the oxide 430b in a single layer. It may be a configuration. Alternatively, the transistor 400 a and the transistor 400 b may have a structure in which three or more stacked oxides are included.
  • FIG. 13 shows a structure in which the conductor 460_1a and the conductor 460_1b are a single layer, and the conductor 460_2a and the conductor 460_2b are a single layer; It may have a configuration in which two or more layers of conductors are stacked.
  • the transistor 400 b has a structure corresponding to that of the transistor 400 a. Therefore, in the drawing, in the transistor 400a and the transistor 400b, the corresponding configuration is basically given the same three-digit numeral as a code. In the following, the description of the transistor 400a can be referred to for the transistor 400b unless otherwise specified.
  • the capacitor 500b has a structure corresponding to that of the capacitor 500a. Therefore, in the figure, in the capacitive element 500a and the capacitive element 500b, the corresponding numerals basically have the same three-digit numerals as the reference numerals. Therefore, the description of the capacitor 500a can be referred to for the capacitor 500b unless otherwise specified.
  • the transistor 400 a and the transistor 400 b share the oxide 430 to function as a conductor 460 _ 1 functioning as a first gate electrode of the transistor 400 a and a first gate electrode of the transistor 400 b. It is possible to make the distance between the conductor 460_2 and the conductor 460_2 equal to the minimum processing dimension, and to reduce the area occupied by the transistor in each memory cell.
  • the conductor 442 b functions as one of a source electrode and a drain electrode of the transistor 400 a, and also has a function as one of a source electrode or a drain electrode of the transistor 400 b.
  • the conductor 440 has a function as a plug and is electrically connected to the conductor 442 b. With the above structure, in one embodiment of the present invention, the distance between the adjacent transistor 400 a and the transistor 400 b can be reduced. Accordingly, high integration of a semiconductor device including the transistor 400a, the transistor 400b, the capacitor 500a, and the capacitor 500b can be achieved.
  • the conductor 446 is electrically connected to the conductor 440 and has a function as a wiring.
  • the insulator 444 is provided to cover the oxide 430, the conductor 442a, the conductor 442b, and the conductor 442c of the transistors 400a and 400b in FIG. 13; however, the insulator 444 is provided in one embodiment of the present invention. May be provided. However, by providing the insulator 444 so as to cover the conductor 442a, the conductor 442b, and the conductor 442c, it is possible to prevent the surfaces of the conductor 442a, the conductor 442b, and the conductor 442c from being oxidized.
  • an insulator 480 is disposed over the insulator 444.
  • the insulator 480 preferably has a reduced concentration of impurities such as water or hydrogen in the film. Then, in the recess formed by the insulator 480, the conductor 442a, the conductor 442b, and the oxide 430, the oxide 430_1c is disposed along the inner wall of the recess and overlaps with the oxide 430_1c.
  • the insulator 450_1 is disposed
  • the conductor 460_1b is disposed so as to overlap the insulator 450_1
  • the conductor 460_1a is disposed so as to overlap the conductor 460_1b.
  • oxide 430_2c is disposed along the inner wall of the recess, and oxide 430_2c is formed on oxide 430_2c.
  • the insulator 450_2 is disposed to overlap
  • the conductor 460_2b is disposed to overlap with the insulator 450_2
  • the conductor 460_2a is disposed to overlap with the conductor 460_2b.
  • the insulator 474 is provided over the insulator 480, the oxide 430_1c, the oxide 430_2c, the insulator 450_1, the insulator 450_2, the conductor 460_1, and the conductor 460_2.
  • the insulator 481 is disposed on the insulator 474.
  • the insulator 474 and the insulator 481 can function as a barrier insulating film which prevents impurities such as water or hydrogen from entering the transistor from the upper layer.
  • an insulating material having a function of suppressing permeation of an impurity such as water or hydrogen.
  • aluminum oxide, hafnium oxide, an oxide containing hafnium and silicon (hafnium silicate), an oxide containing aluminum and hafnium (hafnium aluminate), or the like is used as the insulator 474, and silicon nitride or the like is used as the insulator 481. Is preferred.
  • the insulator 474 and the insulator 481 are at least one of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2, and the like), copper atoms, and the like. It is preferable to have a function to suppress permeation. Moreover, in the following description, the same applies to the case of describing an insulating material having a function of suppressing permeation of impurities.
  • the insulator 474 and the insulator 481 it is preferable to use an insulating material having a function of suppressing permeation of oxygen (eg, oxygen atom or oxygen molecule or the like).
  • oxygen eg, oxygen atom or oxygen molecule or the like.
  • the other of the source region and the drain region of the transistor 400a and the capacitor 500a are provided so as to overlap with each other.
  • the other of the source region or the drain region of the transistor 400 b and the capacitor 500 b are provided to overlap with each other.
  • the capacitive element 500 a and the capacitive element 500 b preferably have a larger side area than the bottom area (hereinafter, also referred to as a cylinder-type capacitive element). Therefore, the capacitive element 500 a or the capacitive element 500 b can increase the capacitance value per projected area.
  • the transistor 400 a and the transistor 400 b each using an oxide semiconductor for the channel formation region have extremely low leak current in the non-conductive state, and thus can provide a semiconductor device with low power consumption. Further, an oxide semiconductor can be formed by a sputtering method or the like and thus can be used for the transistors 400 a and 400 b which form a highly integrated semiconductor device.
  • a low resistance region with lower resistance than the channel formation region is formed in the region of the oxide 430 overlapping with the conductor 442a.
  • a low resistance region with lower resistance than the channel formation region is formed in the region of the oxide 430 overlapping with the conductor 442b.
  • a low-resistance region with lower resistance than the channel formation region is provided in the region of the oxide 430 overlapping with the conductor 442b.
  • a low-resistance region with lower resistance than the channel formation region is provided in the region of the oxide 430 overlapping with the conductor 442c. More specifically, in the region 443c near the surface of the oxide 430 in contact with the conductor 442c, a low-resistance region with lower resistance than the channel formation region is provided. May be formed. With the above region, the contact resistance between the oxide 430 and the conductor 442a, the conductor 442b, or the conductor 442c can be reduced, and the on current of the transistor 400a and the transistor 400b can be increased.
  • the capacitor 500 a includes the conductor 510 a, the insulator 530, and the conductor 520 a over the insulator 530.
  • the capacitor 500 b includes the conductor 510 b, the insulator 530, and the conductor 520 b over the insulator 530.
  • the capacitor 500a includes a conductor 510a functioning as a lower electrode and a conductor functioning as an upper electrode along the bottom surface and the side surfaces of the opening of the insulator 444, the insulator 480, the insulator 474, and the insulator 481.
  • the body 520a is opposed to the insulator 520 which functions as a dielectric.
  • the capacitance per unit area can be increased, and miniaturization or high integration of the semiconductor device can be promoted.
  • the value of the capacitance of the capacitor 500a can be set as appropriate depending on the thickness of the insulator 480. Therefore, a semiconductor device with a high degree of freedom in design can be provided.
  • the capacitive element 500a is preferably cylindrical (the side area is larger than the bottom area).
  • FIG. 13 illustrates the case where the conductor 520a and the conductor 520b have a recess, and the insulator 540 over the capacitor 500a and the capacitor 500b is disposed above and inside the recess.
  • an insulator with a large dielectric constant is preferably used.
  • an insulator containing an oxide of one or both of aluminum and hafnium can be used.
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 530 may have a stacked structure, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, an oxide containing hafnium and aluminum (hafnium aluminate), etc. Therefore, two or more layers may be selected to form a laminated structure. For example, it is preferable to sequentially form hafnium oxide, aluminum oxide, and hafnium oxide by an ALD method to form a stacked structure. The film thicknesses of hafnium oxide and aluminum oxide are respectively 0.5 nm or more and 5 nm or less. With such a stacked structure, the capacitor 500a can have a large capacitance value and a small leak current.
  • the conductor 510a or the conductor 520a may have a stacked structure.
  • the conductor 510a or the conductor 520a is a stacked structure of a conductive material containing titanium, titanium nitride, tantalum, or tantalum nitride as a main component, and a conductive material containing tungsten, copper, or aluminum as a main component. It may be The conductor 510a or the conductor 520a may have a single-layer structure or a stacked structure of three or more layers.
  • a conductor 440 is formed in an opening portion of the insulator 444, the insulator 480, the insulator 474, the insulator 481, and the insulator 540.
  • the conductor 442 _b is located at least at a part of the bottom of the opening, and the conductor 440 is electrically connected to the conductor 442 _b at the opening.
  • FIG. 14 to FIG. 27 (A) of each figure is a top view. (B) of each figure is a cross-sectional view taken along dashed-dotted line A1-A2 of (A) of each figure. Further, (C) in each drawing is a cross-sectional view along dashed-dotted line A3-A4 in (A) of each drawing.
  • an insulator 490 is formed on a substrate or another insulating surface.
  • the film formation of the insulator 490 is performed by sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), pulsed laser deposition (PLD) or ALD. And the like.
  • aluminum oxide may be deposited by a sputtering method.
  • the insulator 490 may have a multilayer structure.
  • an aluminum oxide film may be formed by a sputtering method, and an aluminum oxide film may be formed by an ALD method on the aluminum oxide film.
  • aluminum oxide may be formed by an ALD method, and aluminum oxide may be formed by sputtering on the aluminum oxide.
  • a conductive film to be the conductor 492a and the conductor 492b is formed over the insulator 490.
  • the conductive film to be the conductor 492a and the conductor 492b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 492a and the conductor 492b can be a multilayer film. For example, tungsten may be formed as a conductive film to be the conductor 492a and the conductor 492b.
  • a conductive film to be the conductor 492a and the conductor 492b is processed by a lithography method to form the conductor 492a and the conductor 492b.
  • an insulating film to be the insulator 491 is formed over the insulator 490, the conductor 492a, and the conductor 492b.
  • the insulator to be the insulator 491 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide may be deposited by a CVD method.
  • the thickness of the insulating film to be the insulator 491 is preferably greater than or equal to the thickness of the conductor 492a and the thickness of the conductor 492b.
  • the thickness of the insulating film to be the insulator 491 is 1 or more and 3 or less.
  • a CMP (chemical mechanical polishing) process is performed on the insulating film to be the insulator 491 to remove part of the insulating film to be the insulator 491 and expose the surface of the conductor 492a and the surface of the conductor 492b. Let Accordingly, the conductor 492a and the conductor 492b and the insulator 491 whose top surface is flat can be formed.
  • the insulator 414 is formed over the insulator 491, the conductor 492a, and the conductor 492b.
  • the insulator 414 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is formed as the insulator 414 by a CVD method. In this manner, by using an insulator which is difficult to transmit copper such as silicon nitride as the insulator 414, the metal is insulated even when a metal such as copper is easily diffused in the conductors 492a and 492b. It can be prevented from diffusing into layers above the body 414.
  • an insulator 416 is formed over the insulator 414.
  • the insulator 416 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is deposited as the insulator 416 by a CVD method.
  • the recess includes, for example, a hole, a groove (slit), or an opening.
  • wet etching may be used to form the recess, dry etching is preferably used for fine processing.
  • a conductive film to be the conductor 405_1a and the conductor 405_2a is formed.
  • the conductor 405_1a and the conductor 405_2a preferably include a conductor having a function of suppressing permeation of oxygen.
  • tantalum nitride, tungsten nitride, titanium nitride or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, and a molybdenum-tungsten alloy can be used.
  • the conductive film to be the conductor 405_1a and the conductor 405_2a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a conductive film to be the conductor 405_1b and the conductor 405_2b is formed over the conductive film to be the conductor 405_1a and the conductor 405_2a.
  • the conductive film to be the conductor 405_1b and the conductor 405_2b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 405_1a and the conductor 405_1b over the insulator 416 and the conductive film to be the conductor 405_2a and the conductor 405_2b are removed by CMP treatment.
  • the conductive film serving as the conductor 405_1a and the conductor 405_1b and the conductive film serving as the conductor serving as the conductor 405_2a and the conductor 405_2b remain only in the concave portion, so that the conductor 405_1 having a flat top surface and A conductor 405_2 can be formed (see FIG. 14).
  • the insulator 420 is formed over the insulator 416, the conductor 405_1, and the conductor 405_2.
  • the insulator 420 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 422 is formed over the insulator 420.
  • the insulator 422 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 424 is formed over the insulator 422.
  • the insulator 424 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • first heat treatment is preferably performed.
  • the first heat treatment may be performed at 250 ° C. to 650 ° C., preferably 300 ° C. to 500 ° C., more preferably 320 ° C. to 450 ° C.
  • the first heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the first heat treatment may be performed under reduced pressure.
  • heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for desorbed oxygen.
  • the first heat treatment impurities such as hydrogen and water contained in the insulator 424 can be removed, and the like.
  • plasma treatment including oxygen may be performed under reduced pressure.
  • a device having a power supply for generating high density plasma using microwaves is preferably used.
  • the substrate side may have a power supply for applying an RF (Radio Frequency).
  • RF Radio Frequency
  • high density plasma high density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high density plasma can be efficiently introduced into the insulator 424.
  • plasma treatment including oxygen may be performed to compensate for the released oxygen. Note that the first heat treatment may not necessarily be performed.
  • the heat treatment can also be performed after the insulator 420 is formed, after the insulator 422 is formed, and after the insulator 424 is formed.
  • the first heat treatment conditions can be used for the heat treatment, it is preferable that the heat treatment after the deposition of the insulator 420 be performed in an atmosphere containing nitrogen.
  • the first heat treatment after formation of the insulator 424, treatment is performed at a temperature of 400 ° C. for one hour in a nitrogen atmosphere.
  • an oxide film 430A and an oxide film 430B are sequentially formed on the insulator 424 (see FIG. 14).
  • the oxide film 430A and the oxide film 430B are preferably formed successively without being exposed to the air environment. By forming the film without exposure to the air environment, impurities or moisture from the air environment can be prevented from adhering to the oxide film 430A, and the vicinity of the interface between the oxide film 430A and the oxide film 430B is cleaned. You can keep
  • the oxide film 430A and the oxide film 430B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 430A and the oxide film 430B are formed by sputtering
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the oxide film 430A and the oxide film 430B are formed by sputtering
  • the above In-M-Zn oxide target can be used.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 424.
  • the proportion of oxygen contained in the sputtering gas of the oxide film 430A may be 70% or more, preferably 80% or more, and more preferably 100%.
  • An oxide film 430A is formed by sputtering.
  • an oxygen-deficient oxide semiconductor is formed by deposition with the proportion of oxygen contained in the sputtering gas being 1% to 30%, preferably 5% to 20%.
  • a transistor including an oxygen-deficient oxide semiconductor can provide relatively high field-effect mobility.
  • oxide film 430A In the case of using an oxygen-deficient oxide semiconductor for the oxide film 430A, it is preferable to use an oxide film containing excess oxygen for the oxide film 430A. Alternatively, oxygen doping may be performed after the formation of the oxide film 430A.
  • the oxide film 430B is formed by sputtering: In: Ga: Zn.
  • a film is formed using a target of 4: 2: 4.1 [atomic number ratio].
  • second heat treatment may be performed.
  • the second heat treatment can use a first heat treatment condition.
  • impurities such as hydrogen and water in the oxide film 430A and the oxide film 430B can be removed.
  • the treatment is continuously performed for 1 hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • the oxide film 430A and the oxide film 430B are processed into an island shape to form an oxide 430 (oxide 430a and oxide 430b).
  • the insulator 424 in a region which does not overlap with the oxide 430 a and the oxide 430 b may be etched to expose the surface of the insulator 422 (see FIG. 15).
  • the oxide 430 is formed so that at least part thereof overlaps with the conductor 405_1 and the conductor 405_2.
  • the side surface of the oxide 430 is preferably substantially perpendicular to the insulator 422.
  • the side surface of the oxide 430 is substantially perpendicular to the insulator 422
  • reduction in area and density can be achieved when the plurality of transistors 400a and 400b are provided.
  • the angle between the side surface of the oxide 430 and the top surface of the insulator 422 may be acute. In that case, the larger the angle between the side surface of the oxide 430 and the top surface of the insulator 422, the better.
  • a curved surface may be provided between the side surface of the oxide 430 and the top surface of the oxide 430. That is, the end of the side surface and the end of the upper surface are preferably curved (hereinafter, also referred to as a round shape).
  • the curved surface preferably has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm, at an end portion of the oxide 430 b, for example.
  • the processing of the oxide film may be performed using a lithography method. Further, dry etching or wet etching can be used for the processing. Machining by dry etching is suitable for micromachining.
  • an impurity due to an etching gas or the like may be attached or diffused to the surface or the inside of the oxide 430 a, the oxide 430 b, or the like.
  • the impurities include, for example, fluorine or chlorine. Washing is performed to remove the above-mentioned impurities and the like.
  • the cleaning method may be wet cleaning using a cleaning solution or the like, plasma treatment using plasma, or cleaning by heat treatment, and the above cleaning may be performed in combination as appropriate.
  • a cleaning process may be performed using an aqueous solution prepared by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • ultrasonic cleaning may be performed using pure water or carbonated water.
  • third heat treatment may be performed.
  • the conditions of the heat treatment can be the conditions of the above-described first heat treatment.
  • an oxide film to be the oxide film 430 c is formed over the insulator 422 and the oxide 430.
  • the oxide film to be the oxide film 430c can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film to be the oxide film 430c is processed into an island shape as shown in FIG. 16 to form the oxide film 430c.
  • the oxide film 430c By forming the oxide film 430c before forming the insulator 450a, the insulator 450b, the conductor 460a, and the conductor 460b, the insulator 450a, the insulator 450b, the conductor 460a, and the conductor 460b which are formed in a later step A part of the oxide film to be the oxide film 430c located on the lower side can be removed.
  • the oxide film 430c can be formed by dry etching or wet etching.
  • the insulating film 450, the conductive film 460, the insulating film 470, and the insulating film 471 are sequentially formed over the insulator 422 and the oxide film 430c (see FIG. 16).
  • the insulating film 450 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film 450 may have a stacked structure.
  • oxygen is added to the first layer of the insulating film 450 by a sputtering method and forming a second layer of the insulating film 450 in an atmosphere containing oxygen. It can be added.
  • fourth heat treatment may be performed before the conductive film 460 is formed.
  • the fourth heat treatment can use a first heat treatment condition. By the heat treatment, the concentration of water and the concentration of hydrogen in the insulating film 450 can be reduced.
  • the conductive film 460 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film 470 and the insulating film 471 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like, and in particular, the insulating film 470 is formed using an ALD method. Is preferred.
  • the thickness can be about 0.5 nm to 10 nm, preferably about 0.5 nm to 3 nm. Note that the film formation of the insulating film 470 can be omitted.
  • the insulating film 471 can be used as a hard mask in processing the conductive film 460.
  • the insulating film 471 can have a stacked structure.
  • silicon oxynitride and silicon nitride may be provided over the silicon oxynitride.
  • the fifth heat treatment may be performed before the insulating film 471 is etched.
  • the heat treatment can use a first heat treatment condition.
  • the insulating film 471 is etched using a lithography method to form an insulator 471a and an insulator 471b.
  • the conductive film 460 and the insulating film 470 are etched using the insulator 471a and the insulator 471b as a hard mask to form the conductor 460a and the insulator 470a, and the conductor 460b and the insulator 470b. Do. (See FIG. 17).
  • the cross-sectional shape of the conductor 460a and the insulator 470a preferably does not have a tapered shape as much as possible.
  • the conductor 460 b and the insulator 470 b preferably have a tapered shape as much as possible.
  • the angle between the side surface of the conductor 460 a and the insulator 470 a and the bottom surface of the oxide 430 is preferably 80 degrees or more and 100 degrees or less.
  • the angle between the side surface of the conductor 460 b and the insulator 470 b and the bottom surface of the oxide 430 is preferably 80 degrees or more and 100 degrees or less. Accordingly, when the insulator 475a and the insulator 475b are formed in a later step, the insulator 475a and the insulator 475b can be easily left.
  • the upper portion of the insulating film 450 or a region which does not overlap with the conductor 460 a and the conductor 460 b of the oxide film 430 c may be etched by the etching.
  • the film thickness of a region overlapping with the conductor 460a and the conductor 460b of the insulating film 450 or the oxide film 430c is larger than the film thickness of a region not overlapping with the conductor 460a and the conductor 460b.
  • the insulating film 475 is formed to cover the insulating film 450, the conductor 460a, the insulator 470a, the insulator 471a, the conductor 460b, the insulator 470b, and the insulator 471b.
  • the insulating film 475 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide may be deposited by a CVD method (see FIG. 18).
  • the insulating film 475 is anisotropically etched to process the oxide film 430c, the insulating film 450, and the insulating film 475, and the oxide 430_1c, the insulator 450a, the insulator 475a, and the oxide 430_2c. , The insulator 450b and the insulator 475b.
  • the insulator 475a is formed in contact with at least the conductor 460a and the insulator 471a
  • the insulator 475b is formed in contact with at least the conductor 460b and the insulator 471b.
  • the anisotropic etching treatment dry etching treatment is preferably performed.
  • the oxide film 430c, the insulating film 450, and the insulating film 475 which are formed on a surface substantially parallel to the substrate surface, are removed, and the oxide 430_1c, the oxide 430_2c, the insulator 450a, the insulator 450b, and the insulator are removed.
  • 475a and the insulator 475b can be formed in a self-aligned manner (see FIG. 19).
  • the oxide 430_1c, the insulator 450a, the conductor 460a, the insulator 470a, the insulator 471a and the insulator 475a, the oxide 430_2c, the insulator 450b, the conductor 460b, the insulator 470b, the insulator 471b, and the insulator A film 442A is formed over the insulator 424 and the oxide 430 through the body 475b (see FIG. 20).
  • the film 442A uses a metal film, a nitride film containing a metal element, or an oxide film containing a metal element.
  • the film 442A is a film containing a metal element such as aluminum, ruthenium, titanium, tantalum, tungsten, or chromium, for example. Note that the film 442A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the heat treatment may be performed at 250 ° C. to 650 ° C., preferably 300 ° C. to 500 ° C., more preferably 320 ° C. to 450 ° C.
  • the heat treatment is performed in a nitrogen or inert gas atmosphere. Further, the heat treatment may be performed under reduced pressure.
  • heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment may be performed at 250 ° C. to 650 ° C., preferably 300 ° C. to 500 ° C., more preferably 320 ° C. to 450 ° C.
  • a metal compound is formed using the metal element of the film 442A and the metal element of the oxide 430, whereby the low-resistance region 442 is formed.
  • the region 442 is a layer including a metal compound including the component of the film 442A and the component of the oxide 430.
  • the region 442 may have a layer in which the metal element of the oxide 430 and the metal element of the film 442A are alloyed. By alloying, the metal element is in a relatively stable state, and a highly reliable semiconductor device can be provided.
  • the insulator 480 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Alternatively, a spin coating method, a dip method, a droplet discharge method (such as an inkjet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, a curtain coater method, or the like can be used. In this embodiment, silicon oxynitride is used as the insulator 480.
  • the insulator 480 is preferably formed to have a flat top surface.
  • the top surface of the insulator 480 may have flatness immediately after deposition.
  • the insulator 480 may have flatness by removing the insulator or the like from the top surface so as to be parallel to a reference surface such as the back surface of the substrate after film formation.
  • planarization processing includes a CMP process, a dry etching process, and the like. In this embodiment, a CMP process is used as the planarization process.
  • the thickness of the insulator 480 may be set as appropriate in accordance with the capacitance required for the capacitor 500a and the capacitor 500b.
  • anisotropic etching is preferably performed using a hard mask, for example, because the aspect ratio of the opening is large.
  • dry etching is preferably used for anisotropic etching having a large aspect ratio.
  • the insulator 480 may have a stacked structure of two or more layers.
  • the internal stress may be offset by stacking a layer having compressive stress and a layer having tensile stress.
  • the opening provided in the insulator 480 is preferably provided so as to overlap with part of the insulator 475 a or part of the insulator 475 b. Therefore, the conductor 510a or the conductor 510b is provided in contact with the side surface of the insulator 475a or the insulator 475b, respectively.
  • the etching rate of the insulator 480 is preferably higher than the conditions in which the insulator 475a and the insulator 475b are hardly etched, that is, the etching rates of the insulator 475a and the insulator 475b.
  • the etching rate of the insulator 480 is preferably 5 or more, more preferably 10 or more.
  • the distance between the opening and the gate electrode can be designed to be small, and high integration of the semiconductor device can be achieved. Further, in the lithography process, the tolerance for the positional deviation between the conductor 460a and the conductor 460b and the opening is increased, so that the yield can be expected to be improved.
  • a conductive film to be the conductor 510a and the conductor 510b is formed so as to cover the opening provided in the insulator 480.
  • the conductor 510a and the conductor 510b are formed along the inner wall and the bottom of the opening with a large aspect ratio. Therefore, the conductive film to be the conductor 510a and the conductor 510b is preferably formed using a film formation method with good coverage such as ALD method or CVD method. In this embodiment, for example, the ALD method is used.
  • a titanium nitride film formed using the film is used as the conductor 510a and the conductor 510b.
  • a filler is deposited over the conductive film to be the conductor 510 a and the conductor 510 b so as to fill the opening provided in the insulator 480.
  • the filler only needs to be able to fill the opening provided in the insulator 480 to such an extent that CMP treatment to be performed in the subsequent step can be performed.
  • the filler may completely close the opening provided in the insulator 480.
  • the filler may use an insulator or a conductor.
  • CMP treatment is performed to remove layers over the insulator 480 and to form a conductor 510a and a conductor 510b.
  • the insulator 480 may be used as a stopper for CMP processing.
  • etching treatment is performed to remove the filler in the opening provided in the insulator 480 (see FIG. 23).
  • etching treatment either a wet etching method or a dry etching method may be used.
  • the filler can be easily removed by a wet etching method and using a hydrofluoric acid solution or the like as an etchant.
  • an insulator 530 is formed over the conductor 510a, the conductor 510b, and the insulator 480 (see FIG. 24).
  • the insulator 530 is formed over the conductor 510 a and the conductor 510 b so as to be along the inside of the opening provided in the insulator 480 with a large aspect ratio. Therefore, the insulator 530 is preferably deposited using a deposition method with high coverage such as ALD method or CVD method.
  • the insulator 530 is formed using an ALD method or the like, and the conductors 510a and 510b are covered with good coverage, so that a short circuit between the upper electrode and the lower electrode of the capacitor 500 can be prevented. it can.
  • heat treatment can also be performed to have a crystal structure and to increase a relative dielectric constant.
  • the insulator 530 may have a stacked structure, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, an oxide containing hafnium and aluminum (hafnium aluminate), etc. Therefore, two or more layers may be selected to form a laminated structure. In this embodiment mode, hafnium oxide, aluminum oxide, and hafnium oxide are sequentially formed by an ALD method.
  • a conductive film to be the conductor 520 a and the conductor 520 b is formed over the insulator 530.
  • a conductive film to be at least the conductor 520a and the conductor 520b is formed inside the opening provided in the insulator 480 with a large aspect ratio through the conductor 510a or 510b and the insulator 530. Is preferred. Therefore, the conductive film to be the conductor 520a and the conductor 520b is preferably formed using a deposition method with a favorable coverage such as an ALD method or a CVD method.
  • the conductive film to be the conductor 520a and the conductor 520b is preferably formed using a film formation method with a good embedding property such as the CVD method.
  • tungsten may be formed using a metal CVD method. .
  • the conductive film to be the conductor 520a and the conductor 520b is processed to form the conductor 520a and the conductor 520b (see FIG. 25).
  • the conductor 520 a and the conductor 520 b are illustrated as a single-layer structure in FIG. 25, a stacked structure of two or more layers may be employed.
  • the insulator 484 is formed over the conductor 520 a, the conductor 520 b, and the insulator 530. Subsequently, an opening is formed to reach the region of the oxide 430 which is the other of the source and drain regions of the transistor 400 a or the other of the source and drain regions of the transistor 400 b (FIG. 26). reference). Since the openings have a large aspect ratio, anisotropic etching is preferably performed. Note that the insulator 480 and the opening provided in the insulator 484 may be etched using the same method as the opening provided in the insulator 480.
  • the opening provided in the insulator 480 and the insulator 484 is preferably provided so that one or both of the insulator 475 a and the insulator 475 b are exposed. Therefore, the conductor 440 is provided in contact with one or both side surfaces of the insulator 475a or the insulator 475b.
  • the opening condition is preferably a condition in which the insulator 475a or the insulator 475b is hardly etched, that is, the etching rate of the insulator 480 is higher than the etching rate of the insulator 475a or the insulator 475b.
  • the etching rate of the insulator 480 is preferably 5 or more, more preferably 10 or more.
  • the opening is self-aligned so as to reach a region to be one of the source region or drain region of the transistor 400a or a region to be one of the source region or drain region of the transistor 400b. Since they can be arranged, minute transistors can be manufactured. Further, in the lithography process, since the allowable range for the positional deviation between the conductor 460a and the conductor 460b and the opening becomes large, improvement in yield can be expected.
  • the conductive film to be the conductor 440 preferably has a stacked structure including a conductor having a function of suppressing permeation of impurities such as water or hydrogen.
  • a stack of tantalum nitride, titanium nitride, or the like, tungsten, molybdenum, copper, or the like can be used.
  • the conductive film to be the conductor 440 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a conductive film to be the conductor 440 over the insulator 484 is removed by CMP treatment. As a result, by leaving the conductive film only in the opening, a conductor 440 with a flat top surface can be formed (see FIG. 27).
  • a semiconductor device including the transistor 400a, the transistor 400b, the capacitor 500a, and the capacitor 500b illustrated in FIG. 11 can be manufactured.
  • FIG. 12 is a cross-sectional view of the transistor 400 a, the transistor 400 b, and the transistor 600 in the channel length direction.
  • the description of the transistor 400a, the capacitor 500a, the transistor 400b, and the capacitor 500b in Embodiment 3 can be referred to for the structures of the transistor 400a, the capacitor 500a, the transistor 400b, and the capacitor 500b illustrated in FIG.
  • the wiring 3001 is electrically connected to one of the source and the drain of the transistor 600, the wiring 3002 is electrically connected to the other of the source and the drain of the transistor 600, and the wiring 3007 is electrically connected to the gate of the transistor 600.
  • the wiring 3003 is electrically connected to one of the source and the drain of the transistor 400a and one of the source and the drain of the transistor 400b.
  • the wiring 3004a is electrically connected to the first gate electrode of the transistor 400a. Is electrically connected to the first gate electrode of the transistor 400b, the wiring 3006a is electrically connected to the second gate electrode of the transistor 400a, and the wiring 3006b is electrically connected to the second gate electrode of the transistor 400b. It is done.
  • the wiring 3005a is electrically connected to one of the electrodes of the capacitor 500a, and the wiring 3005b is electrically connected to one of the electrodes of the capacitor 500b.
  • the transistor 400 a, the transistor 400 b, the capacitor 500 a, and the capacitor 500 b are provided above the transistor 600.
  • the transistor 600 is provided over a substrate 611 and includes a conductor 616, an insulator 615, a semiconductor region 613 formed of part of the substrate 611, and a low-resistance region 614a and a low-resistance region 614b functioning as a source region or a drain region. .
  • the transistor 600 may be either a p-channel transistor or an n-channel transistor.
  • the low resistance region 614a and the low resistance region 614b serving as a channel formation region of the semiconductor region 613, a region in the vicinity thereof, a source region, or a drain region preferably include a semiconductor such as a silicon-based semiconductor, and includes single crystal silicon. Is preferred. Alternatively, it may be formed using a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide) or the like. It is also possible to use silicon whose effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing. Alternatively, the transistor 600 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • HEMT High Electron Mobility Transistor
  • transistor 600 illustrated in FIG. 12 is an example and is not limited to the structure, and an appropriate transistor may be used depending on the circuit configuration and the driving method.
  • An insulator 620, an insulator 622, an insulator 624, and an insulator 626 are sequentially stacked over the transistor 600.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used as the insulator 620, the insulator 622, the insulator 624, and the insulator 626. Just do it.
  • the insulator 622 may have a function as a planarization film which planarizes a step difference generated by a transistor 600 or the like provided therebelow.
  • the top surface of the insulator 622 may be planarized by planarization treatment using a chemical mechanical polishing (CMP) method or the like to increase the planarity.
  • CMP chemical mechanical polishing
  • a film having a barrier property to prevent diffusion of hydrogen or an impurity from the substrate 611, the transistor 600, or the like to the region where the transistor 400a and the transistor 400b are provided is preferably used.
  • a film having a barrier property to hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element having an oxide semiconductor such as the transistor 400 a and the transistor 400 b, the characteristics of the semiconductor element may be degraded. Therefore, it is preferable to use a film which suppresses the diffusion of hydrogen between the transistor 400 a and the transistor 400 b, and the transistor 600.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of desorption of hydrogen.
  • the desorption amount of hydrogen can be analyzed, for example, using a thermal desorption gas analysis method (TDS) or the like.
  • TDS thermal desorption gas analysis method
  • the amount of desorption of hydrogen in the insulator 624 is equivalent to the amount of desorption of hydrogen atoms per area of the insulator 624 in the range where the surface temperature of the film is 50 ° C. to 500 ° C. In this case, it is 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 626 preferably has a lower dielectric constant than the insulator 624.
  • the dielectric constant of the insulator 626 is preferably less than 4, and more preferably less than 3.
  • the relative permittivity of the insulator 626 is preferably 0.7 times or less of the relative permittivity of the insulator 624, and more preferably 0.6 times or less.
  • a conductor 628 electrically connected to the transistor 600, a conductor 630, and the like are embedded.
  • the conductor 628 and the conductor 630 have a function as a plug or a wiring.
  • the conductor which has a function as a plug or wiring may put several structure together, and may provide the same code
  • the wiring and the plug electrically connected to the wiring may be an integral body. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. It can be used. It is preferable to use a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity, and it is particularly preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • a wiring layer may be provided over the insulator 626 and the conductor 630.
  • an insulator 650 and an insulator 652 are sequentially stacked.
  • a conductor 656 is formed in the insulator 650 and the insulator 652.
  • the conductor 656 has a function as a plug or a wiring. Note that the conductor 656 can be provided using a material similar to the conductor 628 and the conductor 630.
  • an insulator having a barrier property to hydrogen is preferably used as the insulator 624.
  • the conductor 656 preferably includes a conductor having a barrier property to hydrogen.
  • a conductor having a barrier to hydrogen is formed in an opening portion of the insulator 650 having a barrier to hydrogen.
  • the tantalum nitride layer having a barrier property to hydrogen preferably has a structure in contact with the insulator 650 having a barrier property to hydrogen.
  • the semiconductor device according to this embodiment is not limited to this.
  • the number of wiring layers similar to the wiring layer including the conductor 656 may be three or less, and the number of wiring layers similar to the wiring layer including the conductor 656 may be five or more.
  • a wiring layer may be provided over the insulator 654 and the conductor 656.
  • a wiring layer including an insulator 660, an insulator 662, and a conductor 666, a wiring layer including an insulator 672, an insulator 674, and a conductor 676 are sequentially stacked.
  • a plurality of wiring layers are provided between a wiring layer including the insulator 660, the insulator 662, and the conductor 666 and a wiring layer including the insulator 672, the insulator 674, and the conductor 676. It is also good.
  • the conductor 666 and the conductor 676 have a function as a plug or a wiring.
  • the insulators 660 to 674 can be provided using a material similar to the above-described insulators.
  • An insulator 410 and an insulator 412 are sequentially stacked over the insulator 674.
  • a material having a barrier property to oxygen or hydrogen is preferably used.
  • the insulator 410 for example, it is preferable to use a film having a barrier property to prevent diffusion of hydrogen and impurities from the region where the substrate 611 or the transistor 600 is provided to the region where the transistor 400a and the transistor 400b are provided. Therefore, the same material as the insulator 624 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property to hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element having an oxide semiconductor such as the transistor 400 a and the transistor 400 b, the characteristics of the semiconductor element may be degraded. Therefore, it is preferable to use a film which suppresses the diffusion of hydrogen between the transistor 400 a and the transistor 400 b, and the transistor 600.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of desorption of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 410.
  • aluminum oxide has a high blocking effect of preventing permeation of the film against both oxygen and impurities such as hydrogen and moisture which cause fluctuation of the electrical characteristics of the transistor.
  • aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed in the transistor 400 a and the transistor 400 b during and after the manufacturing process of the transistor.
  • release of oxygen from the oxide included in the transistor 400a and the transistor 400b can be suppressed. Therefore, it is suitable to be used as a protective film for the transistor 400 a and the transistor 400 b.
  • the insulator 412 a material similar to that of the insulator 620 can be used.
  • a material having a relatively low dielectric constant as an interlayer film parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 412.
  • the conductor 418 and the conductors included in the transistor 400a and the transistor 400b are embedded.
  • the conductor 418 has a function as a plug electrically connected to the transistor 400a and the transistor 400b, or the transistor 600, or a wiring.
  • the conductor 418 can be provided using a material similar to the conductor 628 and the conductor 630.
  • the conductor 418 in a region in contact with the insulator 410 and the insulator 414 is preferably a conductor having a barrier property to oxygen, hydrogen, and water.
  • the transistor 600, the transistor 400a, and the transistor 400b can be separated by a layer having a barrier to oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 600 to the transistors 400a and 400b is suppressed. can do.
  • a transistor 400a, a transistor 400b, a capacitor 500a, and a capacitor 500b are provided. Note that for the structures of the transistor 400a, the transistor 400b, the capacitor 500a, and the capacitor 500b, the transistor 400a, the transistor 400b, the capacitor 500a, and the capacitor 500b described in the above embodiment may be used.
  • the transistor 400a, the transistor 400b, the capacitor 500a, and the capacitor 500b illustrated in FIG. 12 are merely examples, and the present invention is not limited to the structure, and appropriate transistors and capacitors may be used depending on the circuit configuration and driving method.
  • the conductor 448 is provided in contact with the conductor 418, whereby the conductor 453 connected to the transistor 600 can be extracted above the transistors 400a and 400b.
  • the wiring 3002 is taken out above the transistors 400a and 400b in FIG. 12, the invention is not limited to this.
  • the wiring 3001 or the wiring 3007 may be taken out above the transistors 400a and 400b.
  • the number of masks required for manufacturing was compared between a normal DRAM including a transistor using silicon and a capacitor in a memory cell and the semiconductor device according to one embodiment of the present invention.
  • the manufacturing process of the peripheral circuit is the same in the normal DRAM and the semiconductor device according to one embodiment of the present invention.
  • the number of masks of the memory cell portion in a normal DRAM was calculated based on the method of manufacturing a semiconductor device described in Japanese Patent Laid-Open No. 2016-127193.
  • the number of masks in the memory cell portion according to one embodiment of the present invention was calculated based on the manufacturing method described in Embodiment 5.
  • Table 1 shows the approximate number of masks of a normal DRAM and a semiconductor device (shown as DOSRAM) according to one embodiment of the present invention.
  • the number of masks for the peripheral circuit portion was estimated to be four fewer for DOSRAM than for DRAM. This is because, in the case of a DRAM, an extra mask is required to separately form the transistor in the peripheral circuit portion and the transistor in the memory cell portion. Specifically, in the case of a DRAM, two masks for separately forming the gate insulating film, and two masks for separately forming the LDD structure are required.
  • the number of masks for the memory cell portion was estimated to be three less for DOSRAM than for DRAM. This is because, in the case of DOSRAM, since the capacitive element 500a and the capacitive element 500b are cylindrical, the process of opening the contact hole for securing the electrical connection between the transistor 400a and the capacitive element 500a can be omitted. It is because it can. In the case of the DOSRAM, the number of masks for two sheets can be reduced because the contact holes need to be finely processed by changing the mask and patterning twice.
  • the capacitance values of the capacitive elements 500a and 500b required for operation can be suppressed to be smaller than those of DRAM, the width in the height direction of the capacitive elements 500a and 500b can be suppressed.
  • one mask for manufacturing a supporting film for supporting the capacitive element 500a and the capacitive element 500b can be omitted.
  • the number of masks for the wiring portion was estimated to be four more for DOSRAM than for DRAM. This is because, in the DOSRAM, a back gate gate wiring electrically connected to the second gate electrode and a wiring for driving the sense amplifier under the cell array are additionally required. More specifically, DOSRAM increased by two layers of wiring compared to DRAM, and four masks were needed additionally.
  • the semiconductor device or the computer according to one embodiment of the present invention can be mounted on various electronic devices.
  • the semiconductor device according to one embodiment of the present invention can be used as a memory incorporated in an electronic device.
  • the electronic devices include, for example, television devices, desktop or notebook personal computers, monitors for computers, etc., large-sized game machines such as digital signage (Digital Signage), pachinko machines, etc.
  • digital signage Digital Signage
  • pachinko machines etc.
  • electronic devices equipped with screens, digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, portable information terminals, sound reproduction devices, etc. may be mentioned.
  • the electronic device of one embodiment of the present invention may have an antenna. By receiving the signal with the antenna, display of images, information, and the like can be performed on the display portion.
  • the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation number, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow, humidity, inclination, vibration, odor or infrared.
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a calendar, a function of displaying date or time, etc., a function of executing various software (programs), wireless communication A function, a function of reading a program or data recorded in a recording medium, or the like can be provided.
  • FIG. 28 shows an example of the electronic device.
  • FIG. 28A shows a mobile phone (smart phone) which is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • a touch panel is provided in the display portion 5511 as an input interface, and a button is provided in the housing 5510.
  • a desktop information terminal 5300 is illustrated in FIG.
  • the desktop information terminal 5300 includes a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • FIGS. 28A and 28B are illustrated in FIGS. 28A and 28B as examples of the electronic device, an information terminal other than the smartphone and the desktop information terminal may be applied. it can.
  • an information terminal other than a smart phone and a desktop information terminal for example, a PDA (Personal Digital Assistant), a notebook information terminal, a work station, etc. may be mentioned.
  • PDA Personal Digital Assistant
  • FIG. 28C shows an electric refrigerator-freezer 5800 which is an example of the electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a freezer door 5803 and the like.
  • the electric refrigerator-freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electronic oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Appliances, washing machines, dryers, audiovisual equipment etc. may be mentioned.
  • FIG. 28D illustrates a portable game console 5200 which is an example of the game console.
  • the portable game machine includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • a game machine to which the semiconductor device or the computer of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the semiconductor device or the computer according to one embodiment of the present invention is applied for example, a home stationary game machine, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a sports facility Pitching machines for batting practice.
  • FIG. 28 (E1) shows a car 5700 which is an example of a moving body
  • FIG. 28 (E2) shows a periphery of a windshield in a room of the car.
  • FIG. 28E1 illustrates a display panel 5704 attached to a pillar, in addition to the display panel 5701 attached to a dashboard, the display panel 5702, and the display panel 5703.
  • the display panel 5701 to the display panel 5703 can provide various other information such as a speedometer, a tachometer, a travel distance, a refueling amount, a gear state, setting of an air conditioner, and the like.
  • display items, layouts, and the like displayed on the display panel can be appropriately changed in accordance with the user's preference, and design can be enhanced.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 By projecting an image from an imaging device (not shown) provided in the automobile 5700 on the display panel 5704, it is possible to complement the view (dead angle) blocked by the pillar. That is, by displaying an image from an imaging device provided outside the automobile 5700, a blind spot can be compensated to enhance safety. In addition, by displaying an image that complements the invisible part, it is possible to check the safety more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the motor vehicle is demonstrated as an example of a mobile body above, a mobile body is not limited to a motor vehicle.
  • the moving object may also be a train, a monorail, a ship, a flying object (helicopter, unmanned aircraft (drone), airplane, rocket) or the like, and the computer of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • the semiconductor device or the computer of one embodiment of the present invention When the semiconductor device or the computer of one embodiment of the present invention is used for the above-described various electronic devices, downsizing, speeding up, or power consumption reduction of the electronic device can be achieved. Further, since low power consumption can reduce heat generation from the circuit, it is possible to reduce the influence of heat generation on the circuit itself, peripheral circuits, and modules.
  • a DRAM using an OS transistor as shown in FIGS. 2B-1 to 2B-3 is also referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • the memory circuit A is a DRAM using a Si transistor in a memory cell
  • the memory circuits B, C, and D are DOSRAMs.
  • the memory circuit B is a memory circuit having a structure in which the cell array CA and the sense amplifier array SAA are provided in the same layer without being stacked.
  • the memory circuit C is a memory circuit having a structure (stacked structure A) in which the cell array CA is stacked above the sense amplifier array SAA, as shown in FIG. 3A.
  • the memory circuit D is a memory circuit having a structure (stacked structure B) in which the cell array CA is stacked above the drive circuit RD, the sense amplifier array SAA, and the global sense amplifier GSA, as shown in FIG. 3B.
  • the operating speeds of the memory circuits A to D were compared.
  • the operating speed of the memory circuit A (DRAM) was calculated on the assumption that the width of the wiring WL was 25 nm and the length was 140 nm.
  • the operation speeds of the memory circuits B, C, and D (DOSRAM) were calculated on the assumption that the width of the wiring WL was 25 nm and the length was 25 nm.
  • the operation speed of the memory cell MC was calculated assuming that the speed of the memory circuit A (DRAM) was 1.
  • the capacitance of the wiring BL can be reduced and the capacitance element of the memory cell MC can be made smaller.
  • the memory circuits (memory circuits C and D) using the stacked structure can operate at high speed.
  • Table 3 shows the results of estimating the data retention time of the memory cells MC, the number of the memory cells MC connected to one wiring BL, and the area reduction rate for the memory circuits A to D.
  • the area reduction rate was calculated based on the memory circuit A (DRAM).
  • the stacked structure is effective in reducing the area (storage circuits C and D).
  • the area can be further reduced by using the structure of the laminated layer B than the structure of the laminated layer A.
  • the structure in which the memory cell MC is formed by using the OS transistor and is stacked above the sense amplifier array SAA and the like is effective for speeding up and reducing the area of the memory circuit.

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Abstract

要約書 新規な半導体装置の提供。 複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回 路は、第１の駆動回路と、第２の駆動回路と、第１の増幅回路と、第２の増幅回路と、第３の増幅回 路と、 第４の増幅回路と、 を有し、 第１の駆動回路及び第２の駆動回路は、 セルアレイに選択信号を 供給する機能を有し、 第１の増幅回路及び第２の増幅回路は、 セルアレイから入力された電位を増幅 する機能を有し、 第３の増幅回路及び第４の増幅回路は、 第１の増幅回路又は第２の増幅回路から入 力された電位を増幅する機能を有し、 第１の駆動回路と、 第２の駆動回路と、 第１の増幅回路と、 第 ２の増幅回路と、 第３の増幅回路と、 第４の増幅回路は、 セルアレイと重なる領域を有し、 メモリセ ルは、チャネル形成領域に金属酸化物を含む半導体装置。

Description

半導体装置
本発明の一態様は、半導体装置、コンピュータ及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、各種電子機器に内蔵されるメモリとして広く用いられている。ＤＲＡＭは、他の半導体集積回路と同様、スケーリング則に従って微細化が進められている。特許文献１には、ＤＲＡＭの微細化に適したトランジスタの作製方法が開示されている。
また、特許文献２には、酸化物半導体を用いたトランジスタをＤＲＡＭに応用した例が開示されている。酸化物半導体を用いたトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ間隔が長く消費電力の少ないメモリを作製することができる。
特開２０１６−１２７１９３号公報 特開２０１７−２８２３７号公報
本発明の一態様は、新規な半導体装置の提供を課題とする。又は、本発明の一態様は、回路面積の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、消費電力の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、高速動作が可能な半導体装置の提供を課題とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様に係る半導体装置は、複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第１の駆動回路と、第２の駆動回路と、第１の増幅回路と、第２の増幅回路と、第３の増幅回路と、第４の増幅回路と、を有し、第１の駆動回路及び第２の駆動回路は、セルアレイに選択信号を供給する機能を有し、第１の増幅回路及び第２の増幅回路は、セルアレイから入力された電位を増幅する機能を有し、第３の増幅回路及び第４の増幅回路は、第１の増幅回路又は第２の増幅回路から入力された電位を増幅する機能を有し、第１の駆動回路と、第２の駆動回路と、第１の増幅回路と、第２の増幅回路と、第３の増幅回路と、第４の増幅回路は、セルアレイと重なる領域を有し、メモリセルは、チャネル形成領域に金属酸化物を含む半導体装置である。
また、本発明の一態様に係る半導体装置において、第１の駆動回路は、第２の駆動回路、第２の増幅回路、及び第３の増幅回路と隣接し、第２の駆動回路は、第１の駆動回路、第１の増幅回路、及び第４の増幅回路と隣接し、第１の増幅回路は、第２の駆動回路、第２の増幅回路、第３の増幅回路、及び第４の増幅回路と隣接し、第２の増幅回路は、第１の駆動回路、第１の増幅回路、第３の増幅回路、及び第４の増幅回路と隣接していてもよい。
また、本発明の一態様に係る半導体装置において、第１の駆動回路及び第２の駆動回路は、複数の第１の配線を介して、セルアレイと電気的に接続され、第１の増幅回路及び第２の増幅回路は、複数の第２の配線を介して、セルアレイと電気的に接続され、第３の増幅回路及び第４の増幅回路は、第３の配線と電気的に接続され、第３の配線は、複数の周辺回路を横断するように設けられ、第３の配線は、複数の第１の配線及び複数の第２の配線と接触しなくてもよい。
また、本発明の一態様に係る半導体装置において、セルアレイは、第１乃至第４のサブアレイを有し、第１の駆動回路は、第１のサブアレイ及び第２のサブアレイに選択信号を供給する機能を有し、第２の駆動回路は、第３のサブアレイ及び第４のサブアレイに選択信号を供給する機能を有し、第１の増幅回路及び第２の増幅回路は、第１のサブアレイ及び第３のサブアレイから入力された電位、又は、第２のサブアレイ及び第４のサブアレイから入力された電位を増幅する機能を有していてもよい。
また、本発明の一態様に係るコンピュータは、上記の半導体装置を有し、キャッシュメモリ、又は主記憶装置に上記の半導体装置を用いたコンピュータである。
また、本発明の一態様に係る電子機器は、上記の半導体装置又はコンピュータが内蔵された電子機器である。
本発明の一態様により、新規な半導体装置を提供することができる。又は、本発明の一態様により、回路面積の小さい半導体装置を提供することができる。又は、本発明の一態様により、消費電力の小さい半導体装置を提供することができる。又は、本発明の一態様により、高速動作が可能な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を示す図。 半導体装置及びメモリセルの構成例を示す図。 半導体装置の積層構造の例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 センスアンプの構成例を示す図。 タイミングチャート。 コンピュータの構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 電子機器の図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
また、本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース−ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
＜半導体装置＞
図１に、本発明の一態様に係る半導体装置１０の構成例を示す。半導体装置１０は、記憶装置としての機能を有する。そのため、半導体装置１０は記憶装置と呼ぶこともできる。
半導体装置１０は、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、グローバルセンスアンプＧＳＡ、制御回路ＣＴＲＬ、及び入出力回路Ｉ／Ｏを有する。図１において、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及び２つのグローバルセンスアンプＧＳＡによって構成される領域を、ブロック１１とする。半導体装置１０は、複数のブロック１１を有する。
セルアレイＣＡは、マトリクス状に配置された複数のメモリセルＭＣによって構成されている。メモリセルＭＣは、データを記憶する機能を有する記憶回路である。メモリセルＭＣに記憶されるデータは、１ビットのデータ（２値データ）であってもよいし、２ビット以上のデータ（多値データ）であってもよい。また、アナログデータであってもよい。
駆動回路ＲＤは、所定の行のメモリセルＭＣを選択する機能を有するローデコーダである。具体的には、駆動回路ＲＤは、データの書き込み又は読み出しを行うメモリセルＭＣを選択するための信号（以下、選択信号ともいう）を供給する機能を有する。
センスアンプアレイＳＡＡは、入力された信号を増幅して、セルアレイＣＡ又はグローバルセンスアンプＧＳＡに出力する機能を有する増幅回路である。具体的には、センスアンプアレイＳＡＡは、セルアレイＣＡに書き込まれるデータに対応する電位（以下、書き込み電位ともいう）を増幅してセルアレイＣＡに出力する機能と、セルアレイＣＡから読み出されたデータに対応する電位（以下、読み出し電位ともいう）を増幅してグローバルセンスアンプＧＳＡに出力する機能と、を有する。また、センスアンプアレイＳＡＡは、グローバルセンスアンプＧＳＡに出力されるデータを選択する機能を有する。
センスアンプアレイＳＡＡは、複数のセンスアンプＳＡによって構成することができる。センスアンプＳＡの具体的な構成例については後述する。
グローバルセンスアンプＧＳＡは、入力された信号を増幅して、センスアンプアレイＳＡＡ又は制御回路ＣＴＲＬに出力する機能を有する増幅回路である。具体的には、グローバルセンスアンプＧＳＡは、制御回路ＣＴＲＬから配線ＧＢＬを介して入力された書き込み電位を増幅して、センスアンプアレイＳＡＡに出力する機能を有する。また、グローバルセンスアンプＧＳＡは、センスアンプアレイＳＡＡから入力された読み出し電位を増幅し、配線ＧＢＬを介して制御回路ＣＴＲＬに出力する機能を有する。また、グローバルセンスアンプＧＳＡは、配線ＧＢＬに出力されるデータを選択する機能を有する。
グローバルセンスアンプＧＳＡは、例えばセンスアンプアレイＳＡＡと同様、複数のＳＡによって構成することができる。
図２（Ａ）に、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡの接続関係の具体例を示す。メモリセルＭＣはそれぞれ、配線ＷＬ及び配線ＢＬと接続されている。駆動回路ＲＤから配線ＷＬを介してメモリセルＭＣに、選択信号が供給される。また、センスアンプアレイＳＡＡから配線ＢＬを介してメモリセルＭＣに、書き込み電位が供給される。また、メモリセルＭＣから配線ＢＬを介してセンスアンプアレイＳＡＡに、読み出し電位が供給される。
センスアンプアレイＳＡＡに含まれる複数のセンスアンプＳＡはそれぞれ、一対の配線ＢＬと接続されている。図２（Ａ）には、一のセルアレイＣＡが有する奇数列のメモリセルＭＣと接続された配線ＢＬ（配線ＢＬａ）と、他のセルアレイＣＡが有する偶数列のメモリセルＭＣと接続された配線ＢＬ（配線ＢＬｂ）が、同一のセンスアンプＳＡに接続された構成例を示している。センスアンプＳＡによって、配線ＢＬａと配線ＢＬｂの電位差が増幅される。そして、増幅された読み出し電位は配線ＳＡＬａ、配線ＳＡＬｂを介してグローバルセンスアンプＧＳＡに出力される。また、データの書き込み時は、センスアンプＳＡによって配線ＳＡＬａと配線ＳＡＬｂの電位差が増幅され、増幅された電位が書き込み電位として配線ＢＬａ、配線ＢＬｂに出力される。
なお、図２（Ａ）においては、センスアンプアレイＳＡＡが２つのグローバルセンスアンプＧＳＡと接続されている例を示している。この場合、センスアンプアレイＳＳＡが有するセンスアンプＳＡの半数は一方のグローバルセンスアンプＧＳＡと接続され、残りのセンスアンプＳＡは他方のグローバルセンスアンプＧＳＡと接続される。
また、センスアンプＳＡはそれぞれ、配線ＳＡＬａ、配線ＳＡＬｂに電位を出力するか否かを選択する機能を有する。これにより、センスアンプアレイＳＡＡからグローバルセンスアンプＧＳＡに出力される電位を選択することができる。
図２（Ｂ−１）乃至図２（Ｂ−３）に、メモリセルＭＣの具体的な構成例を示す。図２（Ｂ−１）に示すメモリセルＭＣは、トランジスタＴｒ１、容量素子Ｃ１を有する。トランジスタＴｒ１のゲートは配線ＷＬと接続され、ソース又はドレインの一方は容量素子Ｃ１の一方の電極と接続され、ソース又はドレインの他方は配線ＢＬと接続されている。容量素子Ｃ１の他方の電極は、端子Ｐ１と接続されている。ここで、トランジスタＴｒ１のソース又はドレインの一方及び容量素子Ｃ１の一方の電極と接続されたノードを、ノードＮとする。
ノードＮには、トランジスタＴｒ１を介して配線ＢＬから所定の電位が供給される。そして、トランジスタＴｒ１がオフ状態となると、ノードＮが浮遊状態となり、ノードＮの電位が保持される。これにより、メモリセルＭＣにデータを記憶することができる。なお、トランジスタＴｒ１の導通状態は、配線ＷＬに供給する電位（選択信号）によって制御することができる。
また、トランジスタＴｒ１は、端子Ｐ２と接続されたバックゲートを有する。端子Ｐ２の電位を制御することにより、トランジスタＴｒ１の閾値電圧を制御することができる。端子Ｐ２に供給される電位としては例えば、固定電位（例えば、負の定電位）を用いてもよいし、メモリセルＭＣの動作に応じて変化する電位を用いてもよい。
ここで、トランジスタＴｒ１にはＯＳトランジスタを用いることが好ましい。金属酸化物は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低いため、ＯＳトランジスタのオフ電流は極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。そのため、トランジスタＴｒ１にＯＳトランジスタを用いることにより、ノードＮに保持された電位を長期間にわたって保持することができ、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレッシュ動作の頻度を極めて少なくすることができる。よって、半導体装置１０の消費電力を低減することができる。
また、ＯＳトランジスタは、チャネル形成領域にシリコン（単結晶シリコンなど）を有するトランジスタ（以下、Ｓｉトランジスタともいう）と比べて耐圧性が高い。そのため、トランジスタＴｒ１をＯＳトランジスタとすることにより、ノードＮに保持される電位の範囲を広げることができる。
金属酸化物としては、例えばＺｎ酸化物、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などを用いることができる。また、インジウム及び亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。ここでは特に、トランジスタＴｒ１としてｎチャネル型のＯＳトランジスタを用いた場合について説明する。
なお、図２（Ｂ−２）に示すように、トランジスタＴｒ１のバックゲートは、フロントゲートと接続されていてもよい。これにより、トランジスタＴｒ１のオン電流を増加させることができる。また、図２（Ｂ−３）に示すように、トランジスタＴｒ１はバックゲートを有していなくてもよい。
図１に示す制御回路ＣＴＲＬは半導体装置１０の全体の動作を統括し、データの読み出し及び書き込みを制御する機能を有する。具体的には、制御回路ＣＴＲＬは、外部から入力される信号を処理することにより、データの読み出し及び書き込みを制御するための各種制御信号を生成する機能を有する。例えば、制御回路ＣＴＲＬによって、駆動回路ＲＤの動作を制御する信号が生成され、当該信号は配線ＣＬを介して駆動回路ＲＤに供給される。
入出力回路Ｉ／Ｏは、外部からのデータの受信、及び外部へのデータの送信を行う機能を有する。入出力回路Ｉ／Ｏは制御回路ＣＴＲＬと接続されている。
半導体装置１０の動作速度を向上させるため、配線ＢＬに付加される寄生容量を低減することが好ましい。そして、寄生容量を低減するためには、１本の配線ＢＬに接続されたメモリセルＭＣの数を少なくすること、及び、配線ＢＬと配線ＷＬの交差部の数を少なくすることが好ましい。よって、図１に示すように、セルアレイＣＡを複数設けることにより、一のセルアレイＣＡに含まれるメモリセルＭＣの数を減らすことが好ましい。しかしながら、セルアレイＣＡの増加に伴い、センスアンプアレイＳＡＡの数も増加する。そのため、セルアレイＣＡの分割によって動作の高速化を図ると、センスアンプアレイＳＡＡの数の増加による回路面積の増加を招く場合がある。
ここで、ＯＳトランジスタは、他の素子（トランジスタなど）の上方に積層することが可能である。そのため、メモリセルＭＣにＯＳトランジスタを用いることにより、図３（Ａ）に示すように、センスアンプアレイＳＡＡの上方に、セルアレイＣＡを積層することができる。これにより、センスアンプアレイＳＡＡの数が増加しても、回路面積の増加を低減、又はなくすことができる。したがって、面積の増加を抑えつつ配線ＢＬの寄生容量を低減することができ、半導体装置１０の動作速度を向上させることができる。
さらに、センスアンプアレイＳＡＡ以外の回路をセルアレイＣＡと重なる位置に設けることもできる。例えば、図３（Ｂ）に示すように、センスアンプアレイＳＡＡに加え、駆動回路ＲＤ、及びグローバルセンスアンプＧＳＡを、セルアレイＣＡと重なるように配置してもよい。これにより、半導体装置１０の回路面積をさらに削減することができる。
セルアレイＣＡと重なる位置にセンスアンプアレイＳＡＡ以外の回路を配置する場合は、センスアンプアレイＳＡＡの回路面積を可能な限り小さくすることが好ましい。例えば、一のセンスアンプＳＡと接続されたメモリセルＭＣの数を２倍にし、センスアンプＳＡの数を１／２とすることにより、センスアンプアレイＳＡＡの面積を１／２にすることができる。
図３（Ｂ）に示す積層構造の具体例を、図４に示す。図４において、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡが、セルアレイＣＡと重なる位置に配置されている。なお、周辺回路ＰＣは、セルアレイＣＡ以外の回路、具体的には、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡによって構成される回路に相当する。図４には代表例として、４つのセルアレイＣＡ（ＣＡ＿１乃至ＣＡ＿４）と、セルアレイＣＡ＿１乃至ＣＡ＿４と重なる領域に配置された４つの周辺回路ＰＣ（ＰＣ＿１乃至ＰＣ＿４）を示している。
周辺回路ＰＣにおいて、駆動回路ＲＤは駆動回路ＲＤａ、ＲＤｂに分割され、センスアンプアレイＳＡＡはセンスアンプアレイＳＡＡａ、ＳＡＡｂに分割されている。すなわち、駆動回路ＲＤａ、ＲＤｂによって構成される回路が、図１における駆動回路ＲＤに相当する。また、センスアンプアレイＳＡＡａ、ＳＡＡｂによって構成される回路が、図１におけるセンスアンプアレイＳＡＡに相当する。
駆動回路ＲＤａ、ＲＤｂ、センスアンプアレイＳＡＡａ、ＳＡＡｂ、及びグローバルセンスアンプＧＳＡは、図４に示すように配置される。具体的には、駆動回路ＲＤａは、駆動回路ＲＤｂ、センスアンプアレイＳＡＡｂ、及びグローバルセンスアンプＧＳＡと隣接する。駆動回路ＲＤｂは、駆動回路ＲＤａ、センスアンプアレイＳＡＡａ、及びグローバルセンスアンプＧＳＡと隣接する。センスアンプアレイＳＡＡａは、駆動回路ＲＤｂ、センスアンプアレイＳＡＡｂ、及び２つのグローバルセンスアンプＧＳＡと隣接する。センスアンプアレイＳＡＡｂは、駆動回路ＲＤａ、センスアンプアレイＳＡＡａ、及び２つのグローバルセンスアンプＧＳＡと隣接する。グローバルセンスアンプＧＳＡは、駆動回路ＲＤａ又は駆動回路ＲＤｂ、センスアンプアレイＳＡＡａ、センスアンプアレイＳＡＡｂ、及び他のグローバルセンスアンプＧＳＡと隣接する。
また、図４に示すように、駆動回路ＲＤａ、ＲＤｂ、センスアンプアレイＳＡＡａ、ＳＡＡｂ、２つのグローバルセンスアンプＧＳＡはそれぞれ、セルアレイＣＡと重なる領域を有するように配置される。具体的には、セルアレイＣＡを４つのサブアレイＣＡａ乃至ＣＡｄに分割したとき、駆動回路ＲＤａとグローバルセンスアンプＧＳＡ、駆動回路ＲＤｂとグローバルセンスアンプＧＳＡ、センスアンプアレイＳＡＡａ、センスアンプアレイＳＡＡｂは、それぞれ、サブアレイＣＡａ乃至ＣＡｄのいずれかと重なる領域を有する。例えば、セルアレイＣＡ＿１及び周辺回路ＰＣ＿１に着目すると、サブアレイＣＡａは駆動回路ＲＤａ及びグローバルセンスアンプＧＳＡと重なる領域を有し、サブアレイＣＡｂはセンスアンプアレイＳＡＡａと重なる領域を有し、サブアレイＣＡｃはセンスアンプアレイＳＡＡｂと重なる領域を有し、サブアレイＣＡｄは駆動回路ＲＤｂ及びグローバルセンスアンプＧＳＡと重なる領域を有する。
周辺回路ＰＣを上記のように配置することにより、センスアンプアレイＳＡＡに加えて駆動回路ＲＤ及びグローバルセンスアンプＧＳＡもセルアレイＣＡと重なる位置に設けることが可能となる。これにより、半導体装置１０の回路面積を縮小することができる。
図５に、セルアレイＣＡと周辺回路ＰＣの接続構成の例を示す。ここでは代表例として、図４におけるセルアレイＣＡ＿２、ＣＡ＿３と、周辺回路ＰＣ＿２、ＰＣ＿３を示している。駆動回路ＲＤａ、ＲＤｂは、配線ＷＬを介してセルアレイＣＡと接続されている。センスアンプアレイＳＡＡａ、ＳＡＡｂは、配線ＢＬを介してセルアレイＣＡと接続されている。また、グローバルセンスアンプＧＳＡは、周辺回路ＰＣとセルアレイＣＡの間の層に設けられた配線ＧＢＬと接続されている。なお、図５では図示していないが、セルアレイＣＡにおける配線ＷＬと配線ＢＬの交差部には、メモリセルＭＣが設けられている（図２参照）。
駆動回路ＲＤａは、配線ＷＬを介して、サブアレイＣＡａ、ＣＡｂが有するメモリセルＭＣと接続されている。また、駆動回路ＲＤｂは、配線ＷＬを介して、サブアレイＣＡｃ、ＣＡｄが有するメモリセルＭＣと接続されている。駆動回路ＲＤａは、サブアレイＣＡａ、ＣＡｂに選択信号を供給する機能を有し、駆動回路ＲＤｂは、サブアレイＣＡｃ、ＣＡｄに選択信号を供給する機能を有する。このように、一のセルアレイＣＡにおけるメモリセルＭＣの選択には、駆動回路ＲＤａ及び駆動回路ＲＤｂが用いられる。
また、センスアンプアレイＳＡＡａ、ＳＡＡｂはそれぞれ、配線ＢＬを介して、隣接する２つのセルアレイＣＡと接続されている。例えば、図５において隣接して設けられたセンスアンプアレイＳＡＡａ、ＳＡＡｂ（周辺回路ＰＣ＿２のセンスアンプアレイＳＡＡｂと、周辺回路ＰＣ＿３のセンスアンプアレイＳＡＡａ）はそれぞれ、２つのセルアレイＣＡ（ＣＡ＿２、ＣＡ＿３）と接続されている。そして、このセンスアンプアレイＳＡＡａ及びセンスアンプアレイＳＡＡｂは、セルアレイＣＡ＿２と接続された配線ＢＬと、セルアレイＣＡ＿３と接続された配線ＢＬの電位差を増幅する機能を有する。
隣接して設けられたセンスアンプアレイＳＡＡａ、ＳＡＡｂと、セルアレイＣＡ＿２、ＣＡ＿３との接続関係の例を、図６に示す。図６において、セルアレイＣＡ＿２と接続された配線ＢＬを配線ＢＬａとし、セルアレイＣＡ＿３と接続された配線ＢＬを配線ＢＬｂとする。
センスアンプアレイＳＡＡａ、ＳＡＡｂはそれぞれ、複数のセンスアンプＳＡを有する。また、センスアンプＳＡはそれぞれ、配線ＳＡＬａ、ＳＡＬｂを介して、グローバルセンスアンプＧＳＡと接続されている。
センスアンプアレイＳＡＡｂが有するセンスアンプＳＡは、奇数列の配線ＢＬａ、及び奇数列の配線ＢＬｂと接続されている。また、センスアンプアレイＳＡＡａが有するセンスアンプＳＡは、偶数列の配線ＢＬａ、及び偶数列の配線ＢＬｂと接続されている。そして、センスアンプＳＡはそれぞれ、配線ＢＬａと配線ＢＬｂの電位差を増幅して、配線ＳＡＬａと配線ＳＡＬｂに出力する機能を有する。このようにして、センスアンプアレイＳＡＡａ、ＳＡＡｂは、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、を増幅することができる。
なお、センスアンプＳＡと配線ＢＬの接続関係は上記に限られない。すなわち、センスアンプアレイＳＡＡａ、ＳＡＡｂによって、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、を増幅することが可能であれば、どのような接続関係を用いてもよい。例えば、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータの増幅をセンスアンプアレイＳＡＡｂによって行い、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータの増幅をセンスアンプアレイＳＡＡａによって行ってもよい。
センスアンプアレイＳＡＡａ、ＳＡＡｂによって増幅されたデータは、隣接するグローバルセンスアンプＧＳＡに選択的に入力される。なお、図４、図５において、センスアンプアレイＳＡＡａ、ＳＡＡｂに隣接するグローバルセンスアンプＧＳＡはそれぞれ２つ存在するが、センスアンプアレイＳＡＡａ、ＳＡＡｂの出力はどちらのグローバルセンスアンプＧＳＡに入力されてもよい。そして、グローバルセンスアンプＧＳＡによって増幅されたデータは、配線ＧＢＬに出力される。
配線ＧＢＬをセルアレイＣＡ及び周辺回路ＰＣと重なる位置に設けることにより、回路面積を縮小することができる。しかしながら、図５に示すように、セルアレイＣＡと周辺回路ＰＣの間には多数の配線（配線ＷＬ、配線ＢＬなど）が存在する。そのため、配線ＧＢＬはこれらの配線との接触を避けて配置する必要がある。ここで、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、配線ＷＬの配線群及び配線ＢＬの配線群との接触を避けつつ、複数の周辺回路ＰＣを横断することが可能な、配線ＧＢＬのパスを形成することができる。
図７に、周辺回路ＰＣ＿１乃至ＰＣ＿４の上面図を示す。周辺回路ＰＣ＿１乃至ＰＣ＿４に含まれる回路を上記のように配置すると、図７に示すように、複数のグローバルセンスアンプＧＳＡと接続された配線ＧＢＬを、配線ＷＬ及び配線ＢＬとの接触を避けつつ、複数の周辺回路ＰＣを横断するように形成することができる。
また、配線ＧＢＬ以外の配線、例えば、制御回路ＣＴＲＬと駆動回路ＲＤを接続するための配線ＣＬ（図１参照）も、配線ＧＢＬと同じパスに配置することができる。図７には、配線ＣＬも周辺回路ＰＣを横断するように設けられた構成を示している。これにより、配線ＣＬを周辺回路ＰＣ及びセルアレイＣＡと重なる領域に配置することができ、回路面積をさらに縮小することができる。
以上のように、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、セルアレイＣＡを、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡと重なる位置に配置することができる。また、配線ＧＢＬ及び配線ＣＬを、セルアレイＣＡ及び周辺回路ＰＣと重なる位置に配置することができる。これにより、半導体装置１０の回路面積を縮小することができる。
＜センスアンプ＞
次に、センスアンプＳＡの構成例及び動作例について説明する。ここでは一例として、メモリセルＭＣと接続されたセンスアンプＳＡ、すなわち、センスアンプアレイＳＡＡに用いられるセンスアンプＳＡについて説明する。ただし、以下に説明するセンスアンプＳＡは、グローバルセンスアンプＧＳＡに用いることもできる。
［構成例］
図８に、センスアンプＳＡの回路構成の一例を示す。ここでは、配線ＷＬａ及び配線ＢＬａと接続されたメモリセルＭＣａ、配線ＷＬｂ及び配線ＢＬｂと接続されたメモリセルＭＣｂ、メモリセルＭＣａ、ＭＣｂと接続されたセンスアンプＳＡを例示している。メモリセルＭＣａ、ＭＣｂには、図２（Ｂ−１）に示す構成を用いている。センスアンプＳＡは、増幅回路ＡＣ、スイッチ回路ＳＣ、プリチャージ回路ＰＲＣを有する。
増幅回路ＡＣは、ｐチャネル型のトランジスタＴｒ１１及びトランジスタＴｒ１２と、ｎチャネル型のトランジスタＴｒ１３及びトランジスタＴｒ１４を有する。トランジスタＴｒ１１のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ１２のゲート、トランジスタＴｒ１４のゲート、及び配線ＢＬａと接続されている。トランジスタＴｒ１３のソース又はドレインの一方はトランジスタＴｒ１２のゲート、トランジスタＴｒ１４のゲート、及び配線ＢＬａと接続され、ソース又はドレインの他方は配線ＳＮと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ１１のゲート、トランジスタＴｒ１３のゲート、及び配線ＢＬｂと接続されている。トランジスタＴｒ１４のソース又はドレインの一方はトランジスタＴｒ１１のゲート、トランジスタＴｒ１３のゲート、及び配線ＢＬｂと接続され、ソース又はドレインの他方は配線ＳＮと接続されている。増幅回路ＡＣは、配線ＢＬａ、配線ＢＬｂの電位を増幅する機能を有する。なお、増幅回路ＡＣを有するセンスアンプＳＡは、ラッチ型のセンスアンプとして機能する。
スイッチ回路ＳＣは、ｎチャネル型のトランジスタＴｒ２１及びトランジスタＴｒ２２を有する。なお、トランジスタＴｒ２１及びトランジスタＴｒ２２は、ｐチャネル型であってもよい。トランジスタＴｒ２１のソース又はドレインの一方は配線ＢＬａと接続され、ソース又はドレインの他方は配線ＳＡＬａと接続されている。トランジスタＴｒ２２のソース又はドレインの一方は配線ＢＬｂと接続され、ソース又はドレインの他方は配線ＳＡＬｂと接続されている。トランジスタＴｒ２１のゲート及びトランジスタＴｒ２２のゲートは、配線ＣＳＥＬと接続されている。
スイッチ回路ＳＣは、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬａと配線ＳＡＬａの導通状態、及び配線ＢＬｂと配線ＳＡＬｂの導通状態を制御する機能を有する。すなわち、スイッチ回路ＳＣによって、配線ＳＡＬａ、配線ＳＡＬｂに電位を出力するか否かを選択することができる。
プリチャージ回路ＰＲＣは、ｎチャネル型のトランジスタＴｒ３１乃至Ｔｒ３３を有する。なお、トランジスタＴｒ３１乃至Ｔｒ３３は、ｐチャネル型であってもよい。トランジスタＴｒ３１のソース又はドレインの一方は配線ＢＬａと接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ３２のソース又はドレインの一方は配線ＢＬｂと接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ３３のソース又はドレインの一方は配線ＢＬａと接続され、ソース又はドレインの他方は配線ＢＬｂと接続されている。トランジスタＴｒ３１のゲート、トランジスタＴｒ３２のゲート、及びトランジスタＴｒ３３のゲートは、配線ＰＬと接続されている。プリチャージ回路ＰＲＣは、配線ＢＬａ及び配線ＢＬｂの電位を初期化する機能を有する。
配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、センスアンプＳＡの動作を制御するための信号を伝える機能を有する。これらの配線は、図１に示す駆動回路ＲＤと接続されており、センスアンプＳＡは駆動回路ＲＤから入力される制御信号に応じて動作する。
［動作例］
次に、メモリセルＭＣａからデータを読み出す際のセンスアンプＳＡの動作の一例について、図９に示したタイミングチャートを用いて説明する。
まず、期間Ｔ１において、プリチャージ回路ＰＲＣを動作させ、配線ＢＬａ及び配線ＢＬｂの電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ３１乃至Ｔｒ３３をオン状態にする。これにより、配線ＢＬａ及び配線ＢＬｂに、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。その後、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ３１乃至Ｔｒ３３をオフ状態にする。
なお、期間Ｔ１において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＷＬａの電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオフ状態である。同様に、図９には図示していないが、配線ＷＬｂの電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセルＭＣｂが有するトランジスタＴｒ１はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプＳＡは停止状態となっている。
次に、期間Ｔ２において、配線ＷＬａを選択する。具体的には、配線ＷＬａの電位をハイレベル（ＶＨ＿ＷＬ）とすることにより、メモリセルＭＣａが有するトランジスタＴｒ１をオン状態にする。これにより、メモリセルＭＣａにおいて配線ＢＬａと容量素子Ｃ１とがトランジスタＴｒ１を介して導通状態となり、容量素子Ｃ１に保持されている電荷の量に応じて配線ＢＬａの電位が変動する。
図９では、メモリセルＭＣａにデータ“１”が格納され、容量素子Ｃ１に蓄積されている電荷の量が多い場合を例示している。具体的には、容量素子Ｃ１に蓄積されている電荷の量が多い場合、容量素子Ｃ１から配線ＢＬａへ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＬａの電位が上昇する。一方、メモリセルＭＣａにデータ“０”が格納され、容量素子Ｃ１に蓄積されている電荷の量が少ない場合は、配線ＢＬａから容量素子Ｃ１へ電荷が流入することにより、配線ＢＬａの電位はΔＶ２だけ下降する。
なお、期間Ｔ２において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプＳＡは停止状態を維持する。
次に、期間Ｔ３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、増幅回路ＡＣを動作状態にする。増幅回路ＡＣは、配線ＢＬａと配線ＢＬｂの電位差（図９においてはΔＶ１）を増幅させる機能を有する。よって、増幅回路ＡＣが動作状態になることにより、配線ＢＬａの電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＬｂの電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。
なお、期間Ｔ３の初期において、配線ＢＬａの電位がＶｐｒｅ−ΔＶ２である場合は、増幅回路ＡＣが動作状態になることにより、配線ＢＬａの電位は、Ｖｐｒｅ−ΔＶ２から配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。
また、期間Ｔ３において配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路ＰＲＣにおいてトランジスタＴｒ３１乃至Ｔｒ３３はオフ状態である。また、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＷＬａの電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオン状態である。よって、メモリセルＭＣａでは、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子Ｃ１に蓄積される。
次に、期間Ｔ４において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオン状態にする。具体的には、配線ＣＳＥＬの電位をハイレベル（ＶＨ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ２１、Ｔｒ２２をオン状態にする。これにより、配線ＢＬａの電位が配線ＳＡＬａに供給され、配線ＢＬｂの電位が配線ＳＡＬｂに供給される。
なお、期間Ｔ４において、配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路ＰＲＣにおいてトランジスタＴｒ３１乃至Ｔｒ３３はオフ状態である。また、配線ＷＬａの電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオン状態である。また、配線ＳＰの電位はハイレベル（ＶＨ＿ＳＰ）であり、配線ＳＮの電位はローレベル（ＶＬ＿ＳＮ）であり、増幅回路ＡＣは動作状態である。よって、メモリセルＭＣａでは、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子Ｃ１に蓄積されている。
次に、期間Ｔ５において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオフ状態にする。具体的には、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ２１、Ｔｒ２２をオフ状態にする。
また、期間Ｔ５において、配線ＷＬａを非選択の状態とする。具体的には、配線ＷＬａの電位をローレベル（ＶＬ＿ＷＬ）とすることにより、メモリセルＭＣａが有するトランジスタＴｒ１をオフ状態にする。これにより、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、メモリセルＭＣａが有する容量素子Ｃ１に保持される。よって、データの読み出しが行われた後も、データがメモリセルＭＣａに保持される。
なお、期間Ｔ５においてスイッチ回路ＳＣをオフ状態にしても、センスアンプＳＡが動作状態であれば、配線ＢＬａと配線ＢＬｂの電位差は増幅回路ＡＣにより保持される。そのため、センスアンプＳＡはメモリセルＭＣａから読み出したデータを一時的に保持する機能を有する。
上記の動作により、メモリセルＭＣａからのデータの読み出しが行われる。なお、メモリセルＭＣｂからのデータの読み出しも、同様に行うことができる。
メモリセルＭＣａへのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路ＰＲＣが有するトランジスタＴｒ３１乃至Ｔｒ３３を一時的にオン状態にして、配線ＢＬａ及び配線ＢＬｂの電位を初期化する。
次に、データの書き込みを行うメモリセルＭＣａと接続された配線ＷＬａを選択し、メモリセルＭＣａが有するトランジスタＴｒ１をオン状態にする。これにより、メモリセルＭＣａにおいて配線ＢＬａと容量素子Ｃ１とがトランジスタＴｒ１を介して導通状態になる。
次に、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、増幅回路ＡＣを動作状態にする。
次に、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオン状態にする。これにより、配線ＢＬａと配線ＳＡＬａとが導通状態となり、配線ＢＬｂと配線ＳＡＬｂとが導通状態となる。そして、配線ＳＡＬａに書き込み電位を供給することにより、スイッチ回路ＳＣを介して配線ＢＬａに書き込み電位が与えられる。このような動作により、配線ＢＬａの電位に応じてメモリセルＭＣａが有する容量素子Ｃ１に電荷が蓄積され、メモリセルＭＣａにデータが書き込まれる。
なお、配線ＢＬａに配線ＳＡＬａの電位が供給された後は、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２をオフ状態にしても、センスアンプＳＡが動作状態であれば、配線ＢＬａと配線ＢＬｂの電位差は増幅回路ＡＣにより保持される。よって、トランジスタＴｒ２１、Ｔｒ２２をオン状態からオフ状態に変更するタイミングは、配線ＷＬａを選択する前であっても後であってもよい。
上記で説明したセンスアンプＳＡを複数用いることにより、センスアンプアレイＳＡＡ又はグローバルセンスアンプＧＳＡを構成することができる。
本実施の形態で説明した通り、本発明の一態様においては、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡを、セルアレイＣＡと重なる位置に設けることができ、半導体装置１０の回路面積を縮小することができる。また、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、配線ＧＢＬ、配線ＣＬなど、複数の周辺回路ＰＣを横断する配線を、セルアレイＣＡと周辺回路ＰＣの間の層に重ねて設けることができ、半導体装置１０の回路面積をさらに縮小することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を用いたコンピュータの構成例について説明する。
上記の半導体装置１０は、コンピュータに用いることができる。図１０に、コンピュータ５０の構成例を示す。コンピュータ５０は、処理部５１、記憶部５３、入力部５４、及び出力部５５を有する。処理部５１、記憶部５３、入力部５４、及び出力部５５は、伝送路５６と接続されており、これらの間の情報の送受信は、伝送路５６を介して行うことができる。
処理部５１は、記憶部５３、又は入力部５４などから供給された情報を用いて演算を行う機能を有する。処理部５１による演算の結果は、記憶部５３、又は出力部５５などに供給される。処理部５１は、記憶部５３に格納されたプログラムを実行することで、各種のデータ処理及びプログラム制御を行うことができる。
処理部５１は、例えば、中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）によって構成することができる。また、処理部５１は、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のマイクロプロセッサを用いて構成することもできる。マイクロプロセッサは、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＦＰＡＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ａｎａｌｏｇ　Ａｒｒａｙ）等のＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）によって構成されていてもよい。
また、処理部５１には、記憶部５２が内蔵されていてもよい。記憶部５２は、キャッシュメモリとしての機能を有する。記憶部５２には、記憶部５３に記憶されているデータの一部が記憶される。
記憶部５３は、処理部５１による演算に用いられるデータや、処理部５１によって実行されるプログラムなどを記憶する機能を有する。すなわち、記憶部５３は、コンピュータ５０の主記憶装置としての機能を有する。
入力部５４は、コンピュータ５０の外部から入力された情報を、処理部５１、記憶部５３などに供給する機能を有する。出力部５５は、処理部５１による処理の結果、記憶部５３に格納された情報などを、コンピュータ５０の外部に出力する機能を有する。
上記実施の形態で説明した半導体装置１０は、記憶部５２、又は記憶部５３に用いることができる。すなわち、半導体装置１０は、コンピュータ５０のキャッシュメモリ、又は主記憶装置に用いることができる。これにより、低消費電力で回路面積が小さいコンピュータ５０を構成することができる。
なお、ここでは半導体装置１０をコンピュータに内蔵する例について説明したが、半導体装置１０の応用例はこれに限られない。例えば、半導体装置１０を表示装置の画像処理回路に用いることにより、フレームメモリなどを構成することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
次いで、本発明の一態様に係る半導体装置の、メモリセルが有するトランジスタ及び容量素子の構成について説明する。
図１１（Ａ）に、２つのメモリセルが一のビット線（配線ＢＬ）を共有する場合における、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂの上面図を示す。トランジスタ４００ａと容量素子５００ａとは第１のメモリセルに含まれており、トランジスタ４００ｂと容量素子５００ｂとは第２のメモリセルに含まれている。
また、図１１（Ｂ）は、図１１（Ａ）の一点鎖線Ａ１−Ａ２における断面図に相当し、図１１（Ｃ）は、図１１（Ａ）の一点鎖線Ａ３−Ａ４における断面図に相当する。なお、図１１（Ａ）に示す上面図では、図を明瞭化するために一部の要素を省いて図示している。
図１１に示すように、トランジスタ４００ａは、絶縁体４１４及び絶縁体４１６に埋め込まれるように配置された導電体４０５＿１（導電体４０５＿１ａ及び導電体４０５＿１ｂ）と、導電体４０５＿１の上及び絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）と、酸化物４３０の上に配置された酸化物４３０＿１ｃと、酸化物４３０＿１ｃの上に配置された絶縁体４５０ａと、絶縁体４５０ａの上に配置された導電体４６０ａと、導電体４６０ａの上に配置された絶縁体４７０ａと、絶縁体４７０ａの上に配置された絶縁体４７１ａと、少なくとも導電体４６０ａの側面に接して配置された絶縁体４７５ａと、を有する。
また、図１１に示すように、トランジスタ４００ｂは、絶縁体４１４及び絶縁体４１６に埋め込まれるように配置された導電体４０５＿２（導電体４０５＿２ａ及び導電体４０５＿２ｂ）と、導電体４０５＿２の上及び絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）と、酸化物４３０の上に配置された酸化物４３０＿２ｃと、酸化物４３０＿２ｃの上に配置された絶縁体４５０ｂと、絶縁体４５０ｂの上に配置された導電体４６０ｂと、導電体４６０ｂの上に配置された絶縁体４７０ｂと、絶縁体４７０ｂの上に配置された絶縁体４７１ｂと、少なくとも導電体４６０ｂの側面に接して配置された絶縁体４７５ｂと、を有する。
なお、図１１では、トランジスタ４００ａ及びトランジスタ４００ｂが、積層された酸化物４３０ａ及び酸化物４３０ｂを有する構成について示しているが、例えば、トランジスタ４００ａ及びトランジスタ４００ｂは、酸化物４３０ｂのみを単層で有する構成であってもよい。或いは、トランジスタ４００ａ及びトランジスタ４００ｂは、積層された３層以上の酸化物を有する構成であっても良い。
また、図１１では、導電体４６０ａが単層であり、導電体４６０ｂが単層である構成を示しているが、例えば、導電体４６０ａは２層以上の導電体が積層された構成を有していても良いし、導電体４６０ｂは２層以上の導電体が積層された構成を有していてもよい。
なお、トランジスタ４００ｂは、トランジスタ４００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、トランジスタ４００ａ及びトランジスタ４００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ４００ｂについては、トランジスタ４００ａの説明を参酌することができる。
また、トランジスタ４００ａ、４００ｂの説明と同様に、容量素子５００ｂは、容量素子５００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子５００ａ及び容量素子５００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子５００ｂについては、容量素子５００ａの説明を参酌することができる。
例として、トランジスタ４００ａの導電体４０５＿１、酸化物４３０＿１ｃ、絶縁体４５０ａ、導電体４６０ａ、絶縁体４７０ａ、絶縁体４７１ａ、絶縁体４７５ａは、それぞれトランジスタ４００ｂの導電体４０５＿２、酸化物４３０＿２ｃ、絶縁体４５０ｂ、導電体４６０ｂ、絶縁体４７０ｂ、絶縁体４７１ｂ、及び絶縁体４７５ｂに対応する。
図１１で示すように、トランジスタ４００ａとトランジスタ４００ｂとが、酸化物４３０を共有することで、トランジスタ４００ａの第１のゲート電極として機能する導電体４６０ａと、トランジスタ４００ｂの第１のゲート電極として機能する導電体４６０ｂとの間の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジスタの占有面積を縮小することができる。
また、導電体４４０はプラグとしての機能を有し、また、トランジスタ４００ａのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ４００ｂのソース電極またはドレイン電極の一方としての機能も有する。上記構成により、本発明の一態様では、隣接するトランジスタ４００ａと、トランジスタ４００ｂとの間隔を小さくすることができる。よって、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂを有する半導体装置の高集積化が可能となる。導電体４４６は、導電体４４０と電気的に接続し、配線としての機能を有する。
また、図１１では、トランジスタ４００ａ及びトランジスタ４００ｂを覆う様に絶縁体４８０を設けることが好ましい。絶縁体４８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体４８０の開口部は、トランジスタ４００ａの絶縁体４７５ａの一部と、トランジスタ４００ｂの絶縁体４７５ｂの一部とが、絶縁体４８０の開口部の一部と重なるように形成される。よって、絶縁体４８０の開口部を形成した時点において、絶縁体４８０の開口部となる領域では、トランジスタ４００ａの絶縁体４７５ａの側面と、トランジスタ４００ｂの絶縁体４７５ｂの側面とが、一部露出した状態となる。上記構成により、開口部の位置及び形状が、絶縁体４８０の形状と、絶縁体４７５ａの形状または絶縁体４７５ｂの形状とによって自己整合的に定まる。それにより、開口部とゲート電極との間隔を小さく設計することができ、半導体装置の高集積化が可能となる。
また、絶縁体４８０の開口部のうち、絶縁体４７５ａと重なる領域を有し、絶縁体４７５ｂと重なる領域を有する開口部には、導電体４４０が形成される。当該開口部の底部の少なくとも一部には酸化物４３０が位置しており、導電体４４０は当該開口部において酸化物４３０と電気的に接続される。
なお、導電体４４０は、絶縁体４８０の開口部における内壁に重なるように酸化アルミニウムを形成した後に、当該酸化アルミニウムと重なるように形成されていてもよい。酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体４４０の酸化を防止することができる。また、導電体４４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、絶縁体４８０の開口部における内壁に重なるようにＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と、容量素子５００ａとを、重なるように設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と、容量素子５００ｂとを、重なるように設ける。特に、容量素子５００ａ及び容量素子５００ｂは、底面積よりも、側面積が大きい構造（なお、以下では、シリンダ型容量素子ともいう）であることが好ましい。従って、容量素子５００ａ及び容量素子５００ｂは、投影面積当たりの容量値を大きくすることができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と接して、容量素子５００ａの一方の電極を設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と接して、容量素子５００ｂの一方の電極を設ける。当該構成により、容量素子５００ａとトランジスタ４００ａとの間のコンタクト、及び容量素子５００ｂとトランジスタ４００ｂとの間のコンタクト形成工程を削減することができる。従って、工程数の低減、及び生産コストを削減することができる。
また、絶縁体４７５ａ及び絶縁体４７５ｂは、異方性エッチング処理により、自己整合的に形成される。トランジスタ４００ａに絶縁体４７５ａを設けることで、導電体４６０ａと、容量素子５００ａまたは導電体４４０との間に形成される寄生容量を低減することができる。同様に、トランジスタ４００ｂに絶縁体４７５ｂを設けることで、導電体４６０ｂと、容量素子５００ｂまたは導電体４４０との間に形成される寄生容量を低減することができる。絶縁体４７５ａ及び絶縁体４７５ｂとしては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン及び窒化シリコンを用いることができる。寄生容量を低減することで、トランジスタ４００ａ及びトランジスタ４００ｂを高速に動作することができる。
例えば、酸化物４３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物に代表される酸化物半導体を用いるとよい。また、酸化物４３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
チャネル形成領域に酸化物半導体を用いたトランジスタ４００ａ及びトランジスタ４００ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ４００ａ及びトランジスタ４００ｂに用いることができる。
なお、酸化物４３０のうち、導電体４６０ａとは重ならず、かつ、導電体４６０ｂとも重ならない領域は、重なる領域に比べて抵抗率が低くても良い。上記構成により、抵抗率が低い領域と導電体４４０との間の接触抵抗を低減させることができ、トランジスタ４００ａ及びトランジスタ４００ｂのオン電流を高めることができる。また、抵抗率が低い領域と容量素子５００ａの一方の電極または容量素子５００ｂの一方の電極との間の接触抵抗を低減させることができ、トランジスタ４００ａ及びトランジスタ４００ｂのオン電流を高めることができる。
また、酸化物４３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、及び窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、及び窒素などの不純物元素の濃度が減少していればよい。
また、トランジスタ４００ａ及びトランジスタ４００ｂのチャネル長は、導電体４６０ａ及び絶縁体４７５ａ、並びに導電体４６０ｂ及び絶縁体４７５ｂの幅により決定される。つまり、導電体４６０ａまたは導電体４６０ｂの幅を最小加工寸法とすることで、トランジスタ４００ａ及びトランジスタ４００ｂの微細化が可能となる。
なお、第２のゲート電極としての機能を有する導電体４０５＿１に印加する電位は、第１のゲート電極としての機能を有する導電体４６０ａに印加する電位と同電位としてもよい。導電体４０５＿１に印加する電位は、導電体４６０ａに印加する電位と同電位とする場合、導電体４０５＿１は、酸化物４３０のうち導電体４６０ａと重なる領域よりも、チャネル幅方向の長さが大きくなるように大きく設けてもよい。特に、導電体４０５＿１は、酸化物４３０のうち導電体４６０ａと重なる領域がチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物４３０のチャネル幅方向における側面の外側において、導電体４０５＿１と、導電体４６０ａとは、絶縁体を介して重なっていることが好ましい。
上記構成を有することで、導電体４６０ａ及び導電体４０５＿１に電位を印加した場合、導電体４６０ａから生じる電界と、導電体４０５＿１から生じる電界とによって、酸化物４３０のうち導電体４６０ａと重なる領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
導電体４０５＿１は、絶縁体４１４及び絶縁体４１６の開口部の内壁に接して導電体４０５＿１ａが形成され、さらに内側に導電体４０５＿１ｂが形成されている。ここで、導電体４０５＿１ａの上面の高さと、絶縁体４１６の上面の高さは同程度にできる。また、導電体４０５＿２ａの上面の高さと、絶縁体４１６の上面の高さは同程度にできる。なお、トランジスタ４００ａでは、導電体４０５＿１ａ及び導電体４０５＿１ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０５＿１ａまたは導電体４０５＿１ｂのどちらか一方のみを設ける構成にしてもよい。
ここで、導電体４０５＿１ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体４１４より下層から水素、水などの不純物が導電体４０５＿１及び導電体４０５＿２を通じて上層に拡散するのを抑制することができる。なお、導電体４０５＿１ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の透過を抑制する機能を有することが好ましい。また、以下において、不純物または酸素の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体４０５＿１ａが酸素の透過を抑制する機能を持つことにより、導電体４０５＿１ｂが酸化して導電率が低下することを防ぐことができる。
また、導電体４０５＿１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４０５＿１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体４１４及び絶縁体４２２は、下層から水または水素などの不純物がトランジスタ４００ａ、トランジスタ４００ｂに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４１４及び絶縁体４２２は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４１４として窒化シリコンなどを用い、絶縁体４２２として酸化アルミニウム、酸化ハフニウム、シリコン及びハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、水素、水などの不純物が絶縁体４１４及び絶縁体４２２より上層に拡散するのを抑制することができる。なお、絶縁体４１４及び絶縁体４２２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体４１４及び絶縁体４２２は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体４２２中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体４２２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、絶縁体４２２の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体４２２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体４２２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体４５０ａは、トランジスタ４００ａの第１のゲート絶縁膜として機能でき、絶縁体４２０、絶縁体４２２、及び絶縁体４２４は、トランジスタ４００ａの第２のゲート絶縁膜として機能できる。なお、トランジスタ４００ａでは、絶縁体４２０、絶縁体４２２、及び絶縁体４２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体４２０、絶縁体４２２、及び絶縁体４２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
酸化物４３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素を添加することで、金属化合物となり、低抵抗化する場合がある。なお、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、酸化物半導体の当該界面近傍が低抵抗化する場合がある。
上記界面近傍に形成された酸素欠損の周辺は、歪を有している。また、上記膜をスパッタリング法によって成膜する場合、スパッタリングガスに希ガスが含まれると、上記膜の成膜中に、希ガスが酸化物半導体中へ混入する場合がある。酸化物半導体中へ希ガスが混入することで、上記界面近傍、及び希ガスの周辺では、歪、または構造の乱れが生じる。なお、上記希ガスとしては、Ｈｅ、Ａｒなどが挙げられる。なお、ＨｅよりもＡｒの方が、原子半径が大きいため好ましい。当該Ａｒが酸化物半導体中に混入することで、好適に歪み、または構造の乱れが生じる。これらの歪、または構造の乱れが生じた領域では、結合した酸素の数が少ない金属原子が増えると考えられる。結合した酸素の数が少ない金属原子が増えることで、上記界面近傍、及び希ガスの周辺が低抵抗化する場合がある。
また、酸化物半導体として、結晶性の酸化物半導体を用いる場合、上記の歪、または構造の乱れが生じた領域では、結晶性が崩れ、非晶質のように観察される場合がある。
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜から金属元素が酸化物半導体へ拡散し、酸化物半導体に金属元素を添加することができる。
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
従って、酸化物半導体に対し、選択的に金属元素、並びに、水素、及び窒素などの不純物元素を添加することで、酸化物半導体に高抵抗領域、及び低抵抗領域を設けることができる。つまり、酸化物４３０を選択的に低抵抗化することで、島状に加工した酸化物４３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。
なお、酸化物４３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物４３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物４３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
以上のような金属酸化物を酸化物４３０ａとして用いて、酸化物４３０ａの伝導帯下端のエネルギーが、酸化物４３０ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４３０ａの電子親和力が、酸化物４３０ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、酸化物４３０ａ及び酸化物４３０ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物４３０ａと酸化物４３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物４３０ａと酸化物４３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物４３０ｂに形成されるナローギャップ部分となる。酸化物４３０ａと酸化物４３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、図１１（Ｂ）に示すように、導電体４６０ａ、絶縁体４７０ａ及び絶縁体４７１ａからなる構造体は、その側面が絶縁体４２２に対し、略垂直であることが好ましい。ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体４６０ａ、絶縁体４７０ａ及び絶縁体４７１ａからなる構造体の側面と上面のなす角が鋭角になる構成にしてもよい。その場合、当該構造体の側面と絶縁体４２２の上面のなす角は大きいほど好ましい。
絶縁体４７５ａは、少なくとも、導電体４６０ａ及び絶縁体４７０ａの側面に接して設けられる。絶縁体４７５ａは、絶縁体４７５ａとなる絶縁体を成膜してから、異方性エッチングを行って形成する。該エッチングによって、絶縁体４７５ａは、導電体４６０ａ及び絶縁体４７０ｄの側面に接して形成する。
また、容量素子５００ａは、導電体５１０ａ、絶縁体５３０、絶縁体５３０上の導電体５２０ａを有する。また、容量素子５００ｂは、導電体５１０ｂ、絶縁体５３０、絶縁体５３０上の導電体５２０ｂを有する。導電体５２０ａ及び導電体５２０ｂ上には絶縁体４８４が形成されており、導電体４４０は、絶縁体４８０、絶縁体５３０、及び絶縁体４８４の開口部に形成されている。
容量素子５００ａは、絶縁体４８０が有する開口部の底面及び側面に沿うように、下部電極として機能する導電体５１０ａと、上部電極として機能する導電体５２０ａとが、誘電体として機能する絶縁体５３０を挟んで対向する構成である。上記構成により、単位面積当たりの静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進めることができる。また、絶縁体４８０の膜厚により、容量素子５００ａの静電容量の値を、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することができる。
特に、絶縁体４８０が有する開口部の深さを深くすることで、投影面積は変わらず、容量素子５００ａの静電容量を大きくすることができる。従って、容量素子５００ａは、シリンダ型（底面積よりも、側面積の方が大きい）とすることが好ましい。
また、絶縁体５３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウム及び酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム及び酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子５００ａとすることができる。
なお、導電体５１０ａまたは導電体５２０ａは、積層構造であってもよい。例えば、導電体５１０ａまたは導電体５２０ａは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体５１０ａまたは導電体５２０ａは、単層構造としてもよいし、３層以上の積層構造としてもよい。
＜基板＞
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂとして、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂとしては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、シリコン及びハフニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物または酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂは、酸化アルミニウム及び酸化ハフニウムなどを有することが好ましい。
絶縁体４７１ａ、絶縁体４７１ｂ、絶縁体４７５ａ及び絶縁体４７５ｂとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４７１ａ、絶縁体４７１ｂ、絶縁体４７５ａ及び絶縁体４７５ｂとしては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
絶縁体４２２、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４２２、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物またはシリコン及びハフニウムを有する窒化物などを有することが好ましい。
または、絶縁体４２２、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体４５０ａ及び絶縁体４５０ｂにおいて、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物４３０と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物４３０に混入することを抑制することができる。また、例えば、絶縁体４５０ａ及び絶縁体４５０ｂにおいて、酸化シリコンまたは酸化窒化シリコンを酸化物４３０と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａ及び絶縁体４７５ｂは、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａ及び絶縁体４７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａ及び絶縁体４７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
＜導電体＞
導電体４０５＿１、導電体４０５＿２、導電体４６０ａ、導電体４６０ｂ、導電体４４０、導電体５１０ａ、導電体５１０ｂ、導電体５２０ａ及び導電体５２０ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、特に、導電体４６０ａ及び導電体４６０ｂとして、酸化物４３０に適用可能な金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物４３０に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
２つのメモリセルが一のビット線を共有する場合における、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂの別の構成例を、図１３に示す。図１３に示す断面図では、トランジスタ４００ａと容量素子５００ａとは第１のメモリセルに含まれており、トランジスタ４００ｂと容量素子５００ｂとは第２のメモリセルに含まれている。
図１３に示すように、トランジスタ４００ａは、絶縁表面上において、絶縁体４１４及び絶縁体４１６に埋め込まれるように配置された導電体４０５＿１（導電体４０５＿１ａ及び導電体４０５＿１ｂ）と、導電体４０５＿１の上及び絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）と、酸化物４３０の上に配置された導電体４４２ａ及び導電体４４２ｂと、導電体４４２ａと導電体４４２ｂの間において酸化物４３０の上に配置された酸化物４３０＿１ｃと、酸化物４３０＿１ｃ上に配置された絶縁体４５０＿１と、絶縁体４５０＿１の上に配置された導電体４６０＿１（導電体４６０＿１ａ及び導電体４６０＿１ｂ）と、を有する。
また、図１３に示すように、トランジスタ４００ｂは、絶縁表面上において、絶縁体４１４及び絶縁体４１６に埋め込まれるように配置された導電体４０５＿２（導電体４０５＿２ａ及び導電体４０５＿２ｂ）と、導電体４０５＿２の上及び絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）と、酸化物４３０の上に配置された導電体４４２ｃ及び導電体４４２ｂと、導電体４４２ｃと導電体４４２ｂの間において酸化物４３０の上に配置された酸化物４３０＿２ｃと、酸化物４３０＿２ｃ上に配置された絶縁体４５０＿２と、絶縁体４５０＿２の上に配置された導電体４６０＿２（導電体４６０＿２ａ及び導電体４６０＿２ｂ）と、を有する。
なお、図１３では、トランジスタ４００ａ及びトランジスタ４００ｂが、積層された酸化物４３０ａ及び酸化物４３０ｂを有する構成について示しているが、例えば、トランジスタ４００ａ及びトランジスタ４００ｂは、酸化物４３０ｂのみを単層で有する構成であってもよい。或いは、トランジスタ４００ａ及びトランジスタ４００ｂは、積層された３層以上の酸化物を有する構成であっても良い。
また、図１３では、導電体４６０＿１ａと導電体４６０＿１ｂとが単層であり、導電体４６０＿２ａと導電体４６０＿２ｂとが単層である構成を示しているが、例えば、これらの導電体は、それぞれが２層以上の導電体が積層された構成を有していても良い。
なお、トランジスタ４００ｂは、トランジスタ４００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、トランジスタ４００ａ及びトランジスタ４００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ４００ｂについては、トランジスタ４００ａの説明を参酌することができる。
また、トランジスタ４００ａ、４００ｂの説明と同様に、容量素子５００ｂは、容量素子５００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子５００ａ及び容量素子５００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子５００ｂについては、容量素子５００ａの説明を参酌することができる。
図１３で示すように、トランジスタ４００ａとトランジスタ４００ｂとが、酸化物４３０を共有することで、トランジスタ４００ａの第１のゲート電極として機能する導電体４６０＿１と、トランジスタ４００ｂの第１のゲート電極として機能する導電体４６０＿２との間の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジスタの占有面積を縮小することができる。
また、導電体４４２ｂはトランジスタ４００ａのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ４００ｂのソース電極またはドレイン電極の一方としての機能も有する。そして、導電体４４０はプラグとしての機能を有し、導電体４４２ｂに電気的に接続されている。上記構成により、本発明の一態様では、隣接するトランジスタ４００ａと、トランジスタ４００ｂとの間隔を小さくすることができる。よって、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂを有する半導体装置の高集積化が可能となる。導電体４４６は、導電体４４０と電気的に接続し、配線としての機能を有する。
また、図１３では、トランジスタ４００ａ及びトランジスタ４００ｂの酸化物４３０、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃを覆う様に絶縁体４４４を設けているが、本発明の一態様では、絶縁体４４４を設けない構成を有していても良い。ただし、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃを覆う様に絶縁体４４４を設けることにより、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃの表面が酸化されるのを防ぐことができる。
また、絶縁体４４４上には絶縁体４８０が配置されている。絶縁体４８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。そして、絶縁体４８０と、導電体４４２ａと、導電体４４２ｂと、酸化物４３０とで形成される凹部には、その凹部の内壁に沿うように酸化物４３０＿１ｃが配置され、酸化物４３０＿１ｃ上に重なるように絶縁体４５０＿１が配置され、絶縁体４５０＿１上に重なるように導電体４６０＿１ｂが配置され、導電体４６０＿１ｂ上に重なるように導電体４６０＿１ａが配置されている。同様に、絶縁体４８０と、導電体４４２ｂと、導電体４４２ｃと、酸化物４３０とで形成される凹部には、その凹部の内壁に沿うように酸化物４３０＿２ｃが配置され、酸化物４３０＿２ｃ上に重なるように絶縁体４５０＿２が配置され、絶縁体４５０＿２上に重なるように導電体４６０＿２ｂが配置され、導電体４６０＿２ｂ上に重なるように導電体４６０＿２ａが配置されている。
また、本発明の一態様では、絶縁体４８０上、酸化物４３０＿１ｃ上、酸化物４３０＿２ｃ上、絶縁体４５０＿１上、絶縁体４５０＿２上、導電体４６０＿１上、導電体４６０＿２上に、絶縁体４７４が配置され、絶縁体４７４上に絶縁体４８１が配置されている。
絶縁体４７４及び絶縁体４８１は、上層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４７４及び絶縁体４８１は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４７４として酸化アルミニウム、酸化ハフニウム、シリコン及びハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用い、絶縁体４８１として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体４７４及び絶縁体４８１より下層に拡散するのを抑制することができる。なお、絶縁体４７４及び絶縁体４８１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体４７４及び絶縁体４８１は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４８１などに含まれる酸素が上方拡散するのを抑制することができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と、容量素子５００ａとを、重なるように設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と、容量素子５００ｂとを、重なるように設ける。特に、容量素子５００ａ及び容量素子５００ｂは、底面積よりも、側面積が大きい構造（なお、以下では、シリンダ型容量素子ともいう。）であることが好ましい。従って、容量素子５００ａまたは容量素子５００ｂは、投影面積当たりの容量値を大きくすることができる。
チャネル形成領域に酸化物半導体を用いたトランジスタ４００ａ及びトランジスタ４００ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ４００ａ及びトランジスタ４００ｂに用いることができる。
なお、酸化物４３０のうち、導電体４４２ａと重なる領域、より具体的には導電体４４２ａと接する酸化物４３０の表面近傍の領域４４３ａには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。同様に、酸化物４３０のうち、導電体４４２ｂと重なる領域、より具体的には導電体４４２ｂと接する酸化物４３０の表面近傍の領域４４３ｂには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。
同様に、酸化物４３０のうち、導電体４４２ｃと重なる領域、より具体的には導電体４４２ｃと接する酸化物４３０の表面近傍の領域４４３ｃには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。上記領域を有することにより、酸化物４３０と導電体４４２ａ、導電体４４２ｂ、または導電体４４２ｃとの間の接触抵抗を低減させることができ、トランジスタ４００ａ及びトランジスタ４００ｂのオン電流を高めることができる。
また、容量素子５００ａは、導電体５１０ａ、絶縁体５３０、絶縁体５３０上の導電体５２０ａを有する。また、容量素子５００ｂは、導電体５１０ｂ、絶縁体５３０、絶縁体５３０上の導電体５２０ｂを有する。容量素子５００ａは、絶縁体４４４、絶縁体４８０、絶縁体４７４、及び絶縁体４８１が有する開口部の底面及び側面に沿うように、下部電極として機能する導電体５１０ａと、上部電極として機能する導電体５２０ａとが、誘電体として機能する絶縁体５３０を挟んで対向する構成である。上記構成により、単位面積当たりの静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進めることができる。また、絶縁体４８０の膜厚により、容量素子５００ａの静電容量の値を、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することができる。
特に、絶縁体４８０が有する開口部の深さを深くすることで、投影面積は変わらず、容量素子５００ａの静電容量を大きくすることができる。従って、容量素子５００ａは、シリンダ型（底面積よりも、側面積の方が大きい）とすることが好ましい。
また、図１３では、導電体５２０ａ及び導電体５２０ｂが凹部を有し、容量素子５００ａ及び容量素子５００ｂ上の絶縁体５４０が当該凹部の上方及び内側に配置されている場合を例示している。
また、絶縁体５３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウム及び酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム及び酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子５００ａとすることができる。
なお、導電体５１０ａまたは導電体５２０ａは、積層構造であってもよい。例えば、導電体５１０ａまたは導電体５２０ａは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体５１０ａまたは導電体５２０ａは、単層構造としてもよいし、３層以上の積層構造としてもよい。
そして、絶縁体４４４、絶縁体４８０、絶縁体４７４、絶縁体４８１、及び絶縁体５４０が有する開口部には、導電体４４０が形成される。当該開口部の底部の少なくとも一部には導電体４４２＿ｂが位置しており、導電体４４０は当該開口部において導電体４４２＿ｂと電気的に接続される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
次に、図１１に示したトランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂを有する半導体装置の作製方法について、図１４乃至図２７を用いて説明する。図１４乃至図２７において、各図の（Ａ）は、上面図である。各図の（Ｂ）は各図の（Ａ）の一点鎖線Ａ１−Ａ２における断面図である。また、各図の（Ｃ）は、各図の（Ａ）の一点鎖線Ａ３−Ａ４における断面図である。
まず、基板上またはその他の絶縁表面上に絶縁体４９０を成膜する。絶縁体４９０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
例えば、絶縁体４９０として、スパッタリング法によって酸化アルミニウムを成膜するとよい。また、絶縁体４９０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
次に絶縁体４９０上に、導電体４９２ａ及び導電体４９２ｂとなる導電膜を成膜する。導電体４９２ａ及び導電体４９２ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体４９２ａ及び導電体４９２ｂとなる導電膜は、多層膜とすることができる。例えば、導電体４９２ａ及び導電体４９２ｂとなる導電膜としてタングステンを成膜するとよい。
次に、リソグラフィー法を用いて、導電体４９２ａ及び導電体４９２ｂとなる導電膜を加工し、導電体４９２ａ及び導電体４９２ｂを形成する。
次に、絶縁体４９０上、導電体４９２ａ上及び導電体４９２ｂ上に絶縁体４９１となる絶縁膜を成膜する。絶縁体４９１となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体４９１となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜するとよい。
ここで、絶縁体４９１となる絶縁膜の膜厚は、導電体４９２ａの膜厚及び導電体４９２ｂの膜厚以上とすることが好ましい。例えば、導電体４９２ａの膜厚及び導電体４９２ｂの膜厚を１とすると、絶縁体４９１となる絶縁膜の膜厚は、１以上３以下とする。
次に、絶縁体４９１となる絶縁膜にＣＭＰ（ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体４９１となる絶縁膜の一部を除去し、導電体４９２ａの表面及び導電体４９２ｂの表面を露出させる。これにより、上面が平坦な、導電体４９２ａ及び導電体４９２ｂと、絶縁体４９１を形成することができる。
次に、絶縁体４９１上、導電体４９２ａ上及び導電体４９２ｂ上に絶縁体４１４を成膜する。絶縁体４１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体４１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体４１４として、窒化シリコンなどのように銅が透過しにくい絶縁体を用いることにより、導電体４９２ａ及び導電体４９２ｂに銅など拡散しやすい金属を用いても、当該金属が絶縁体４１４より上の層に拡散するのを防ぐことができる。
次に絶縁体４１４上に絶縁体４１６を成膜する。絶縁体４１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体４１６として、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁体４１４及び絶縁体４１６に凹部を形成する。なお、ここで、凹部とは、例えば、穴、溝（スリット）、または開口部なども含まれる。凹部の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
凹部の形成後に、導電体４０５＿１ａ及び導電体４０５＿２ａとなる導電膜を成膜する。導電体４０５＿１ａ及び導電体４０５＿２ａは、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体４０５＿１ａ及び導電体４０５＿２ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、導電体４０５＿１ａ及び導電体４０５＿２ａとなる導電膜上に、導電体４０５＿１ｂ及び導電体４０５＿２ｂとなる導電膜を成膜する。導電体４０５＿１ｂ及び導電体４０５＿２ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、絶縁体４１６上の導電体４０５＿１ａ及び導電体４０５＿１ｂとなる導電膜と、導電体４０５＿２ａ及び導電体４０５＿２ｂとなる導電膜と、を除去する。その結果、凹部のみに、導電体４０５＿１ａ及び導電体４０５＿１ｂとなる導電膜と、導電体４０５＿２ａ及び導電体４０５＿２ｂとなる導電体となる導電膜と、が残存することで上面が平坦な導電体４０５＿１及び導電体４０５＿２を形成することができる（図１４参照）。
次に、絶縁体４１６上、導電体４０５＿１上及び導電体４０５＿２上に絶縁体４２０を成膜する。絶縁体４２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体４２０上に絶縁体４２２を成膜する。絶縁体４２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体４２２上に絶縁体４２４を成膜する。絶縁体４２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体４２４に含まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体４２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
また、該加熱処理は、絶縁体４２０成膜後、絶縁体４２２の成膜後及び絶縁体４２４の成膜後それぞれに行うこともできる。該加熱処理は、第１の加熱処理条件を用いることができるが、絶縁体４２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
例えば、第１の加熱処理として、絶縁体４２４成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、絶縁体４２４上に酸化膜４３０Ａと酸化膜４３０Ｂを順に成膜する（図１４参照）。なお、酸化膜４３０Ａと酸化膜４３０Ｂは、大気環境にさらさずに連続して成膜することが好ましい。大気環境に暴露せずに成膜することで、酸化膜４３０Ａ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜４３０Ａと、酸化膜４３０Ｂ、との界面近傍を清浄に保つことができる。
酸化膜４３０Ａと酸化膜４３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
例えば、酸化膜４３０Ａと酸化膜４３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、酸化膜４３０Ａと酸化膜４３０Ｂをスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
特に、酸化膜４３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体４２４に供給される場合がある。
なお、酸化膜４３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
酸化膜４３０Ａをスパッタリング法で形成する。この時、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
酸化膜４３０Ａに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜４３０Ａに過剰酸素を含む酸化膜を用いることが好ましい。また、酸化膜４３０Ａの成膜後に酸素ドープ処理を行ってもよい。
例えば、酸化膜４３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜し、酸化膜４３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化膜４３０Ａ及び酸化膜４３０Ｂ中の水素や水などの不純物を除去することなどができる。例えば、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、酸化膜４３０Ａ及び酸化膜４３０Ｂを島状に加工して、酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）を形成する。この時、酸化物４３０ａ及び酸化物４３０ｂと重ならない領域の絶縁体４２４がエッチングされて、絶縁体４２２の表面が露出する場合がある（図１５参照）。
ここで、酸化物４３０は、少なくとも一部が導電体４０５＿１、導電体４０５＿２と重なるように形成する。また、酸化物４３０の側面は、絶縁体４２２に対し、略垂直であることが好ましい。酸化物４３０の側面が、絶縁体４２２に対し、略垂直であることで、トランジスタ４００ａ、４００ｂを複数設ける際に、小面積化、高密度化が可能となる。なお、酸化物４３０の側面と絶縁体４２２の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物４３０の側面と絶縁体４２２の上面のなす角は大きいほど好ましい。
また、酸化物４３０の側面と、酸化物４３０の上面との間に、湾曲面を有してもよい。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物４３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物４３０ａ及び酸化物４３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。
次に、第３の加熱処理を行っても良い。加熱処理の条件は、上述の第１の加熱処理の条件を用いることができる。
次に、絶縁体４２２、及び酸化物４３０の上に、酸化膜４３０ｃとなる酸化膜を成膜する。酸化膜４３０ｃとなる酸化膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
なお、酸化膜４３０ｃとなる酸化膜は、図１６に示すように、島状に加工して、酸化膜４３０ｃとする。絶縁体４５０ａ、絶縁体４５０ｂ、導電体４６０ａ及び導電体４６０ｂ形成前に、酸化膜４３０ｃを形成することで、後工程で形成される絶縁体４５０ａ、絶縁体４５０ｂ、導電体４６０ａ及び導電体４６０ｂの下側に位置する酸化膜４３０ｃとなる酸化膜の一部を除去することができる。これにより、隣り合うメモリセルの酸化膜４３０ｃとなる酸化膜が分離され、メモリセル間において酸化膜４３０ｃとなる酸化膜を介したリークを防ぐことができ、好ましい。酸化膜４３０ｃの形成は、ドライエッチングやウェットエッチングを用いることができる。
次に、絶縁体４２２及び酸化膜４３０ｃの上に、絶縁膜４５０、導電膜４６０、絶縁膜４７０及び絶縁膜４７１を、順に成膜する（図１６参照）。
絶縁膜４５０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。ここで、絶縁膜４５０を積層構造としてもよい。例えば、絶縁膜４５０を、２層構造とする場合、スパッタリング法を用い、酸素を含む雰囲気下で、絶縁膜４５０の２層目の成膜することで、絶縁膜４５０の１層目に酸素を添加することができる。
絶縁膜４５０を形成した後、導電膜４６０を形成する前に、第４の加熱処理を行なってもよい。第４の加熱処理は、第１の加熱処理条件を用いることができる。該加熱処理によって、絶縁膜４５０中の水分濃度及び水素濃度を低減させることができる。
導電膜４６０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
絶縁膜４７０及び絶縁膜４７１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができ、特に、絶縁膜４７０は、ＡＬＤ法を用いて成膜することが好ましい。絶縁膜４７０を、ＡＬＤ法を用いて成膜することで、膜厚を０．５ｎｍ以上１０ｎｍ以下程度、好ましくは０．５ｎｍ以上３ｎｍ以下程度にすることができる。なお、絶縁膜４７０の成膜は省略することができる。
また、絶縁膜４７１は、導電膜４６０を加工する際のハードマスクとして用いることができる。また、絶縁膜４７１は、積層構造とすることができる。例えば、酸化窒化シリコンと、該酸化窒化シリコン上に窒化シリコンを配置してもよい。
絶縁膜４７１を形成した後、絶縁膜４７１をエッチングする前に、第５の加熱処理を行なってもよい。加熱処理は、第１の加熱処理条件を用いることができる。
次に、リソグラフィー法を用いて、絶縁膜４７１をエッチングして、絶縁体４７１ａ及び絶縁体４７１ｂを形成する。次に、絶縁体４７１ａ及び絶縁体４７１ｂをハードマスクとして、導電膜４６０、及び絶縁膜４７０を、エッチングして、導電体４６０ａ及び絶縁体４７０ａと、導電体４６０ｂ、及び絶縁体４７０ｂと、を形成する。（図１７参照）。
なお、導電体４６０ａ及び絶縁体４７０ａの断面形状は、可能な限りテーパー形状を有しないことが好ましい。同様に、導電体４６０ｂ及び絶縁体４７０ｂは、可能な限りテーパー形状を有しないことが好ましい。導電体４６０ａ及び絶縁体４７０ａの側面と、酸化物４３０の底面とのなす角度は、８０度以上１００度以下が好ましい。同様に、導電体４６０ｂ及び絶縁体４７０ｂの側面と、酸化物４３０の底面とのなす角度は、８０度以上１００度以下が好ましい。これにより、後の工程で、絶縁体４７５ａ、絶縁体４７５ｂを形成する際、絶縁体４７５ａ、絶縁体４７５ｂを残存させやすくなる。
また、該エッチングにより、絶縁膜４５０、または酸化膜４３０ｃの導電体４６０ａ及び導電体４６０ｂと重ならない領域の上部がエッチングされる場合がある。この場合、絶縁膜４５０、または酸化膜４３０ｃの導電体４６０ａ及び導電体４６０ｂと重なる領域の膜厚が、導電体４６０ａ及び導電体４６０ｂと重ならない領域の膜厚より厚くなる。
次に、絶縁膜４５０と、導電体４６０ａ、絶縁体４７０ａ及び絶縁体４７１ａと、導電体４６０ｂ、絶縁体４７０ｂ及び絶縁体４７１ｂと、を覆って、絶縁膜４７５を成膜する。絶縁膜４７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁膜４７５としては、ＣＶＤ法によって、酸化シリコンを成膜するとよい（図１８参照）。
次に、絶縁膜４７５に異方性のエッチング処理を行うことで、酸化膜４３０ｃ、絶縁膜４５０、及び絶縁膜４７５を加工し、酸化物４３０＿１ｃ、絶縁体４５０ａ及び絶縁体４７５ａと、酸化物４３０＿２ｃ、絶縁体４５０ｂ及び絶縁体４７５ｂと、を形成する。絶縁体４７５ａは、少なくとも、導電体４６０ａ及び絶縁体４７１ａに接して形成され、絶縁体４７５ｂは、少なくとも、導電体４６０ｂ、及び絶縁体４７１ｂに接して形成される。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された、酸化膜４３０ｃ、絶縁膜４５０及び絶縁膜４７５を除去して、酸化物４３０＿１ｃ、酸化物４３０＿２ｃ、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体４７５ａ及び絶縁体４７５ｂを自己整合的に形成することができる（図１９参照）。
続いて、酸化物４３０＿１ｃ、絶縁体４５０ａ、導電体４６０ａ、絶縁体４７０ａ、絶縁体４７１ａ及び絶縁体４７５ａと、酸化物４３０＿２ｃ、絶縁体４５０ｂ、導電体４６０ｂ、絶縁体４７０ｂ、絶縁体４７１ｂ、及び絶縁体４７５ｂと、を介して、絶縁体４２４、及び酸化物４３０上に膜４４２Ａを成膜する（図２０参照）。
膜４４２Ａは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いる。膜４４２Ａは、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、膜４４２Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
続いて、加熱処理を行う。窒素を含む雰囲気下での熱処理により、膜４４２Ａから、膜４４２Ａの成分である金属元素が酸化物４３０へ、または酸化物４３０の成分である金属元素が膜４４２Ａへと、拡散し、酸化物４３０の表層に低抵抗化された領域４４２を形成することができる。その後、膜４４２Ａを、除去してもよい（図２１参照）。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。
また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。
ここで、膜４４２Ａの金属元素、及び酸化物４３０の金属元素により、金属化合物を形成することで、低抵抗化された領域４４２が形成される。なお、領域４４２は、膜４４２Ａの成分と、酸化物４３０の成分とを含む金属化合物を有する層とする。例えば、領域４４２は、酸化物４３０の金属元素と、膜４４２Ａの金属元素とが、合金化した層を有していてもよい。合金化することで、金属元素は比較的安定な状態となり、信頼性の高い半導体装置を提供することができる。
次に、絶縁体４８０を成膜する。絶縁体４８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、絶縁体４８０として、酸化窒化シリコンを用いる。
絶縁体４８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体４８０は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる。
また、絶縁体４８０の膜厚を調整することにより、容量素子５００ａ及び容量素子５００ｂの静電容量を決定することができる。従って、容量素子５００ａ及び容量素子５００ｂに求められる静電容量に合わせて、絶縁体４８０の膜厚を適宜設定すればよい。
次に、絶縁体４８０に、トランジスタ４００ａのソース領域またはドレイン領域の他方となる領域と、トランジスタ４００ｂのソース領域またはドレイン領域の他方となる領域に達するように、開口部を形成する（図２２参照）。当該工程は、開口部のアスペクト比が大きいため、例えば、ハードマスクを用いて、異方性エッチングを行うことが好ましい。また、アスペクト比が大きい異方性エッチングには、ドライエッチングを用いることが好ましい。
なお、図２２では、絶縁体４８０を単層構造にしているが、２層以上の積層構造としてもよい。例えば、基板の反りを抑制するために、圧縮応力を有する層と、引っ張り応力を有する層を積層することで、内部応力を相殺してもよい。
また、絶縁体４８０に設けられた開口部は、絶縁体４７５ａの一部、または絶縁体４７５ｂの一部と重なるように設けることが好ましい。従って、導電体５１０ａまたは導電体５１０ｂは、それぞれ絶縁体４７５ａまたは絶縁体４７５ｂの側面に接して設けられる。
従って、上記開口部を形成する条件は、絶縁体４７５ａ及び絶縁体４７５ｂをほとんどエッチングしない条件、即ち絶縁体４７５ａ及び絶縁体４７５ｂのエッチング速度に比べて絶縁体４８０のエッチング速度が大きいことが好ましい。絶縁体４７５ａ及び絶縁体４７５ｂのエッチング速度を１とすると、絶縁体４８０のエッチング速度は５以上が好ましく、より好ましくは１０以上である。この様な開口条件とすることで、開口部の位置及び形状が、絶縁体４８０の形状と、絶縁体４７５ａの形状または絶縁体４７５ｂの形状とによって自己整合的に定まる。それにより、開口部とゲート電極との間隔を小さく設計することができ、半導体装置の高集積化が可能となる。また、リソグラフィー工程において、導電体４６０ａ及び導電体４６０ｂと、開口部と、のそれぞれの位置ずれに対する許容範囲が大きくなるので歩留まりの向上が期待できる。
次に、絶縁体４８０に設けられた開口部を覆って、導電体５１０ａ及び導電体５１０ｂとなる導電膜を成膜する。導電体５１０ａ及び導電体５１０ｂは、アスペクト比の大きい開口部の内壁及び底面に沿うように形成される。従って、導電体５１０ａ及び導電体５１０ｂとなる導電膜は、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましく、本実施の形態では、例えば、ＡＬＤ法を用いて成膜した窒化チタンを導電体５１０ａ及び導電体５１０ｂとして用いる。
次に、絶縁体４８０に設けられた開口部を埋めるように、導電体５１０ａ及び導電体５１０ｂとなる導電膜上に充填剤を成膜する。充填剤は、この後の工程で行うＣＭＰ処理ができる程度に、絶縁体４８０に設けられた開口部を埋め込むことができればよい。よって、充填剤は絶縁体４８０に設けられた開口部を完全にふさがなくていてもよい。充填剤は絶縁体を用いてもよいし、導電体を用いてもよい。
次に、ＣＭＰ処理を行って、絶縁体４８０より上の層を除去し、導電体５１０ａ及び導電体５１０ｂを形成する。例えば、絶縁体４８０を、ＣＭＰ処理に対するストッパーとして用いてもよい。
次に、エッチング処理を行って、絶縁体４８０に設けられた開口部内の充填剤を除去する（図２３参照）。エッチング処理としては、ウェットエッチング法及びドライエッチング法のいずれを用いてもよい。例えば、ウェットエッチング法により、エッチャントとしてフッ酸系の溶液などを用いることで、容易に充填剤を除去することができる。
次に、導電体５１０ａ、導電体５１０ｂ及び絶縁体４８０の上に絶縁体５３０を成膜する（図２４参照）。絶縁体５３０は、アスペクト比の大きい絶縁体４８０に設けられた開口部の内側に沿うように、導電体５１０ａ及び導電体５１０ｂ上に形成される。従って、絶縁体５３０は、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましい。
また、ＡＬＤ法などの成膜方法を用いて絶縁体５３０を成膜し、被覆性良く導電体５１０ａ、５１０ｂを覆うことで、容量素子５００の上部電極と下部電極が短絡することを防ぐことができる。
また、絶縁体５３０として上記のＨｉｇｈ−ｋ材料、特にハフニウムを含む酸化物を用いる場合は、結晶構造を有せしめ、比誘電率を増加させるために、加熱処理を行うこともできる。
また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。本実施の形態では、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウム及び酸化ハフニウムを順に成膜する。
次に、絶縁体５３０の上に導電体５２０ａ及び導電体５２０ｂとなる導電膜を成膜する。少なくとも導電体５２０ａ及び導電体５２０ｂとなる導電膜は、アスペクト比の大きい絶縁体４８０に設けられた開口部の内側に、導電体５１０ａまたは導電体５１０ｂ、並びに絶縁体５３０を介して、形成されることが好ましい。このため、導電体５２０ａ及び導電体５２０ｂとなる導電膜は、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましい。特に、導電体５２０ａ及び導電体５２０ｂとなる導電膜は、ＣＶＤ法などの埋め込み性の良い成膜方法を用いて成膜することが好ましく、例えば、金属ＣＶＤ法を用いてタングステンを成膜するとよい。
続いて、導電体５２０ａ及び導電体５２０ｂとなる導電膜を加工し、導電体５２０ａ及び導電体５２０ｂを形成する（図２５参照）。なお、図２５では、導電体５２０ａ及び導電体５２０ｂを単層構造として示したが、２層以上の積層構造にしてもよい。
次に、導電体５２０ａ、導電体５２０ｂ、及び絶縁体５３０の上に絶縁体４８４を成膜する。続いて、酸化物４３０のうち、トランジスタ４００ａのソース領域またはドレイン領域の他方となる領域、或いはトランジスタ４００ｂのソース領域またはドレイン領域の他方となる領域に達するように、開口部を形成する（図２６参照）。当該開口部はアスペクト比が大きいので、異方性エッチングを行うことが好ましい。なお、絶縁体４８０、及び絶縁体４８４に設けられた開口部は、絶縁体４８０に設けられた開口部と同様の方法を用いてエッチングすればよい。
なお、絶縁体４８０、及び絶縁体４８４に設けられた開口部は、絶縁体４７５ａまたは絶縁体４７５ｂのいずれか一方、または両方が露出するように設けることが好ましい。従って、導電体４４０は、絶縁体４７５ａまたは絶縁体４７５ｂの一方、または両方の側面に接して設けられる。
従って、当該開口条件は、絶縁体４７５ａまたは絶縁体４７５ｂをほとんどエッチングしない条件、即ち絶縁体４７５ａまたは絶縁体４７５ｂのエッチング速度に比べて絶縁体４８０のエッチング速度が大きいことが好ましい。絶縁体４７５ａまたは絶縁体４７５ｂのエッチング速度を１とすると、絶縁体４８０のエッチング速度は５以上が好ましく、より好ましくは１０以上である。この様な開口条件とすることで、トランジスタ４００ａのソース領域またはドレイン領域の一方となる領域、或いはトランジスタ４００ｂのソース領域またはドレイン領域の一方となる領域に達するように、開口部を自己整合的に配置することができるので、微細なトランジスタの作製ができる。また、リソグラフィー工程において、導電体４６０ａ及び導電体４６０ｂと、開口部とのそれぞれの位置ずれに対する許容範囲が大きくなるので歩留まりの向上が期待できる。
次に、導電体４４０となる導電膜を成膜する。導電体４４０となる導電膜は、水または水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体４４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、絶縁体４８４上の、導電体４４０となる導電膜を除去する。その結果、上記開口部のみに、該導電膜を残存することで上面が平坦な導電体４４０を形成することができる（図２７参照）。
以上により、図１１に示す、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂを有する半導体装置を作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、半導体装置の一形態を、図１２を用いて説明する。図１２に示す半導体装置は、トランジスタ６００の上方に、図１１に示したトランジスタ４００ａ、容量素子５００ａ、トランジスタ４００ｂ、及び容量素子５００ｂを有している。図１２は、トランジスタ４００ａ、トランジスタ４００ｂ、及びトランジスタ６００のチャネル長方向の断面図である。図１２に示すトランジスタ４００ａ、容量素子５００ａ、トランジスタ４００ｂ、容量素子５００ｂの構成については、実施の形態３におけるトランジスタ４００ａ、容量素子５００ａ、トランジスタ４００ｂ、容量素子５００ｂについての説明を参酌することができる。
配線３００１はトランジスタ６００のソース及びドレインの一方と電気的に接続され、配線３００２はトランジスタ６００のソース及びドレインの他方と電気的に接続され、配線３００７はトランジスタ６００のゲートと電気的に接続されている。また、配線３００３はトランジスタ４００ａのソース及びドレインの一方、及びトランジスタ４００ｂのソース及びドレインの一方と電気的に接続され、配線３００４ａはトランジスタ４００ａの第１のゲート電極と電気的に接続され、配線３００４ｂはトランジスタ４００ｂの第１のゲート電極と電気的に接続され、配線３００６ａはトランジスタ４００ａの第２のゲート電極と電気的に接続され、配線３００６ｂはトランジスタ４００ｂの第２のゲート電極と電気的に接続されている。また、配線３００５ａは容量素子５００ａの電極の一方と電気的に接続され、配線３００５ｂは容量素子５００ｂの電極の一方と電気的に接続されている。
また、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂは、トランジスタ６００の上方に設けられる。トランジスタ６００は、基板６１１上に設けられ、導電体６１６、絶縁体６１５、基板６１１の一部からなる半導体領域６１３、及びソース領域またはドレイン領域として機能する低抵抗領域６１４ａ及び低抵抗領域６１４ｂを有する。トランジスタ６００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域６１３のチャネル形成領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域６１４ａ及び低抵抗領域６１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ６００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
なお、図１２に示すトランジスタ６００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ６００を覆って、絶縁体６２０、絶縁体６２２、絶縁体６２４、及び絶縁体６２６が順に積層して設けられている。
絶縁体６２０、絶縁体６２２、絶縁体６２４、及び絶縁体６２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体６２２は、その下方に設けられるトランジスタ６００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体６２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体６２４には、基板６１１、またはトランジスタ６００などから、トランジスタ４００ａ及びトランジスタ４００ｂが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ４００ａ及びトランジスタ４００ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ４００ａ及びトランジスタ４００ｂと、トランジスタ６００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体６２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体６２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体６２６は、絶縁体６２４よりも誘電率が低いことが好ましい。例えば、絶縁体６２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体６２６の比誘電率は、絶縁体６２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体６２０、絶縁体６２２、絶縁体６２４、及び絶縁体６２６にはトランジスタ６００と電気的に接続する導電体６２８、及び導電体６３０等が埋め込まれている。なお、導電体６２８、及び導電体６３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体６２８、及び導電体６３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが特に好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体６２６、及び導電体６３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体６５０及び絶縁体６５２が順に積層して設けられている。また、絶縁体６５０及び絶縁体６５２には、導電体６５６が形成されている。導電体６５６は、プラグ、または配線としての機能を有する。なお導電体６５６は、導電体６２８、及び導電体６３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体６５０は、絶縁体６２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体６５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体６５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ６００とトランジスタ４００ａ及びトランジスタ４００ｂとは、バリア層により分離することができ、トランジスタ６００からトランジスタ４００ａ及びトランジスタ４００ｂへの水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ６００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体６５０と接する構造であることが好ましい。
上記において、導電体６５６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体６５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体６５６を含む配線層と同様の配線層を５層以上にしてもよい。
また、絶縁体６５４、及び導電体６５６上に、配線層を設けてもよい。例えば、図１２において、絶縁体６６０、絶縁体６６２、及び導電体６６６を含む配線層、絶縁体６７２、絶縁体６７４、及び導電体６７６を含む配線層が順に積層して設けられている。また、絶縁体６６０、絶縁体６６２、及び導電体６６６を含む配線層と、絶縁体６７２、絶縁体６７４、及び導電体６７６を含む配線層との間に、複数の配線層を有していてもよい。なお、導電体６６６、及び導電体６７６は、プラグ、または配線としての機能を有する。また、絶縁体６６０乃至絶縁体６７４は、上述した絶縁体と同様の材料を用いて設けることができる。
絶縁体６７４上には絶縁体４１０、及び絶縁体４１２が、順に積層して設けられている。絶縁体４１０、及び絶縁体４１２のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
絶縁体４１０には、例えば、基板６１１、またはトランジスタ６００を設ける領域などから、トランジスタ４００ａ及びトランジスタ４００ｂを設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体６２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ４００ａ及びトランジスタ４００ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ４００ａ及びトランジスタ４００ｂと、トランジスタ６００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体４１０には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ４００ａ及びトランジスタ４００ｂへの混入を防止することができる。また、トランジスタ４００ａ及びトランジスタ４００ｂを構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ４００ａ及びトランジスタ４００ｂに対する保護膜として用いることに適している。
また、例えば、絶縁体４１２には、絶縁体６２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体４１２として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体４１０、絶縁体４１２、絶縁体４１４、及び絶縁体４１６には、導電体４１８、及びトランジスタ４００ａやトランジスタ４００ｂを構成する導電体等が埋め込まれている。なお、導電体４１８は、トランジスタ４００ａ及びトランジスタ４００ｂ、またはトランジスタ６００と電気的に接続するプラグ、または配線としての機能を有する。導電体４１８は、導電体６２８、及び導電体６３０と同様の材料を用いて設けることができる。
特に、絶縁体４１０、及び絶縁体４１４と接する領域の導電体４１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ６００とトランジスタ４００ａ及びトランジスタ４００ｂとは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ６００からトランジスタ４００ａ及びトランジスタ４００ｂへの水素の拡散を抑制することができる。
絶縁体４１２の上方には、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂが設けられている。なお、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂの構造は、先の実施の形態で説明したトランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂを用いればよい。また、図１２に示すトランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタ及び容量素子を用いればよい。
また、導電体４４８を導電体４１８と接するように設けることで、トランジスタ６００と接続される導電体４５３をトランジスタ４００ａ及びトランジスタ４００ｂの上方に取り出すことができる。図１２においては、配線３００２をトランジスタ４００ａ及びトランジスタ４００ｂの上方に取り出したが、これに限られることなく、配線３００１または配線３００７などをトランジスタ４００ａ及びトランジスタ４００ｂの上方に取り出す構成にしてもよい。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
次いで、シリコンを用いたトランジスタと容量素子とをメモリセルに有する通常のＤＲＡＭと、本発明の一態様に係る半導体装置とで、作製に必要となるマスク枚数について比較した。比較に際し、通常のＤＲＡＭと、本発明の一態様に係る半導体装置とで周辺回路の作製工程が同じであることを前提とした。また、通常のＤＲＡＭにおけるメモリセル部分のマスク数は、特開２０１６−１２７１９３号公報に記載された半導体装置の作製方法をもとに算出した。また、本発明の一態様に係るメモリセル部分のマスク数は、実施の形態５に記載の作製方法をもとに算出した。
以下の表１に、通常のＤＲＡＭと、本発明の一態様に係る半導体装置（ＤＯＳＲＡＭと示す）の、概算のマスク枚数を示す。
Figure JPOXMLDOC01-appb-T000001
表１に示すように、周辺回路部分のマスク枚数は、ＤＲＡＭよりもＤＯＳＲＡＭの方が４枚少ない見積もりとなった。これは、ＤＲＡＭの場合、周辺回路部分のトランジスタとメモリセル部分のトランジスタとを作り分けるために、マスクを余分に必要とするからである。具体的にＤＲＡＭの場合、ゲート絶縁膜の作り分けのために２枚、ＬＤＤ構造の作り分けのために２枚、マスクを余分に必要となった。
また、メモリセル部分のマスク枚数は、ＤＲＡＭよりもＤＯＳＲＡＭの方が３枚少ない見積もりとなった。これは、ＤＯＳＲＡＭの場合、容量素子５００ａ及び容量素子５００ｂがシリンダ型であるため、トランジスタ４００ａと容量素子５００ａとの間の電気的な接続を確保するためのコンタクトホールの開口工程を省略することができるためである。上記コンタクトホールは、マスクを変えて２回パターニングする微細加工が必要とされるので、ＤＯＳＲＡＭの場合、２枚分のマスクを少なくすることができた。加えて、ＤＯＳＲＡＭでは、動作に必要とされる容量素子５００ａ及び容量素子５００ｂの容量値をＤＲＡＭに比べて小さく抑えることができるので、容量素子５００ａ及び容量素子５００ｂの高さ方向における幅を抑えることができ、それにより、容量素子５００ａ及び容量素子５００ｂを支持するための支持膜を作製するためのマスク１枚を省略することができた。
また、配線部分のマスク枚数は、ＤＲＡＭよりもＤＯＳＲＡＭの方が４枚多い見積もりとなった。これは、ＤＯＳＲＡＭでは、第２のゲート電極に電気的に接続されるバックゲートゲート配線と、セルアレイ下方のセンスアンプを駆動するための配線とが、追加で必要になるためである。具体的には、ＤＯＳＲＡＭはＤＲＡＭと比べると、配線２層分が増加し、４枚のマスクが追加で必要となった。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置又はコンピュータを適用することができる電子機器等について説明する。
本発明の一態様に係る半導体装置又はコンピュータは、様々な電子機器に搭載することができる。特に、本発明の一態様に係る半導体装置は、電子機器に内蔵されるメモリとして用いることができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２８に、電子機器の例を示す。
図２８（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
図２８（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図２８（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
図２８（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
図２８（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
図２８（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の半導体装置又はコンピュータを適用するゲーム機はこれに限定されない。本発明の一態様の半導体装置又はコンピュータを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
図２８（Ｅ１）は移動体の一例である自動車５７００を示し、図２８（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２８（Ｅ１）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
上記の各種電子機器に、本発明の一態様の半導体装置又はコンピュータを用いることにより、電子機器の小型化、高速化、又は低消費電力化を図ることができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
本実施例では、セルアレイＣＡをセンスアンプアレイＳＡＡ等の上方に積層した構造による効果について説明する。ここでは特に、積層構造が動作速度、回路面積などに与える影響についての評価結果について説明する。なお、本実施例では、図２（Ｂ−１）乃至図２（Ｂ−３）に示すようにＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）ともいう。
評価には、４種類の記憶回路（記憶回路Ａ乃至Ｄ）を用いた。記憶回路ＡはメモリセルにＳｉトランジスタを用いたＤＲＡＭであり、記憶回路Ｂ、Ｃ、ＤはＤＯＳＲＡＭである。記憶回路Ｂは、セルアレイＣＡとセンスアンプアレイＳＡＡを積層せずに同一層に設けた構造を有する記憶回路である。記憶回路Ｃは、図３（Ａ）に示すように、センスアンプアレイＳＡＡの上方にセルアレイＣＡを積層した構造（積層構造Ａ）を有する記憶回路である。記憶回路Ｄは、図３（Ｂ）に示すように、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡの上方にセルアレイＣＡを積層した構造（積層構造Ｂ）を有する記憶回路である。
まず、記憶回路Ａ乃至Ｄの動作速度の比較を行った。記憶回路Ａ（ＤＲＡＭ）の動作速度は、配線ＷＬの幅が２５ｎｍ、長さが１４０ｎｍである場合を想定して算出した。また、記憶回路Ｂ、Ｃ、Ｄ（ＤＯＳＲＡＭ）の動作速度は、配線ＷＬの幅が２５ｎｍ、長さが２５ｎｍである場合を想定して算出した。記憶回路Ａ乃至Ｄのそれぞれについて、メモリセルＭＣの抵抗、配線ＢＬの容量値ＣＢＬ、メモリセルＭＣに設けられた容量素子の容量値Ｃｓ、メモリセルＭＣの動作速度を見積もった結果を、表２に示す。なお、メモリセルＭＣの動作速度は、記憶回路Ａ（ＤＲＡＭ）の速度を１として算出した。
Figure JPOXMLDOC01-appb-T000002
表２に示すように、積層構造を用いることにより、配線ＢＬの容量を低減し、メモリセルＭＣの容量素子を小さくできることが分かる。また、これにより、積層構造を用いた記憶回路（記憶回路Ｃ、Ｄ）は高速動作が可能となることが分かる。
また、記憶回路Ａ乃至Ｄについて、メモリセルＭＣのデータの保持時間、一の配線ＢＬに接続されたメモリセルＭＣの数、面積削減率を見積もった結果を、表３に示す。なお、面積削減率は、記憶回路Ａ（ＤＲＡＭ）を基準として算出した。
Figure JPOXMLDOC01-appb-T000003
表３に示すように、積層構造は面積の削減に有効であることが分かる（記憶回路Ｃ、Ｄ）。また、積層Ｂの構造を用いることにより、積層Ａの構造よりもさらに面積の削減が可能であることが分かる。
以上のように、ＯＳトランジスタを用いてメモリセルＭＣを形成し、センスアンプアレイＳＡＡ等の上方に積層する構造が、記憶回路の高速化及び面積削減に有効であることが分かる。
１０：半導体装置、１１：ブロック、５０：コンピュータ、５１：処理部、５２：記憶部、５３：記憶部、５４：入力部、５５：出力部、５６：伝送路、２００：トランジスタ、４００ａ：トランジスタ、４００ｂ：トランジスタ、４０５＿１：導電体、４０５＿１ａ：導電体、４０５＿１ｂ：導電体、４０５＿２：導電体、４０５＿２ａ：導電体、４０５＿２ｂ：導電体、４１０：絶縁体、４１２：絶縁体、４１４：絶縁体、４１６：絶縁体、４１８：導電体、４２０：絶縁体、４２２：絶縁体、４２４：絶縁体、４３０：酸化物、４３０＿１ｃ：酸化物、４３０＿２ｃ：酸化物、４３０ａ：酸化物、４３０Ａ：酸化膜、４３０ｂ：酸化物、４３０Ｂ：酸化膜、４３０ｃ：酸化膜、４３０＿ｃ１：酸化物、４３０＿ｃ２：酸化物、４４０：導電体、４４２：領域、４４２ｂ：導電体、４４２ａ：導電体、４４２Ａ：膜、４４２ｂ：導電体、４４２ｃ：導電体、４４３ａ：領域、４４３ｂ：領域、４４３ｃ：領域、４４４：絶縁体、４４６：導電体、４４８：導電体、４５０：絶縁膜、４５０＿１：絶縁体、４５０＿２：絶縁体、４５０ａ：絶縁体、４５０ｂ：絶縁体、４５３：導電体、４６０：導電膜、４６０＿１：導電体、４６０＿１ａ：導電体、４６０＿１ｂ：導電体、４６０＿２：導電体、４６０＿２ａ：導電体、４６０＿２ｂ：導電体、４６０ａ：導電体、４６０ｂ：導電体、４７０：絶縁膜、４７０ａ：絶縁体、４７０ｂ：絶縁体、４７１：絶縁膜、４７１ａ：絶縁体、４７１ｂ：絶縁体、４７４：絶縁体、４７５：絶縁膜、４７５ａ：絶縁体、４７５ｂ：絶縁体、４８０：絶縁体、４８１：絶縁体、４８４：絶縁体、４９０：絶縁体、４９１：絶縁体、４９２ａ：導電体、４９２ｂ：導電体、５００：容量素子、５００ａ：容量素子、５００ｂ：容量素子、５１０：導電体、５１０ａ：導電体、５１０ｂ：導電体、５２０ａ：導電体、５２０ｂ：導電体、５３０：絶縁体、５４０：絶縁体、６００：トランジスタ、６１１：基板、６１３：半導体領域、６１４ａ：低抵抗領域、６１４ｂ：低抵抗領域、６１５：絶縁体、６１６：導電体、６２０：絶縁体、６２２：絶縁体、６２４：絶縁体、６２６：絶縁体、６２８：導電体、６３０：導電体、６５０：絶縁体、６５２：絶縁体、６５４：絶縁体、６５６：導電体、６６０：絶縁体、６６２：絶縁体、６６６：導電体、６７２：絶縁体、６７４：絶縁体、６７６：導電体、３００１：配線、３００２：配線、３００３：配線、３００４ａ：配線、３００４ｂ：配線、３００５ａ：配線、３００５ｂ：配線、３００６ａ：配線、３００６ｂ：配線、３００７：配線、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (2)

  1. 　複数のセルアレイと、複数の周辺回路と、を有し、
    　前記セルアレイは、複数のメモリセルを有し、
    　前記周辺回路は、第１の駆動回路と、第２の駆動回路と、第１の増幅回路と、第２の増幅回路と、第３の増幅回路と、第４の増幅回路と、を有し、
    　前記第１の駆動回路及び前記第２の駆動回路は、前記セルアレイに選択信号を供給する機能を有し、
    　前記第１の増幅回路及び前記第２の増幅回路は、前記セルアレイから入力された電位を増幅する機能を有し、
    　前記第３の増幅回路及び前記第４の増幅回路は、前記第１の増幅回路又は前記第２の増幅回路から入力された電位を増幅する機能を有し、
    　前記第１の駆動回路と、前記第２の駆動回路と、前記第１の増幅回路と、前記第２の増幅回路と、前記第３の増幅回路と、前記第４の増幅回路とは、前記セルアレイと重なる領域を有し、
    　前記複数のメモリセルは、トランジスタと、容量素子と、プラグと、を有し、
    　前記トランジスタは、酸化物半導体と、前記酸化物半導体上の第１の絶縁体と、前記第１の絶縁体上の第１の導電体と、前記第１の導電体の側面と接する第２の絶縁体と、を有し、
    　前記第１の容量素子は、前記酸化物半導体上、及び前記第２の絶縁体上の第３の導電体と、前記第３の導電体上の第３の絶縁体と、前記第３の絶縁体上の第４の導電体と、を有し、
    　前記プラグは、前記酸化物半導体、前記第２の絶縁体に接して設けられることを特徴とする半導体装置。
  2. 　請求項１において、
    　前記トランジスタ上に第４の絶縁体を有し、
    　前記第４の絶縁体は、開口部を有し、
    　前記開口部は、前記第２の絶縁体と重なる領域を有し、
    　前記開口部は、前記酸化物半導体と重なる領域を有し、
    　前記開口部において、前記第３の導電体は前記酸化物半導体と電気的に接続されていることを特徴とする半導体装置。
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