CN111052236B - 半导体装置 - Google Patents

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Abstract

提供一种新颖的半导体装置。该半导体装置包括多个单元阵列以及多个外围电路。单元阵列包括多个存储单元。外围电路包括第一驱动电路、第二驱动电路、第一放大电路、第二放大电路、第三放大电路及第四放大电路。第一驱动电路及第二驱动电路具有对单元阵列提供选择信号的功能。第一放大电路及第二放大电路具有放大从单元阵列输入的电位的功能。第三放大电路及第四放大电路具有放大从第一放大电路或第二放大电路输入的电位的功能。第一驱动电路、第二驱动电路、第一放大电路、第二放大电路、第三放大电路及第四放大电路包括与单元阵列重叠的区域。存储单元的沟道形成区含有金属氧化物。

Description

半导体装置
技术领域
本发明的一个方式涉及一种半导体装置、计算机及电子设备。
注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、摄像装置、显示装置、发光装置、蓄电装置、存储装置、显示模块、显示系统、检查系统、电子设备、照明装置、输入装置、输入输出装置、其驱动方法或者其制造方法。
此外，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。晶体管、半导体电路、运算装置及存储装置等都是半导体装置的一个方式。另外，显示装置、摄像装置、电光装置、发电装置(包括薄膜太阳能电池、有机薄膜太阳能电池等)以及电子设备有时包括半导体装置。
背景技术
DRAM(Dynamic Random Access Memory：动态随机存取存储器)广泛地用作内置于各种电子设备中的存储器。DRAM与其他的半导体集成电路同样按照比例定律(scalinglaw)进行微型化。专利文献1公开了一种适合DRAM的微型化的晶体管的制造方法。
另外，专利文献2公开一种将使用氧化物半导体的晶体管用于DRAM的例子。由于使用氧化物半导体的晶体管在关闭状态下的泄漏电流(关态电流：off-state current)非常小，由此可以制造刷新间隔长功耗少的存储器。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2016-127193号公报
[专利文献2]日本专利申请公开第2017-28237号公报
发明内容
发明所要解决的技术问题
本发明的一个方式的目的是提供一种新颖的半导体装置。另外，本发明的一个方式的目的是提供一种电路面积小的半导体装置。另外，本发明的一个方式的目的是提供一种低功耗的半导体装置。本发明的一个方式的目的是提供一种能够高速工作的半导体装置。
注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。另外，上述目的的记载不妨碍其他目的的存在。可以从说明书、权利要求书、附图等的记载显而易见地看出并抽出上述以外的目的。
解决技术问题的手段
根据本发明的一个方式的半导体装置包括多个单元阵列以及多个外围电路。单元阵列包括多个存储单元。外围电路包括第一驱动电路、第二驱动电路、第一放大电路、第二放大电路、第三放大电路及第四放大电路。第一驱动电路及第二驱动电路具有对单元阵列提供选择信号的功能。第一放大电路及第二放大电路具有放大从单元阵列输入的电位的功能。第三放大电路及第四放大电路具有放大从第一放大电路或第二放大电路输入的电位的功能。第一驱动电路、第二驱动电路、第一放大电路、第二放大电路、第三放大电路及第四放大电路包括与单元阵列重叠的区域。存储单元的沟道形成区含有金属氧化物。
另外，在根据本发明的一个方式的半导体装置中，第一驱动电路可以与第二驱动电路、第二放大电路及第三放大电路邻接，第二驱动电路可以与第一驱动电路、第一放大电路及第四放大电路邻接，第一放大电路可以与第二驱动电路、第二放大电路、第三放大电路及第四放大电路邻接，第二放大电路可以与第一驱动电路、第一放大电路、第三放大电路及第四放大电路邻接。
另外，在根据本发明的一个方式的半导体装置中，第一驱动电路及第二驱动电路可以通过多个第一布线与单元阵列电连接，第一放大电路及第二放大电路可以通过多个第二布线与单元阵列电连接，第三放大电路及第四放大电路可以与第三布线电连接，第三布线可以以横跨多个外围电路的方式设置，第三布线可以不与多个第一布线及多个第二布线接触。
另外，在根据本发明的一个方式的半导体装置中，单元阵列可以包括第一至第四子阵列，第一驱动电路可以具有对第一子阵列及第二子阵列提供选择信号的功能，第二驱动电路可以具有对第三子阵列及第四子阵列提供选择信号的功能，第一放大电路及第二放大电路可以具有放大从第一子阵列及第三子阵列输入的电位或者从第二子阵列及第四子阵列输入的电位的功能。
另外，根据本发明的一个方式的计算机包括上述半导体装置，该半导体装置用作高速缓冲存储器或主存储装置。
另外，根据本发明的一个方式的电子设备内置有上述半导体装置或计算机。
发明效果
根据本发明的一个方式，可以提供一种新颖的半导体装置。根据本发明的一个方式，可以提供一种电路面积小的半导体装置。另外，根据本发明的一个方式，可以提供一种低功耗的半导体装置。根据本发明的一个方式可以提供一种能够高速工作的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。此外，本发明的一个方式并不需要具有所有上述效果。可以从说明书、权利要求书、附图等的记载显而易见地看出并抽出上述以外的效果。
附图简要说明
图1示出半导体装置的结构实例的图。
图2A、图2B1、图2B2、图2B3示出半导体装置及存储单元的结构实例的图。
图3A、图3B示出半导体装置的叠层结构的例子的图。
图4示出半导体装置的结构实例的图。
图5示出半导体装置的结构实例的图。
图6示出半导体装置的结构实例的图。
图7示出半导体装置的结构实例的图。
图8示出读出放大器的结构实例的图。
图9示出时序图。
图10示出计算机的结构实例的图。
图11A、图11B、图11C示出半导体装置的结构实例的图。
图12示出半导体装置的结构实例的图。
图13示出半导体装置的结构实例的图。
图14A、图14B、图14C示出半导体装置的制造方法的图。
图15A、图15B、图15C示出半导体装置的制造方法的图。
图16A、图16B、图16C示出半导体装置的制造方法的图。
图17A、图17B、图17C示出半导体装置的制造方法的图。
图18A、图18B、图18C示出半导体装置的制造方法的图。
图19A、图19B、图19C示出半导体装置的制造方法的图。
图20A、图20B、图20C示出半导体装置的制造方法的图。
图21A、图21B、图21C示出半导体装置的制造方法的图。
图22A、图22B、图22C示出半导体装置的制造方法的图。
图23A、图23B、图23C示出半导体装置的制造方法的图。
图24A、图24B、图24C示出半导体装置的制造方法的图。
图25A、图25B、图25C示出半导体装置的制造方法的图。
图26A、图26B、图26C示出半导体装置的制造方法的图。
图27A、图27B、图27C示出半导体装置的制造方法的图。
图28A、图28B、图28C、图28D、图28E1、图28E2示出电子设备图。
实施发明的方式
下面，参照附图对本发明的实施方式进行详细说明。注意，本发明不局限于以下实施方式中的说明，而所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(oxide semiconductor)等。例如，在将金属氧化物用于晶体管的沟道形成区的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物具有放大作用、整流作用和开关作用中的至少一个的情况下，可以将该金属氧化物称为金属氧化物半导体(metal oxidesemiconductor)。下面，将在沟道形成区中包含金属氧化物的晶体管也称为OS晶体管。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。将在后面说明金属氧化物的详细内容。
另外，在本说明书等中，当明确地记载为“X与Y连接”时，在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也记载于附图或文中。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X与Y直接连接的情况的一个例子，可以举出在X与Y之间没有连接能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件和负载等)，并且X与Y没有通过能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件和负载等)连接的情况。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件、负载等)。此外，开关具有控制导通或关闭的功能。换言之，开关具有其成为开启状态或关闭状态而控制是否使电流流过的功能。或者，开关具有选择并切换电流路径的功能。另外，X和Y电连接的情况包括X与Y直接连接的情况。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA转换电路、AD转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差动放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。另外，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。
此外，当明确地记载为“X与Y电连接”时，在本说明书等中公开的情况包括：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；X与Y在功能上连接的情况(换言之，以中间夹有其他电路的方式连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。换言之，当明确记载为“电连接”时，在本说明书等中公开了与只明确记载为“连接”的情况相同的内容。
另外，在本说明书等中，当说明晶体管的连接关系时，记载为“源极和漏极中的一个”(或者第一电极或第一端子)或“源极和漏极中的另一个”(或者第二电极或第二端子)。这是因为晶体管的源极和漏极根据晶体管的结构或工作条件等改变的缘故。注意，根据情况可以将晶体管的源极和漏极适当地换称为源极(漏极)端子或源极(漏极)电极等。另外，在本说明书等中，有时将栅极以外的两个端子称为第一端子及第二端子或第三端子及第四端子。注意，在本说明书等中，沟道形成区指的是形成沟道的区域，通过对栅极施加电位形成该区域，而可以使电流流过源极-漏极之间。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，源极和漏极可以互相调换。
另外，在本说明书等中记载的晶体管具有两个以上的栅极时，有时将该栅极称为第一栅极、第二栅极或前栅极、背栅极。尤其是，可以将“前栅极”简称为“栅极”。此外，可以将“背栅极”简称为“栅极”。
另外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。
另外，在本说明书等中，可以适当地对电压和电位进行换称。电压是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，可以将电压换称为电位。接地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。
在本说明书等中，根据情况或状态，可以互相调换“布线”、“信号线”及“电源线”等词句。例如，有时可以将“布线”变换为“信号线”。此外，例如有时可以将“布线”变换为“电源线”。反之亦然，有时可以将“信号线”或“电源线”变换为“布线”。有时可以将“电源线”变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。另外，根据情况或状态，可以互相将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”等变换为“电位”。
另外，即使示出在附图上独立的构成要素相互电连接，也有一个构成要素兼有多个构成要素的功能的情况。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
(实施方式1)
在本实施方式中，对根据本发明的一个方式的半导体装置的结构实例进行说明。
<半导体装置>
图1示出根据本发明的一个方式的半导体装置10的结构实例。半导体装置10具有存储装置的功能。因此，有时也将半导体装置10称作存储装置。
半导体装置10包括单元阵列CA、驱动电路RD、读出放大器阵列SAA、全局读出放大器GSA、控制电路CTRL及输入输出电路I/O。在图1中，将由单元阵列CA、驱动电路RD、读出放大器阵列SAA及两个全局读出放大器GSA构成的区域记作区块11。半导体装置10包括多个区块11。
单元阵列CA由以矩阵状配置的多个存储单元MC构成。存储单元MC是具有储存数据的功能的存储电路。储存至存储单元MC的数据可以是1位数据(2值数据)也可以是2位以上的数据(多值数据)。另外，也可以是模拟数据。
驱动电路RD是具有选择指定的行的存储单元MC的功能的行译码器。具体而言，驱动电路RD具有将用来选择进行数据的写入或读出的存储单元MC的信号(以下，也称为选择信号)的功能。
读出放大器阵列SAA是具有如下功能的放大电路：放大输入的信号并将其输出至单元阵列CA或全局读出放大器GSA。具体而言，读出放大器阵列SAA具有放大对应于写入单元阵列CA的数据的电位(以下，也称为写入电位)并将其输出至单元阵列CA的功能以及放大对应于从单元阵列CA读出的数据的电位(以下，也称为读出电位)并将其输出至全局读出放大器GSA的功能。另外，读出放大器阵列SAA具有选择向全局读出放大器GSA输出的数据的功能。
读出放大器阵列SAA可以由多个读出放大器SA构成。读出放大器SA的具体结构实例将在后面说明。
全局读出放大器GSA是具有放大输入的信号并将其输出至读出放大器阵列SAA或控制电路CTRL的功能的放大电路。具体而言，全局读出放大器GSA具有放大从控制电路CTRL经由布线GBL输入的写入电位并将其输出至读出放大器阵列SAA的功能。另外，全局读出放大器GSA具有放大从读出放大器阵列SAA输入的读出电位并通过布线GBL将其输出至控制电路CTRL的功能。另外，全局读出放大器GSA具有选择向布线GBL输出的数据的功能。
全局读出放大器GSA例如可以像读出放大器阵列SAA那样由多个SA构成。
图2A示出单元阵列CA、驱动电路RD、读出放大器阵列SAA及全局读出放大器GSA的连接关系的具体例子。存储单元MC分别与布线WL及布线BL连接。从驱动电路RD经由布线WL向存储单元MC提供选择信号。另外，从读出放大器阵列SAA经由布线BL向存储单元MC提供写入电位。另外，从存储单元MC经由布线BL向读出放大器阵列SAA提供读出电位。
读出放大器阵列SAA所包括的多个读出放大器SA分别与一对布线BL连接。图2A示出如下结构实例：与一个单元阵列CA中的奇数列的存储单元MC连接的布线BL(布线BLa)、与其他单元阵列CA中的偶数列的存储单元MC连接的布线BL(布线BLb)与同一读出放大器SA连接。通过读出放大器SA，布线BLa与布线BLb的电位差被放大。并且，被放大的读出电位通过布线SALa、布线SALb被输出至全局读出放大器GSA。另外，数据写入时，通过读出放大器SA，布线SALa与布线SALb的电位差被放大，该被放大了的电位作为写入电位被输出至布线BLa、布线BLb。
图2A中示出读出放大器阵列SAA与两个全局读出放大器GSA连接的例子。在该情况下，读出放大器阵列SSA所包括的读出放大器SA的一半与一个全局读出放大器GSA连接，剩下的读出放大器SA与另一个全局读出放大器GSA连接。
另外，读出放大器SA具有选择是否对布线SALa、布线SALb输出电位的功能。由此，可以选择从读出放大器阵列SAA输出到全局读出放大器GSA的电位。
图2B1至图2B3示出存储单元MC的具体的结构实例。图2B1所示的存储单元MC包括晶体管Tr1、电容器C1。晶体管Tr1的栅极与布线WL连接，源极和漏极中的一个与电容器C1的一个电极连接，源极和漏极中的另一个与布线BL连接。电容器C1中的另一个的电极与端子P1连接。在此，将晶体管Tr1的源极和漏极中的一个与电容器C1的一个电极连接的节点记作节点N。
预定电位从布线BL通过晶体管Tr1提供给节点N。当晶体管Tr1变为关闭状态时，节点N变为浮动状态，节点N的电位被保持。由此，可以在存储单元MC中储存数据。晶体管Tr1的导通状态可以利用向布线WL提供的电位(选择信号)进行控制。
另外，晶体管Tr1包括与端子P2连接的背栅极。可以通过控制端子P2的电位来控制晶体管Tr1的阈值电压。作为向端子P2提供的电位，例如，可以为固定电位(例如，负的恒电位)，也可以为对应存储单元MC的工作的变化的电位。
在此，晶体管Tr1优选使用OS晶体管。金属氧化物比硅等其他的半导体的带隙宽、载流子密度低，所以OS晶体管的关态电流极小。注意，关态电流是指当晶体管处于关闭状态时在源极和漏极之间流过的电流。由此，通过作为晶体管Tr1使用OS晶体管，可以长时间地保持节点N所保持的电位，由此可以不需要以指定周期进行再写入工作(刷新工作)或者可以使刷新工作的频率变为极少。由此，可以降低半导体装置10的功耗。
另外，OS晶体管的耐压性比在沟道形成区中包含硅(单晶硅等)的晶体管(以下，也称为Si晶体管)高。因此，通过作为晶体管Tr1使用OS晶体管，可以使节点N所保持的电位的范围扩大。
作为金属氧化物，例如可以使用Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M为Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)等。此外，包含铟和锌的氧化物也可以还包含选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。这里尤其对作为晶体管Tr1采用n沟道型OS晶体管时的情况进行说明。
另外，如图2B2所示，晶体管Tr1的背栅极也可以与前栅极连接。由此，可以增加晶体管Tr1的通态电流。另外，如图2B3所示，晶体管Tr1也可以不具有背栅极。
图1所示的控制电路CTRL具有监督半导体装置10的整体工作并控制数据的读出及写入的功能。具体而言，控制电路CTRL具有通过对从外部输入的信号进行处理来生成用于控制数据的读出及写入的各种控制信号的功能。例如，控制电路CTRL生成控制驱动电路RD的工作的信号，该信号通过布线CL供应至驱动电路RD。
输入输出电路I/O具有接收来自外部的数据及向外部传输数据的功能。输入输出电路I/O与控制电路CTRL连接。
为了提高半导体装置10的工作速度，优选降低附加到布线BL的寄生电容。并且，为了降低寄生电容，优选减少连接到一个布线BL的存储单元MC的个数并减少布线BL与布线WL的交叉部的个数。因此，优选如图1所示地设置多个单元阵列CA，由此减少一个单元阵列CA所包括的存储单元MC的个数。但是，伴随单元阵列CA的增加，读出放大器阵列SAA的个数也增加。因此，当通过分割单元阵列CA使工作高速化时，有可能因读出放大器阵列SAA的个数增加导致电路面积增大。
这里，可以将OS晶体管层叠在其他的元件(晶体管等)的上方。因此，通过作为存储单元MC使用OS晶体管，可以如图3A所示地在读出放大器阵列SAA的上方层叠单元阵列CA。这样，即便读出放大器阵列SAA的个数增加，也可以减少电路面积的增加或者不增大电路面积。由此，可以在抑制面积增加的同时降低布线BL的寄生电容，从而可以提高半导体装置10的工作速度。
再者，可以将读出放大器阵列SAA以外的电路设置在与单元阵列CA重叠的位置上。例如，如图3B所示，可以将读出放大器阵列SAA、驱动电路RD及全局读出放大器GSA以与单元阵列CA重叠的方式设置。由此，可以进一步削减半导体装置10的电路面积。
当在与单元阵列CA重叠的位置设置读出放大器阵列SAA以外的电路时，优选使读出放大器阵列SAA的电路面积尽可能小。例如，使与一个读出放大器SA连接的存储单元MC的个数变为2倍并使读出放大器SA的个数为1/2，可以使读出放大器阵列SAA的面积变为1/2。
图4示出图3B所示的叠层结构的具体例子。在图4中，驱动电路RD、读出放大器阵列SAA及全局读出放大器GSA设置在与单元阵列CA重叠的位置上。另外，外围电路PC相当于由单元阵列CA以外的电路(具体而言，驱动电路RD、读出放大器阵列SAA及全局读出放大器GSA)构成的电路。在图4中，作为典型例子，示出四个单元阵列CA(CA_1至CA_4)以及设置在与单元阵列CA_1至CA_4重叠的区域中的四个外围电路PC(PC_1至PC_4)。
在外围电路PC中，驱动电路RD被分割为驱动电路RDa、RDb，读出放大器阵列SAA被分割为读出放大器阵列SAAa、SAAb。也就是说，由驱动电路RDa、RDb构成的电路相当于图1中的驱动电路RD。另外，由读出放大器阵列SAAa、SAAb构成的电路相当于图1中的读出放大器阵列SAA。
驱动电路RDa、RDb、读出放大器阵列SAAa、SAAb及全局读出放大器GSA如图4所示地设置。具体而言，驱动电路RDa与驱动电路RDb、读出放大器阵列SAAb及全局读出放大器GSA邻接。驱动电路RDb与驱动电路RDa、读出放大器阵列SAAa及全局读出放大器GSA邻接。读出放大器阵列SAAa与驱动电路RDb、读出放大器阵列SAAb及两个全局读出放大器GSA邻接。读出放大器阵列SAAb与驱动电路RDa、读出放大器阵列SAAa及两个全局读出放大器GSA邻接。全局读出放大器GSA与驱动电路RDa或驱动电路RDb、读出放大器阵列SAAa、读出放大器阵列SAAb及其他的全局读出放大器GSA邻接。
另外，如图4所示，驱动电路RDa、RDb、读出放大器阵列SAAa、SAAb、两个全局读出放大器GSA分别以与单元阵列CA具有重叠的区域的方式设置。具体而言，当单元阵列CA被分割为四个子阵列CAa至CAd时，驱动电路RDa和全局读出放大器GSA、驱动电路RDb和全局读出放大器GSA、读出放大器阵列SAAa、读出放大器阵列SAAb分别具有与子阵列CAa至CAd中的任意个重叠的区域。例如，当聚焦单元阵列CA_1及外围电路PC_1时，子阵列CAa具有与驱动电路RDa及全局读出放大器GSA重叠的区域，子阵列CAb具有与读出放大器阵列SAAa重叠的区域，子阵列CAc具有与读出放大器阵列SAAb重叠的区域，子阵列CAd具有与驱动电路RDb及全局读出放大器GSA重叠的区域。
通过像上述那样设置外围电路PC，也可以将读出放大器阵列SAA、驱动电路RD及全局读出放大器GSA也设置在与单元阵列CA重叠的位置上。由此，可以缩小半导体装置10的电路面积。
图5示出单元阵列CA与外围电路PC的连接结构的例子。这里，作为典型的例子，示出图4中的单元阵列CA_2、CA_3及外围电路PC_2、PC_3。驱动电路RDa、RDb通过布线WL与单元阵列CA连接。读出放大器阵列SAAa、SAAb通过布线BL与单元阵列CA连接。另外，全局读出放大器GSA与设置在外围电路PC与单元阵列CA间的层中的布线GBL连接。注意，虽然图5中没有进行图示，单元阵列CA中的布线WL与布线BL的交叉部设置有存储单元MC(参照图2)。
驱动电路RDa通过布线WL与子阵列CAa、CAb中的存储单元MC连接。另外，驱动电路RDb通过布线WL与子阵列CAc、CAd中的存储单元MC连接。驱动电路RDa具有对子阵列CAa、CAb提供选择信号的功能，驱动电路RDb具有对子阵列CAc、CAd提供选择信号的功能。如此，一个单元阵列CA中利用驱动电路RDa及驱动电路RDb进行存储单元MC的选择。
另外，读出放大器阵列SAAa、SAAb分别通过布线BL与邻接的两个单元阵列CA连接。例如，图5中邻接设置的读出放大器阵列SAAa、SAAb(外围电路PC_2的读出放大器阵列SAAb、外围电路PC_3的读出放大器阵列SAAa)分别与两个单元阵列CA(CA_2、CA_3)连接。并且，该读出放大器阵列SAAa及读出放大器阵列SAAb具有放大与单元阵列CA_2连接的布线BL与与单元阵列CA_3连接的布线BL的电位差的功能。
图6示出邻接设置的读出放大器阵列SAAa、SAAb与单元阵列CA_2、CA_3的连接关系的例子。在图6中，将与单元阵列CA_2连接的布线BL记作布线BLa，将与单元阵列CA_3连接的布线BL记作布线BLb。
读出放大器阵列SAAa、SAAb分别包括多个读出放大器SA。另外，读出放大器SA分别通过布线SALa、SALb与全局读出放大器GSA连接。
读出放大器阵列SAAb所包括的读出放大器SA与奇数列的布线BLa及奇数列的布线BLb连接。另外，读出放大器阵列SAAa所包括的读出放大器SA与偶数列的布线BLa及偶数列的布线BLb连接。并且，读出放大器SA分别具有放大布线BLa与布线BLb的电位差并将其输出至布线SALa和布线SALb的功能。由此，读出放大器阵列SAAa、SAAb可以放大从单元阵列CA_2的子阵列CAb、CAd读出的数据以及从单元阵列CA_3的子阵列CAb、CAd读出的数据。
注意，读出放大器SA与布线BL的连接关系不局限于上述关系。也就是说，只要是能够利用读出放大器阵列SAAa、SAAb放大从单元阵列CA_2的子阵列CAb、CAd读出的数据及从单元阵列CA_3的子阵列CAb、CAd读出的数据，可以采用任何连接关系。例如，可以利用读出放大器阵列SAAb放大从单元阵列CA_2的子阵列CAb、CAd读出的数据，利用读出放大器阵列SAAa放大从单元阵列CA_3的子阵列CAb、CAd读出的数据。
通过读出放大器阵列SAAa、SAAb放大的数据被选择性地输入到邻接的全局读出放大器GSA中。注意，虽然图4、图5中各有两个与读出放大器阵列SAAa、SAAb邻接的全局读出放大器GSA，读出放大器阵列SAAa、SAAb的输出可以输入到任意全局读出放大器GSA中。并且，通过全局读出放大器GSA放大的数据被输出至布线GBL。
通过将布线GBL设置在与单元阵列CA及外围电路PC重叠的位置上，可以缩小电路面积。但是，如图5所示，单元阵列CA与外围电路PC间有很多布线(布线WL、布线BL等)。因此，布线GBL需要避免与这些布线发生接触地设置。在此，通过采用根据本发明的一个方式的外围电路PC的配置，可以在避免与布线WL的布线群及布线BL的布线群发生接触的情况下形成能够横跨多个外围电路PC的布线GBL的路径。
图7示出外围电路PC_1至PC_4的俯视图。通过将外围电路PC_1至PC_4所包含的电路以上述方式配置，如图7所示，可以将与多个全局读出放大器GSA连接的布线GBL在避免与布线WL及布线BL发生接触的情况下以横跨多个外围电路PC的方式形成。
另外，布线GBL以外的布线，例如，用来连接控制电路CTRL与驱动电路RD的布线CL(参照图1)，也可以以与布线GBL同样的路径配置。图7示出布线CL也以横跨外围电路PC的方式设置的结构。由此，可以将布线CL设置在与外围电路PC及单元阵列CA重叠的区域中，从而可以进一步缩小电路面积。
如上所述，通过采用根据本发明的一个方式的外围电路PC的配置，可以将单元阵列CA配置在与驱动电路RD、读出放大器阵列SAA及全局读出放大器GSA重叠的位置上。另外，可以将布线GBL及布线CL配置在与单元阵列CA及外围电路PC重叠的位置上。由此，可以缩小半导体装置10的电路面积。
<读出放大器>
接着，说明读出放大器SA的结构实例及工作例。这里，作为一个例子，对与存储单元MC连接的读出放大器SA(即，用于读出放大器阵列SAA的读出放大器SA)进行说明。但是，以下说明的读出放大器SA也可以用于全局读出放大器GSA。
[结构实例]
图8示出读出放大器SA的电路结构的一个例子。在此，示出与布线WLa及布线BLa连接的存储单元MCa、与布线WLb及布线BLb连接的存储单元MCb、与存储单元MCa、MCb连接的读出放大器SA。存储单元MCa、MCb采用图2B1所示的结构。读出放大器SA包括放大电路AC、开关电路SC、预充电电路PRC。
放大电路AC包括p沟道型晶体管Tr11及晶体管Tr12、n沟道型晶体管Tr13及晶体管Tr14。晶体管Tr11的源极和漏极中的一个与布线SP连接，源极和漏极中的另一个与晶体管Tr12的栅极、晶体管Tr14的栅极及布线BLa连接。晶体管Tr13的源极和漏极中的一个与晶体管Tr12的栅极、晶体管Tr14的栅极及布线BLa连接，源极和漏极中的另一个与布线SN连接。晶体管Tr12的源极和漏极中的一个与布线SP连接，源极和漏极中的另一个与晶体管Tr11的栅极、晶体管Tr13的栅极及布线BLb连接。晶体管Tr14的源极和漏极中的一个与晶体管Tr11的栅极、晶体管Tr13的栅极及布线BLb连接，源极和漏极中的另一个与布线SN连接。放大电路AC具有放大布线BLa、布线BLb的电位的功能。此外，包括放大电路AC的读出放大器SA用作锁存型读出放大器。
开关电路SC包括n沟道型晶体管Tr21及晶体管Tr22。注意，晶体管Tr21及晶体管Tr22也可以为p沟道型晶体管。晶体管Tr21的源极和漏极中的一个与布线BLa连接，源极和漏极中的另一个与布线SALa连接。晶体管Tr22的源极和漏极中的一个与布线BLb连接，源极和漏极中的另一个与布线SALb连接。晶体管Tr21的栅极及晶体管Tr22的栅极与布线CSEL连接。
开关电路SC具有根据供应到布线CSEL的电位控制布线BLa与布线SALa的导通状态及布线BLb与布线SALb的导通状态的功能。也就是说，可以利用开关电路SC选择是否对布线SALa、布线SALb输出电位。
预充电电路PRC包括n沟道型晶体管Tr31至Tr33。注意，晶体管Tr31至Tr33也可以为p沟道型晶体管。晶体管Tr31的源极和漏极中的一个与布线BLa连接，源极和漏极中的另一个与布线PRE连接。晶体管Tr32的源极和漏极中的一个与布线BLb连接，源极和漏极中的另一个与布线PRE连接。晶体管Tr33的源极和漏极中的一个与布线BLa连接，源极和漏极中的另一个与布线BLb连接。晶体管Tr31的栅极、晶体管Tr32的栅极及晶体管Tr33的栅极与布线PL连接。预充电电路PRC具有使布线BLa及布线BLb的电位初始化的功能。
布线SP、布线SN、布线CSEL、布线PRE、布线PL具有传输用于控制读出放大器SA的工作的信号的功能。这些布线与图1所示的驱动电路RD连接，读出放大器SA对应从驱动电路RD输入的控制信号进行工作。
[工作例]
接着，参照图9所示的时序图对从存储单元MCa读出数据时的读出放大器SA的工作的一个例子进行说明。
首先，在期间T1，使预充电电路PRC工作来对布线BLa及布线BLb的电位进行初始化。具体而言，将布线PL的电位设定为高电平(VH_PL)，使晶体管Tr31至Tr33变为导通状态。由此，可以对布线BLa及布线BLb供应布线PRE的电位Vpre。例如，可以将电位Vpre设定为(VH_SP+VL_SN)/2。然后，将布线PL的电位设定为低电平(VL_PL)使晶体管Tr31至Tr33变为关闭状态。
此外，在期间T1，布线CSEL的电位为低电平(VL_CSEL)，开关电路SC中的晶体管Tr21、Tr22为关闭状态。另外，布线WLa的电位为低电平(VL_WL)，存储单元MCa所包括的晶体管Tr1为关闭状态。同样地，虽然图9中没有进行图示，布线WLb的电位为低电平(VL_WL)，存储单元MCb所包括的晶体管Tr1为关闭状态。另外，布线SP及布线SN的电位为电位Vpre，读出放大器SA为停止状态。
接着，在期间T2选择布线WLa。具体而言，通过将布线WLa的电位设定为高电平(VH_WL)使存储单元MCa所包括的晶体管Tr1变为导通状态。由此，在存储单元MCa中，布线BLa与电容器C1通过晶体管Tr1变为导通状态，布线BLa的电位对应电容器C1所保持的电荷量改变。
图9示出存储单元MCa储存数据“1”且储存在电容器C1中的电荷量多时的例子。具体而言，当电容器C1中储存的电荷量较多时，通过从电容器C1向布线BLa释放电荷，布线BLa的电位从电位Vpre上升ΔV1。另一方面，当存储单元MCa储存数据“0”而电容器C1中储存的电荷量较少时，通过从布线BLa向电容器C1输入电荷，布线BLa的电位下降ΔV2。
另外，在期间T2，布线CSEL的电位为低电平(VL_CSEL)，开关电路SC中的晶体管Tr21、Tr22为关闭状态。另外，布线SP及布线SN的电位为电位Vpre，读出放大器SA保持停止状态。
接着，在期间T3，将布线SP的电位设定为高电平(VH_SP)，将布线SN的电位设定为低电平(VL_SN)，使放大电路AC变为工作状态。放大电路AC具有放大布线BLa与布线BLb的电位差(图9中为ΔV1)的功能。因此，通过使放大电路AC变为工作状态，布线BLa的电位从Vpre+ΔV1变为接近布线SP的电位(VH_SP)。另外，布线BLb的电位从Vpre变为接近布线SN的电位(VL_SN)。
另外，在期间T3的初期，布线BLa的电位为Vpre-ΔV2时，放大电路AC变为工作状态，由此布线BLa的电位从Vpre-ΔV2变为接近布线SN的电位(VL_SN)。另外，布线BLb的电位从电位Vpre变为接近布线SP的电位(VH_SP)。
另外，在期间T3，布线PL的电位为低电平(VL_PL)，预充电电路PRC中的晶体管Tr31至Tr33为关闭状态。另外，布线CSEL的电位为低电平(VL_CSEL)，开关电路SC中的晶体管Tr21、Tr22为关闭状态。另外，布线WLa的电位为高电平(VH_WL)，存储单元MCa所包括的晶体管Tr1为导通状态。因此，在存储单元MCa中，对应于布线BLa的电位(VH_SP)的电荷被储存至电容器C1。
接着，在期间T4，通过控制布线CSEL的电位使开关电路SC变为导通状态。具体而言，通过将布线CSEL的电位设定为高电平(VH_CSEL)使晶体管Tr21、Tr22变为导通状态。由此，布线BLa的电位被供应至布线SALa，布线BLb的电位被供应至布线SALb。
另外，在期间T4，布线PL的电位为低电平(VL_PL)，预充电电路PRC中的晶体管Tr31至Tr33为关闭状态。另外，布线WLa的电位为高电平(VH_WL)，存储单元MCa所包括的晶体管Tr1为导通状态。另外，布线SP的电位为高电平(VH_SP)，布线SN的电位为低电平(VL_SN)，放大电路AC为工作状态。因此，在存储单元MCa中，对应于布线BLa的电位(VH_SP)的电荷被储存至电容器C1。
接着，在期间T5，通过控制布线CSEL的电位使开关电路SC变为关闭状态。具体而言，通过将布线CSEL的电位设定为低电平(VL_CSEL)使晶体管Tr21、Tr22变为关闭状态。
另外，在期间T5，将布线WLa设定为非选择状态。具体而言，通过将布线WLa的电位设定为低电平(VL_WL)使存储单元MCa所包括的晶体管Tr1变为关闭状态。由此，对应于布线BLa的电位(VH_SP)的电荷被存储单元MCa所包括的电容器C1保持。这样，即便是在进行了数据的读出之后数据仍被存储单元MCa保持。
另外，即便期间T5中开关电路SC为关闭状态，只要读出放大器SA为工作状态，布线BLa与布线BLb的电位差仍被放大电路AC保持。因此，读出放大器SA具有暂时保持从存储单元MCa读出的数据功能。
通过上述工作从存储单元MCa读出数据。另外，同样地从存储单元MCb读出数据。
向存储单元MCa的数据写入也可以以与上述同样的原理进行。具体而言，与进行数据的读出时同样，首先，使预充电电路PRC所包括的晶体管Tr31至Tr33变为暂时导通状态，对布线BLa及布线BLb的电位进行初始化。
接着，选择与进行数据写入的存储单元MCa连接的布线WLa，使存储单元MCa所包括的晶体管Tr1变为导通状态。由此，存储单元MCa中布线BLa与电容器C1通过晶体管Tr1变为导通状态。
接着，将布线SP的电位设定为高电平(VH_SP)并将布线SN的电位设定为低电平(VL_SN)，使放大电路AC变为工作状态。
接着，通过控制布线CSEL的电位使开关电路SC变为导通状态。由此，布线BLa与布线SALa变为导通状态，布线BLb与布线SALb变为导通状态。并且，通过对布线SALa供应写入电位，可以通过开关电路SC向布线BLa供应写入电位。通过上述工作，存储单元MCa所包括的电容器C1储存对应于布线BLa的电位的电荷，存储单元MCa被写入数据。
另外，在对布线BLa提供布线SALa的电位之后，即便开关电路SC中的晶体管Tr21、Tr22为关闭状态，只要读出放大器SA为工作状态，布线BLa与布线BLb的电位差就被放大电路AC保持。因此，使晶体管Tr21、Tr22从导通状态变为关闭状态的时序既可以在选择布线WLa之前也可以选择后。
通过使用多个上述说明的读出放大器SA可以构成读出放大器阵列SAA或全局读出放大器GSA。
如本实施方式所述，在本发明的一个方式中，可以将驱动电路RD、读出放大器阵列SAA及全局读出放大器GSA设置在与单元阵列CA重叠的位置上，由此可以缩小半导体装置10的电路面积。另外，通过采用根据本发明的一个方式的外围电路PC的配置，可以将布线GBL、布线CL等横跨多个外围电路PC的布线以与单元阵列CA与外围电路PC间的层重叠的方式设置，由此可以进一步缩短半导体装置10的电路面积。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式2)
在本实施方式中，对使用上述实施方式说明的半导体装置的计算机的结构实例进行说明。
上述半导体装置10可以用于计算机。图10示出计算机50的结构实例。计算机50包括处理部51、存储部53、输入部54及输出部55。处理部51、存储部53、输入部54及输出部55与传送通道56连接，通过传送通道56进行其间的信息收发。
处理部51能够利用存储部53或输入部54等提供的信息进行运算。处理部51的运算结果被供给至存储部53或输出部55等。处理部51通过执行储存在存储部53中的程序可以进行各种数据处理及程序控制。
处理部51例如可以由中央运算装置(CPU：Central Processing Unit：中央处理器)构成。另外，处理部51可以使用DSP(Digital Signal Processor：数字信号处理器)、GPU(Graphics Processing Unit：图形处理器)等的微处理器构成。微处理器也可以由FPGA(Field Programmable Gate Array：现场可编程门阵列)、FPAA(Field ProgrammableAnalog Array：现场可编程模拟阵列)等PLD(Programmable Logic Device：可编程逻辑器件)构成。
另外，处理部51可以内置有存储部52。存储部52能够用作高速缓冲存储器。存储部52储存存储部53中储存的数据的一部分。
存储部53具有储存处理部51进行运算所使用的数据、处理部51所执行的程序等的功能。也就是说，存储部53用作计算机50的主存储装置。
输入部54具有将从计算机50的外部输入的信息供应给处理部51、存储部53等的功能。输出部55具有根据处理部51进行处理后的结果将存储部53中储存的信息等输出到计算机50的外部的功能。
上述实施方式所说明的半导体装置10可以用于存储部52或存储部53。也就是说，半导体装置10可以用于计算机50的高速缓冲存储器或主存储装置。由此，可以构成低功耗电路面积小的计算机50。
注意，虽然这里对将半导体装置10内置于计算机的例子进行了说明，但是半导体装置10的应用例不局限于此。例如，通过将半导体装置10用于显示装置的图像处理电路可以构成框架存储器等。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式3)
接着，对根据本发明的一个方式的半导体装置的存储单元所包括的晶体管及电容器的结构进行说明。
图11A示出两个存储单元共用一个位线(布线BL)时的晶体管400a、晶体管400b、电容器500a及电容器500b的俯视图。晶体管400a和电容器500a包括在第一存储单元中，晶体管400b和电容器500b包括在第二存储单元中。
另外，图11B相当于沿着图11A的点划线A1-A2的截面图，图11C相当于沿着图11A的点划线A3-A4的截面图。注意，在图11A所示的俯视图中，为了明了化，省略部分构成要素。
如图11A、图11B、图11C所示，晶体管400a包括：以嵌入绝缘体414及绝缘体416的方式设置的导电体405_1(导电体405_1a及导电体405_1b)；设置于导电体405_1上及绝缘体416上的绝缘体420；设置于绝缘体420上的绝缘体422；设置于绝缘体422上的绝缘体424；设置于绝缘体424上的氧化物430(氧化物430a及氧化物430b)；设置于氧化物430上的氧化物430_1c；设置于氧化物430_1c上的绝缘体450a；设置于绝缘体450a上的导电体460a；设置于导电体460a上的绝缘体470a；设置于绝缘体470a上的绝缘体471a；至少以接触于导电体460a的侧面的方式设置的绝缘体475a。
另外，如图11A、图11B、图11C所示，晶体管400b包括：以嵌入绝缘体414及绝缘体416的方式设置的导电体405_2(导电体405_2b及导电体405_2b)；设置于导电体405_2上及绝缘体416上的绝缘体420；设置于绝缘体420上的绝缘体422；设置于绝缘体422上的绝缘体424；设置于绝缘体424上的氧化物430(氧化物430a及氧化物430b)；设置于氧化物430上的氧化物430_2c；设置于氧化物430_2c上的绝缘体450b；设置于绝缘体450b上的导电体460b；设置于导电体460b上的绝缘体470b；设置于绝缘体470b上的绝缘体471b；至少以接触于导电体460b的侧面的方式设置的绝缘体475b。
另外，虽然在图11A、图11B、图11C中示出晶体管400a及晶体管400b具有层叠的氧化物430a及氧化物430b的结构，但是晶体管400a及晶体管400b也可以采用仅由氧化物430b的单层构成的结构。或者，晶体管400a及晶体管400b也可以采用包括层叠的三层以上的氧化物的结构。
另外，虽然图11A、图11B、图11C中示出导电体460a为单层且导电体460b也为单层的结构，但是导电体460a也可以采用由两层以上的导电体层叠而成的结构，导电体460b也可以采用由两层以上的导电体层叠而成的结构。
另外，晶体管400b所具有的结构对应于晶体管400a所具有的结构。因此，在附图中，将相同的三位数字附加到晶体管400a与晶体管400b对应的构成要素。下面，在没有特别说明的情况下，关于晶体管400b的结构，可以参照晶体管400a的说明。
另外，与晶体管400a、400b的说明同样，电容器500b所具有的结构对应于电容器500a所具有的结构。因此，在附图中，将相同的三位数字附加到电容器500a与电容器500b对应的构成要素。因此，下面，在没有特别说明的情况下，关于电容器500b的结构，可以参照电容器500a的说明。
例如，晶体管400a的导电体405_1、氧化物430_1c、绝缘体450a、导电体460a、绝缘体470a、绝缘体471a及绝缘体475a分别对应于晶体管400b的导电体405_2、氧化物430_2c、绝缘体450b、导电体460b、绝缘体470b、绝缘体471b及绝缘体475b。
如图11A、图11B、图11C所示，通过使晶体管400a与晶体管400b共用氧化物430，可以使用作晶体管400a的第一栅电极的导电体460a与用作晶体管400b的第一栅电极的导电体460b间的距离几乎与最小加工尺寸相同，由此可以缩小各存储单元中晶体管所占的面积。
另外，导电体440具有插头、晶体管400a的源电极和漏电极中的一方、晶体管400b的源电极和漏电极中的一方的功能。通过采用该结构，本发明的一个方式可以缩小彼此相邻的晶体管400a与晶体管400b间的间隔。由此，可以实现具有晶体管400a、晶体管400b、电容器500a及电容器500b的半导体装置的高集成化。导电体446与导电体440电连接，具有布线的功能。
此外，在图11A、图11B、图11C中，优选以覆盖晶体管400a及晶体管400b的方式设置绝缘体480。绝缘体480的膜中的水或氢等杂质的浓度优选得到降低。
绝缘体480的开口部以如下方式形成：晶体管400a的绝缘体475a的一部分和晶体管400b的绝缘体475b的一部分与绝缘体480的开口部的一部分重叠的方式。因此，当绝缘体480的开口部形成时，成为绝缘体480的开口部的区域的晶体管400a的绝缘体475a的侧面和晶体管400b的绝缘体475b的侧面部分露出。通过采用该结构，开口部的位置及形状可以根据绝缘体480的形状、绝缘体475a的形状或绝缘体475b的形状自对准地形成。由此，可以将开口部与栅电极间的间隔设计为较小，从而可以实现半导体装置的高集成化。
另外，绝缘体480的开口部中包括与绝缘体475a重叠的区域，具有与绝缘体475b重叠的区域的开口部中形成有导电体440。该开口部的底部的至少一部分中存在氧化物430，导电体440在该开口部中与氧化物430电连接。
注意，也可以以与绝缘体480的开口部的内壁重叠的方式形成氧化铝，然后以与该氧化铝重叠的方式形成导电体440。通过形成氧化铝，可以抑制来自外部的氧透过，而可以防止导电体440的氧化。此外，可以防止水、氢等杂质从导电体440扩散到外部。该氧化铝可以通过利用ALD法等以与绝缘体480的开口部的内壁重叠的方式形成氧化铝并进行各向异性蚀刻而形成。
另外，在本发明的一个方式中，晶体管400a的源区和漏区中的另一个以与电容器500a重叠的方式设置。同样地，晶体管400b的源区和漏区中的另一个以与电容器500b重叠的方式设置。尤其是，电容器500a及电容器500b优选为侧面积大于底面积的结构(以下，也称为缸型电容器)。由此，可以增大电容器500a及电容器500b的每投影面积的电容值。
另外，在本发明的一个方式中，以与晶体管400a的源区和漏区中的另一个接触的方式设置电容器500a的一个电极。同样地，以与晶体管400b的源区和漏区中的另一个接触的方式设置电容器500b的一个电极。通过采用该结构，可以减少形成电容器500a与晶体管400a间的接触及形成电容器500b与晶体管400b间的接触的工序。由此，可以减少工序数，从而降低生产成本。
绝缘体475a及绝缘体475b可以通过各向异性蚀刻处理自对准地形成。通过在晶体管400a中设置绝缘体475a，可以降低形成在导电体460a与电容器500a或导电体440之间的寄生电容。与此同样，通过在晶体管400b中设置绝缘体475b，可以降低形成在导电体460b与电容器500b或导电体440之间的寄生电容。作为绝缘体475a及绝缘体475b，例如，可以使用氧化硅、氧氮化硅、氮氧化硅及氮化硅。通过降低寄生电容，可以使晶体管400a及晶体管400b高速地工作。
例如，作为氧化物430优选使用以如下金属氧化物为代表的氧化物半导体：In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等。此外，作为氧化物430也可以使用In-Ga氧化物、In-Zn氧化物。
由于将氧化物半导体用于沟道形成区的晶体管400a及晶体管400b在非导通状态下的泄漏电流极小，所以可以提供功耗低的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管400a及晶体管400b。
氧化物430中的既不与导电体460a重叠也不与导电体460b重叠的区域的电阻率低于与其重叠的区域的电阻率。通过采用该结构，可以降低电阻率低的区域与导电体440间的接触电阻，由此可以提高晶体管400a及晶体管400b的通态电流。此外，可以降低电阻率低的区域与电容器500a的一个电极或电容器500b的一个电极间的接触电阻，从而可以提高晶体管400a及晶体管400b的通态电流。
在氧化物430中，有时难以明确地观察各区域的边界。在各区域中检测出的金属元素和氢及氮等杂质元素的浓度不需要必须按每区域分阶段地变化，也可以在各区域中逐渐地变化(也称为渐变(gradation))。就是说，越接近沟道形成区，金属元素和氢及氮等杂质元素的浓度越小即可。
此外，根据导电体460a和绝缘体475a的宽度及导电体460b和绝缘体475b的宽度分别决定晶体管400a的沟道长度及晶体管400b的沟道长度。换言之，通过将导电体460a或导电体460b的宽度设定为最小加工尺寸，可以使晶体管400a或晶体管400b微型化。
另外，可以施加到用作第二栅电极的导电体405_1的电位与施加到用作第一栅电极的导电体460a的电位相同。当施加到导电体405_1的电位与施加到导电体460a的电位相同时，导电体405_1可以以沟道宽度方向的长度大于氧化物430中的与导电体460a重叠的区域的方式设置。尤其是，导电体405_1优选延伸到氧化物430中的与导电体460a重叠的区域与沟道宽度方向相交的端部的外侧的区域中。也就是说，优选在氧化物430的沟道宽度方向上的侧面的外侧导电体405_1和导电体460a隔着绝缘体重叠。
通过采用上述结构，当对导电体460a及导电体405_1施加电位时，氧化物430中的与导电体460a重叠的区域可以被导电体460a产生的电场和导电体405_1产生的电场电围绕。在本说明书中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
在导电体405_1中，以与绝缘体414及绝缘体416的开口部的内壁接触的方式形成有导电体405_1a，并在其内侧形成有导电体405_1b。在此，导电体405_1a的顶面的高度与绝缘体416的顶面的高度可以大致相同。导电体405_2a的顶面的高度与绝缘体416的顶面的高度可以大致相同。注意，在晶体管400a中层叠有导电体405_1a和导电体405_1b，但是本发明不局限于此。例如，也可以采用只设置有导电体405_1a和导电体405_1b中的任一个的结构。
在此，作为导电体405_1a优选使用具有抑制水或氢等杂质透过(不容易透过)的功能的导电材料。作为导电体405_1a，例如优选使用钽、氮化钽、钌或氧化钌等的单层或叠层。由此，可以抑制氢、水等杂质从绝缘体414的下层经过导电体405_1及导电体405_2扩散到上层。导电体405_1a优选具有抑制透过氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO及NO2等)、铜原子等杂质、氧(例如，氧原子、氧分子等中的至少一个)的功能。另外，在下面的关于具有抑制杂质或氧透过的功能的导电材料的记载中也是同样的。通过使导电体405_1a具有抑制氧透过的功能，可以防止因导电体405_1b氧化而导致导电率的下降。
作为导电体405_1b，优选使用以钨、铜或铝为主要成分的导电材料。另外，虽然未图示，但是导电体405_1b可以采用叠层结构，例如可以为钛或氮化钛与上述导电材料的叠层。
绝缘体414及绝缘体422可以被用作防止水或氢等杂质从下层混入晶体管400a、晶体管400b的阻挡绝缘膜。作为绝缘体414及绝缘体422，优选使用具有抑制水或氢等杂质透过的功能的绝缘材料。例如，优选的是，作为绝缘体414使用氮化硅，作为绝缘体422使用氧化铝、氧化铪、含有硅及铪的氧化物(硅酸铪)、含有铝及铪的氧化物(铝酸铪)等。由此，可以抑制氢、水等杂质扩散到绝缘体414及绝缘体422的上层。绝缘体414及绝缘体422优选具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO及NO2等)、铜原子等杂质中的至少一个透过的功能。另外，上述内容同样也适用于以下关于具有抑制杂质透过的功能的绝缘材料的记载。
此外，作为绝缘体414及绝缘体422，优选使用具有抑制氧(例如，氧原子或氧分子等)透过的功能的绝缘材料。由此，可以抑制绝缘体424等所包含的氧扩散到下方。
此外，优选减少绝缘体422中的水、氢或氮氧化物等杂质的浓度。例如，绝缘体422的氢脱离量在热脱附谱分析法(TDS：Thermal Desorption Spectroscopy)中绝缘体422的表面温度为50℃至500℃的范围内，换算为每绝缘体422的面积的氢分子为2×1015molecules/cm2以下，优选为1×1015molecules/cm2以下，更优选为5×1014molecules/cm2以下，即可。另外，绝缘体422优选通过加热而使氧释放的绝缘体形成。
绝缘体450a可以被用作晶体管400a的第一栅极绝缘膜，绝缘体420、绝缘体422以及绝缘体424可被用作晶体管400a的第二栅极绝缘膜。注意，在晶体管400a中层叠有绝缘体420、绝缘体422以及绝缘体424，但是本发明不局限于此。例如，既可以采用由绝缘体420、绝缘体422和绝缘体424中的任何两层形成的叠层结构，又可以采用由绝缘体420、绝缘体422和绝缘体424中的任何一层形成的结构。
作为氧化物430优选使用被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体)。优选使用其能隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用能隙较宽的金属氧化物，可以降低晶体管的关态电流。
氧化物半导体优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑氧化物半导体是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
在此，当氧化物半导体除了构成氧化物半导体的元素以外还被添加铝、钌、钛、钽、铬或钨等金属元素时，有时该氧化物半导体成为金属化合物，其电阻降低。另外，优选使用铝、钛、钽或钨等。当对氧化物半导体添加金属元素时，例如，优选在氧化物半导体上形成包含该金属元素的金属膜、包含该金属元素的氮化膜或氧化膜。另外，当形成该膜时，有时该膜与氧化物半导体的界面或者该界面附近的氧化物半导体中的氧的一部分吸收到该膜等，形成氧空位，而降低该界面附近的氧化物半导体的电阻。
形成在上述界面附近的氧空位的周边具有歪曲。在利用溅射法形成上述膜的情况下，当溅射气体包含稀有气体时，稀有气体有可能在上述膜的成膜时混入到氧化物半导体中。通过使稀有气体混入到氧化物半导体中，在上述界面附近及稀有气体周边产生歪曲或结构杂乱。作为上述稀有气体，可以举出He、Ar等。因为He的原子半径大于Ar的原子半径，所以优选使用Ar。通过使该Ar混入到氧化物半导体中，适合地产生歪曲或结构杂乱。在这些歪曲或结构杂乱的区域中，使氧键合数少的金属原子增大。通过使氧键合数少的金属原子增大，有时降低上述界面附近及稀有气体周边的电阻。
在作为氧化物半导体使用结晶氧化物半导体的情况下，有时上述歪曲或结构杂乱的区域的结晶性被破坏而被看作非晶氧化物半导体。
另外，优选在氧化物半导体上形成金属膜或者包含金属元素的氮化膜或氧化膜之后在包含氮的气氛下进行热处理。通过在包含氮的气氛下进行热处理，金属元素从金属膜扩散到氧化物半导体，可以对氧化物半导体添加金属元素。
另外，当氧化物半导体中的氢扩散到氧化物半导体的低电阻区域而进入低电阻区域中的氧空位中时，变成比较稳定的状态。另外，已知氧化物半导体的氧空位中的氢通过250℃以上的热处理从氧空位脱离而扩散到氧化物半导体的低电阻区域，进入低电阻区域的氧空位中，变成比较稳定的状态。因此，通过进行热处理，氧化物半导体的低电阻化了的区域的电阻进一步降低，氧化物半导体的没被低电阻化的区域成为高纯度化(水或氢等杂质减少)，其电阻进一步增加。
另外，在氧化物半导体中存在氢或氮等杂质元素的情况下，载流子密度增加。有时氧化物半导体中的氢与键合于金属原子的氧起反应而生成水，而形成氧空位。在氢进入该氧空位的情况下，载流子密度增加。另外，有时氢的一部分与键合于金属原子的氧键合，生成作为载流子的电子。换言之，包含氮或氢的氧化物半导体其电阻下降。
因此，通过对氧化物半导体选择性地添加金属元素以及氢和氮等杂质元素，可以在氧化物半导体中形成高电阻区及低电阻区。换言之，通过选择性地降低氧化物430的电阻，可以在加工为岛状的氧化物430中形成被用作载流子密度低的半导体的区域及被用作源区或漏区的低电阻区域。
此外，用于氧化物430a的金属氧化物的构成元素中的元素M的原子数比优选大于用于氧化物430b的金属氧化物的构成元素中的元素M的原子数比。另外，用于氧化物430a的金属氧化物中的相对于In的元素M的原子数比优选大于用于氧化物430b的金属氧化物中的相对于In的元素M的原子数比。此外，用于氧化物430b的金属氧化物中的相对于元素M的In的原子数比优选大于用于氧化物430a的金属氧化物中的相对于元素M的In的原子数比。
优选的是，通过将上述金属氧化物用于氧化物430a，使氧化物430a的导带底的能量高于氧化物430b的导带底的能量低的区域中的导带底的能量。换言之，氧化物430a的电子亲和势优选小于氧化物430b的电子亲和势。
在此，在氧化物430a及氧化物430b中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物430a与氧化物430b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物430a和氧化物430b除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物430b为In-Ga-Zn氧化物的情况下，作为氧化物430a优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径成为形成在氧化物430b中的窄隙部分。因为可以降低氧化物430a与氧化物430b的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到大通态电流。
此外，如图11B所示，由导电体460a、绝缘体470a及绝缘体471a构成的结构体的侧面优选大致垂直于绝缘体422的顶面。但是，本实施方式所示的半导体装置不局限于此。例如，由导电体460a、绝缘体470a及绝缘体471a构成的结构体的侧面与顶面形成的角度可以为锐角。此时，该结构体的侧面与绝缘体422的顶面形成的角度越大越好。
绝缘体475a至少与导电体460a及绝缘体470a的侧面接触。在形成成为绝缘体475a的绝缘体后进行各向异性蚀刻，来形成绝缘体475a。通过该蚀刻，以与导电体460a及绝缘体470a的侧面接触的方式形成绝缘体475a。
另外，电容器500a包括导电体510a、绝缘体530及绝缘体530上的导电体520a。此外，电容器500b包括导电体510b、绝缘体530及绝缘体530上的导电体520b。导电体520a及导电体520b上形成有绝缘体484，导电体440形成在绝缘体480、绝缘体530及绝缘体484的开口部中。
电容器500a具有如下结构：用作下部电极的导电体510a与用作上部电极的导电体520a以沿着绝缘体480所包括的开口部的底面及侧面的方式夹着用作介电质的绝缘体530彼此相对。通过具有上述结构，可以增加每单位面积的静电电容，而可以推进半导体装置的微型化或高集成化。此外，根据绝缘体480的厚度可以适当地设定电容器500a的静电电容的值。由此，可以提供设计自由度高的半导体装置。
尤其是，通过增加绝缘体480所具有的开口部的深度，在投影面积不变化的状态下可以增大电容器500a的静电电容。因此，电容器500a优选为缸型电容器(侧面积比底面积大)。
此外，绝缘体530优选使用介电常数大的绝缘体。例如，可以使用包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体优选使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。
此外，绝缘体530也可以具有叠层结构，例如可以具有从氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等中选择的两层以上的叠层结构。例如，优选通过利用ALD法依次形成氧化铪、氧化铝及氧化铪，来形成叠层结构。氧化铪膜及氧化铝膜的厚度分别为0.5nm以上且5nm以下。通过采用上述叠层结构，可以实现电容值大且泄漏电流小的电容器500a。
此外，导电体510a或导电体520a可以具有叠层结构。例如，导电体510a或导电体520a可以具有以钛、氮化钛、钽或氮化钽为主要成分的导电材料与以钨、铜或铝为主要成分的导电材料的叠层结构。此外，导电体510a或导电体520a也可以具有单层结构或三层以上的叠层结构。
<衬底>
作为形成晶体管的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
此外，作为衬底也可以使用柔性衬底。作为在柔性衬底上设置晶体管的方法，也可以举出如下方法：在不具有柔性的衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底的衬底上。在此情况下，优选在不具有柔性的衬底与晶体管之间设置剥离层。此外，作为衬底，也可以使用包含纤维的薄片、薄膜或箔等。另外，衬底也可以具有伸缩性。此外，衬底可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底例如包括具有如下厚度的区域：5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下。通过将衬底形成为薄，可以实现包括晶体管的半导体装置的轻量化。另外，通过将衬底形成得薄，即便在使用玻璃等的情况下也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底上的半导体装置受到的冲击等。即，可以提供一种耐久性高的半导体装置。
作为柔性衬底的衬底，例如可以使用金属、合金、树脂或玻璃或者其纤维等。柔性衬底的衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。作为柔性衬底的衬底，例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是芳族聚酰胺的线性膨胀系数较低，因此适用于柔性衬底的衬底。
〈绝缘体〉
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
通过使用具有抑制氢等杂质及氧透过的功能的绝缘体围绕晶体管，能够使晶体管的电特性稳定。例如，作为绝缘体414、绝缘体422、绝缘体470a及绝缘体470b，可以使用具有抑制氢等杂质及氧透过的功能的绝缘体。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。
另外，作为绝缘体414、绝缘体422、绝缘体470a及绝缘体470b，例如可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、含有硅及铪的氧化物、含有铝及铪的氧化物或者氧化钽等金属氧化物、氮氧化硅或氮化硅等形成。另外，绝缘体414、绝缘体422、绝缘体470a及绝缘体470b例如优选包含氧化铝或氧化铪等。
作为绝缘体471a、绝缘体471b、绝缘体475a及绝缘体475b，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。例如，绝缘体471a、绝缘体471b、绝缘体475a及绝缘体475b优选包含氧化硅、氧氮化硅或氮化硅。
作为绝缘体422、绝缘体424、绝缘体450a、绝缘体450b和绝缘体530优选包括相对介电常数高的绝缘体。例如，作为绝缘体422、绝缘体424、绝缘体450a、绝缘体450b和绝缘体530优选包含氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
此外，绝缘体422、绝缘体424、绝缘体450a、绝缘体450b及绝缘体530优选具有氧化硅或氧氮化硅与相对介电常数高的绝缘体的叠层结构。因为氧化硅及氧氮化硅热稳定性高，所以通过与相对介电常数高的绝缘体组合，可以实现热稳定且相对介电常数高的叠层结构。例如，当绝缘体450a及绝缘体450b中的氧化铝、氧化镓或氧化铪与氧化物430接触时，能够抑制氧化硅或氧氮化硅所含有的硅混入氧化物430。另外，例如当绝缘体450a和绝缘体450b中的氧化硅或氧氮化硅与氧化物430接触时，有时在氧化铝、氧化镓或氧化铪与氧化硅或氧氮化硅的界面处形成陷阱中心。该陷阱中心有时可以通过俘获电子而使晶体管的阈值电压向正方向漂移。
另外，绝缘体416、绝缘体480、绝缘体484、绝缘体475a及绝缘体475b优选包括相对介电常数低的绝缘体。例如，绝缘体416、绝缘体480、绝缘体484、绝缘体475a及绝缘体475b优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，绝缘体416、绝缘体480、绝缘体484、绝缘体475a及绝缘体475b优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅与树脂的叠层结构。因为氧化硅及氧氮化硅热稳定性高，所以通过与树脂组合，可以实现热稳定性高且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸树脂等。
〈导电体〉
作为导电体405_1、导电体405_2、导电体460a、导电体460b、导电体440、导电体510a、导电体510b、导电体520a及导电体520b优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、以及钌等的金属元素中的一种以上的材料。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
另外，尤其作为导电体460a及导电体460b，可以使用包含可以应用于氧化物430的金属氧化物所包含的金属元素及氧的导电材料。或者，也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。或者，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。或者，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获氧化物430所包含的氢。或者，有时可以俘获从外方的绝缘体等混入的氢。
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区的情况下，作为栅电极优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区一侧。通过将包含氧的导电材料设置在沟道形成区一侧，从该导电材料脱离的氧容易被供应到沟道形成区。
[金属氧化物的构成]
以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。
在本说明书等中，有时记载为CAAC(C-Axis Aligned Crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
[金属氧化物的结构]
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline Oxide Semiconductor)、a-like OS(amorphous-like Oxide Semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体具有各种结构及各种特性。能够用于本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[具有氧化物半导体的晶体管]
接着，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
另外，在晶体管中，优选使用载流子密度低的氧化物半导体。在要降低氧化物半导体膜的载流子密度的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，氧化物半导体的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的氧化物半导体中形成沟道形成区的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少氧化物半导体中的杂质浓度是有效的。为了减少氧化物半导体中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选减少氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子密度增加，而n型化。其结果是，将包含氮的氧化物半导体用作半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少该氧化物半导体中的氮，例如，利用SIMS测得的氧化物半导体中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含大量氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区，可以使晶体管具有稳定的电特性。
本实施方式可以与其他实施方式适当地组合而实施。
(实施方式4)
图13示出两个存储单元共用一个位线时的晶体管400a、晶体管400b、电容器500a及电容器500b的其他的结构实例。在图13所示的截面图中，晶体管400a和电容器500a包括在第一存储单元中，晶体管400b和电容器500b包括在第二存储单元中。
如图13所示，晶体管400a包括：在绝缘表面上以嵌入绝缘体414及绝缘体416的方式设置的导电体405_1(导电体405_1a及导电体405_1b)；设置于导电体405_1上及绝缘体416上的绝缘体420；设置于绝缘体420上的绝缘体422；设置于绝缘体422上的绝缘体424；设置于绝缘体424上的氧化物430(氧化物430a及氧化物430b)；设置于氧化物430上的导电体442a及导电体442b；在导电体442a与导电体442b之间设置在氧化物430上的氧化物430_1c；设置于氧化物430_1c上的绝缘体450_1以及设置于绝缘体450_1上的导电体460_1(导电体460_1a及导电体460_1b)。
另外，如图13所示，晶体管400b包括：在绝缘表面上以嵌入绝缘体414及绝缘体416的方式设置的导电体405_2(导电体405_2a及导电体405_2b)；设置于导电体405_2上及绝缘体416上的绝缘体420；设置于绝缘体420上的绝缘体422；设置于绝缘体422上的绝缘体424；设置于绝缘体424上的氧化物430(氧化物430a及氧化物430b)；设置于氧化物430上的导电体442c及导电体442b；在导电体442c与导电体442b之间设置在氧化物430上的氧化物430_2c；设置于氧化物430_2c上的绝缘体450_2；设置于绝缘体450_2上的导电体460_2(导电体460_2a及导电体460_2b)。
另外，虽然在图13中示出晶体管400a及晶体管400b具有层叠的氧化物430a及氧化物430b的结构，但是晶体管400a及晶体管400b也可以采用仅由氧化物430b的单层构成的结构。或者，晶体管400a及晶体管400b也可以采用包括层叠的三层以上的氧化物的结构。
另外，虽然图13中示出导电体460_1a和导电体460_1b为单层且导电体460_2a和导电体460_2b为单层的结构，但是上述导电体也可以分别采用层叠两层以上的导电体而成的结构。
另外，晶体管400b所具有的结构对应于晶体管400a所具有的结构。因此，在附图中，将相同的三位数字附加到晶体管400a与晶体管400b对应的构成要素。下面，在没有特别说明的情况下，关于晶体管400b的结构，可以参照晶体管400a的说明。
另外，与晶体管400a、400b的说明同样，电容器500b所具有的结构对应于电容器500a所具有的结构。因此，在附图中，将相同的三位数字附加到电容器500a与电容器500b对应的构成要素。因此，下面，在没有特别说明的情况下，关于电容器500b的结构，可以参照电容器500a的说明。
如图13所示，通过使晶体管400a与晶体管400b共用氧化物430，可以使用作晶体管400a的第一栅电极的导电体460_1与用作晶体管400b的第一栅电极的导电体460_2间的距离几乎与最小加工尺寸相同，由此可以缩小各存储单元中晶体管所占的面积。
另外，导电体442b具有晶体管400a的源电极和漏电极中的一方、晶体管400b的源电极和漏电极中的一方的功能。并且，导电体440具有插头的功能并与导电体442b电连接。通过采用该结构，本发明的一个方式可以缩小彼此相邻的晶体管400a与晶体管400b间的间隔。由此，可以实现具有晶体管400a、晶体管400b、电容器500a及电容器500b的半导体装置的高集成化。导电体446与导电体440电连接，具有布线的功能。
另外，图13中以覆盖晶体管400a及晶体管400b的氧化物430、导电体442a、导电体442b及导电体442c的方式设置绝缘体444，本发明的一个方式也可以采用不设置绝缘体444的结构。但是，当以覆盖导电体442a、导电体442b及导电体442c的方式设置绝缘体444时，可以防止导电体442a、导电体442b、导电体442c的表面被氧化。
另外，绝缘体444上设置有绝缘体480。优选绝缘体480膜中的水或氢等杂质的浓度被降低。并且，在由绝缘体480、导电体442a、导电体442b和氧化物430形成的凹部中，沿着该凹部的内壁设置有氧化物430_1c，氧化物430_1c上以与其重叠的方式设置有绝缘体450_1，绝缘体450_1上以与其重叠的方式设置有导电体460_1b，导电体460_1b上以与其重叠的方式设置有导电体460_1a。同样地，在由绝缘体480、导电体442b、导电体442c及氧化物430形成的凹部中，沿着该凹部的内壁设置有氧化物430_2c，氧化物430_2c上以与其重叠的方式设置有绝缘体450_2，绝缘体450_2上以与其重叠的方式设置有导电体460_2b，导电体460_2b上以与其重叠的方式设置有导电体460_2a。
另外，在本发明的一个方式中，在绝缘体480上、氧化物430_1c上、氧化物430_2c上、绝缘体450_1上、绝缘体450_2上、导电体460_1上以及导电体460_2上设置有绝缘体474，绝缘体474上设置有绝缘体481。
绝缘体474及绝缘体481可以被用作防止水或氢等杂质从上层混入晶体管的阻挡绝缘膜。作为绝缘体474及绝缘体481，优选使用具有抑制水或氢等杂质透过的功能的绝缘材料。例如，优选的是，作为绝缘体474使用氧化铝、氧化铪、含有硅及铪的氧化物(硅酸铪)、含有铝及铪的氧化物(铝酸铪)等，作为绝缘体481使用氮化硅等。由此，可以抑制氢、水等杂质扩散到绝缘体474及绝缘体481的下层。绝缘体474及绝缘体481优选具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO及NO2等)、铜原子等杂质中的至少一个透过的功能。另外，上述内容同样也适用于以下关于具有抑制杂质透过的功能的绝缘材料的记载。
此外，作为绝缘体474及绝缘体481，优选使用具有抑制氧(例如，氧原子或氧分子等)透过的功能的绝缘材料。由此，可以抑制绝缘体481等所包含的氧扩散到下方。
另外，在本发明的一个方式中，晶体管400a的源区和漏区中的另一个以与电容器500a重叠的方式设置。同样地，晶体管400b的源区和漏区中的另一个以与电容器500b重叠的方式设置。尤其是，电容器500a及电容器500b优选具有侧面积大于底面积的结构(以下，也称为缸型电容器)。由此，可以增大电容器500a或电容器500b的每投影面积的电容值。
由于将氧化物半导体用于沟道形成区的晶体管400a及晶体管400b在非导通状态下的泄漏电流极小，所以可以提供功耗低的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管400a及晶体管400b。
另外，氧化物430中的与导电体442a重叠的区域，更具体而言，与导电体442a接触的氧化物430的表面附近的区域443a中有时形成有比沟道形成区电阻低的低电阻区域。同样地，氧化物430中的与导电体442b重叠的区域，更具体而言，与导电体442b接触的氧化物430的表面附近的区域443b中有时形成有比沟道形成区电阻低的低电阻区域。
同样地，氧化物430中的与导电体442c重叠的区域，更具体而言，与导电体442c接触的氧化物430的表面附近的区域443c中有时形成有比沟道形成区电阻低的低电阻区域。通过具有上述区域，可以降低氧化物430与导电体442a、导电体442b或导电体442c间的接触电阻，由此可以提高晶体管400a及晶体管400b的通态电流。
另外，电容器500a包括导电体510a、绝缘体530、绝缘体530上的导电体520a。另外，电容器500b包括导电体510b、绝缘体530、绝缘体530上的导电体520b。电容器500a具有如下结构：用作下部电极的导电体510a与用作上部电极的导电体520a以沿着绝缘体444、绝缘体480、绝缘体474及绝缘体481所包括的开口部的底面及侧面的方式夹着用作介电质的绝缘体530彼此相对。通过具有上述结构，可以增加每单位面积的静电电容，而可以推进半导体装置的微型化或高集成化。此外，根据绝缘体480的厚度可以适当地设定电容器500a的静电电容的值。由此，可以提供设计自由度高的半导体装置。
尤其是，通过增加绝缘体480所具有的开口部的深度，在投影面积不变化的状态下可以增大电容器500a的静电电容。因此，电容器500a优选为缸型电容器(侧面积比底面积大)。
另外，图13中示出导电体520a及导电体520b具有凹部并且电容器500a及电容器500b上的绝缘体540设置在该凹部的上方及内侧时的例子。
此外，绝缘体530优选使用介电常数大的绝缘体。例如，可以使用包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体优选使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。
此外，绝缘体530也可以具有叠层结构，例如可以具有从氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等中选择的两层以上的叠层结构。例如，优选通过利用ALD法依次形成氧化铪、氧化铝及氧化铪，来形成叠层结构。氧化铪膜及氧化铝膜的厚度分别为0.5nm以上且5nm以下。通过采用上述叠层结构，可以实现电容值大且泄漏电流小的电容器500a。
此外，导电体510a或导电体520a可以具有叠层结构。例如，导电体510a或导电体520a可以具有以钛、氮化钛、钽或氮化钽为主要成分的导电材料与以钨、铜或铝为主要成分的导电材料的叠层结构。此外，导电体510a或导电体520a也可以具有单层结构或三层以上的叠层结构。
并且，绝缘体444、绝缘体480、绝缘体474、绝缘体481及绝缘体540所包括的开口部中形成有导电体440。该开口部的底部的至少一部分中存在导电体442_b，导电体440在该开口部中与导电体442_b电连接。
本实施方式可以与其他实施方式适当地组合而实施。
(实施方式5)
接着，参照图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C说明包括图11A、图11B、图11C所示的晶体管400a、晶体管400b、电容器500a及电容器500b的半导体装置的制造方法。在图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C中的各图A是俯视图。另外，各图B是沿着各图A中的点划线A1-A2的截面图。此外，各图C是沿着各图A中的点划线A3-A4的截面图。
首先，准备衬底(未图示)，在该衬底上形成绝缘体490。可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD法等形成绝缘体490。
例如，作为绝缘体490，优选通过溅射法形成氧化铝膜。绝缘体490也可以采用多层结构。例如可以采用利用溅射法形成氧化铝，然后利用ALD法在该氧化铝上形成另一氧化铝的结构。或者，也可以采用利用ALD法形成氧化铝，然后利用溅射法在该氧化铝上形成另一氧化铝的结构。
接着，在绝缘体490上形成成为导电体492a及导电体492b的导电膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体492a及导电体492b的导电膜。成为导电体492a及导电体492b的导电膜可以为多层膜。例如，优选作为成为导电体492a及导电体492b的导电膜形成钨膜。
接着，利用光刻法对成为导电体492a及导电体492b的导电膜进行加工，来形成导电体492a及导电体492b。
接着，在绝缘体490、导电体492a及导电体492b上形成成为绝缘体491的绝缘膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为绝缘体491的绝缘膜。例如，作为成为绝缘体491的绝缘膜，优选通过CVD法形成氧化硅膜。
在此，成为绝缘体491的绝缘膜的厚度优选为导电体492a的厚度及导电体492b的厚度以上。例如，当导电体492a的厚度及导电体492b的厚度为1时，成为绝缘体491的绝缘膜的厚度为1以上且3以下。
接着，通过对成为绝缘体491的绝缘膜进行CMP(Chemical MechanicalPolishing：化学机械抛光)处理去除成为绝缘体491的绝缘膜的一部分，使导电体492a的表面及导电体492b的表面露出。由此，可以形成其顶面平坦的导电体492a、导电体492b及绝缘体491。
接着，在绝缘体491、导电体492a及导电体492b上形成绝缘体414。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体414。例如，作为绝缘体414，通过CVD法形成氮化硅。如此，通过作为绝缘体414使用氮化硅等不容易透过铜的绝缘体，即使作为导电体492a及导电体492b使用铜等容易扩散的金属，也可以防止该金属扩散到绝缘体414上方的层。
接着，在绝缘体414上形成绝缘体416。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体416。例如，作为绝缘体416，通过CVD法形成氧化硅膜。
接着，在绝缘体414及绝缘体416中形成凹部。在此，凹部例如包括孔、槽(狭缝)或开口部等。在形成凹部时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。
在形成凹部后，形成成为导电体405_1a及导电体405_2a的导电膜。成为导电体405_1a及导电体405_2a的导电膜优选包含具有抑制氧透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体405_1a及导电体405_2a的导电膜。
接着，在成为导电体405_1a及导电体405_2a的导电膜上形成成为导电体405_1b及导电体405_2b的导电膜。成为导电体405_1b及导电体405_2b的导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过进行CMP处理，去除绝缘体416上的成为导电体405_1a及导电体405_1b的导电膜以及成为导电体405_2a及导电体405_2b的导电膜。其结果是，只在凹部残留成为导电体405_1a及导电体405_1b的导电膜以及成为导电体405_2a及导电体405_2b的导电膜，由此，可以形成其顶面平坦的导电体405_1及导电体405_2(参照图14A、图14B、图14C)。
接着，在绝缘体416、导电体405_1及导电体405_2上形成绝缘体420。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体420。
接着，在绝缘体420上形成绝缘体422。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体422。
接着，在绝缘体422上形成绝缘体424。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体424。
接着，优选进行第一热处理。第一热处理以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行即可。第一热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第一热处理也可以在减压状态下进行。或者，第一热处理也可以在氮或惰性气体气氛下进行热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体气氛下，进行热处理。通过第一热处理，可以去除绝缘体424所包含的水或氢等杂质。或者，在第一热处理中，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(Radio Frequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体424中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。注意，有时也可以不进行第一热处理。
另外，该热处理也可以在形成绝缘体420后、形成绝缘体422后以及形成绝缘体424后分别进行。在该热处理中可以使用第一加热处理条件，但是形成绝缘体420后的热处理优选在包含氮的气氛下进行。
例如，作为第一热处理，在形成绝缘体424之后在氮气氛下以400℃的温度进行1小时的处理。
接着，在绝缘体424上依次形成氧化膜430A以及氧化膜430B(参照图14A、图14B、图14C)。优选在不暴露于大气环境的情况下连续地形成氧化膜430A以及氧化膜430B。通过以不暴露于大气环境的方式形成氧化膜，由于可以防止来自大气环境的杂质或水分附着于氧化膜430A上，所以可以保持氧化膜430A与氧化膜430B的界面附近的清洁。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成氧化膜430A以及氧化膜430B。
例如，在利用溅射法形成氧化膜430A以及氧化膜430B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加在形成的氧化膜中的过剩氧。另外，在利用溅射法形成氧化膜430A以及氧化膜430B的情况下，可以使用上述In-M-Zn氧化物靶材。
尤其是，在形成氧化膜430A时，有时溅射气体所包含的氧的一部分供应给绝缘体424。
此外，氧化膜430A的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
利用溅射法形成氧化膜430A。此时，当将溅射气体所包含的氧的比率设定为1％以上且30％以下，优选设定为5％以上且20％以下时，形成氧缺乏型氧化物半导体。使用氧缺乏型氧化物半导体的晶体管可以具有较高的场效应迁移率。
当将氧缺乏型氧化物半导体用于氧化膜430A时，优选将包含过剩氧的氧化膜用于氧化膜430A。另外，也可以在形成氧化膜430A之后进行氧掺杂处理。
例如，利用溅射法使用In:Ga:Zn＝1:3:4[原子数比]的靶材形成氧化膜430A，并且利用溅射法使用In:Ga:Zn＝4:2:4.1[原子数比]的靶材形成氧化膜430B。
接着，也可以进行第二热处理。作为第二热处理，可以利用第一热处理条件。通过进行第二热处理，可以去除氧化膜430A以及氧化膜430B中的水或氢等杂质。例如，在氮气氛下以400℃的温度进行1小时的处理，然后，连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，将氧化膜430A及氧化膜430B加工为岛状来形成氧化物430(氧化物430a及氧化物430b)。此时，有时不与氧化物430a及氧化物430b重叠的区域的绝缘体424被蚀刻，绝缘体422的表面露出(参照图15A、图15B、图15C)。
在此，以其至少一部分与导电体405_1、导电体405_2重叠的方式形成氧化物430。氧化物430的侧面优选与绝缘体422的顶面大致垂直。当氧化物430的侧面与绝缘体422大致垂直时，在设置多个晶体管400a、400b时可以实现小面积化和高密度化。可以采用氧化物430的侧面和绝缘体422的顶面所形成的角度为锐角的结构。此时，氧化物430的侧面和绝缘体422的顶面所形成的角度越大越好。
在氧化物430的侧面和氧化物430的顶面之间可以具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在氧化物430b的端部，弯曲面的曲率半径优选为3nm以上且10nm以下，更优选为5nm以上且6nm以下。通过使端部不具有角，可以提高后面的形成工序中的膜的覆盖性。
该氧化膜的加工可以利用光刻法进行。另外，该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。
通过进行上述干蚀刻等的处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物430a、氧化物430b等的表面或内部。作为杂质，例如有氟或氯等。为了去除上述杂质等进行洗涤。作为洗涤方法，有使用洗涤液等的湿式清洁、使用等离子体的等离子处理以及热处理的洗涤等，可以适当地组合上述洗涤。作为湿式清洁，可以使用用碳酸水或纯水稀释草酸、磷酸或氢氟酸等的水溶液进行洗涤处理。或者，可以进行使用纯水或碳酸水的超音波洗涤。
接着，也可以进行第三热处理。作为热处理条件，可以利用上述第一热处理条件。
接着，在绝缘体422及氧化物430上形成成为氧化膜430c的氧化膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为氧化膜430c的氧化膜。
此外，也可以将成为氧化膜430c的氧化膜加工为图16A、图16B、图16C所示的岛状，来形成氧化膜430c。通过在形成绝缘体450a、绝缘体450b、导电体460a及导电体460b之前形成氧化膜430c，可以去除位于在后面的工序中形成的绝缘体450a、绝缘体450b、导电体460a及导电体460b的下侧的成为氧化膜430c的氧化膜的一部分。由此，相邻的存储单元的成为氧化膜430c的氧化膜被分离，而可以防止存储单元间经成为氧化膜430c的氧化膜发生泄漏，所以是优选的。氧化膜430c的形成可以利用干蚀刻法或湿蚀刻法。
接着，在绝缘体422及氧化膜430c上依次形成绝缘膜450、导电膜460、绝缘膜470及绝缘膜471(参照图16A、图16B、图16C)。
绝缘膜450可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在此，绝缘膜450可以具有叠层结构。例如，当绝缘膜450具有两层结构时，通过在包含氧的气氛下利用溅射法形成绝缘膜450的第二层，可以对绝缘膜450的第一层添加氧。
在形成绝缘450之后形成导电膜460之前，可以进行第四热处理。作为第四热处理，可以利用第一热处理条件。通过该热处理，可以减少绝缘膜450中的水分浓度及氢浓度。
导电膜460可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
绝缘膜470及绝缘膜471可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成，尤其是，绝缘膜470优选利用ALD法形成。通过利用ALD法形成绝缘膜470，可以将其厚度设定为0.5nm以上且10nm以下左右，优选为0.5nm以上且3nm以下左右。此外，也可以省略绝缘膜470的形成。
绝缘膜471可以被用作对导电膜460进行加工时的硬质掩模。此外，绝缘膜471可以具有叠层结构。例如，可以设置氧氮化硅以及该氧氮化硅上的氮化硅。
在形成绝缘膜471之后对绝缘膜471进行蚀刻之前，可以进行第五热处理。该热处理可以利用第一热处理条件。
接着，通过光刻法对绝缘膜471进行蚀刻，来形成绝缘体471a及绝缘体471b。接着，以绝缘体471a及绝缘体471b为硬质掩模，对导电膜460及绝缘膜470进行蚀刻，来形成导电体460a、绝缘体470a、导电体460b及绝缘体470b(参照图17A、图17B、图17C)。
在此，导电体460a及绝缘体470a的截面形状优选尽可能不成为锥形形状。同样地，导电体460b及绝缘体470b优选尽可能不具有锥形形状。导电体460a及绝缘体470a的侧面与氧化物430的底面形成的角度优选为80°以上且100°以下。同样地，导电体460b及绝缘体470b的侧面与氧化物430的底面形成的角度优选为80°以上且100°以下。由此，在后面的工序中形成绝缘体475a及绝缘体475b时，容易留下绝缘体475a及绝缘体475b。
另外，由于该蚀刻，有时绝缘膜450或氧化膜430c中的不与导电体460a及导电体460b重叠的区域的上部也被蚀刻。在此情况下，绝缘膜450或氧化膜430c中的与导电体460a及导电体460b重叠的区域的膜厚度比不与导电体460a及导电体460b重叠的区域厚。
接着，以覆盖绝缘膜450、导电体460a、绝缘体470a、绝缘体471a、导电体460b、绝缘体470b及绝缘体471b的方式形成绝缘膜475。绝缘膜475可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。例如，作为绝缘膜475，优选通过利用CVD法形成氧化硅膜(参照图18A、图18B、图18C)。
接着，通过对绝缘膜475进行各向异性蚀刻处理，对氧化膜430c、绝缘膜450及绝缘膜475进行加工，来形成氧化物430_1c、绝缘体450a、绝缘体475a、氧化物430_2c、绝缘体450b及绝缘体475b。绝缘体475a以至少接触于导电体460a和绝缘体471a的方式形成，绝缘体475b以至少接触于导电体460b和绝缘体471b的方式形成。作为各向异性蚀刻处理，优选进行干蚀刻处理。由此，可以去除在大致平行于衬底的表面上形成的氧化膜430c、绝缘膜450及绝缘膜475，而可以自对准地形成氧化物430_1c、氧化物430_2c、绝缘体450a、绝缘体450b、绝缘体475a及绝缘体475b(参照图19A、图19B、图19C)。
接着，在绝缘体424及氧化物430上隔着氧化物430_1c、绝缘体450a、导电体460a、绝缘体470a、绝缘体471a、绝缘体475a、氧化物430_2c、绝缘体450b、导电体460b、绝缘体470b、绝缘体471b及绝缘体475b形成膜442A(参照图20A、图20B、图20C)。
作为膜442A，使用金属膜或者包含金属元素的氮化膜或氧化膜。膜442A例如包含铝、钌、钛、钽、钨和铬等金属元素。另外，膜442A可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，进行热处理。当在包含氮的气氛下进行热处理时，作为膜442A的成分的金属元素从442A扩散到氧化物430，或者作为氧化物430的成分的金属元素扩散到膜442A，由此可以在氧化物430的表层形成低电阻化了的区域442。然后，也可以去除膜442A(参照图21A、图21B、图21C)。
热处理以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行即可。热处理在氮或惰性气体气氛下进行。热处理也可以在减压状态下进行。
另外，也可以先在氮或惰性气体气氛下进行热处理，再在包含10ppm以上、1％以上或者10％以上的氧化性气体的气氛下进行热处理。热处理以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行即可。
在此，通过由膜442A的金属元素及氧化物430的金属元素形成金属化合物，形成低电阻化了的区域442。区域442是具有包含膜442A的成分和氧化物430的成分的金属化合物的层。例如，区域442也可以包括使氧化物430和膜442A的金属元素合金化的层。通过进行合金化，金属元素成为较稳定的状态，因此可以提供可靠性高的半导体装置。
接着，形成绝缘体480。绝缘体480可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以利用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtain coater)法等形成。在本实施方式中，作为绝缘体480使用氧氮化硅。
优选以其顶面具有平坦性的方式形成绝缘体480。例如，可以使绝缘体480的顶面在形成绝缘体480后就具有平坦性。或者，例如，在成膜后，也可以从顶面去除绝缘体等以使绝缘体480的顶面平行于衬底背面等基准面，而使绝缘体480的顶面具有平坦性。将这种处理称为平坦化处理。作为平坦化处理，有CMP处理、干蚀刻处理等。在本实施方式中，作为平坦化处理使用CMP处理。
通过调整绝缘体480的厚度，可以决定电容器500a和电容器500b的静电电容。因此，根据电容器500a及电容器500b被要求的静电电容，可以适当地设定绝缘体480的厚度。
接着，在绝缘体480中以到达成为晶体管400a的源区和漏区中的另一个的区域及成为晶体管400b的源区和漏区中的另一个的区域的方式形成开口部(参照图22A、图22B、图22C)。在该工序中，开口部的纵横比大，例如优选使用硬掩模进行各向异性蚀刻。作为纵横比大的各向异性蚀刻，优选使用干蚀刻。
在图22A、图22B、图22C中，绝缘体480具有单层结构，但是也可以具有两层以上的叠层结构。例如，为了抑制衬底的翘曲，也可以层叠具有压缩应力的层和具有拉伸应力的层，以抵消内部应力。
绝缘体480中的开口部优选以与绝缘体475a的一部分或绝缘体475b的一部分重叠的方式设置。因此，导电体510a或导电体510b分别以接触于绝缘体475a或绝缘体475b的侧面的方式设置。
由此，优选在几乎不对绝缘体475a及绝缘体475b进行蚀刻的条件下形成上述开口部，也就是说，绝缘体480的蚀刻速率优选大于绝缘体475a及绝缘体475b的蚀刻速率。当绝缘体475a及绝缘体475b的蚀刻速率为1时，绝缘体480的蚀刻速率优选为5以上，更优选为10以上。通过采用该开口条件，开口部的位置及形状可以根据绝缘体480的形状、绝缘体475a的形状或绝缘体475b的形状自对准地形成。由此，可以将开口部与栅电极间的间隔设计为较小，从而可以实现半导体装置的高集成化。另外，在光刻工序中，可以扩大导电体460a及导电体460b与开口部的错位的容许范围，由此可以期待成品率的提高。
接着，以覆盖设置在绝缘体480中的开口部的方式形成成为导电体510a及导电体510b的导电膜。导电体510a及导电体510b沿着纵横比大的开口部的内壁及底面形成。因此，成为导电体510a及导电体510b的导电膜优选通过ALD法或CVD法等覆盖性良好的成膜方法形成，在本实施方式中，例如可以将利用ALD法形成氮化钛用作导电体510a及导电体510b。
接着，以填充设置在绝缘体480中的开口部的方式隔着成为导电体510a及导电体510b的导电膜上形成填料。填料以在后面的工序中能够进行CMP处理的程度填充设置在绝缘体480中的开口部即可。因此，也可以不完全覆盖设置在绝缘体480中的开口部。作为填料，可以使用绝缘体，也可以使用导电体。
接着，通过CMP处理去除位于绝缘体480的上方的层，来形成导电体510a及导电体510b。例如，可以将绝缘体480用作CMP处理的停止层。
接着，进行蚀刻处理以去除设置在绝缘体480中的开口部内的填料(参照图23A、图23B、图23C)。作为蚀刻处理，可以使用湿蚀刻法或干蚀刻法。例如，通过利用使用氢氟酸类溶液等的蚀刻剂的湿蚀刻法，可以容易去除填料。
接着，在导电体510a、导电体510b及绝缘体480上形成绝缘体530(参照图24A、图24B、图24C)。以沿着纵横比大的绝缘体480中的开口部的内侧的方式在导电体510a及导电体510b上形成绝缘体530。由此，优选通过ALD法或CVD法等覆盖性高的成膜方法形成绝缘体530。
通过利用ALD法等成膜方法形成绝缘体530来以良好的覆盖性覆盖导电体510a、510b，由此可以防止电容器500的上电极与下电极的短路。
另外，作为绝缘体530使用上述High-k材料，尤其使用包含铪的氧化物的情况下，也可以进行热处理以使绝缘体530具有结晶结构并提高相对介电常数。
此外，绝缘体530也可以具有叠层结构，例如可以具有从氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等中选择的两层以上的叠层结构。在本实施方式中，通过ALD法依次形成氧化铪膜、氧化铝膜及氧化铪膜。
接着，在绝缘体530上形成成为导电体520a及导电体520b的导电膜。优选在纵横比大的绝缘体480中的开口部的内侧隔着导电体510a或导电体510b及绝缘体530至少形成成为导电体520a及导电体520b的导电膜。因此，优选通过ALD法或CVD法等覆盖性高的成膜方法形成成为导电体520a及导电体520b的导电膜。尤其是，优选通过CVD法等填充性高的成膜方法形成成为导电体520a及导电体520b的导电膜，例如可以通过金属CVD法形成钨膜。
接着，对成为导电体520a及导电体520b的导电膜进行加工，来形成导电体520a及导电体520b(参照图25A、图25B、图25C)。此外，虽然在图25A、图25B、图25C示出导电体520a及导电体520b为单层结构，但是也可以采用两层以上的叠层结构。
接着，在导电体520a、导电体520b及绝缘体530上形成绝缘体484。接着，以到达氧化物430中的成为晶体管400a的源区和漏区中的另一个的区域或成为晶体管400b的源区和漏区中的另一个的区域的方式形成开口部(参照图26A、图26B、图26C)。由于该开口部的纵横比大，所以优选进行各向异性蚀刻。注意，设置在绝缘体480及绝缘体484中的开口部的蚀刻方法与设置在绝缘体480中的开口部的蚀刻方法相同。
优选以使绝缘体475a和绝缘体475b中的一方或双方露出的方式设置绝缘体480及绝缘体484中的开口部。因此，导电体440以接触于绝缘体475a和绝缘体475b中的一方或双方的侧面的方式设置。
由此，优选在几乎不对绝缘体475a或绝缘体475b进行蚀刻的条件下形成上述开口部，也就是说，绝缘体480的蚀刻速率优选大于绝缘体475a或绝缘体475b的蚀刻速率。在以绝缘体475a或绝缘体475b的蚀刻速率为1时，绝缘体480的蚀刻速率优选为5以上，更优选为10以上。通过采用这种开口条件，可以以到达成为晶体管400a的源区和漏区中的一方的区域或者成为晶体管400b的源区和漏区中的一方的区域的方式自对准地配置开口部，由此可以制造微型晶体管。另外，在光刻工序中，可以扩大导电体460a及导电体460b与开口部的错位的容许范围，由此可以期待成品率的提高。
接着，形成成为导电体440的导电膜。成为导电体440的导电膜优选为具有抑制水或氢等杂质透过的功能的导电体的叠层结构。例如，可以采用氮化钽、氮化钛等与钨、钼、铜等的叠层。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体440的导电膜。
接着，通过进行CMP处理去除绝缘体484上的成为导电体440的导电膜。其结果是，只在上述开口部中留下该导电膜，由此可以形成其顶面平坦的导电体440(参照图27A、图27B、图27C)。
如此，可以制造图11A、图11B、图11C所示的包括晶体管400a、晶体管400b、电容器500a及电容器500b的半导体装置。
本实施方式可以与其他实施方式适当地组合而实施。
(实施方式6)
在本实施方式中，参照图12对半导体装置的一个方式进行说明。图12所示的半导体装置在晶体管600的上方包括图11A、图11B、图11C所示的晶体管400a、电容器500a、晶体管400b及电容器500b。图12是晶体管400a、晶体管400b及晶体管600的沟道长度方向上的截面图。图12所示的晶体管400a、电容器500a、晶体管400b、电容器500b的结构可以参照实施方式3中的晶体管400a、电容器500a、晶体管400b、电容器500b的说明。
布线3001与晶体管600的源极和漏极中的一个电连接，布线3002与晶体管600的源极和漏极中的另一个电连接，布线3007与晶体管600的栅极电连接。此外，布线3003与晶体管400a的源极和漏极中的一个以及晶体管400b的源极和漏极中的一个电连接，布线3004a与晶体管400a的第一栅极电连接，布线3004b与晶体管400b的第一栅极电连接，布线3006a与晶体管400a的第二栅极电连接，布线3006b与晶体管400b的第二栅极电连接。此外，布线3005a与电容器500a的一个电极电连接，布线3005b与电容器500b的一个电极电连接。
另外，晶体管400a、晶体管400b、电容器500a及电容器500b设置在晶体管600的上方。晶体管600设置在衬底611上，并包括：导电体616、绝缘体615、由衬底611的一部分构成的半导体区域613以及被用作源区或漏区的低电阻区域614a及低电阻区域614b。晶体管600可以为p沟道型晶体管或n沟道型晶体管。
半导体区域613的沟道形成区或其附近的区域、被用作源区或漏区的低电阻区域614a及低电阻区域614b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管600也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
注意，图12所示的晶体管600的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
以覆盖晶体管600的方式依次层叠有绝缘体620、绝缘体622、绝缘体624及绝缘体626。
作为绝缘体620、绝缘体622、绝缘体624及绝缘体626，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
绝缘体622也可以被用作使因设置在其下方的晶体管600等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体622的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体624，优选使用能够防止氢或杂质从衬底611或晶体管600等扩散到设置有晶体管400a及晶体管400b的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管400a及晶体管400b等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管600与晶体管400a及晶体管400b之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体624的每个面积的量时，绝缘体624中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体626的介电常数优选比绝缘体624低。例如，绝缘体626的相对介电常数优选低于4，更优选低于3。例如，绝缘体626的相对介电常数优选为绝缘体624的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
另外，在绝缘体620、绝缘体622、绝缘体624及绝缘体626中嵌入与晶体管600电连接的导电体628、导电体630等。另外，导电体628及导电体630被用作插头或布线。注意，有时使用同一附图标记表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体628及导电体630等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
布线层也可以形成在绝缘体626及导电体630上。例如，图12中依次层叠有绝缘体650及绝缘体652。另外，绝缘体650及绝缘体652中形成有导电体656。导电体656被用作插头或布线。此外，导电体656可以使用与导电体628及导电体630同样的材料形成。
另外，与绝缘体624同样，绝缘体650例如优选使用对氢具有阻挡性的绝缘体。此外，导电体656优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体650所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管600与晶体管400a及晶体管400b分离，从而可以抑制氢从晶体管600扩散到晶体管400a及晶体管400b中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。另外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管600扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体650接触。
虽然在上文中说明了包括导电体656的布线层，但是根据本实施方式的半导体装置不局限于此。既可以使与包括导电体656的布线层同样的布线层具有3层以下的结构，又可以使与包括导电体656的布线层同样的布线层具有5层以上的结构。
此外，可以在绝缘体654及导电体656上设置布线层。例如，在图12中依次层叠有包括绝缘体660、绝缘体662和导电体666的布线层以及包括绝缘体672、绝缘体674和导电体676的布线层。此外，也可以在包括绝缘体660、绝缘体662和导电体666的布线层与包括绝缘体672、绝缘体674和导电体676的布线层之间包括多个布线层。导电体666及导电体676被用作插头或布线。此外，绝缘体660至绝缘体674可以使用与上述绝缘体同样的材料形成。
在绝缘体674上，依次层叠有绝缘体410及绝缘体412。作为绝缘体410及绝缘体412中的任何一个，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体410，例如优选使用能够防止氢或杂质从衬底611或设置有晶体管600的区域等扩散到设置有晶体管400a及晶体管400b的区域中的具有阻挡性的膜。因此，上述膜可以使用与绝缘体624同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管400a及晶体管400b等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管600与晶体管400a及晶体管400b之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体410优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管400a及晶体管400b中。另外，氧化铝可以抑制氧从构成晶体管400a及晶体管400b的氧化物释放。因此，氧化铝适合用作晶体管400a及晶体管400b的保护膜。
例如，作为绝缘体412，可以使用与绝缘体620同样的材料。此外，通过将介电常数较低的材料用于层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体412，可以使用氧化硅膜和氧氮化硅膜等。
另外，在绝缘体410、绝缘体412、绝缘体414及绝缘体416中嵌入有导电体418、构成晶体管400a及晶体管400b的导电体等。此外，导电体418被用作与晶体管400a、晶体管400b或晶体管600电连接的插头或布线。导电体418可以使用与导电体628及导电体630同样的材料形成。
尤其是，与绝缘体410及绝缘体414接触的区域的导电体418优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管600与晶体管400a及晶体管400b分离，从而可以抑制氢从晶体管600扩散到晶体管400a及晶体管400b中。
在绝缘体412上方设置有晶体管400a、晶体管400b、电容器500a及电容器500b。作为晶体管400a、晶体管400b、电容器500a及电容器500b的结构，可以使用上述实施方式所说明的晶体管400a、晶体管400b、电容器500a及电容器500b的结构。注意，图12所示的晶体管400a、晶体管400b、电容器500a及电容器500b的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管及电容器。
另外，通过将导电体448以与导电体418接触的方式设置，可以将与晶体管600连接的导电体453抽到晶体管400a及晶体管400b之上。在图12中，将布线3002抽到晶体管400a及晶体管400b之上，但是不局限于此，也可以将布线3001或布线3007等抽到晶体管400a及晶体管400b之上。
以上是对结构例子的说明。通过采用本结构，在使用包含氧化物半导体的晶体管的半导体装置中，可以抑制电特性变动且可以提高可靠性。另外，可以提供一种包含通态电流大的氧化物半导体的晶体管。另外，可以提供一种包含关态电流小的氧化物半导体的晶体管。另外，可以提供一种功耗得到减少的半导体装置。
接着，对存储单元中包括使用硅的晶体管和电容器的一般的DRAM与根据本发明的一个方式的半导体装置在制造时所需的掩模个数进行比较。该比较的前提是一般的DRAM与根据本发明的一个方式的半导体装置的外围电路的制造工序相同。另外，一般的DRAM中的存储单元部分的掩模个数根据日本专利申请公开第2016-127193号公报记载的半导体装置的制造方法算出。另外，根据本发明的一个方式的存储单元部分的掩模个数根据实施方式5记载的制造方法算出。
在下述表1中示出一般的DRAM与根据本发明的一个方式的半导体装置(记作DOSRAM)的粗略估算的掩模个数。
[表1]
如表1所示，作为外围电路部分的掩模个数，DOSRAM比DRAM少用四个掩模。这是由于DRAM分开形成外围电路部分的晶体管和存储单元部分的晶体管导致需要的掩模数较多。具体来说，DRAM的制造中，为了分开形成栅极绝缘膜多用了两个掩模，为了分开形成LDD结构又多用了两个掩模。
另外，作为存储单元部分的掩模个数，DOSRAM比DRAM少用三个掩模。这是由于DOSRAM中电容器500a及电容器500b为缸型而可以省略形成为了确保晶体管400a与电容器500a间的电连接的接触孔的开口工序。上述接触孔需要换掩模进行两次构图的微细加工，所以DOSRAM可以省下两个掩模。另外，与DRAM相比，在DOSRAM中，可以减小工作所需的电容器500a及电容器500b的电容值，由此可以减小电容器500a及电容器500b的高度方向上的宽度，其结果，可以省略用于形成支撑电容器500a及电容器500b的支撑膜的一个掩模。
另外，作为布线部分的掩模个数，DOSRAM比DRAM多用四个掩模。这是由于在DOSRAM中需要追加与第二栅电极电连接的背栅极布线和用于驱动单元阵列下方的读出放大器的布线。具体而言，DOSRAM比DRAM多两层布线，所以需要多用四个掩模。
本实施方式可以与其他实施方式适当地组合而实施。
(实施方式7)
在本实施方式中，对能够使用上述实施方式所说明的半导体装置或计算机的电子设备等进行说明。
根据本发明的一个方式的半导体装置或计算机可以安装到各种电子设备。尤其是，根据本发明的一个方式的半导体装置可以用作内置于电子设备中的存储器。作为电子设备的例子，例如除了电视装置、台式或笔记本型个人计算机、用于计算机等的显示器、数字标牌(Digital Signage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测定如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图28A、图28B、图28C、图28D、图28E1、图28E2示出电子设备的例子。
图28A示出信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入界面在显示部5511中具备触控面板，并且在外壳5510上设置有按钮。
图28B示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
注意，在上述例子中，图28A及图28B示出智能手机及台式信息终端作为电子设备的例子，但是也可以应用智能手机及台式信息终端以外的信息终端。作为智能手机及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
图28C示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
在上述例子中，作为电器产品说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
图28D示出游戏机的一个例子的便携式游戏机5200。便携式游戏机包括外壳5201、显示部5202及按钮5203等。
虽然图28D示出便携式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的半导体装置或计算机的游戏机不局限于此。作为应用本发明的一个方式的半导体装置或计算机的游戏机，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
图28E1是示出移动体的一个例子的汽车5700的图，图28E2是示出汽车室内的前挡风玻璃周边的图。图28E1示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在支柱的显示面板5704。
显示面板5701至显示面板5703可以提供速度表、转速计、行驶距离、加油量、排档状态、空调的设定以及其他各种信息。此外，使用者可以根据喜好适当地改变显示面板所显示的显示内容及布局等，可以提高设计性。显示面板5701至显示面板5703还可以用作照明装置。
通过将由设置在汽车5700的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被支柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。此外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以用作照明装置。
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的计算机，以提供利用人工智能的系统。
通过将本发明的一个方式的半导体装置或计算机应用于上述各种电子设备，可以实现电子设备的微型化、高速化、低功耗化。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
本实施方式可以与其他实施方式的记载适当地组合。
[实施例]
在本实施例中说明将单元阵列CA层叠在读出放大器阵列SAA等的上方的结构的效果。这里尤其对叠层结构对工作速度、电路面积等的影响的评估结果进行说明。注意，在本实施例中，如图2B1至图2B3所示，也将使用OS晶体管的DRAM称为DOSRAM(Dynamic OxideSemiconductor Random Access Memory：氧化物半导体动态随机存取存储器)。
为了进行评估，使用了四种存储电路(存储电路A至D)。存储电路A是作为存储单元使用Si晶体管的DRAM，存储电路B、C、D是DOSRAM。存储电路B采用不将单元阵列CA与读出放大器阵列SAA层叠而将其设置在同一层中的结构。存储电路C如图3A所示采用读出放大器阵列SAA的上方层叠有单元阵列CA的结构(叠层结构A)。存储电路D如图3B所示采用在驱动电路RD、读出放大器阵列SAA及全局读出放大器GSA的上方层叠单元阵列CA的结构(叠层结构B)。
首先，对存储电路A至D的工作速度进行比较。存储电路A(DRAM)的工作速度是在假设布线WL的宽度为25nm、长度为140nm的情况下算出的。另外，存储电路B、C、D(DOSRAM)的工作速度是在假设布线WL的宽度为25nm、长度为25nm的情况下算出的。表2示出存储电路A至D的存储单元MC的电阻、布线BL的电容值CBL、存储单元MC中设置的电容器的电容值Cs、存储单元MC的工作速度的估算结果。另外，存储单元MC的工作速度是在假设存储电路A(DRAM)的速度为1的情况下算出的。
[表2]
由表2可知，通过采用叠层结构可以降低布线BL的电容使存储单元MC的电容器更小。由此可知，使用叠层结构的存储电路(存储电路C、D)能够进行高速工作。
另外，表3示出存储电路A至D的存储单元MC的数据保持时间、与一个布线BL连接的存储单元MC的个数、面积削减率的估算结果。面积削减率是以存储电路A(DRAM)为基准算出的。
[表3]
如表3所示，叠层结构能够有效地削减面积(存储电路C、D)。另外，可知与叠层A的结构相比采用叠层B的结构可以进一步削减面积。
由上可知，形成使用OS晶体管的存储单元MC并将其层叠在读出放大器阵列SAA等的上方的结构更有利于存储电路的高速化及面积削减。
[符号说明]
10：半导体装置；11：区块；50：计算机；51：处理部；52：存储部；53：存储部；54：输入部；55：输出部；56：传送通道；200：晶体管；400a：晶体管；400b：晶体管；405_1：导电体；405_1a：导电体；405_1b：导电体；405_2：导电体；405_2a：导电体；405_2b：导电体；410：绝缘体；412：绝缘体；414：绝缘体；416：绝缘体；418：导电体；420：绝缘体；422：绝缘体；424：绝缘体；430：氧化物；430_1c：氧化物；430_2c：氧化物；430a：氧化物；430A：氧化膜；430b：氧化物；430B：氧化膜；430c：氧化膜；430_c1：氧化物；430_c2：氧化物；440：导电体；442：区域；442b：导电体；442a：导电体；442A：膜；442b：导电体；442c：导电体；443a：区域；443b：区域；443c：区域；444：绝缘体；446：导电体；448：导电体；450：绝缘膜；450_1：绝缘体；450_2：绝缘体；450a：绝缘体；450b：绝缘体；453：导电体；460：导电膜；460_1：导电体；460_1a：导电体；460_1b：导电体；460_2：导电体；460_2a：导电体；460_2b：导电体；460a：导电体；460b：导电体；470：绝缘膜；470a：绝缘体；470b：绝缘体；471：绝缘膜；471a：绝缘体；471b：绝缘体；474：绝缘体；475：绝缘膜；475a：绝缘体；475b：绝缘体；480：绝缘体；481：绝缘体；484：绝缘体；490：绝缘体；491：绝缘体；492a：导电体；492b：导电体；500：电容器；500a：电容器；500b：电容器；510：导电体；510a：导电体；510b：导电体；520a：导电体；520b：导电体；530：绝缘体；540：绝缘体；600：晶体管；611：衬底；613：半导体区域；614a：低电阻区域；614b：低电阻区域；615：绝缘体；616：导电体；620：绝缘体；622：绝缘体；624：绝缘体；626：绝缘体；628：导电体；630：导电体；650：绝缘体；652：绝缘体；654：绝缘体；656：导电体；660：绝缘体；662：绝缘体；666：导电体；672：绝缘体；674：绝缘体；676：导电体；3001：布线；3002：布线；3003：布线；3004a：布线；3004b：布线；3005a：布线；3005b：布线；3006a：布线；3006b：布线；3007：布线；5200：便携式游戏机；5201：外壳；5202：显示部；5203：按钮；5300：台式信息终端；5301：主体；5302：显示器；5303：键盘；5500：信息终端；5510：外壳；5511：显示部；5700：汽车；5701：显示面板；5702：显示面板；5703：显示面板；5704：显示面板；5800：电冷藏冷冻箱；5801：外壳；5802：冷藏室门；5803：冷冻室门。

Claims (2)

1.一种半导体装置，包括：
多个单元阵列；以及
多个外围电路，
其中，所述单元阵列包括多个存储单元，
其中，所述外围电路包括第一驱动电路、第二驱动电路、第一放大电路、第二放大电路、第三放大电路和第四放大电路，
其中，所述第一驱动电路及所述第二驱动电路具有对所述单元阵列提供选择信号的功能，
其中，所述第一放大电路及所述第二放大电路具有放大从所述单元阵列输入的电位的功能，
其中，所述第三放大电路及所述第四放大电路具有放大从所述第一放大电路或所述第二放大电路输入的电位的功能，
其中，所述第一驱动电路、所述第二驱动电路、所述第一放大电路、所述第二放大电路、所述第三放大电路及所述第四放大电路具有与所述单元阵列重叠的区域，
其中，所述多个存储单元包括晶体管、电容器和插头，
其中，所述晶体管包括氧化物半导体、所述氧化物半导体上的第一绝缘体、所述第一绝缘体上的第一导电体、与所述第一导电体的侧面接触的第二绝缘体，
其中，所述电容器包括所述氧化物半导体上及所述第二绝缘体上的第三导电体、所述第三导电体上的第三绝缘体、所述第三绝缘体上的第四导电体，并且
其中，所述插头以接触于所述氧化物半导体、所述第二绝缘体的方式设置。
2.根据权利要求1所述的半导体装置，
其中，在所述晶体管上有第四绝缘体，
其中，所述第四绝缘体具有开口部，
其中，所述开口部具有与所述第二绝缘体重叠的区域，
其中，所述开口部具有与所述氧化物半导体重叠的区域，并且
其中，在所述开口部中所述第三导电体与所述氧化物半导体电连接。
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