WO2020075022A1 - トランジスタ、半導体装置、および電子機器 - Google Patents

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WO2020075022A1
WO2020075022A1 PCT/IB2019/058451 IB2019058451W WO2020075022A1 WO 2020075022 A1 WO2020075022 A1 WO 2020075022A1 IB 2019058451 W IB2019058451 W IB 2019058451W WO 2020075022 A1 WO2020075022 A1 WO 2020075022A1
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oxide
conductor
insulator
transistor
region
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PCT/IB2019/058451
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山崎舜平
栃林克明
菅谷健太郎
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株式会社半導体エネルギー研究所
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One embodiment of the present invention relates to a transistor, a semiconductor device, and an electronic device. Further, one embodiment of the present invention relates to a method for manufacturing a semiconductor device. Further, one embodiment of the present invention relates to a semiconductor wafer and a module.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor circuit such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one mode of a semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a storage device, a semiconductor circuit, an imaging device, an electronic device, or the like can be said to have a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Further, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • CMOS complementary metal-oxide-semiconductor
  • IC integrated circuit
  • image display device also simply referred to as a display device
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are drawing attention as other materials.
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline
  • Non-Patent Document 1 and Non-Patent Document 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • One object of one embodiment of the present invention is to provide a highly reliable semiconductor device. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electric characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • One embodiment of the present invention is a transistor including an oxide semiconductor in a channel formation region, in which the transistor is separated from the first insulator, the oxide over the first insulator, and the oxide over the oxide. And a second conductor provided on the first conductor, a second insulator on the first conductor, a third insulator on the second conductor, and a first conductor. And a third insulator provided on the oxide and located between the second conductor and the second conductor, and a channel width of the transistor. In a cross section in the direction, a region where the oxide and the first conductor overlap with each other is a first region, and a region where the oxide and the second conductor overlap with each other is a second region and the oxide with the oxide.
  • An area where the third conductor overlaps with each other is expressed as a third area, and an upper end portion of the oxide in the first area and the second area Does not have a curvature, upper end portion of the oxides in the third region has a curvature.
  • another embodiment of the present invention is a transistor including an oxide semiconductor in a channel formation region, the transistor including a first insulator, an oxide over the first insulator, and an oxide over the oxide.
  • a first conductor and a second conductor which are provided separately from each other, a second insulator on the first conductor, a third insulator on the second conductor, and a second insulator on the second conductor.
  • each table the length of the lower surface of the first conductor in the first region L 1B, the length of the upper surface of the first conductor as L 1T
  • the first length ratio of the upper surface of the conductor to the length of the lower surface of the first conductor (L 1T / L 1B) is 0.7 to 1.3
  • the length of the upper surface of the second conductor with respect to the length of the lower surface of the second conductor is The length ratio (L 2T / L 2B ) is 0.7 or more and 1.3 or less.
  • another embodiment of the present invention is a transistor including an oxide semiconductor in a channel formation region, the transistor including a first insulator, an oxide over the first insulator, and an oxide over the oxide.
  • a first conductor and a second conductor which are provided separately from each other, a second insulator on the first conductor, a third insulator on the second conductor, and a second insulator on the second conductor.
  • a region where the oxide and the third conductor overlap with each other is referred to as a third region, oxidation in the first region and the second region
  • the upper end portion, without having a curvature, upper end portions of the oxide in the third region has a curvature, the length of the lower surface of the first conductor in the first region L 1B, first
  • the ratio (L 1T / L 1B ) of the length of the upper surface of the first conductor to the length of the lower surface of the first conductor is 0.7 or more.
  • the length of the second conductor in the second region is L 2B and the length of the upper surface of the second conductor is L 2T, the length of the second conductor is 1.3 or less.
  • the ratio (L 2T / L 2B ) of the length of the upper surface of the second conductor to the length of the lower surface is 0.7 or more and 1.3 or less.
  • the angle at which the lower surface of the oxide contacts the side surface of the oxide in the first region is preferably 60 degrees or more and 95 degrees or less.
  • the angle at which the lower surface of the oxide and the side surface of the oxide are in contact with each other in the first region is more preferably 75 degrees to 85 degrees.
  • first conductor and the second conductor each include tantalum and nitrogen. Further, in the above aspect, each of the first conductor and the second conductor preferably has a thickness of 10 nm or more and 50 nm or less.
  • the oxide preferably contains indium, the element M (M is aluminum, gallium, yttrium, or tin) and zinc.
  • Another embodiment of the present invention is a semiconductor device including the transistor according to any one of the above embodiments and a capacitor.
  • Another embodiment of the present invention is an electronic device including the transistor according to any one of the above embodiments and a display portion.
  • a semiconductor device with favorable reliability can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. According to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Further, according to one embodiment of the present invention, a low power consumption semiconductor device can be provided.
  • 1A, 1B, 1C, and 1D are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 2A, 2B, 2C, and 2D are a top view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 3A, 3B, 3C, and 3D are a top view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A, 4B, 4C, and 4D are a top view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A, 5B, 5C, and 5D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 6A, 6B, 6C, and 6D are a top view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A, 7B, 7C, and 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 8A, 8B, 8C, and 8D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9A, 9B, 9C, and 9D are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 10A, 10B, 10C, and 10D are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 11A, 11B, 11C, and 11D are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 12 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • 13 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • 14 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • 15A and 15B are block diagrams illustrating a structural example of a memory device according to one embodiment of the present invention.
  • 16A, 16B, 16C, 16D, 16E, 16F, 16G, and 16H are circuit diagrams each illustrating a structural example of a memory device according to one embodiment of the present invention.
  • 17A and 17B are schematic views of a semiconductor device according to one embodiment of the present invention.
  • 18A, 18B, 18C, 18D, and 18E are schematic views of a memory device according to one embodiment of the present invention.
  • FIG. 19A, 19B, 19C, 19D, 19E, 19F, 19G, and 19H are diagrams showing electronic devices according to one embodiment of the present invention.
  • FIG. 20 is a diagram illustrating a market image.
  • FIG. 21 is a diagram illustrating a cross section of the semiconductor device according to the example.
  • 22A and 22B are diagrams showing the normal probability distribution of ⁇ Shift of the example.
  • the size, the layer thickness, or the region is exaggerated for clarity in some cases. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings.
  • a layer, a resist mask, or the like may be unintentionally reduced due to a process such as etching, but this may not be reflected in the drawing for easy understanding.
  • the same reference numerals are commonly used in different drawings for the same portions or portions having similar functions, and repeated description thereof may be omitted.
  • the hatch pattern may be the same and may not be given a reference numeral.
  • top views also referred to as “plan views”
  • perspective views description of some components may be omitted.
  • hidden lines and the like may be omitted.
  • ordinal numbers given as first, second, and the like are used for convenience, and do not indicate the order of steps or the order of lamination. Therefore, for example, “first” can be replaced with “second” or “third” as appropriate.
  • ordinal numbers described in this specification and the like may be different from the ordinal numbers used to specify one embodiment of the present invention.
  • X and Y are connected, the case where X and Y are electrically connected, and the case where X and Y function
  • X and Y function
  • X and Y are objects (for example, an apparatus, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, and the like).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. And a region (hereinafter, also referred to as a channel formation region) in which a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), A current can flow between the source and the drain via the channel formation region.
  • a channel formation region refers to a region through which current mainly flows.
  • the functions of the source and the drain may be switched when transistors having different polarities are used or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be interchanged in some cases.
  • the channel length means, for example, in a top view of a transistor, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other or a source in a channel formation region.
  • the channel length does not always have the same value in all regions. That is, the channel length of one transistor may not be set to one value. Therefore, in this specification, the channel length is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width is, for example, in a top view of a transistor, a region in which a semiconductor (or a portion of a semiconductor in which a current flows) and a gate electrode overlap with each other in a top view of a transistor, or a channel formation region in a channel length direction Is the length of the channel formation region in the vertical direction.
  • the channel width does not always have the same value in all regions. That is, the channel width of one transistor may not be set to one value. Therefore, in this specification, the channel width is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • a channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and a channel width shown in a top view of the transistor. (Hereinafter, also referred to as “apparent channel width”).
  • the effective channel width becomes larger than the apparent channel width, and the effect thereof may not be negligible.
  • the proportion of a channel formation region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • a simple term “channel width” may refer to an apparent channel width.
  • a simple term “channel width” may refer to an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • a semiconductor impurity refers to, for example, elements other than the main components of the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity. Due to the inclusion of impurities, for example, the defect level density of the semiconductor may increase and the crystallinity may decrease.
  • examples of impurities that change the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • transition metals other than the main component such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Water may also function as an impurity.
  • the oxide semiconductor to an oxygen vacancy V O: also referred to as oxygen vacancy
  • silicon oxynitride has a higher oxygen content than nitrogen as its composition. Further, silicon oxynitride has a composition containing more nitrogen than oxygen.
  • the term “insulator” can be replaced with an insulating film or an insulating layer.
  • the term “conductor” can be referred to as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case where the angle is ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel refers to a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • “Vertical” means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, a case where the angle is 85 ° or more and 95 ° or less is also included.
  • substantially perpendicular refers to a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (Oxide Semiconductor or simply OS), and the like. For example, when a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, the term “OS transistor” can be rephrased as a transistor including a metal oxide or an oxide semiconductor.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the drain current per channel width of 1 ⁇ m flowing in the transistor is 1 ⁇ 10 ⁇ at room temperature. It is 20 A or less, 1 ⁇ 10 ⁇ 18 A or less at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or less at 125 ° C.
  • a semiconductor device including a transistor according to one embodiment of the present invention is a transistor including an oxide semiconductor in a channel formation region.
  • the transistor includes a first insulator, an oxide on the first insulator, a first conductor and a second conductor which are provided separately on the oxide, respectively. Located between the second insulator on the conductor, the third insulator on the second conductor, the first conductor, and the second conductor, and on the oxide. A region including a fourth insulator provided and a third conductor over the fourth insulator, and a region where the oxide and the first conductor overlap with each other in a cross section in the channel width direction of the transistor. As a first region, a region where the oxide and the second conductor overlap with each other as a second region, and a region where the oxide and the third conductor overlap with each other as a third region. The top ends of the oxide in the first region and the second region do not have a curvature, and the top ends of the oxide in the third region have a curvature.
  • a semiconductor device with favorable reliability a semiconductor device with favorable electrical characteristics, a semiconductor device with large on-state current, or a semiconductor which can be miniaturized or highly integrated can be provided. Any one or more of the devices can be provided.
  • an oxide having a channel formation region has a shape having a curvature, and an oxide positioned below a conductor in contact with the oxide has a curvature.
  • a region where the oxide and the first conductor overlap with each other is a first region
  • a region where the oxide and the second conductor overlap with each other is a second region.
  • the length of the upper surface of the second conductor is represented as L 2T
  • the ratio (L 2T / L 2B ) of the length of the upper surface of the second conductor to the length of the lower surface of the second conductor is By setting the ratio to be 0.7 or more and 1.3 or less, a fine structure is satisfied and a good contact resistance between the oxide and the conductor is obtained. It becomes possible to maintain, it can be reliable or electrical characteristics to provide a good semiconductor device.
  • FIG. 1A and 1B are a top view and a cross-sectional view of a semiconductor device including a transistor 200 according to one embodiment of the present invention.
  • FIG. 1A is a top view of the semiconductor device.
  • 1B to 1D are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view of a portion indicated by dashed-dotted line A1-A2 in FIG. 1A and also a cross-sectional view of the transistor 200 in the channel length direction.
  • 1C is a cross-sectional view of a portion indicated by dashed-dotted line A3-A4 in FIG. 1A and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 1D is a cross-sectional view of a portion indicated by dashed-dotted line A5-A6 in FIG. 1A and is also a cross-sectional view of the transistor 200 in the channel width direction. In the top view of FIG. 1A, some elements are omitted for the sake of clarity.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200, the insulator 214 functioning as an interlayer film, the insulator 216, the insulator 280, the insulator 282, and the insulator 284.
  • the transistor 200 is arranged on a substrate (not shown) and is arranged so as to be embedded in an insulator 216.
  • the insulator 222 provided over the insulator 222, the insulator 224 provided over the insulator 222, and the oxide 230 provided over the insulator 224 (the oxide 230a, the oxide 230b, and the oxide 230c).
  • An insulator 250 arranged over the oxide 230, a conductor 260 (a conductor 260a and a conductor 260b) arranged over the insulator 250, and conductivity that is in contact with part of an upper surface of the oxide 230b. It has a body 240a and a conductor 240b, an insulator 245a over the conductor 240a, and an insulator 245b over the conductor 240b.
  • a conductor 240 (conductor 240a and conductor 240b) is provided on the oxide 230b. Further, the insulator 245 (the insulator 245a and the insulator 245b) is provided over the conductor 240 (the conductor 240a and the conductor 240b). Further, the insulator 280 is provided at least in contact with the side surface of the oxide 230.
  • the side surface of the oxide 230b and the side surface of the conductor 240 are preferably substantially perpendicular to the surface where the insulator 224 and the oxide 230a are in contact with each other.
  • the angle ⁇ shown in FIG. 1D is 60 degrees or more and 95 degrees or less, and preferably 88 degrees or more and 92 degrees or less.
  • the side surface of the oxide 230a does not necessarily have to have an angle with the insulator 224.
  • the oxide 230a may have a concave portion on a side surface (also referred to as an undercut shape).
  • a side surface also referred to as an undercut shape.
  • the above-described undercut shape may be formed.
  • the contact area of the insulator 280 in contact with the oxide 230a may be increased, so that oxygen can be preferably supplied from the insulator 280 to the oxide 230b.
  • FIG. 1D is a cross-sectional view of a region where the oxide 230 (the oxide 230a and the oxide 230b) and the first conductor (here, the conductor 240b) overlap with each other in the channel width direction of the transistor. is there.
  • the length of the conductor 240b with respect to the length of the lower surface of the conductor 240b is represented by L 1B .
  • the length ratio (L 1T / L 1B ) of the upper surface is preferably 0.7 or more and 1.3 or less.
  • the length (L 1T ) of the upper surface of the conductor 240b is 42 nm or more and 78 nm or less.
  • the length (L 1T ) of the upper surface of the conductor 240b may be longer than the above range, but the length (L 1T ) of the upper surface of the conductor 240b is within the above range.
  • the covering property (also referred to as step coverage) of the insulator 280 is deteriorated. Therefore, the ratio (L 1T / L 1B ) of the length of the upper surface of the conductor 240b to the length of the lower surface of the conductor 240b is preferably 0.7 or more and 1.0 or less, more preferably 0.8 or more and 0 or less. It is less than or equal to 0.95.
  • the channel width of the transistor and the thickness of the conductor 240 are different.
  • the channel width of the transistor is preferably 5 nm to 100 nm, more preferably 10 nm to 75 nm.
  • the thickness of the conductor 240 is preferably 5 nm or more and 100 nm or less, more preferably 10 nm or more and 50 nm or less.
  • a channel width of the transistor in the above range and a thickness of the conductor 240 in the above range are expected to have significant effects.
  • the length of the channel length of the transistor is not particularly limited, but can be set to a range equivalent to the above channel width.
  • a metal functioning as an oxide semiconductor is included in the oxide 230 (the oxide 230a, the oxide 230b, and the oxide 230c) including a region where a channel is formed (hereinafter also referred to as a channel formation region). It is preferable to use an oxide (hereinafter also referred to as an oxide semiconductor).
  • the oxide 230 examples include In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium). , Or one or more selected from hafnium, tantalum, tungsten, magnesium, and the like). Alternatively, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used.
  • the transistor 200 including an oxide semiconductor in the channel formation region has an extremely small leak current in a non-conduction state, so that a semiconductor device with low power consumption can be provided. Since the oxide semiconductor can be formed by a sputtering method or the like, it can be used for the transistor 200 included in a highly integrated semiconductor device.
  • the electrical characteristics of the transistor vary depending on impurities and oxygen vacancies in the oxide semiconductor and the normally-on characteristics (the channel exists even when voltage is not applied to the gate electrode, The characteristic that current flows through is likely to occur.
  • the transistor is driven in a state where excess amount of oxygen exceeds an appropriate amount in the oxide semiconductor, the valence of excess oxygen atoms is changed and electric characteristics of the transistor are changed. , Reliability may deteriorate.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor which contains a large amount of hydrogen is likely to have normally-on characteristics. Further, hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field; therefore, when a large amount of hydrogen is contained in the oxide semiconductor, reliability of the transistor might be deteriorated. In one aspect of the present invention to reduce as much as possible V O H in the oxide 230, it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the V O H to obtain a sufficiently reduced oxide semiconductor the moisture in the oxide semiconductor, to remove impurities such as hydrogen (dehydration, may be described as dehydrogenation.) It is important to supply oxygen to the oxide semiconductor to fill oxygen vacancies (sometimes referred to as oxygenation treatment).
  • the V O H oxide semiconductor impurity is sufficiently reduced such by using a channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • an oxide semiconductor having a low carrier concentration for the transistor 200 it is preferable to use an oxide semiconductor having a low carrier concentration for the transistor 200.
  • the concentration of impurities in the oxide semiconductor may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which might cause oxygen deficiency in the oxide semiconductor.
  • the transistor When the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor might have normally-on characteristics. Further, a defect in which hydrogen is contained in an oxygen vacancy functions as a donor, and an electron serving as a carrier may be generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor which contains a large amount of hydrogen is likely to have normally-on characteristics.
  • Defects containing hydrogen to an oxygen vacancy (V O H) can function as a donor of the oxide semiconductor.
  • the oxide semiconductor may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, a carrier concentration which assumes a state where an electric field is not applied is used instead of a donor concentration as a parameter of an oxide semiconductor in some cases. That is, the “carrier concentration” described in this specification and the like may be referred to as the “donor concentration” in some cases.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier concentration of the oxide semiconductor in the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , and more preferably 1 ⁇ 10 16 cm ⁇ 3. It is more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , further preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the oxide semiconductor in the channel formation region is not particularly limited and can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • oxygen in the oxide 230 may diffuse into the conductor 240 and the conductor 240 may be oxidized. Oxidation of the conductor 240 is likely to reduce the conductivity of the conductor 240. Note that diffusion of oxygen in the oxide 230 into the conductor 240 can be restated as absorption of oxygen in the oxide 230 by the conductor 240.
  • the oxide 230 diffuses into the conductor 240, so that a different layer may be formed between the conductor 240 and the oxide 230. Since the different layer contains more oxygen than the conductor 240, it is presumed that the different layer has an insulating property.
  • the three-layer structure of the conductor 240, the different layer, and the oxide 230 can be regarded as a three-layer structure including a metal-insulator-semiconductor, and a MIS (Metal-Insulator-Semiconductor) structure. It may be referred to as a diode junction structure mainly including the MIS structure.
  • an oxide semiconductor having a bandgap of 2 eV or more, preferably 2.5 eV or more as the oxide semiconductor functioning as a channel formation region.
  • an oxide semiconductor having a wide band gap off-state current of the transistor can be reduced.
  • the oxide 230 is provided over the insulator 224, the oxide 230a, the oxide 230b over the oxide 230a, and the oxide 230b over at least a part of the oxide 230a. And an oxide 230c in contact with the upper surface of the oxide 230b.
  • the oxide 230a below the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a into the oxide 230b can be suppressed.
  • diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the oxide 230 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked; however, the present invention is not limited to this.
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230a and the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be provided, or oxidation may be performed.
  • Each of the object 230a, the oxide 230b, and the oxide 230c may have a laminated structure.
  • oxygen in the oxide semiconductor is gradually absorbed by the conductor 240 included in the transistor, which causes oxygen deficiency as one of the temporal changes.
  • oxidation of the conductor 240 may increase contact resistance between the transistor 200 and a wiring.
  • an insulator containing oxygen is used for the insulator 280 which functions as an interlayer film provided in contact with the oxide 230.
  • the insulator 280 it is preferable to use an oxide containing more oxygen than the stoichiometric composition. That is, it is preferable that the insulator 280 be formed with a region in which oxygen is present in excess of the stoichiometric composition (hereinafter also referred to as an excess oxygen region).
  • an insulator 245 functioning as a barrier layer may be provided over the conductor 240.
  • the insulator 245 preferably contacts the top surface of the conductor 240, as shown in FIG. 1B.
  • the insulator 245 preferably has a function of suppressing diffusion of oxygen.
  • the insulator 245 preferably has a function of suppressing diffusion of oxygen as compared with the insulator 280.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • an insulator containing aluminum nitride may be used.
  • a semiconductor device with good reliability.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device with low power consumption can be provided.
  • the insulator 214 preferably functions as an insulating barrier film which suppresses diffusion of impurities such as water and hydrogen from the substrate side into the transistor 200. Therefore, the insulator 214 has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use an insulating material. Alternatively, an insulating material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the function of suppressing the diffusion of impurities or oxygen means the function of suppressing the diffusion of any one or all of the impurities or oxygen.
  • a film having a function of suppressing diffusion of hydrogen or oxygen may be a film that hardly permeates hydrogen or oxygen, a film that has low hydrogen or oxygen permeability, a film that has a barrier property against hydrogen or oxygen, or hydrogen or oxygen. May be called a barrier film or the like.
  • the barrier film may be referred to as a conductive barrier film.
  • the insulator 214 it is preferable to use aluminum oxide, silicon nitride, or the like as the insulator 214. Accordingly, impurities such as water and hydrogen can be suppressed from diffusing from the substrate side to the transistor 200 side with respect to the insulator 214. Alternatively, oxygen contained in the insulator 224 or the like can be suppressed from diffusing toward the substrate side of the insulator 214.
  • the insulator 214 may have a stacked structure including two or more layers. In that case, the laminated structure is not limited to the same material, and may be a laminated structure made of different materials. For example, a stacked layer of aluminum oxide and silicon nitride may be used.
  • the insulator 214 it is preferable to use silicon nitride formed by a sputtering method. Accordingly, the concentration of hydrogen in the insulator 214 can be reduced, and impurities such as water and hydrogen can be further suppressed from diffusing from the substrate side of the insulator 214 to the transistor 200 side.
  • the insulator 216 functioning as an interlayer film preferably has a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as the interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having holes Etc. may be used as appropriate.
  • the insulator 216 has a low hydrogen concentration and a region where oxygen is present in excess of the stoichiometric composition (hereinafter also referred to as an excess oxygen region) or oxygen released by heating (hereinafter also referred to as excess oxygen). ) are preferred.
  • the insulator 216 silicon oxide formed by a sputtering method is preferably used. Accordingly, hydrogen can be prevented from entering the oxide 230, or oxygen can be supplied to the oxide 230 and oxygen vacancies in the oxide 230 can be reduced. Therefore, it is possible to provide a transistor which suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability.
  • the insulator 216 may have a laminated structure.
  • the insulator 216 may be provided with an insulator similar to the insulator 214 at least in a portion in contact with the side surface of the conductor 205.
  • oxidation of the conductor 205 due to oxygen contained in the insulator 216 can be suppressed.
  • the conductor 205 can suppress a decrease in the amount of oxygen contained in the insulator 216.
  • the conductor 205 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260, without changing the potential.
  • Vth of the transistor 200 can be further increased and off-state current can be reduced. Therefore, applying a negative potential to the conductor 205 can reduce the drain current when the potential applied to the conductor 260 is 0 V, as compared to the case where no potential is applied.
  • the conductor 205 is arranged so as to overlap with the oxide 230 and the conductor 260. Further, the conductor 205 is preferably embedded in the insulator 214 or the insulator 216 and provided.
  • the conductor 205 is preferably provided larger than a channel formation region in the oxide 230 as illustrated in FIG. 1B.
  • the conductor 205 preferably extends in a region outside an end portion of the oxide 230 intersecting with the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with the insulator provided outside the side surface of the oxide 230 in the channel width direction.
  • the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode electrically surround the channel formation region of the oxide 230.
  • FIG. 1C is a cross-sectional view of a region where the oxide 230 and the conductor 260 overlap with each other.
  • the top end portion of the oxide 230 is formed to have a curvature, so that either the conductor 260 functioning as a first gate electrode or the conductor 205 functioning as a second gate electrode is formed.
  • One or both electric fields can be suitably applied to the oxide 230.
  • the upper end portion of the oxide has a shape having no curvature to improve adhesion with the insulator 245b or improve coverage of the insulator 280. It is preferable because it can
  • the conductor 205 is stretched to function as a wiring.
  • the invention is not limited to this, and a conductor functioning as a wiring may be provided below the conductor 205. Further, it is not always necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
  • the transistor 200 has a structure in which the first conductor of the conductor 205 and the second conductor of the conductor 205 are stacked, but the present invention is not limited to this.
  • the conductor 205 may have a single-layer structure or a stacked structure including three or more layers.
  • an ordinal number may be given in the order of formation to distinguish them.
  • the first conductor of the conductor 205 is an impurity such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, or the like), a copper atom, or the like. It is preferable to use a conductive material having a function of suppressing diffusion. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the first conductor of the conductor 205 may be a single layer or a stacked layer of the above conductive material.
  • the first conductor of the conductor 205 may be a stack of tantalum, tantalum nitride, ruthenium, or ruthenium oxide and titanium or titanium nitride.
  • the second conductor of the conductor 205 is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium or titanium nitride and the conductive material.
  • the insulator 222 and the insulator 224 function as a gate insulator.
  • the insulator 222 preferably has a function of suppressing diffusion of hydrogen (for example, at least one of a hydrogen atom and a hydrogen molecule). Further, the insulator 222 preferably has a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules). For example, the insulator 222 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen as compared with the insulator 224.
  • an insulator containing an oxide of one or both of aluminum and hafnium, which are insulating materials may be used.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 222 releases oxygen from the oxide 230 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230.
  • the conductor 205 can be prevented from reacting with oxygen included in the insulator 224 and the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the above insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on these insulators.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST).
  • An insulator including a so-called high-k material may be used in a single layer or a stacked layer. As transistors become finer and more highly integrated, thinning of the gate insulator may cause problems such as leakage current. By using a high-k material for the insulator functioning as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 224 in contact with the oxide 230 desorb oxygen by heating.
  • the insulator 224 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate.
  • an oxide material from which part of oxygen is released by heating that is, an insulator material having an excess oxygen region is preferably used.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen molecules is 1.0 ⁇ 10 18 molecules / cm 3 or more, preferably 1.0 ⁇ 10 19 molecules, in TDS (Thermal Desorption Spectroscopy) analysis. / Cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules / cm 3 or more, or 3.0 ⁇ 10 20 molecules / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • any one or more of heat treatment, microwave treatment, and RF treatment may be performed by contacting the oxide 230 with the insulator having the excess oxygen region.
  • water or hydrogen in the oxide 230 can be removed.
  • reactions occur which bonds VoH is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated.
  • Part of the hydrogen generated at this time may be combined with oxygen and converted into H 2 O, which is then removed from the oxide 230 or the insulator in the vicinity of the oxide 230.
  • part of hydrogen may be diffused or captured (also referred to as gettering) in the conductor 240.
  • an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side for the microwave treatment.
  • a gas containing oxygen and by using high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be generated. It can be efficiently introduced into the oxide 230 or the insulator near the oxide 230.
  • the pressure may be 133 Pa or higher, preferably 200 Pa or higher, more preferably 400 Pa or higher.
  • oxygen and argon are used, and an oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more 30 % Or less is recommended.
  • heat treatment is preferably performed with the surface of the oxide 230 exposed.
  • the heat treatment may be performed at 100 ° C to 450 ° C inclusive, more preferably 350 ° C to 400 ° C inclusive, for example.
  • the heat treatment is performed in an atmosphere of a nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxide 230 to reduce oxygen vacancies (V 2 O 3 ).
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more in order to compensate desorbed oxygen after heat treatment in an atmosphere of nitrogen gas or an inert gas.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas in an amount of 10 ppm or more, 1% or more, or 10% or more, and then continuously performed in a nitrogen gas or inert gas atmosphere.
  • the insulator 224 preferably has a low hydrogen concentration and has an excess oxygen region or excess oxygen.
  • the same material as that of the insulator 216 may be used.
  • the insulator 222 and the insulator 224 may have a stacked structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 230 preferably has a laminated structure due to oxides having different chemical compositions.
  • the atomic ratio of the element M with respect to the metal element serving as the main component of the element M with respect to the metal element serving as the main component with respect to the metal oxide used for the oxide 230b is preferably larger than the atomic number ratio.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the oxide 230b and the oxide 230c preferably have crystallinity.
  • a CAAC-OS c-axis / aligned / crystalline / oxide / semiconductor
  • An oxide having crystallinity such as CAAC-OS has a dense structure with few impurities and defects (such as oxygen vacancies) and high crystallinity.
  • extraction of oxygen from the oxide 230b by the source electrode or the drain electrode can be suppressed. Accordingly, even if heat treatment is performed, oxygen extraction from the oxide 230b can be reduced, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in a manufacturing process.
  • CAAC-OS As the oxide 230c, it is preferable to use CAAC-OS as the oxide 230c, and it is preferable that a c-axis of a crystal included in the oxide 230c is oriented substantially perpendicular to a formation surface or an upper surface of the oxide 230c.
  • the CAAC-OS has a property of easily moving oxygen in a direction perpendicular to the c-axis. Therefore, the oxygen contained in the oxide 230c can be efficiently supplied to the oxide 230b.
  • the energy levels at the bottoms of the conduction bands of the oxide 230a and the oxide 230c be higher than the energy levels at the bottom of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than that of the oxide 230b.
  • the oxide 230c is preferably a metal oxide that can be used for the oxide 230a.
  • the main path of carriers is the oxide 230b.
  • the energy level at the bottom of the conduction band changes gently at the junction of the oxide 230a, the oxide 230b, and the oxide 230c.
  • the energy level at the bottom of the conduction band at the junction of the oxide 230a, the oxide 230b, and the oxide 230c is continuously changed or continuously joined.
  • the oxide 230a and the oxide 230b and the oxide 230b and the oxide 230c have a common element other than oxygen as a main component, whereby a mixed layer with low defect level density can be formed.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the above atomic ratio is not limited to the atomic ratio of the formed metal oxide, and the atomic ratio of a sputtering target used for forming the metal oxide is not limited. May be
  • the defect level density at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 200 can have high on-state current and high frequency characteristics.
  • the oxide 230c may have a laminated structure of two or more layers. For example, it may have a first oxide of the oxide 230c and a second oxide of the oxide 230c disposed on the first oxide of the oxide 230c.
  • the first oxide of the oxide 230c preferably contains at least one of the metal elements forming the metal oxide used for the oxide 230b, and more preferably contains all the metal elements.
  • an In—Ga—Zn oxide is used as the first oxide of the oxide 230c
  • an In—Ga—Zn oxide, a Ga—Zn oxide, or an oxide is used as the second oxide of the oxide 230c. It is preferable to use gallium. Accordingly, the defect level density at the interface between the oxide 230b and the first oxide of the oxide 230c can be reduced.
  • the second oxide of the oxide 230c is preferably a metal oxide which suppresses diffusion or permeation of oxygen more than the first oxide of the oxide 230c.
  • the energy levels of the conduction bands at the lower ends of the second oxides of the oxides 230a and 230c are higher than the energy levels of the conduction bands at the lower ends of the first oxides of the oxides 230b and 230c.
  • the electron affinity of the second oxide of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the first oxide of the oxide 230b and the oxide 230c.
  • the second oxide of the oxide 230c is a metal oxide that can be used for the oxide 230a
  • the first oxide of the oxide 230c is a metal oxide that can be used for the oxide 230b. Is preferably used.
  • not only the oxide 230b but also the first oxide of the oxide 230c may be the main carrier route.
  • the atomic ratio of In to the main metal element is the main component in the metal oxide used for the first oxide of the oxide 230c. It is possible to suppress In from diffusing to the insulator 250 side by making the atomic number ratio of In to the metal element that is.
  • the insulator 250 functions as a gate insulator; therefore, when In is mixed in the insulator 250 or the like, the characteristics of the transistor are deteriorated. Therefore, a stacked-layer structure of the oxide 230c makes it possible to provide a highly reliable semiconductor device.
  • TaNxOy is preferably used as the conductor 240.
  • TaNxOy may include aluminum.
  • titanium nitride, a nitride containing titanium and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when absorbing oxygen.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with the upper surface of the oxide 230c.
  • the insulator 250 is formed of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, vacant silicon oxide, or the like. Can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • an insulator from which oxygen is released by heating As the insulator 250 in contact with the top surface of the oxide 230c, oxygen is effectively supplied to the channel formation region of the oxide 230b and the channel of the oxide 230b is formed. Oxygen deficiency in the region can be reduced. Therefore, it is possible to provide a transistor which suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability.
  • the concentration of impurities such as water and hydrogen in the insulator 250 be reduced.
  • the thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses diffusion of oxygen from the insulator 250 to the conductor 260.
  • diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed.
  • oxidation of the conductor 260 due to oxygen in the insulator 250 can be suppressed.
  • the above metal oxide may have a function as a part of the gate insulator. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide is preferably a high-k material having a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the above metal oxide, a stacked structure having high heat stability and a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during the operation of the transistor while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator functioning as the gate insulator.
  • EOT equivalent oxide film thickness
  • a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use an insulator containing an oxide of one or both of aluminum and hafnium.
  • the metal oxide may have a function as a part of the first gate electrode.
  • an oxide semiconductor that can be used as the oxide 230 can be used as the metal oxide.
  • the conductor 260 by a sputtering method, the electric resistance value of the metal oxide can be reduced and the conductor can be used.
  • the on-state current of the transistor 200 can be improved without weakening the influence of the electric field from the conductor 260.
  • the leakage current between the conductor 260 and the oxide 230 is maintained. Can be suppressed.
  • the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 can be reduced. It can be easily adjusted appropriately.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a.
  • the conductor 260a is preferably arranged so as to surround the bottom surface and the side surface of the conductor 260b.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and lowering the conductivity.
  • a conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260 also functions as a wiring, it is preferable to use a conductor having high conductivity.
  • the conductor 260b can be formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • the conductor 260 is shown as a two-layer structure of a conductor 260a and a conductor 260b, but it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260 is formed in a self-aligned manner so as to fill the opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably arranged in the region between the conductor 240a and the conductor 240b without alignment.
  • the top surface of the conductor 260 is substantially aligned with the top surface of the insulator 250 and the top surface of the oxide 230c.
  • the height of the bottom surface of the region of the conductor 260 in which the conductor 260 and the oxide 230b do not overlap with each other with respect to the bottom face of the insulator 222 is: It is preferably lower than the height of the bottom surface of the oxide 230b.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the channel formation region of the oxide 230b with the insulator 250 or the like interposed therebetween, so that the electric field of the conductor 260 is applied to the channel formation region of the oxide 230b. It becomes easy to act on the whole. Therefore, the on-state current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • T1 is 0 nm or more and 100 nm or more.
  • the thickness is preferably 3 nm or more and 50 nm or less, more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided on the insulator 224, the oxide 230, and the conductor 240. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 functioning as an interlayer film preferably has a low dielectric constant.
  • the insulator 280 is preferably provided using a material similar to that of the insulator 216, for example.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having pores is preferable because a region containing oxygen which is released by heating can be easily formed.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • the insulator 280 preferably has a low hydrogen concentration and has an excess oxygen region or excess oxygen; for example, a material similar to that of the insulator 216 may be used.
  • the insulator 280 may have a stacked structure including two or more layers.
  • the insulator 282 preferably functions as an insulating barrier film that suppresses diffusion of impurities such as water and hydrogen from above into the insulator 280.
  • the insulator 282 preferably has a low hydrogen concentration and has a function of suppressing diffusion of hydrogen, like the insulator 214 and the like.
  • the insulator 282 is preferably in contact with the top surfaces of the conductor 260, the insulator 250, and the oxide 230c.
  • impurities such as hydrogen contained in the insulator 284 and the like can be prevented from entering the insulator 250. Therefore, adverse effects on the electrical characteristics of the transistor and the reliability of the transistor can be suppressed.
  • the insulator 284 preferably has a low dielectric constant similarly to the insulator 216 and the like.
  • the insulator 284 preferably has a reduced concentration of impurities such as water and hydrogen in the film, like the insulator 224 and the like.
  • the resistivity is 1.0 ⁇ 10 13 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 14 so as to cover the conductor. It is preferable to provide an insulator having an ⁇ cm or less. By providing an insulator having the above resistivity on the conductor, the insulator disperses charges accumulated between wirings of the transistor 200, the conductor, and the like while maintaining insulating property. This is preferable because it can suppress characteristic defects and electrostatic breakdown of the transistor and the electronic device including the transistor due to the charge.
  • ⁇ substrate As a substrate for forming the transistor 200, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate formed using silicon and germanium, and a compound semiconductor substrate formed using silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-mentioned semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate including a metal nitride, a substrate including a metal oxide, or the like can be given.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • Elements provided on the substrate include a capacitive element, a resistive element, a switch element, a light emitting element, a memory element, and the like.
  • insulator examples include an insulating oxide, a nitride, an oxynitride, a nitrided oxide, a metal oxide, a metal oxynitride, and a metal nitride oxide.
  • gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and silicon and hafnium are given. And the like, or a nitride containing silicon and hafnium.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, empty Silicon oxide having holes, resin, or the like is used as the insulator having a low relative dielectric constant.
  • a transistor including an oxide semiconductor is surrounded by an insulator (an insulator 214, an insulator 222, an insulator 245, an insulator 282, or the like) having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • the electrical characteristics of the transistor can be stabilized.
  • the insulator having a function of suppressing the penetration of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • Insulators containing lanthanum, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or stacked layers.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide
  • a metal oxide such as tantalum oxide, a metal nitride such as aluminum nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen which is released by heating.
  • the structure in which silicon oxide or silicon oxynitride having a region containing oxygen which is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • ⁇ conductor aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are not easily oxidized.
  • a conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable.
  • a semiconductor having high electric conductivity represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined may be used.
  • a stacked-layer structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined is used for a conductor functioning as a gate electrode.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • a conductive material containing the above metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • ⁇ metal oxide As the oxide 230, a metal oxide which functions as an oxide semiconductor is preferably used. The metal oxide applicable to the oxide 230 according to the present invention will be described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. Further, in addition to them, gallium, yttrium, tin, etc. are preferably contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten and magnesium.
  • a combination of a plurality of the aforementioned elements may be used as the element M.
  • a metal oxide containing nitrogen may be collectively referred to as a metal oxide. Further, a metal oxide containing nitrogen may be referred to as metal oxynitride.
  • Oxide semiconductors are classified into single crystal oxide semiconductors and non-single crystal oxide semiconductors other than those.
  • the non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystal oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), And amorphous oxide semiconductors.
  • CAAC-OS has a crystal structure having a c-axis orientation and a plurality of nanocrystals connected in the ab plane direction and having a strain.
  • the strain refers to a portion in which the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but are not limited to regular hexagons, and may be non-regular hexagons.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • a lattice arrangement such as a pentagon and a heptagon.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as an (In, M, Zn) layer.
  • the indium in the In layer is replaced with the element M, it can be expressed as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • the crystallinity of a metal oxide might be lowered due to the inclusion of impurities, the generation of defects, or the like; therefore, the CAAC-OS can be referred to as a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is highly heat resistant and highly reliable.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS may not be distinguished from an a-like @ OS or an amorphous oxide semiconductor depending on an analysis method.
  • In-Ga-Zn oxide which is a kind of metal oxide containing indium, gallium, and zinc, may have a stable structure by using the above-described nanocrystal. is there.
  • IGZO tends to be difficult to grow in the air, it is preferable to use a smaller crystal (for example, the above-described nanocrystal) than a large crystal (here, a crystal of several mm or a crystal of several cm).
  • a smaller crystal for example, the above-described nanocrystal
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • ⁇ A-like ⁇ OS is a metal oxide having a structure between an nc-OS and an amorphous oxide semiconductor.
  • a-like @ OS has voids or low density regions. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like @ OS, an nc-OS, and a CAAC-OS.
  • the transistor When impurities are mixed in the oxide semiconductor, defect levels or oxygen vacancies may be formed. Therefore, when impurities are mixed in the channel formation region of the oxide semiconductor, the electrical characteristics of the transistor including the oxide semiconductor are likely to change and reliability may be deteriorated. If the channel formation region contains oxygen vacancies, the transistor is likely to have normally-on characteristics.
  • the above defect levels may include trap levels.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear and may behave like a fixed charge. Therefore, a transistor including a metal oxide with a high trap level density in a channel formation region might have unstable electrical characteristics.
  • the crystallinity of the channel formation region may be lowered, and the crystallinity of the oxide provided in contact with the channel formation region may be lowered.
  • the stability or reliability of the transistor tends to be deteriorated.
  • the crystallinity of the oxide provided in contact with the channel formation region is low, an interface state is formed, which might deteriorate the stability or reliability of the transistor.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of the above impurity obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the concentration of the above impurities obtained by elemental analysis using EDX in the channel formation region of the oxide semiconductor and its vicinity is 1.0 atomic% or less.
  • the concentration ratio of the impurity to the element M in the channel formation region of the oxide semiconductor and the vicinity thereof is less than 0.10, preferably 0.05. Less than
  • the concentration of the element M used when calculating the concentration ratio may be the concentration in the same region as the region in which the impurity concentration is calculated, or may be the concentration in the oxide semiconductor.
  • the trap level density may be low.
  • a in each drawing shows a top view.
  • B of each drawing is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A1-A2 shown in A and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • C in each drawing is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A3-A4 in A, and is also a cross-sectional view in the channel width direction of the transistor 200.
  • D in each drawing is a cross-sectional view of a portion indicated by a dashed-dotted line A5-A6 in A of each drawing, and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • some elements are omitted for clarity of the drawing.
  • a substrate (not shown) is prepared, and an insulator 214 is formed on the substrate.
  • the insulator 214 is deposited by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, a pulsed laser deposition (PLD) method. And the like.
  • the CVD method can be classified into a plasma CVD (Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. Further, the method can be classified into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method depending on a used raw material gas.
  • a plasma CVD Pullasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the thermal CVD method is a film forming method which can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in a semiconductor device might be charged up by receiving electric charge from plasma. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the semiconductor device.
  • the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased.
  • plasma damage does not occur during film formation, so that a film with few defects can be obtained.
  • the ALD method utilizes the self-controllability, which is a property of atoms, and allows atoms to be deposited one by one. Therefore, it is possible to form an extremely thin film and to form a film with a high aspect ratio. It is possible to form a film with few defects such as holes, form a film with excellent coverage, and form a film at a low temperature.
  • the ALD method also includes a PEALD (Plasma Enhanced ALD) method using plasma. By using plasma, film formation at a lower temperature becomes possible, which may be preferable. Note that some precursors used in the ALD method include impurities such as carbon.
  • a film formed by the ALD method may contain a large amount of impurities such as carbon as compared with a film formed by another film formation method.
  • the impurities can be quantified by using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are different from the film formation method in which particles emitted from a target or the like are deposited, and are film formation methods in which a film is formed by a reaction on the surface of a processing object. Therefore, the film forming method is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for coating the surface of the opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film forming speed, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming speed.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the source gas during film formation.
  • aluminum oxide is deposited as the insulator 214 by a sputtering method. Further, the insulator 214 may have a multi-layer structure.
  • an insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride is formed by a CVD method.
  • an opening reaching the insulator 214 is formed in the insulator 216.
  • the openings include, for example, grooves and slits.
  • the area where the opening is formed may be referred to as an opening.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • an insulator which functions as an etching stopper film when the insulator 216 is etched to form a groove is preferably selected. For example, when silicon oxynitride is used for the insulator 216 which forms the groove, silicon nitride, aluminum oxide, or hafnium oxide is preferably used for the insulator 214.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used.
  • the capacitively coupled plasma etching apparatus having the parallel plate electrodes may be configured to apply a high frequency voltage to one of the parallel plate electrodes.
  • a plurality of different high frequency voltages may be applied to one of the parallel plate electrodes.
  • the high frequency voltage of the same frequency may be applied to each of the parallel plate electrodes.
  • a configuration may be adopted in which high frequency voltages having different frequencies are applied to the parallel plate electrodes.
  • a dry etching device having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus or the like can be used.
  • a conductive film to be the first conductor of the conductor 205 is formed.
  • the conductive film preferably contains a conductor having a function of suppressing permeation of oxygen.
  • a conductor having a function of suppressing permeation of oxygen for example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of a conductor having a function of suppressing permeation of oxygen and tantalum, tungsten, titanium, molybdenum, aluminum, copper, or a molybdenum-tungsten alloy can be used.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a tantalum nitride film or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method as a conductive film to be the first conductor of the conductor 205.
  • a conductive film to be the second conductor of the conductor 205 is formed over the conductive film to be the first conductor of the conductor 205.
  • the conductive film can be formed by a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment mode, tungsten is formed as the conductive film.
  • a CMP (Chemical Mechanical Polishing) process is performed to remove a part of the conductive film to be the first conductor of the conductor 205 and the conductive film to be the second conductor of the conductor 205.
  • the insulator 216 is exposed.
  • the conductive film that serves as the first conductor of the conductor 205 and the conductive film that serves as the second conductor of the conductor 205 remain only in the opening.
  • the conductor 205 including the first conductor of the conductor 205 and the second conductor of the conductor 205 whose top surface is flat can be formed (see FIG. 2).
  • the conductor 205 is formed, part of the second conductor of the conductor 205 is removed, a groove is formed in the second conductor of the conductor 205, and the conductor is formed so as to fill the groove.
  • a step of forming a conductive film over the 205 and the insulator 216 and performing CMP treatment may be performed. By the CMP treatment, part of the conductive film is removed and the insulator 216 is exposed. Note that part of the second conductor of the conductor 205 may be removed by a dry etching method or the like.
  • the conductor 205 including the conductive film having a flat upper surface can be formed.
  • crystallinity of the oxide 230a, the oxide 230b, and the oxide 230c can be improved.
  • the conductive film may be formed using the same material as the first conductor of the conductor 205 or the second conductor of the conductor 205.
  • a conductive film to be the conductor 205 is formed over the insulator 214.
  • the conductive film to be the conductor 205 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Further, the conductive film serving as the conductor 205 can be a multilayer film. For example, tungsten is formed as a conductive film to be the conductor 205.
  • the conductive film to be the conductor 205 is processed by a lithography method to form the conductor 205.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the above-described light.
  • the resist mask can be removed by performing dry etching treatment such as ashing, performing wet etching treatment, performing wet etching treatment after dry etching treatment, or performing dry etching treatment after wet etching treatment.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • a hard mask an insulating film or a conductive film serving as a hard mask material is formed over a conductive film serving as a conductor 205, a resist mask is formed thereover, and the hard mask material is etched to have a desired shape.
  • a hard mask can be formed.
  • the etching of the conductive film to be the conductor 205 may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • an insulating film to be the insulator 216 is formed over the insulator 214 and the conductor 205.
  • the insulating film is formed so as to be in contact with the top surface and the side surface of the conductor 205.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the thickness of the insulating film to be the insulator 216 be equal to or larger than that of the conductor 205.
  • the film thickness of the conductor 205 is 1, the film thickness of the insulating film to be the insulator 216 is 1 or more and 3 or less.
  • the insulating film to be the insulator 216 is subjected to CMP treatment to remove a part of the insulating film to be the insulator 216 and expose the surface of the conductor 205. Accordingly, the conductor 205 and the insulator 216 each having a flat upper surface can be formed.
  • the above is a different method for forming the conductor 205.
  • an insulator 222 is formed over the insulator 216 and the conductor 205.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • hafnium oxide or aluminum oxide is formed by an ALD method.
  • the heat treatment may be performed at 250 ° C to 650 ° C inclusive, preferably 300 ° C to 500 ° C inclusive, and more preferably 320 ° C to 450 ° C inclusive.
  • the heat treatment is performed in an atmosphere of a nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then is performed in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more in order to supplement desorbed oxygen. May be.
  • the treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. for one hour, and then continuously in an oxygen atmosphere at a temperature of 400 ° C. for one hour. Perform processing.
  • impurities such as water and hydrogen contained in the insulator 222 can be removed. Further, the heat treatment can be performed at a timing after the insulator 224 is formed.
  • the insulator 224 is formed over the insulator 222.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxynitride film is formed as the insulator 224 by a CVD method.
  • plasma treatment containing oxygen may be performed under reduced pressure.
  • the plasma treatment containing oxygen it is preferable to use an apparatus having a power source for generating high-density plasma using microwaves, for example.
  • the substrate side may have a power source for applying RF (Radio Frequency).
  • RF Radio Frequency
  • high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be efficiently introduced into the insulator 224. it can.
  • plasma treatment containing oxygen may be performed to supplement desorbed oxygen. Note that impurities such as water and hydrogen contained in the insulator 224 can be removed by appropriately selecting the conditions of the plasma treatment. In that case, heat treatment may not be performed.
  • CMP treatment may be performed until the insulator 224 is reached.
  • the surface of the insulator 224 can be planarized and smoothed.
  • the end point of the CMP process can be easily detected.
  • the insulator 224 may be partially polished by the CMP treatment to reduce the thickness of the insulator 224, the thickness may be adjusted when the insulator 224 is formed.
  • oxygen can be added to the insulator 224 by depositing aluminum oxide over the insulator 224 by a sputtering method, which is preferable.
  • an oxide film 230A and an oxide film 230B are sequentially formed on the insulator 224 (see FIG. 2).
  • the oxide film 230A and the oxide film 230B are preferably formed continuously without being exposed to the atmospheric environment. By forming the film without exposing to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the oxide film 230A and the oxide film 230B, and to prevent the vicinity of the interface between the oxide film 230A and the oxide film 230B. Can be kept clean.
  • the oxide film 230A and the oxide film 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide films 230A and 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the above oxide film is formed by the sputtering method, the above In-M-Zn oxide target or the like can be used.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed. Therefore, the proportion of oxygen contained in the sputtering gas may be 70% or higher, preferably 80% or higher, more preferably 100%.
  • the oxide film 230B is formed by a sputtering method
  • the ratio of oxygen contained in the sputtering gas is greater than 30% and 100% or less, preferably 70% or more and 100% or less
  • the oxygen excess type oxidation is performed.
  • a physical semiconductor is formed.
  • a transistor using an oxygen-excess oxide semiconductor for a channel formation region has relatively high reliability.
  • one embodiment of the present invention is not limited to this.
  • the oxide film 230B is formed by a sputtering method, if the proportion of oxygen contained in the sputtering gas is 1% to 30% inclusive, preferably 5% to 20% inclusive, an oxygen-deficient oxide semiconductor is formed. It A transistor including an oxygen-deficient oxide semiconductor in a channel formation region can have relatively high field-effect mobility. Further, by forming the film while heating the substrate, the crystallinity of the oxide film can be improved.
  • the insulator 222, the insulator 224, the oxide film 230A, and the oxide film 230B are preferably formed without being exposed to the air.
  • a multi-chamber deposition apparatus may be used.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as water and hydrogen in the oxide film 230A and the oxide film 230B can be removed.
  • a treatment at a temperature of 400 ° C. for 1 hour is continuously performed in an oxygen atmosphere.
  • a conductive film 240A is formed on the oxide film 230B.
  • the conductive film 240A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 2).
  • heat treatment may be performed before the formation of the conductive film 240A.
  • the heat treatment may be performed under reduced pressure, and the conductive film 240A may be continuously formed without being exposed to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide film 230B or the like can be removed, and the moisture concentration and the hydrogen concentration in the oxide film 230A and the oxide film 230B can be further reduced.
  • the temperature of the heat treatment is preferably 100 ° C or higher and 400 ° C or lower. In this embodiment mode, the temperature of the heat treatment is 200 ° C.
  • an insulating film 245A that functions as a barrier layer is formed (see FIG. 2).
  • aluminum oxide may be formed by the ALD method as the insulating film 245A.
  • ALD method By using the ALD method, a dense film can be formed in which defects such as cracks and pinholes are reduced or which has a uniform thickness.
  • a film 290A serving as a hard mask is formed over the insulating film 245A (see FIG. 2).
  • tungsten or tantalum nitride may be formed as the hard mask film 290A by a sputtering method.
  • a resist mask 292 is formed on the film 290A to be the hard mask by photolithography.
  • the resist mask 292 is used to selectively remove a part of the film 290A serving as a hard mask and the insulating film 245A, whereby the hard mask 290B and the insulating layer 245B are formed (FIG. 3).
  • part of the conductive film 240A is selectively removed to form an island-shaped conductive layer 240B (FIG. 4). At this time, part or all of the hard mask 290B may be removed.
  • the oxide film 230A and part of the oxide film 230B are selectively removed using the island-shaped conductive layer 240B, the insulating layer 245B, and the hard mask 290B as masks (FIG. 5). Note that in this step, part of the insulator 224 may be removed at the same time. After that, the hard mask 290B is removed, whereby a stacked structure of the island-shaped oxide 230a, the island-shaped oxide 230b, the island-shaped conductive layer 240B, and the island-shaped insulating layer 245B can be formed (FIG. 5). ).
  • the side surfaces of the oxide 230b and the conductive layer 240B are preferably substantially perpendicular to the upper surface of the insulator 224.
  • the angle ⁇ shown in FIG. 1D is 60 degrees or more and 95 degrees or less, and preferably 88 degrees or more and 92 degrees or less. Since the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 240B are substantially perpendicular to the top surface of the insulator 224, a small area and high density can be achieved when a plurality of transistors 200 is provided. Become. Further, by forming the conductive layer 240B into the above-described shape, a contact area with a wiring layer to be formed later can be increased. Therefore, it is possible to suppress an increase in contact resistance between the conductive layer 240B and the wiring layer.
  • the mask when a resist mask is used, the mask may be side-etched during etching, exposing the end surface of the workpiece and rounding the corners.
  • the defect is large in the conductor 240, the volume of the conductor 240 may be smaller than the design value, and the on-current may be small.
  • the shape of the hard mask is maintained during etching, and the work piece has a defective shape. Can be suppressed.
  • the etch rate of the material used for the hard mask is 1, the material having the etch rate of 5 or more, preferably 10 or more is preferably used as the mask.
  • an insulating film 280A is formed over the stacked structure of the island-shaped oxide 230a, the island-shaped oxide 230b, the island-shaped conductive layer 240B, and the island-shaped insulating layer 245B.
  • the insulating film 280A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film is formed as the insulating film 280A by a CVD method or a sputtering method.
  • heat treatment may be performed before the insulating film 280A is formed. The heat treatment may be performed under reduced pressure, and the insulating film may be continuously formed without being exposed to the air.
  • the insulating film 280A may have a multilayer structure.
  • a structure in which a silicon oxide film is formed by a sputtering method and a silicon oxide film is formed over the silicon oxide film by a CVD method may be employed.
  • the insulating film 280A is subjected to CMP treatment to form an insulator 280 having a flat upper surface (see FIG. 5).
  • part of the insulator 280, part of the insulating layer 245B, and part of the conductive layer 240B are processed to form an opening reaching the oxide 230b. It is preferable that the opening be formed so as to overlap with the conductor 205. By forming the opening, the conductor 240a, the conductor 240b, the insulator 245a, and the insulator 245b are formed. At this time, the thickness of a region of the oxide 230b which overlaps with the opening may be thin (see FIG. 6).
  • part of the insulator 280, part of the insulating layer 245B, and part of the conductive layer 240B may be processed under different conditions.
  • part of the insulator 280 may be processed by dry etching
  • part of the insulating layer 245B may be processed by wet etching
  • part of the conductive layer 240B may be processed by dry etching.
  • the impurities such as the oxide 230a and the oxide 230b that are attached to the surface or diffused inside.
  • the impurities a component contained in the insulator 280, the insulating layer 245B, and the conductive layer 240B, a component contained in a member used in a device used for forming the opening, a gas or a liquid used for etching.
  • the components include the components contained in.
  • the impurities include aluminum, silicon, tantalum, fluorine and chlorine.
  • -A cleaning process may be performed to remove the above impurities.
  • the cleaning method include wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in appropriate combination.
  • cleaning treatment may be performed using an aqueous solution of ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid, etc. diluted with carbonated water or pure water, pure water, carbonated water, or the like. Further, ultrasonic cleaning using these aqueous solution, pure water, or carbonated water may be performed. In addition, these washings may be combined appropriately.
  • heat treatment may be performed.
  • the heat treatment is preferably performed in an atmosphere containing oxygen.
  • the heat treatment may be performed under reduced pressure, and the oxide film 230C may be continuously formed without being exposed to the air (see FIG. 7).
  • the temperature of the heat treatment is preferably 100 ° C or higher and 400 ° C or lower. In this embodiment mode, the temperature of the heat treatment is 200 ° C.
  • the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230C may be formed by a film formation method similar to that of the oxide film 230A or the oxide film 230B depending on the characteristics required for the oxide film 230C.
  • the film is formed using a Zn oxide target.
  • a film is formed using an In-Ga-Zn oxide target with a 3: 4 [atomic ratio].
  • part of oxygen contained in the sputtering gas may be supplied to the oxide 230a and the oxide 230b when the oxide film 230C is formed. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or higher, preferably 80% or higher, more preferably 100%.
  • heat treatment may be performed.
  • the heat treatment may be performed under reduced pressure, and the insulating film 250A may be continuously formed without being exposed to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide film 230C or the like are removed, and the moisture concentration and hydrogen concentration in the oxide 230a, the oxide 230b, and the oxide film 230C are further reduced. be able to.
  • the temperature of the heat treatment is preferably 100 ° C or higher and 400 ° C or lower.
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 7).
  • silicon oxynitride is formed by a CVD method.
  • the film forming temperature for forming the insulating film 250A is preferably 350 ° C. or higher and lower than 450 ° C., and more preferably around 400 ° C. By forming the insulating film 250A at 400 ° C., an insulating film containing few impurities can be formed.
  • the conductive films 260A and 260B are sequentially formed.
  • the conductive films 260A and 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 260A is formed by an ALD method and the conductive film 260B is formed by a CVD method (see FIG. 7).
  • the oxide film 230C, the insulating film 250A, the conductive film 260A, and the conductive film 260B are polished by CMP treatment until the insulator 280 is exposed.
  • the body 260a and the conductor 260b) are formed (see FIG. 8).
  • the oxide 230c is arranged so as to cover the inner wall (side wall and bottom surface) of the opening reaching the oxide 230b.
  • the insulator 250 is arranged so as to cover the inner wall of the opening via the oxide 230c.
  • the conductor 260 is arranged so as to fill the opening with the oxide 230c and the insulator 250 interposed therebetween.
  • heat treatment may be performed.
  • the treatment is performed at a temperature of 400 ° C. for one hour in a nitrogen atmosphere.
  • moisture concentration and hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • an insulator 282 is formed over the oxide 230c, the insulator 250, the conductor 260, and the insulator 280.
  • the insulator 282 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film or a silicon nitride film is preferably formed by a sputtering method.
  • diffusion of hydrogen included in the insulator 284 into the oxide 230 can be suppressed.
  • oxygen can be supplied to the insulator 280.
  • the oxygen supplied to the insulator 280 may be supplied to the channel formation region included in the oxide 230b through the oxide 230c.
  • oxygen contained in the insulator 280 before the insulator 282 is formed is supplied to the channel formation region included in the oxide 230b through the oxide 230c. There are cases.
  • the insulator 282 may have a multi-layer structure.
  • an aluminum oxide film may be formed by a sputtering method, and silicon nitride may be formed over the aluminum oxide film by a sputtering method.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the moisture concentration and the hydrogen concentration of the insulator 280 can be reduced.
  • oxygen included in the insulator 282 can be injected into the insulator 280.
  • an aluminum oxide film is formed over the insulator 280 or the like by a sputtering method, and then heat treatment is performed using the above-described heat treatment conditions. Further, a step of removing the aluminum oxide film by CMP treatment may be performed. By the step, more oxygen regions can be formed in the insulator 280. Note that in this step, part of the insulator 280, part of the conductor 260, part of the insulator 250, and part of the oxide 230c may be removed.
  • An insulator may be provided between the insulator 280 and the insulator 282.
  • the insulator for example, silicon oxide formed by a sputtering method may be used. By providing the insulator, an excess oxygen region can be formed in the insulator 280.
  • the insulator 284 may be formed over the insulator 282.
  • the insulator 284 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 1).
  • a semiconductor device including the transistor 200 illustrated in FIG. 1 can be manufactured.
  • an opening may be formed so as to surround the transistor 200, and an insulator having a high barrier property against hydrogen or water may be formed so as to cover the opening.
  • an insulator having a high barrier property against hydrogen or water By wrapping the transistor 200 with the above insulator having a high barrier property, moisture and hydrogen can be prevented from entering from the outside.
  • the plurality of transistors 200 may be collectively wrapped with an insulator having a high barrier property against hydrogen or water.
  • the opening reaching the insulator 214 or the insulator 222 is formed, and the above-described insulator having a high barrier property is provided so as to be in contact with the insulator 214 or the insulator 222.
  • the formation is preferable because it can serve as part of a manufacturing process of the transistor 200.
  • the insulator having a high barrier property against hydrogen or water a material similar to that of the insulator 222 may be used, for example.
  • a semiconductor device with favorable reliability can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Further, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Further, according to one embodiment of the present invention, a low power consumption semiconductor device can be provided.
  • a in each figure shows a top view.
  • B in each drawing is a cross-sectional view corresponding to a portion indicated by a dashed line of A1-A2 shown in (A).
  • C in each drawing is a cross-sectional view corresponding to a portion indicated by a dashed line of A3-A4 in (A).
  • D in each drawing is a cross-sectional view corresponding to a portion indicated by a dashed line of A5-A6 in (A).
  • some elements are omitted for clarity of the drawing.
  • the semiconductor device shown in FIG. 9 differs from the semiconductor device shown in FIG. 1 in that the angle ⁇ is 90 ° or more. That is, the angle ⁇ between the side surface of the oxide 230b and the surface where the oxide 230a and the insulator 224 are in contact is 90 ° to 95 °.
  • the semiconductor device illustrated in FIG. 10 is different from the semiconductor device illustrated in FIG. 1 in that part of the side surface of the oxide 230a has a depressed portion. That is, when the angle ⁇ between the side surface of the oxide 230b and the surface where the oxide 230a and the insulator 224 are in contact is greater than or equal to 60 ° and less than or equal to 95 °, the side surface of the oxide 230a corresponds to the projected area of the oxide 230b. It may be inside.
  • the semiconductor device shown in FIG. 11 corresponds to the semiconductor device shown in FIG. 1 in which the angle ⁇ is 90 °.
  • the angle ⁇ is 90 °, the degree of freedom in designing in the shortest distance between the transistors is increased, so that high integration can be achieved.
  • a semiconductor device with good reliability.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device with low power consumption can be provided.
  • FIG. 12 illustrates an example of a semiconductor device (memory device) including the capacitor which is one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 200. At least part of the capacitor 100 or the transistor 300 preferably overlaps with the transistor 200. Accordingly, the occupied area of the capacitor 100, the transistor 200, and the transistor 300 in top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the semiconductor device is, for example, a logic circuit represented by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), or a DRAM (Dynamic Random Access Memory) or an NVM (Non-Voltage Memory). Can be applied to the memory circuit represented by.
  • a logic circuit represented by a CPU Central Processing Unit
  • a GPU Graphics Processing Unit
  • DRAM Dynamic Random Access Memory
  • NVM Non-Voltage Memory
  • the transistor 200 described in any of the above embodiments can be used as the transistor 200. Therefore, for the transistor 200 and the layer including the transistor 200, the description in the above embodiment can be referred to.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the off-state current of the transistor 200 is small, the memory content can be held for a long time by using the transistor 200 in a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the memory device can be sufficiently reduced.
  • the transistor 200 has favorable electric characteristics at high temperature as compared with a transistor including silicon for a semiconductor layer. For example, the transistor 200 exhibits favorable electric characteristics even in the temperature range of 125 ° C to 150 ° C. In the temperature range of 125 ° C. to 150 ° C., the transistor 200 has a transistor on / off ratio of 10 digits or more. In other words, as compared with a transistor using silicon for a semiconductor layer, the transistor 200 has better characteristics as the on-state current, frequency characteristics, and the like which are examples of transistor characteristics, become higher.
  • the wiring 1001 is electrically connected to the source of the transistor 300
  • the wiring 1002 is electrically connected to the drain of the transistor 300
  • the wiring 1007 is electrically connected to the gate of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200
  • the wiring 1004 is electrically connected to a first gate of the transistor 200
  • the wiring 1006 is electrically connected to a second gate of the transistor 200. It is connected to the.
  • the other of the source and the drain of the transistor 200 is electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100.
  • the semiconductor device illustrated in FIG. 12 has a characteristic of being able to hold electric charge charged in one of the electrodes of the capacitor 100 by switching the transistor 200, and thus can write, hold, and read data.
  • the transistor 200 is an element provided with a back gate in addition to a source, a gate (top gate), and a drain. That is, since it is a 4-terminal element, MRAM (Magnetoresistive Random Access Memory), ReRAM (Resistive Memory Random Memory 2) and other phase change that utilizes MTJ (Magnetic Tunnel Junction) characteristics are used. Compared with the terminal element, it has a feature that input / output independent control can be easily performed. Further, in the MRAM, ReRAM, and phase change memory, the structure may change at the atomic level when rewriting information. On the other hand, the semiconductor device illustrated in FIGS. 12A and 12B has characteristics that it is excellent in repeated rewriting resistance and has little structural change because it operates by charge or discharge of electrons using a transistor and a capacitor when rewriting information.
  • the semiconductor devices shown in FIG. 12 can be arranged in a matrix to form a memory cell array.
  • the transistor 300 can be used as a reading circuit connected to the memory cell array, a driver circuit, or the like.
  • the semiconductor device shown in FIG. 12 constitutes the memory cell array as described above.
  • an operating frequency of 200 MHz or higher can be realized in the range of driving voltage of 2.5 V and evaluation environment temperature of ⁇ 40 ° C. to 85 ° C.
  • the transistor 300 is provided over the substrate 311 and serves as a conductor 316 serving as a gate electrode, an insulator 315 serving as a gate insulator, a semiconductor region 313 formed by part of the substrate 311, and a source region or a drain region.
  • the low resistance region 314a and the low resistance region 314b are included.
  • the insulator 315 is arranged on the semiconductor region 313, and the conductor 316 is arranged on the insulator 315.
  • the transistors 300 formed in the same layer are electrically separated by an insulator 312 which functions as an element isolation insulating layer.
  • an insulator similar to the insulator 326 described later and the like can be used as the insulator 312, an insulator similar to the insulator 326 described later and the like can be used.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the substrate 311 includes a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, or the like.
  • a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, or the like.
  • a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. It is also possible to adopt a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 300 may be a HEMT (High Electron
  • the low-resistance region 314a and the low-resistance region 314b impart an n-type conductivity imparting element such as arsenic or phosphorus, or a p-type conductivity imparting boron, in addition to the semiconductor material applied to the semiconductor region 313. Including the element to do.
  • the conductor 316 functioning as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Materials or conductive materials such as metal oxide materials can be used.
  • the work function is determined by the material of the conductor, so the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding properties, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to cover the conductor 316 with the insulator 315 interposed therebetween.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate. Note that an insulator which functions as a mask for forming the protrusion may be provided in contact with the top of the protrusion.
  • an SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 300 illustrated in FIG. 12 is an example, and the structure is not limited to that, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the semiconductor device includes a transistor 300 and a transistor 200 that are stacked.
  • the transistor 300 can be formed using a silicon-based semiconductor material and the transistor 200 can be formed using an oxide semiconductor.
  • the semiconductor device illustrated in FIG. 12 can be formed by mixing the silicon-based semiconductor material and the oxide semiconductor in different layers. Further, the semiconductor device shown in FIG. 12 can be manufactured by a process similar to that of a manufacturing device used for a silicon-based semiconductor material, and high integration can be achieved.
  • the capacitive element 100 includes an insulator 114 on an insulator 160, an insulator 140 on the insulator 114, a conductor 110 arranged in an insulator 114 and an opening formed in the insulator 140, and a conductor.
  • An insulator 130 over the insulator 110 and the insulator 140, a conductor 120 over the insulator 130, and an insulator 150 over the conductor 120 and the insulator 130.
  • at least a part of the conductor 110, the insulator 130, and the conductor 120 is arranged in the openings formed in the insulator 114 and the insulator 140.
  • the conductor 110 functions as a lower electrode of the capacitor 100
  • the conductor 120 functions as an upper electrode of the capacitor 100
  • the insulator 130 functions as a dielectric of the capacitor 100.
  • the upper electrode and the lower electrode face each other across the dielectric not only on the bottom surface but also on the side surface.
  • the capacity can be increased. Therefore, the capacitance of the capacitive element 100 can be increased as the depth of the opening is increased. By thus increasing the capacitance per unit area of the capacitive element 100, miniaturization or high integration of the semiconductor device can be promoted.
  • an insulator that can be used for the insulator 280 may be used.
  • the insulator 140 preferably functions as an etching stopper when the opening of the insulator 114 is formed, and an insulator that can be used for the insulator 214 may be used.
  • the shape of the openings formed in the insulator 114 and the insulator 140 as viewed from above may be a quadrangle, a polygonal shape other than the quadrangle, or a shape in which the corners of the polygonal shape are curved.
  • the shape may be circular including an ellipse.
  • it is preferable that the area where the opening and the transistor 200 overlap with each other in the top view is large. With such a structure, the area occupied by the semiconductor device including the capacitor 100 and the transistor 200 can be reduced.
  • the conductor 110 is arranged in contact with the openings formed in the insulator 140 and the insulator 114. It is preferable that the top surface of the conductor 110 substantially coincides with the top surface of the insulator 140. Further, the lower surface of the conductor 110 is in contact with the conductor 152 provided over the insulator 160.
  • the conductor 110 is preferably formed by an ALD method, a CVD method, or the like. For example, a conductor that can be used for the conductor 205 may be used.
  • the insulator 130 is arranged so as to cover the conductor 110 and the insulator 140.
  • the insulator 130 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or nitride.
  • Hafnium or the like may be used and can be provided as a stacked layer or a single layer.
  • an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used.
  • a material having a high dielectric strength such as silicon oxynitride or a material having a high dielectric constant (high-k) for the insulator 130.
  • a stacked structure of a material having high dielectric strength and a high dielectric constant (high-k) material may be used.
  • an insulator of a high dielectric constant (high-k) material (a material having a high relative dielectric constant)
  • gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium can be used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and holes are used as materials having high dielectric strength.
  • silicon oxide, resin, and the like are used as materials having high dielectric strength.
  • silicon oxide, resin, and the like laminated in the order of silicon nitride was deposited using ALD (SiN x), silicon oxide was deposited using PEALD method (SiO x), silicon nitride was deposited using ALD (SiN x) Insulated film can be used.
  • the conductor 120 is arranged so as to fill the openings formed in the insulator 140 and the insulator 114.
  • the conductor 120 is electrically connected to the wiring 1005 through the conductor 112 and the conductor 153.
  • the conductor 120 is preferably formed by an ALD method, a CVD method, or the like.
  • a conductor that can be used as the conductor 205 may be used.
  • the transistor 200 since the transistor 200 is configured to use an oxide semiconductor, it has excellent compatibility with the capacitor 100. Specifically, since the off-state current of the transistor 200 including an oxide semiconductor is small, the memory content can be held for a long time by using the transistor 200 in combination with the capacitor 100.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided depending on the design.
  • the conductor functioning as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked as interlayer films. Further, in the insulator 320, the insulator 322, the insulator 324, and the insulator 326, a conductor 328 electrically connected to the conductor 153 functioning as a terminal, a conductor 330, and the like are embedded. Note that the conductor 328 and the conductor 330 function as a plug or a wiring.
  • the insulator functioning as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are sequentially stacked on the insulator 354 and the conductor 356.
  • a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like are embedded. Note that the conductor 218 functions as a plug or a wiring which is electrically connected to the transistor 300.
  • the conductor 112 functions as a plug or a wiring which electrically connects the capacitor 100, the transistor 200, or the transistor 300 to the conductor 153 functioning as a terminal.
  • the conductor 153 is provided on the insulator 154, and the conductor 153 is covered with the insulator 156.
  • the conductor 153 is in contact with the top surface of the conductor 112 and functions as a terminal of the capacitor 100, the transistor 200, or the transistor 300.
  • examples of insulators that can be used as the interlayer film include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides having an insulating property.
  • the material may be selected depending on the function of the insulator.
  • the insulator 320, the insulator 322, the insulator 326, the insulator 352, the insulator 354, the insulator 212, the insulator 114, the insulator 150, the insulator 156, and the like have insulators with low relative permittivity.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having holes. , Resin or the like is preferable.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide containing fluorine, silicon oxide containing carbon, silicon oxide containing carbon and nitrogen, or silicon oxide having holes. It is preferable to have a laminated structure of a resin. Since silicon oxide and silicon oxynitride are thermally stable, by combining with a resin, a laminated structure having thermal stability and a low relative dielectric constant can be obtained. Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic and the like.
  • the resistivity of the insulator provided over or below the conductor 152 or the conductor 153 is 1.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 12 ⁇ cm or more 1. It is preferably 0.0 ⁇ 10 14 ⁇ cm or less, more preferably 1.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 13 ⁇ cm or less.
  • the insulator maintains the insulating property and the transistor 200, the transistor 300, the capacitor 100, Further, charges accumulated between wirings of the conductor 152 and the like can be dispersed, and characteristic defects and electrostatic breakdown of a transistor and a semiconductor device including the transistor due to the charges can be suppressed, which is preferable.
  • silicon nitride or silicon nitride oxide can be used as such an insulator.
  • the resistivity of the insulator 160 or the insulator 154 may be set within the above range.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen. Therefore, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used for the insulator 324, the insulator 350, the insulator 210, and the like.
  • Examples of the insulator having a function of suppressing the transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. , Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing at least one metal element selected from ruthenium and the like can be used.
  • a semiconductor having high electric conductivity which is typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal material, an alloy material, a metal nitride material formed of any of the above materials can be used as the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, the conductor 152, the conductor 153, and the like.
  • a conductive material such as a metal oxide material can be used as a single layer or a stacked layer. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor in some cases.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 247 may be provided between the insulator 280 having excess oxygen and the conductor 248.
  • the conductor 248 and the transistor 200 can be sealed with an insulator having a barrier property.
  • the insulator 247 it is possible to prevent the excess oxygen of the insulator 280 from being absorbed by the conductor 248. Further, with the insulator 247, hydrogen which is an impurity can be suppressed from diffusing into the transistor 200 through the conductor 248.
  • the conductor 248 has a function as a plug or a wiring which is electrically connected to the transistor 200 or the transistor 300.
  • the insulator 247 is provided in contact with the sidewalls of the openings of the insulator 284, the insulator 282, and the insulator 280, and the conductor 248 is formed in contact with the side surface of the insulator 247.
  • the conductor 240 is positioned on at least a part of the bottom of the opening, and the conductor 248 is in contact with the conductor 240.
  • the conductor 248 is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 248 may have a stacked structure. Note that the transistor 200 has the structure in which the conductor 248 is provided as a two-layer stacked structure; however, the present invention is not limited to this. For example, the conductor 248 may have a single-layer structure or a stacked structure including three or more layers.
  • the conductor 248 has a stacked-layer structure
  • water, hydrogen, and the like can be given to the conductor which is in contact with the conductor 240 and is in contact with the insulator 280, the insulator 282, and the insulator 284 through the insulator 247.
  • a conductive material having a function of suppressing permeation of impurities For example, it is preferable to use tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like.
  • the conductive material having a function of suppressing permeation of impurities such as water and hydrogen may be used as a single layer or a stacked layer.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductor 248.
  • impurities such as water and hydrogen contained in a layer above the insulator 284 can be suppressed from diffusing into the oxide 230 through the conductor 248.
  • the insulator 247 for example, an insulator that can be used for the insulator 214 and the like may be used.
  • the insulator 247 can suppress impurities such as water and hydrogen contained in the insulator 280 and the like from diffusing into the oxide 230 through the conductor 248.
  • oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 248.
  • the conductor 152 that functions as a wiring may be arranged in contact with the top surface of the top surface of the conductor 248.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used.
  • the conductor may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material. Note that the conductor may be formed so as to be embedded in the opening provided in the insulator.
  • a semiconductor device including a transistor including an oxide semiconductor can be miniaturized or highly integrated.
  • variation in electric characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • FIG. 13 illustrates an example of a semiconductor device (memory device) including the semiconductor device of one embodiment of the present invention.
  • the semiconductor device illustrated in FIG. 13 includes the transistor 200, the transistor 300, and the capacitor 100 similarly to the semiconductor device illustrated in FIG.
  • the semiconductor device illustrated in FIG. 13 is different from the semiconductor device illustrated in FIG. 12 in that the capacitor 100 is a planar type and that the transistors 200 and 300 are electrically connected.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 300 and the transistor 200. At least part of the capacitor 100 or the transistor 300 preferably overlaps with the transistor 200. Accordingly, the occupied area of the capacitor 100, the transistor 200, and the transistor 300 in top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • transistor 200 and the transistor 300 described above can be used as the transistor 200 and the transistor 300. Therefore, the above description can be referred to for the transistor 200, the transistor 300, and layers including these.
  • the wiring 2001 is electrically connected to the source of the transistor 300, and the wiring 2002 is electrically connected to the drain of the transistor 300.
  • the wiring 2003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 2004 is electrically connected to a first gate of the transistor 200, and the wiring 2006 is electrically connected to a second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100 and the wiring 2005 is electrically connected to the other of the electrodes of the capacitor 100.
  • a node in which the gate of the transistor 300, the other of the source and the drain of the transistor 200, and one of the electrodes of the capacitor 100 are connected to each other may be referred to as a node FG.
  • the semiconductor device illustrated in FIG. 13 has a characteristic that the potential of the gate (node FG) of the transistor 300 can be held by switching the transistor 200, and thus data can be written, held, and read.
  • the semiconductor device shown in FIG. 13 can be arranged in a matrix to form a memory cell array.
  • the layer including the transistor 300 has a structure similar to that of the semiconductor device in FIG. 12, the above description can be referred to for the structure below the insulator 354.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are arranged on the insulator 354.
  • the insulator 210 like the insulator 350, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
  • a conductor 218 is embedded in the insulator 210, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 functions as a plug or a wiring which is electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 218 is electrically connected to the conductor 316 which functions as a gate electrode of the transistor 300.
  • the conductor 248 also functions as a plug or a wiring which is electrically connected to the transistor 200 or the transistor 300.
  • the conductor 248 electrically connects the conductive layer 240B which functions as the other of the source and the drain of the transistor 200 and the conductor 110 which functions as one of the electrodes of the capacitor 100 through the conductor 248. There is.
  • the planar-type capacitance element 100 is provided above the transistor 200.
  • the capacitor 100 includes a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric. Note that as the conductor 110, the conductor 120, and the insulator 130, those described in the above memory device 1 can be used.
  • the conductor 153 and the conductor 110 are provided in contact with the upper surface of the conductor 248.
  • the conductor 153 is in contact with the top surface of the conductor 248 and functions as a terminal of the transistor 200 or the transistor 300.
  • the conductor 153 and the conductor 110 are covered with the insulator 130, and the conductor 120 is arranged so as to overlap the conductor 110 via the insulator 130. Further, the insulator 114 is provided over the conductor 120 and the insulator 130.
  • FIG. 13 shows an example in which a planar capacitor is used as the capacitor 100
  • the semiconductor device described in this embodiment is not limited to this.
  • the capacitive element 100 a cylinder type capacitive element 100 as shown in FIG. 12 may be used.
  • FIG. 14 illustrates an example of a memory device including the semiconductor device which is one embodiment of the present invention.
  • the memory device illustrated in FIG. 14 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 is connected to the second gate of the transistor 200.
  • the voltage between the first gate and the source and the voltage between the second gate and the source of the transistor 400 become 0 V.
  • the drain current when the second gate voltage and the first gate voltage are 0 V is extremely small; therefore, without supplying power to the transistor 200 and the transistor 400, the second gate of the transistor 200 A negative potential can be maintained for a long time.
  • the memory device including the transistor 200 and the transistor 400 can hold stored data for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300 and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the gate of the transistor 200, and the wiring 1006 is electrically connected to the back gate of the transistor 200.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400; the wiring 1008 is electrically connected to the gate of the transistor 400; the wiring 1009 is electrically connected to the back gate of the transistor 400; Is electrically connected to Here, the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the memory device shown in FIG. 14 can form a memory cell array by arranging the memory device in a matrix like the memory devices shown in FIGS. 12 and 13. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the transistor 400 may be provided in a smaller number than the transistor 200.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 (a conductor 460a and a conductor 460b) which functions as a first gate electrode, a conductor 405 (a conductor 405a, and a conductor 405b) which functions as a second gate electrode, An insulator 222, an insulator 224, and an insulator 450 which function as gate insulating layers, an oxide 430c having a region where a channel is formed, a conductor 440a which functions as one of a source and a drain, an oxide 431a, and The oxide 431b, the conductor 440b which functions as the other of the source and the drain, the oxide 432a, and the oxide 432b, and the insulators 445a and 445b which function as a barrier layer are included.
  • the conductor 405 is the same layer as the conductor 205.
  • the oxide 431a and the oxide 432a are the same layer as the oxide 230a, and the oxide 431b and the oxide 432b are the same layer as the oxide 230b.
  • the conductor 440 is the same layer as the conductor 240.
  • the insulator 445 (the insulator 445a and the insulator 445b) is the same layer as the insulator 245.
  • the oxide 430c is the same layer as the oxide 230c.
  • the insulator 450 is the same layer as the insulator 250.
  • the conductor 460 is the same layer as the conductor 260.
  • the oxide 430c can be formed by processing an oxide film to be the oxide 230c.
  • the oxide 430c functioning as an active layer of the transistor 400 has reduced oxygen vacancies and reduced impurities such as hydrogen and water, similarly to the oxide 230 and the like. Accordingly, the threshold voltage of the transistor 400 is higher than 0 V, the off-state current is reduced, and the drain current when the second gate voltage and the first gate voltage are 0 V can be extremely low.
  • an OS transistor including an oxide as a semiconductor
  • a capacitor according to one embodiment of the present invention
  • a storage device (hereinafter, sometimes referred to as an OS memory device) that is installed will be described.
  • An OS memory device is a storage device including at least a capacitor and an OS transistor which controls charge and discharge of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 15A shows an example of the configuration of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 has, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying the data signal read from the memory cell. Note that the wiring is a wiring connected to a memory cell included in the memory cell array 1470 and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 1400 as the data signal RDATA via the output circuit 1440.
  • the row circuit 1420 has a row decoder, a word line driver circuit, and the like, for example, and can select a row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are externally supplied to the storage device 1400. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are externally input to the memory device 1400.
  • the address signal ADDR is input to the row decoder and the column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes control signals (CE, WE, RE) from the outside and generates control signals for the row decoder and the column decoder.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as necessary.
  • the memory cell array 1470 has a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the structure of the memory cells MC, the number of memory cells MC in one column, and the like. The number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cells MC in one row, and the like.
  • FIG. 15A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • a memory cell array 1470 may be provided so as to overlap part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap under the memory cell array 1470.
  • FIG. 16 illustrates a configuration example of a memory cell applicable to the above memory cell MC.
  • [DOSRAM] 16A to 16C show examples of circuit configurations of memory cells of DRAM.
  • a DRAM including a 1-OS transistor 1-capacitive element memory cell may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell 1471 illustrated in FIG. 16A includes the transistor M1 and the capacitor CA. Note that the transistor M1 has a gate (sometimes referred to as a top gate) and a back gate.
  • a first terminal of the transistor M1 is connected to a first terminal of the capacitor CA, a second terminal of the transistor M1 is connected to a wiring BIL, a gate of the transistor M1 is connected to a wiring WOL, and a back gate of the transistor M1. Are connected to the wiring BGL.
  • the second terminal of the capacitor CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. It is preferable to apply a low-level potential to the wiring CAL at the time of writing and reading data.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell 1471 shown in FIG. 16A corresponds to the storage device shown in FIG. That is, the transistor M1 corresponds to the transistor 200, the capacitor CA corresponds to the capacitor 100, the wiring BIL corresponds to the wiring 1003, the wiring WOL corresponds to the wiring 1004, the wiring BGL corresponds to the wiring 1006, and the wiring CAL corresponds to the wiring 1005.
  • the transistor 300 illustrated in FIG. 12 corresponds to the transistor provided in the peripheral circuit 1411 of the memory device 1400 illustrated in FIG. 15B.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL like the memory cell 1472 illustrated in FIG. 16B.
  • the memory cell MC may be a memory cell including a transistor having a single-gate structure, that is, a transistor M1 having no back gate, like the memory cell 1473 illustrated in FIG. 16C.
  • the transistor 200 can be used as the transistor M1 and the capacitor 100 can be used as the capacitor CA.
  • the leak current of the transistor M1 can be made extremely low. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cell can be reduced. Further, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is extremely low, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • [NOSRAM] 16D to 16G show circuit configuration examples of a gain cell type memory cell having two transistors and one capacitor.
  • the memory cell 1474 illustrated in FIG. 16D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 has a top gate (may be simply referred to as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • a first terminal of the transistor M2 is connected to a first terminal of the capacitor CB, a second terminal of the transistor M2 is connected to a wiring WBL, a gate of the transistor M2 is connected to a wiring WOL, and a back gate of the transistor M2.
  • the second terminal of the capacitor CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable that a low-level potential be applied to the wiring CAL during data writing, during data retention, and during data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell 1474 shown in FIG. 16D corresponds to the storage device shown in FIG. That is, the transistor M2 is the transistor 200, the capacitor CB is the capacitor 100, the transistor M3 is the transistor 300, the wiring WBL is the wiring 2003, the wiring WOL is the wiring 2004, the wiring BGL is the wiring 2006, and the wiring CAL is the wiring. 2005, the wiring RBL corresponds to the wiring 2002, and the wiring SL corresponds to the wiring 2001.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL like the memory cell 1475 illustrated in FIG. 16E.
  • the memory cell MC may be a memory cell including a transistor having a single gate structure, that is, a transistor M2 having no back gate, like the memory cell 1476 illustrated in FIG. 16F.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are integrated into one wiring BIL like the memory cell 1477 illustrated in FIG. 16G.
  • the transistor 200 can be used as the transistor M2, the transistor 300 can be used as the transistor M3, and the capacitor 100 can be used as the capacitor CB.
  • the leakage current of the transistor M2 can be extremely low. Accordingly, the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced. Further, the refresh operation of the memory cell can be made unnecessary. Further, since the leakage current is extremely low, multi-valued data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor including silicon in a channel formation region (hereinafter, may be referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a read transistor. Further, by using a Si transistor for the transistor M3, the transistor M2 can be provided by being stacked over the transistor M3, so that the area occupied by the memory cell can be reduced and the memory device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, the memory cell array 1470 can be formed using only n-type transistors.
  • FIG. 16H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 1478 illustrated in FIG. 16H includes transistors M4 to M6 and a capacitor CC.
  • the capacitive element CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • the wiring GNDL is a wiring which gives a low-level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be configured using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5 and M6, and the capacitor 100 can be used as the capacitor CC.
  • the leakage current of the transistor M4 can be extremely low.
  • peripheral circuit 1411 the memory cell array 1470, and the like shown in this embodiment are not limited to the above. Arrangement or function of these circuits and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
  • FIGS. 4 An example of a chip 1200 in which a semiconductor device of the present invention is mounted is shown with reference to FIGS.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • the technique of integrating a plurality of circuits (systems) into one chip in this way may be referred to as system on chip (SoC).
  • SoC system on chip
  • the chip 1200 includes a CPU 1211, a GPU 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • a bump (not shown) is provided on the chip 1200 and is connected to the first surface of a printed circuit board (Printed Circuit Board: PCB) 1201 as shown in FIG. 17B. Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the mother board 1203.
  • PCB printed Circuit Board
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • the DOSRAM described in any of the above embodiments can be used as the DRAM 1221.
  • the NOSRAM described in any of the above embodiments can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory that temporarily stores data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the above-mentioned NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data and can be used for image processing and product-sum calculation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention or a product-sum operation circuit, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories of the CPU 1211 and the GPU 1212, After the calculation by the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog operation unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the above-described product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 includes a circuit functioning as a controller of the DRAM 1221 and a circuit functioning as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). Further, a circuit for network security may be included.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using the SoC technology, its size can be reduced. Further, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, portable (carry-out) game machines, and the like.
  • a product-sum operation circuit using the GPU 1212 enables deep neural networks (DNN), convolutional neural networks (CNN), recurrent neural networks (RNN), self-encoders, deep Boltzmann machines (DBM), deep belief networks (
  • DNN deep neural networks
  • CNN convolutional neural networks
  • RNN recurrent neural networks
  • DBM deep Boltzmann machines
  • the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module because a technique such as DBN) can be performed.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (eg, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording / playback devices, navigation systems, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various removable storage devices such as a memory card (eg, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 18 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 18B is a schematic diagram of the external appearance of the SD card
  • FIG. 18C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided over the substrate 1113.
  • the data in the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1114 or the like of the substrate 1113.
  • FIG. 18D is a schematic diagram of the external appearance of the SSD
  • FIG. 18E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1154 or the like of the substrate 1153.
  • the semiconductor device can be used for a processor such as a CPU or a GPU, or a chip.
  • FIG. 19 illustrates a specific example of an electronic device including a processor such as a CPU or a GPU or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as television devices, monitors for desktop or notebook information terminals, digital signage (digital signage), and large game machines such as pachinko machines.
  • digital signage digital signage
  • large game machines such as pachinko machines.
  • the electronic device including, a digital camera, a digital video camera, a digital photo frame, an electronic book reader, a mobile phone, a portable game machine, a personal digital assistant, a sound reproducing device, and the like.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving the signal with the antenna, the display portion can display images, information, and the like. When the electronic device has an antenna and a secondary battery, the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (Including a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), a wireless communication It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • FIG. 19 shows examples of electronic devices.
  • FIG. 19A illustrates a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display portion 5102, and a touch panel is provided in the display portion 5102 and a button is provided in the housing 5101 as an input interface.
  • the information terminal 5100 can execute an application utilizing artificial intelligence.
  • an application using artificial intelligence for example, an application that recognizes a conversation and displays the content of the conversation on the display unit 5102, recognizes a character, a figure, or the like input by a user on a touch panel included in the display unit 5102, An application displayed on the display portion 5102, an application for performing biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • FIG. 19B shows a notebook information terminal 5200.
  • the laptop information terminal 5200 includes a main body 5201 of the information terminal, a display portion 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can execute an application utilizing artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, menu automatic generation software, and the like. Further, by using the notebook information terminal 5200, new artificial intelligence can be developed.
  • a smartphone and a notebook information terminal are illustrated as an electronic device in FIGS. 19A and 19B, respectively, information terminals other than the smartphone and the notebook information terminal can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, workstations, and the like.
  • FIG. 19C shows a portable game machine 5300 which is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housings 5302 and 5303 can be removed from the housing 5301.
  • an image output to the display portion 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as an operation portion. This allows a plurality of players to play the game at the same time.
  • the chip described in any of the above embodiments can be incorporated in chips provided on the substrates of the housings 5301, 5302, and 5303.
  • FIG. 19D shows a stationary game machine 5400 which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • the mobile game machine 5300 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behaviors of the creatures appearing in the game, and the phenomena occurring in the game are determined by the program included in the game.
  • expressions not limited to game programs are possible. For example, it is possible to express that the contents of the question asked by the player, the progress of the game, the time, and the behavior of the person appearing in the game change.
  • the artificial intelligence can configure the game player as an anthropomorphic person. You can play games.
  • 19C and 19D illustrate a portable game machine and a stationary game machine as examples of the game machine
  • the game machine to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, an arcade game machine installed in an entertainment facility (a game center, an amusement park, etc.), a batting practice pitching machine installed in a sports facility, etc. Is mentioned.
  • the GPU or chip of one embodiment of the present invention can be applied to a large computer.
  • FIG. 19E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 19F is a diagram showing a rack mount computer 5502 included in the super computer 5500.
  • the super computer 5500 has a rack 5501 and a plurality of rack mount computers 5502.
  • the plurality of computers 5502 are stored in the rack 5501. Further, the computer 5502 is provided with a plurality of boards 5504, and the GPU or the chip described in any of the above embodiments can be mounted on the boards.
  • Supercomputer 5500 is a large computer mainly used for scientific and technological calculations. Scientific and technological calculations require huge amounts of calculations to be processed at high speed, resulting in high power consumption and large chip heat generation.
  • the GPU or the chip of one embodiment of the present invention to the supercomputer 5500, a supercomputer with low power consumption can be realized.
  • heat generation from a circuit can be reduced by low power consumption, the influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • 19E and 19F illustrate a super computer as an example of a large computer, but a large computer to which the GPU or the chip of one embodiment of the present invention is applied is not limited to this.
  • Examples of large-sized computers to which the GPU or chip of one embodiment of the present invention is applied include computers (servers) that provide services, large-sized general-purpose computers (mainframes), and the like.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile that is a moving object and around a driver's seat of the automobile.
  • FIG. 19G is a diagram showing the vicinity of the windshield in the interior of an automobile, which is an example of a moving body.
  • FIG. 19G illustrates the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard, and the display panel 5704 attached to the pillar.
  • the display panels 5701 to 5703 can provide various information by displaying speedometers, tachometers, mileage, fuel gauges, gear status, air conditioning settings, and the like. Further, the display items and layout displayed on the display panel can be appropriately changed according to the preference of the user, and the designability can be improved.
  • the display panels 5701 to 5703 can also be used as a lighting device.
  • the field of view (blind spot) blocked by the pillars can be complemented. That is, by displaying the image from the image pickup device provided outside the automobile, the blind spot can be compensated and the safety can be improved. In addition, by displaying an image that complements the invisible portion, it is possible to confirm the safety more naturally and comfortably.
  • the display panel 5704 can be used as a lighting device.
  • the GPU or the chip of one embodiment of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system of an automobile. Further, the chip can be used in a system for performing road guidance, danger prediction, and the like. Information such as road guidance and risk prediction may be displayed on the display panels 5701 to 5704.
  • a car is described as an example of a moving body, but the moving body is not limited to a car.
  • the moving object a train, a monorail, a ship, a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), or the like can be given, and the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be added.
  • FIG. 19H shows an electric refrigerator-freezer 5800 that is an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a refrigerator door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function of automatically generating a menu based on the food items stored in the electric refrigerator-freezer 5800, the expiration date of the foodstuff, and the electric refrigerator-freezer 5800. It can have a function of automatically adjusting the temperature according to the food.
  • an electric refrigerator-freezer has been described as an example of the electric appliance
  • other electric appliances include, for example, a vacuum cleaner, a microwave oven, a microwave oven, a rice cooker, a water heater, an IH cooker, a water server, an air conditioner including an air conditioner, Examples include washing machines, dryers and audiovisual equipment.
  • FIG. 20 shows a market image in which an OS transistor can be used.
  • a region 701 represents a product region (OS Display) applicable to a display (Display) using an OS transistor
  • a region 702 represents an LSI (Large Scale Integration) using an OS transistor in an analog form.
  • a product area (OS LSI analog) applicable to processing is represented
  • an area 703 is a product area (OS LSI digital) applicable to digital processing of an LSI including an OS transistor.
  • the OS transistor can be suitably used for the three regions of the region 701, the region 702, and the region 703 shown in FIG. 20, in other words, for three large markets.
  • a region 704 represents a region in which the region 701 and the region 702 overlap
  • a region 705 represents a region in which the region 702 and the region 703 overlap
  • a region 706 represents a region 701.
  • An area 703 represents an overlapping area
  • an area 707 represents an overlapping area of the area 701, the area 702, and the area 703.
  • FET structures such as a Bottom Gate type OS FET (BG OSFET) and a Top Gate type OS FET (TG OSFET) can be preferably used.
  • BG OSFET Bottom Gate type OS FET
  • TG OSFET Top Gate type OS FET
  • the Bottom Gate type OS FET includes a channel etch type FET and a channel protection type FET.
  • the Top Gate OS-FET also includes a TGSA (Top Gate Self-Aligned) FET.
  • a Gate Last type OS FET GL OS FET
  • GL OS FET Gate Last type OS FET
  • each of the above transistors includes a single gate structure transistor having one gate electrode, a dual gate structure transistor having two gate electrodes, or a transistor having three or more gate electrodes.
  • a transistor having an S-channel (surrounded channel) structure is preferably used among transistors having a dual gate structure.
  • a transistor having an S-channel structure refers to a transistor structure that electrically surrounds a channel formation region by electric fields of one and the other of a pair of gate electrodes.
  • the side surface and the periphery of the oxide 230 in contact with the conductors 240a and 240b functioning as a source electrode and a drain electrode have the same shape as the channel formation region. It has the characteristic of being a mold.
  • the side surface and the periphery of the oxide 230 which is in contact with the conductor 240a and the conductor 240b is in contact with the insulator 280, and thus can be i-type as in the channel formation region.
  • the I-form can be treated as the same as the high-purity intrinsic described above.
  • the S-channel structure disclosed in this specification and the like is different from the Fin-type structure and the planar-type structure. By adopting the S-channel structure, resistance to the short channel effect can be increased, in other words, a transistor in which the short channel effect hardly occurs can be obtained.
  • products included in the OS Display include products having an LCD (liquid crystal display), an EL (Electro Luminescence), and an LED (Light Emitting Diode) as a display device.
  • LCD liquid crystal display
  • EL Electro Luminescence
  • LED Light Emitting Diode
  • EL includes organic EL and inorganic EL.
  • the LED includes a micro LED, a mini LED, and a macro LED.
  • a light emitting diode having a chip area of 10,000 ⁇ m 2 or less is a micro LED
  • a light emitting diode having a chip area of more than 10000 ⁇ m 2 and 1 mm 2 or less is a mini LED
  • a light emitting diode having a chip area of more than 1 mm 2 is used. May be referred to as a macro LED.
  • a sound source localization device corresponding to a range of various frequencies (for example, an audible sound having a frequency of 20 Hz to 20 kHz or an ultrasonic wave having a frequency of 20 kHz or more), or a battery Examples include control devices (battery control ICs, battery protection ICs, or battery management systems).
  • the products included in the OS LSI digital include a memory device, a CPU (Central Processing Unit) device, a GPU (Graphics Processing Unit) device, an FPGA (field-programmable gate array) device, a power device, and an OS LSI.
  • a memory device a central processing Unit
  • a GPU Graphics Processing Unit
  • FPGA field-programmable gate array
  • a power device and an OS LSI.
  • the products included in the area 704 include a display device having an infrared sensor or a near infrared sensor in the display area, a signal processing device with a sensor having an OS FET, or an embedded biosensor device.
  • a processing circuit including an A / D (Analog to Digital) conversion circuit or the like, an AI (Artificial Intelliligence) device including the processing circuit, or the like is given.
  • examples of a product included in the area 706 include a display device to which the Pixel @ AI technology is applied. Note that in this specification and the like, the Pixel @ AI technology refers to a technology that utilizes a memory including an OS @ FET mounted on a pixel circuit of a display.
  • the semiconductor device of one embodiment of the present invention can be applied to all product regions as illustrated in FIG. That is, the semiconductor device of one embodiment of the present invention can be applied to many markets.
  • This embodiment can be implemented in appropriate combination with any of the structures described in the other embodiments.
  • a semiconductor device having the transistor 200 shown in FIG. 1 and a semiconductor device having a transistor as a comparative example were manufactured. After that, cross-sectional observation of a region of the transistor 200 corresponding to FIGS. 1C and 1D was performed.
  • the semiconductor device created as a sample has a plurality of transistors manufactured in the same process.
  • a semiconductor device including the transistor 200 illustrated in FIG. 1 is referred to as a sample 1A and a semiconductor device of a comparative example is referred to as a sample 1B.
  • the design values of the channel length and the channel width of Sample 1B were designed to be the same as those of Sample 1A.
  • sample preparation method Below, the manufacturing method of sample 1A and sample 1B is demonstrated.
  • a film By forming a film, a two-layer laminated structure was formed. Note that the first oxide and the second oxide were continuously formed.
  • a tantalum nitride film (conductive film 240A) to be the conductor 240 was formed to a thickness of 20 nm on the second oxide.
  • an aluminum oxide film (insulating film 245A) to be the insulator 245 was formed to a thickness of 5 nm by the ALD method.
  • the tantalum nitride film, the aluminum oxide film, the second oxide, and the first oxide are processed using a hard mask to form the oxide 230a, the oxide 230b, the conductor 240B, and the insulating layer 245B.
  • a hard mask to form the oxide 230a, the oxide 230b, the conductor 240B, and the insulating layer 245B.
  • a tantalum nitride film (conductive film 240A) to be the conductor 240 was formed to a thickness of 25 nm on the second oxide.
  • the tantalum nitride film, the second oxide, and the first oxide were processed to form the oxide 230a, the oxide 230b, and the conductive layer 240B.
  • an insulator having a barrier property is formed over the base film, the oxide 230a, the oxide 230b, and the conductive layer 240B by sputtering 5 nm aluminum oxide, and then a 3 nm aluminum oxide film is formed by ALD method. A film was formed.
  • a silicon oxynitride film to be the insulator 280 was formed. Subsequently, CMP treatment was performed, the silicon oxynitride film was polished, and the surface of the silicon oxynitride film was planarized, so that the insulator 280 was formed.
  • an opening was formed in the silicon oxynitride film to be the insulator 280. Then, the insulating layer 245B and the conductive layer 240B exposed on the bottom surface of the opening were removed to form the insulator 245a, the insulator 245b, the conductor 240a, and the conductor 240b.
  • Sample 1B an opening was formed in the silicon oxynitride film to be the insulator 280. Then, the aluminum oxide stack and the conductive layer 240B exposed on the bottom surface of the opening were removed to form a conductor 240a and a conductor 240b. Note that part of the exposed conductive layer 240B may be removed during the processing, and the thickness of the conductive layer 240B may be smaller than that during film formation.
  • a titanium nitride film was formed as a conductive film (conductive film 260A) to be the conductor 260a on the silicon oxynitride film to be the insulator 250.
  • a tungsten film was formed as a conductive film (conductive film 260B) to be the conductor 260b. Note that the titanium nitride film and the tungsten film were formed by continuous film formation.
  • the conductive film 260A, the conductive film 260B, the insulating film 250A, and part of the oxide film 230C were removed to form the conductive material 260, the insulating material 250, and the oxide 230c.
  • an aluminum oxide film was formed as a film to be the insulator 282, and then silicon oxynitride was formed as a film to be the insulator 284.
  • the sample 1A and the sample 1B were produced by the above process.
  • the length in the W length direction in the channel portion of Sample 1A was 47.2 nm, and the length in the W length direction in the SD region was 52.0 nm.
  • the length in the W length direction was 49.4 nm, and the length in the W length direction in the SD region was 60.0 nm.
  • the transistor can be miniaturized by using one embodiment of the present invention.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in this specification.
  • a semiconductor device having the transistor 200 shown in FIG. 1 and a semiconductor device having a transistor as a comparative example were manufactured. After that, the transistor characteristics were measured and the variation was evaluated.
  • a semiconductor device including the transistor 200 illustrated in FIG. 1 is referred to as a sample 2A and a semiconductor device of a comparative example is referred to as a sample 2B.
  • the semiconductor device manufactured as a sample has a plurality of transistors manufactured in the same step. Therefore, in Samples 2A and 2B, a region where a single transistor was formed, a region where the transistor density was 1.0 ⁇ m ⁇ 2 , a region where the transistor density was 2.0 ⁇ m ⁇ 2, and a transistor density was 2. A region of 9 ⁇ m ⁇ 2 was provided.
  • the design values of the channel length and the channel width of the sample 2B were designed to be the same as those of the sample 2A.
  • sample preparation method Below, the manufacturing method of sample 2A and sample 2B is demonstrated.
  • a film By forming a film, a two-layer laminated structure was formed. Note that the first oxide and the second oxide were continuously formed.
  • a tantalum nitride film (conductive film 240A) to be the conductor 240 was formed to a thickness of 20 nm on the second oxide.
  • an aluminum oxide film (insulating film 245A) to be the insulator 245 was formed to a thickness of 5 nm by the ALD method.
  • the tantalum nitride film, the aluminum oxide film, the second oxide, and the first oxide are processed using a hard mask to form the oxide 230a, the oxide 230b, the conductive layer 240B, and the insulating layer 245B.
  • a tantalum nitride film (conductive film 240A) to be the conductor 240 was formed to a thickness of 25 nm on the second oxide.
  • the tantalum nitride film, the second oxide, and the first oxide were processed to form the oxide 230a, the oxide 230b, and the conductive layer 240B. Note that part of the tantalum nitride film may be removed during the processing, and the film thickness of the conductive layer 240B may be smaller than that during film formation.
  • an insulator to be the insulator 280 was formed. Subsequently, CMP treatment was performed, the insulator was polished, and the surface of the insulator was planarized, whereby the insulator 280 was formed.
  • an opening was formed in the silicon oxynitride film to be the insulator 280. Then, the insulating layer 245B and the conductive layer 240B exposed on the bottom surface of the opening were removed to form the insulator 245a, the insulator 245b, the conductor 240a, and the conductor 240b.
  • Sample 2B an opening was formed in the silicon oxynitride film to be the insulator 280. Then, the conductive layer 240B exposed on the bottom surface of the opening was removed to form a conductor 240a and a conductor 240b.
  • a titanium nitride film was formed as a conductive film (conductive film 260A) to be the conductor 260a over the silicon oxynitride film to be the insulator 250.
  • a tungsten film was formed as a conductive film (conductive film 260B) to be the conductor 260b. Note that the titanium nitride film and the tungsten film were formed by continuous film formation.
  • the conductive film 260A, the conductive film 260B, the insulating film 250A, and part of the oxide film 230C were removed to form the conductive material 260, the insulating material 250, and the oxide 230c.
  • an aluminum oxide film was formed as a film to be the insulator 282, and then silicon oxynitride was formed as a film to be the insulator 284.
  • the source electrode 240a, the drain electrode 240b, and the gate electrode 260 were all fixed to the ground potential, and a voltage was applied to the gate electrode 205.
  • the voltage was changed to + 36V, + 38V, and + 40V, and the voltage application time was fixed at 200 msec. After applying the voltage, the Id-Vg characteristics of the transistor were measured again.
  • the value of the gate voltage Vg when the drain current Id 1.0 ⁇ 10 ⁇ 12 (A) was taken as the Shift value.
  • FIG. 22 shows a normal probability plot diagram in the transistor included in Sample 2A or Sample 2B.
  • 22A shows a normal probability plot diagram of Sample 2A
  • FIG. 22B shows a normal probability plot diagram of Sample 2B.
  • the average value of the Shift was ⁇ 0.191V and the standard deviation ⁇ was 0.063V.
  • the average Shift value was ⁇ 0.227V and the standard deviation ⁇ was 0.052V.
  • the average value of Shift was ⁇ 312V, and the standard deviation ⁇ was 0.054V.
  • the average value of Shift was ⁇ 0.421V, and the standard deviation ⁇ was 0.076V.
  • the transistor 200 using the present invention has a small variation in the electrical characteristics of the transistor. Particularly, when the transistor is formed by itself, a remarkable effect can be confirmed. Further, it was confirmed that the transistor using the present invention has a small standard deviation ⁇ of variation in electric characteristics of the transistor regardless of the density of the transistor. That is, according to the present invention, a semiconductor device in which variations in electrical characteristics of transistors depending on layout are small can be provided.

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Abstract

良好な信頼性、または良好な電気特性を有する半導体装置を提供する。 チャネル形成領域に酸化物半導体を有するトランジスタであって、トランジスタは、第１の絶縁体 と、第１の絶縁体上の酸化物と、酸化物上に、それぞれ離間して設けられる第１の導電体、及び第 ２の導電体と、第１の導電体上の第２の絶縁体と、第２の導電体上の第３の絶縁体と、第１の導電 体と、第２の導電体との間に位置し、且つ酸化物上に設けられる第４の絶縁体と、第４の絶縁体上 の第３の導電体と、を有し、トランジスタのチャネル幅方向の断面において、酸化物と、第１の導 電体と、が重なる領域を第１の領域とし、酸化物と、第２の導電体と、が重なる領域を第２の領域 とし、酸化物と、第３の導電体と、が重なる領域を第３の領域として表すと、第１の領域、及び第 ２の領域における酸化物の上端部は、曲率を有さず、第３の領域における酸化物の上端部は、曲率 を有する。

Description

トランジスタ、半導体装置、および電子機器
　本発明の一態様は、トランジスタ、半導体装置、および電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１及び非特許文献２参照）。
　非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
　本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、チャネル形成領域に酸化物半導体を有するトランジスタであって、トランジスタは、第１の絶縁体と、第１の絶縁体上の酸化物と、酸化物上に、それぞれ離間して設けられる第１の導電体、及び第２の導電体と、第１の導電体上の第２の絶縁体と、第２の導電体上の第３の絶縁体と、第１の導電体と、第２の導電体との間に位置し、且つ酸化物上に設けられる第４の絶縁体と、第４の絶縁体上の第３の導電体と、を有し、トランジスタのチャネル幅方向の断面において、酸化物と、第１の導電体と、が重なる領域を第１の領域とし、酸化物と、第２の導電体と、が重なる領域を第２の領域とし、酸化物と、第３の導電体と、が重なる領域を第３の領域として表すと、第１の領域、及び第２の領域における酸化物の上端部は、曲率を有さず、第３の領域における酸化物の上端部は、曲率を有する。
　または、本発明の他の一態様は、チャネル形成領域に酸化物半導体を有するトランジスタであって、トランジスタは、第１の絶縁体と、第１の絶縁体上の酸化物と、酸化物上に、それぞれ離間して設けられる第１の導電体、及び第２の導電体と、第１の導電体上の第２の絶縁体と、第２の導電体上の第３の絶縁体と、第１の導電体と、第２の導電体との間に位置し、且つ酸化物上に設けられる第４の絶縁体と、第４の絶縁体上の第３の導電体と、を有し、トランジスタのチャネル幅方向の断面において、酸化物と、第１の導電体と、が重なる領域を第１の領域とし、酸化物と、第２の導電体と、が重なる領域を第２の領域とし、第１の領域における第１の導電体の下面の長さをＬ１Ｂ、第１の導電体の上面の長さをＬ１Ｔとしてそれぞれ表すと、第１の導電体の下面の長さに対する第１の導電体の上面の長さの比（Ｌ１Ｔ／Ｌ１Ｂ）が０．７以上１．３以下であり、第２の領域における第２の導電体の下面の長さをＬ２Ｂ、第２の導電体の上面の長さをＬ２Ｔとしてそれぞれ表すと、第２の導電体の下面の長さに対する第２の導電体の上面の長さの比（Ｌ２Ｔ／Ｌ２Ｂ）が０．７以上１．３以下である。
　または、本発明の他の一態様は、チャネル形成領域に酸化物半導体を有するトランジスタであって、トランジスタは、第１の絶縁体と、第１の絶縁体上の酸化物と、酸化物上に、それぞれ離間して設けられる第１の導電体、及び第２の導電体と、第１の導電体上の第２の絶縁体と、第２の導電体上の第３の絶縁体と、第１の導電体と、第２の導電体との間に位置し、且つ酸化物上に設けられる第４の絶縁体と、第４の絶縁体上の第３の導電体と、を有し、トランジスタのチャネル幅方向の断面において、酸化物と、第１の導電体と、が重なる領域を第１の領域とし、酸化物と、第２の導電体と、が重なる領域を第２の領域とし、酸化物と、第３の導電体と、が重なる領域を第３の領域として表すと、第１の領域、及び第２の領域における酸化物の上端部は、曲率を有さず、第３の領域における酸化物の上端部は、曲率を有し、第１の領域における第１の導電体の下面の長さをＬ１Ｂ、第１の導電体の上面の長さをＬ１Ｔとしてそれぞれ表すと、第１の導電体の下面の長さに対する第１の導電体の上面の長さの比（Ｌ１Ｔ／Ｌ１Ｂ）が０．７以上１．３以下であり、第２の領域における第２の導電体の下面の長さをＬ２Ｂ、第２の導電体の上面の長さをＬ２Ｔとしてそれぞれ表すと、第２の導電体の下面の長さに対する第２の導電体の上面の長さの比（Ｌ２Ｔ／Ｌ２Ｂ）が０．７以上１．３以下である。
　上記態様において、第１の領域における、酸化物の下面と、酸化物の側面と、が接する角度は、６０度以上９５度以下であると好適である。または、上記態様において、第１の領域における、酸化物の下面と、酸化物の側面と、が接する角度は、７５度以上８５度以下であると、さらに好適である。
　また、上記態様において、第１の導電体、及び第２の導電体は、それぞれ、タンタルと、窒素と、を有すると好適である。また、上記態様において、第１の導電体、及び第２の導電体のそれぞれの厚さは、１０ｎｍ以上５０ｎｍ以下の領域を有すると好適である。
　また、上記態様において、酸化物は、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有すると好適である。
　また、本発明の他の一態様は、上記態様のいずれか一に記載のトランジスタと、容量素子とを有する半導体装置である。また、本発明の他の一態様は、上記態様のいずれか一に記載のトランジスタと、表示部とを有する電子機器である。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ、図１Ｂ、図１Ｃ、図１Ｄは本発明の一態様に係る半導体装置の上面図および断面図である。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄは本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図である。
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄは本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図である。
図４Ａ、図４Ｂ、図４Ｃ、図４Ｄは本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図である。
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄは本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図である。
図６Ａ、図６Ｂ、図６Ｃ、図６Ｄは本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図である。
図７Ａ、図７Ｂ、図７Ｃ、図７Ｄは本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図である。
図８Ａ、図８Ｂ、図８Ｃ、図８Ｄは本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図である。
図９Ａ、図９Ｂ、図９Ｃ、図９Ｄは本発明の一態様に係る半導体装置の上面図および断面図である。
図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄは本発明の一態様に係る半導体装置の上面図および断面図である。
図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄは本発明の一態様に係る半導体装置の上面図および断面図である。
図１２は本発明の一態様に係る記憶装置の構成を示す断面図である。
図１３は本発明の一態様に係る記憶装置の構成を示す断面図である。
図１４は本発明の一態様に係る記憶装置の構成を示す断面図である。
図１５Ａ、図１５Ｂは本発明の一態様に係る記憶装置の構成例を示すブロック図である。
図１６Ａ、図１６Ｂ、図１６Ｃ、図１６Ｄ、図１６Ｅ、図１６Ｆ、図１６Ｇ、図１６Ｈは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図１７Ａ、図１７Ｂは本発明の一態様に係る半導体装置の模式図である。
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄ、図１８Ｅは本発明の一態様に係る記憶装置の模式図である。
図１９Ａ、図１９Ｂ、図１９Ｃ、図１９Ｄ、図１９Ｅ、図１９Ｆ、図１９Ｇ、図１９Ｈは本発明の一態様に係る電子機器を示す図である。
図２０は市場イメージを説明する図である。
図２１は実施例に係る半導体装置の断面を説明する図である。
図２２Ａ、図２２Ｂは実施例のΔＳｈｉｆｔの正規確率分布を表す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、本発明の一態様に係るトランジスタを有する半導体装置の一例について説明する。本発明の一態様に係るトランジスタを有する半導体装置は、チャネル形成領域に酸化物半導体を有するトランジスタである。
　また、トランジスタは、第１の絶縁体と、第１の絶縁体上の酸化物と、酸化物上に、それぞれ離間して設けられる第１の導電体、及び第２の導電体と、第１の導電体上の第２の絶縁体と、第２の導電体上の第３の絶縁体と、第１の導電体と、第２の導電体との間に位置し、且つ酸化物上に設けられる第４の絶縁体と、第４の絶縁体上の第３の導電体と、を有し、トランジスタのチャネル幅方向の断面において、酸化物と、第１の導電体と、が重なる領域を第１の領域とし、酸化物と、第２の導電体と、が重なる領域を第２の領域とし、酸化物と、第３の導電体と、が重なる領域を第３の領域として表すと、第１の領域、及び第２の領域における酸化物の上端部は、曲率を有さず、第３の領域における酸化物の上端部は、曲率を有する。
　本発明の一態様では、上記の構造とすることで、信頼性が良好な半導体装置、良好な電気特性を有する半導体装置、オン電流が大きい半導体装置、または微細化または高集積化が可能な半導体装置のいずれか一または複数を提供することができる。
　より具体的には、トランジスタのチャネル幅方向の断面において、チャネル形成領域を有する酸化物については、曲率を有する形状とし、当該酸化物に接する導電体の下方に位置する酸化物については、曲率を有さない構造とすることで、微細な構造を満たしつつ、且つ酸化物と導電体との良好な接触抵抗を維持することが可能となるため、信頼性または電気特性が良好な半導体装置を提供することができる。
　または、トランジスタのチャネル幅方向の断面において、酸化物と、第１の導電体と、が重なる領域を第１の領域とし、酸化物と、第２の導電体と、が重なる領域を第２の領域とし、第１の領域における第１の導電体の下面の長さをＬ１Ｂ、第１の導電体の上面の長さをＬ１Ｔとしてそれぞれ表すと、第１の導電体の下面の長さに対する第１の導電体の上面の長さの比（Ｌ１Ｔ／Ｌ１Ｂ）が０．７以上１．３以下であり、第２の領域における第２の導電体の下面の長さをＬ２Ｂ、第２の導電体の上面の長さをＬ２Ｔとしてそれぞれ表すと、第２の導電体の下面の長さに対する第２の導電体の上面の長さの比（Ｌ２Ｔ／Ｌ２Ｂ）が０．７以上１．３以下とすることで、微細な構造を満たしつつ、且つ酸化物と導電体との良好な接触抵抗を維持することが可能となるため、信頼性または電気特性が良好な半導体装置を提供することができる。
　ここで、本発明の一態様に係るトランジスタを有する半導体装置の一例について、図面を用いて詳細な説明を以下で行う。
＜半導体装置の構成例＞
　図１は、本発明の一態様に係るトランジスタ２００を有する半導体装置の上面図および断面図である。図１Ａは、当該半導体装置の上面図である。また、図１Ｂ乃至図１Ｄは、当該半導体装置の断面図である。ここで、図１Ｂは、図１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１Ｃは、図１ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１Ｄは、図１ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、および絶縁体２８４と、を有する。
［トランジスタ２００］
　図１に示すように、トランジスタ２００は、基板（図示せず。）の上に配置され、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４０ａおよび導電体２４０ｂと、導電体２４０ａ上の絶縁体２４５ａと、導電体２４０ｂ上の絶縁体２４５ｂと、を有する。
　酸化物２３０ｂ上には、導電体２４０（導電体２４０ａ、および導電体２４０ｂ）が設けられる。また、導電体２４０（導電体２４０ａ、および導電体２４０ｂ）上には、絶縁体２４５（絶縁体２４５ａ、および絶縁体２４５ｂ）が設けられる。さらに、絶縁体２８０は、少なくとも、酸化物２３０の側面と接して設けられる。
　ここで、図１Ｄに示すように、少なくとも酸化物２３０ｂの側面、および導電体２４０の側面は、絶縁体２２４と酸化物２３０ａとが接する面に対し、概略垂直であることが好ましい。具体的には、図１Ｄで示す角θは、６０度以上９５度以下、好ましくは、８８度以上９２度以下とするとよい。
　また、酸化物２３０ａの側面は、必ずしも絶縁体２２４と角度を有する必要はない。例えば、図１０に示すように、酸化物２３０ａは、側面の一部が凹部を有していてもよい（アンダーカット形状ともいう）。酸化物２３０ｂの側面、および導電体２４０の側面を、絶縁体２２４と酸化物２３０ａとが接する面に対し、概略垂直の形状に加工する際に、上述のアンダーカット形状となる場合がある。当該アンダーカット形状とすることで、酸化物２３０ａに接する絶縁体２８０の接触面積を増加させられる場合があるため、絶縁体２８０から酸化物２３０ｂに好適に酸素を供給することができる。
　なお、図１Ｄは、トランジスタのチャネル幅方向における、酸化物２３０（酸化物２３０ａ、及び酸化物２３０ｂ）と、第１の導電体（ここでは、導電体２４０ｂ）と、が重なる領域の断面図である。
　また、図１Ｄに示すように、導電体２４０ｂの下面の長さをＬ１Ｂ、導電体２４０ｂの上面の長さをＬ１Ｔとしてそれぞれ表すと、導電体２４０ｂの下面の長さに対する導電体２４０ｂの上面の長さの比（Ｌ１Ｔ／Ｌ１Ｂ）が０．７以上１．３以下であると好適である。例えば、導電体２４０ｂの下面の長さ（Ｌ１Ｂ）が６０ｎｍである場合、導電体２４０ｂの上面の長さ（Ｌ１Ｔ）は４２ｎｍ以上７８ｎｍ以下である。導電体２４０ｂの下面の長さ（Ｌ１Ｂ）に対して、導電体２４０ｂの上面の長さ（Ｌ１Ｔ）を上述の範囲とすることで、のちに形成される配線との接触抵抗を低減させることができる。
　なお、上述の接触抵抗のみ考慮した場合、導電体２４０ｂの上面の長さ（Ｌ１Ｔ）を、上記範囲よりも長くすればよいが、導電体２４０ｂの上面の長さ（Ｌ１Ｔ）が上記範囲を超えると、絶縁体２８０の被覆性（ステップカバレッジともいう）が悪くなる。したがって、導電体２４０ｂの下面の長さに対する導電体２４０ｂの上面の長さの比（Ｌ１Ｔ／Ｌ１Ｂ）としては、好ましくは０．７以上１．０以下、さらに好ましくは０．８以上０．９５以下である。
　なお、上述の範囲としては、トランジスタのチャネル幅の長さ、または導電体２４０の厚さに依存するが、本発明の一態様においては、トランジスタのチャネル幅の長さ、及び導電体２４０の厚さに特に限定はない。ただし、トランジスタのチャネル幅の長さとしては、好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは１０ｎｍ以上７５ｎｍ以下である。また、導電体２４０の厚さとしては、好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは１０ｎｍ以上５０ｎｍ以下である。本発明の一態様のトランジスタとしては、上記範囲のトランジスタのチャネル幅、及び上記範囲の導電体２４０の厚さであると、著しい効果が期待される。また、トランジスタのチャネル長の長さについても特に限定は無いが、上記チャネル幅と同等の範囲とすることができる。
　また、ここでは、酸化物２３０と、第２の導電体（ここでは、導電体２４０ａ）と、が重なる領域の断面図を明示しないが、概ね図１Ｄに示す断面と同様となる。
　また、トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　酸化物２３０として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。また、酸化物半導体中に、適量値を超えた過剰な酸素を有した状態で、該トランジスタを駆動した場合、過剰な酸素原子の価数が変化し、該トランジスタの電気特性が変動することで、信頼性が悪くなる場合がある。また、酸化物２３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物２３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、トランジスタ２００には、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥（ＶＯＨ）は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、チャネル形成領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、導電体２４０（導電体２４０ａ、および導電体２４０ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４０へ拡散し、導電体２４０が酸化する場合がある。導電体２４０が酸化することで、導電体２４０の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４０へ拡散することを、導電体２４０が酸化物２３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物２３０（代表的には酸化物２３０ｂ）中の酸素が導電体２４０へ拡散することで、導電体２４０と酸化物２３０との間に異層が形成される場合がある。当該異層は、導電体２４０よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４０と、当該異層と、酸化物２３０との３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　また、チャネル形成領域として機能する酸化物半導体は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
　また、例えば、酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ａと酸化物２３０ｂの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃのそれぞれが積層構造を有していてもよい。
　しかしながら、酸化物半導体を用いたトランジスタにおいて、トランジスタを構成する導電体２４０に、酸化物半導体の酸素が徐々に吸収され、継時的変化の一つとして、酸素欠損を生じる場合がある。また、導電体２４０が酸化することで、トランジスタ２００と配線とのコンタクト抵抗が増加する場合がある。
　そこで、酸化物２３０と接して設けられる層間膜として機能する絶縁体２８０に、酸素を含む絶縁体を用いる。特に、絶縁体２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。つまり、絶縁体２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。
　また、導電体２４０上に、バリア層として機能する絶縁体２４５を設けるとよい。絶縁体２４５は、図１Ｂに示すように、導電体２４０の上面に接することが好ましい。当該構成にすることで、導電体２４０による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４０の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　従って、絶縁体２４５は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２４５は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。
　絶縁体２４５としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２４５としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
　以上より、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。また、低消費電力の半導体装置を提供することができる。
＜半導体装置の詳細な構成＞
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　絶縁体２１４は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。したがって、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。
　なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、当該不純物、または当該酸素のいずれか一またはすべての拡散を抑制する機能とする。また、水素または酸素の拡散を抑制する機能を有する膜を、水素または酸素が透過しにくい膜、水素または酸素の透過性が低い膜、水素または酸素に対してバリア性を有する膜、水素または酸素に対するバリア膜などと呼ぶ場合がある。また、バリア膜に導電性を有する場合、当該バリア膜を導電性バリア膜と呼ぶことがある。
　例えば、絶縁体２１４として、酸化アルミニウム、窒化シリコンなどを用いることが好ましい。これにより、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１４よりも基板側に、拡散するのを抑制することができる。なお、絶縁体２１４は、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、酸化アルミニウムと窒化シリコンとの積層としてもよい。
　また、例えば、絶縁体２１４として、スパッタリング法を用いて成膜した、窒化シリコンを用いることが好ましい。これにより、絶縁体２１４中の水素濃度を低くことができ、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのをより抑制することができる。
　層間膜として機能する絶縁体２１６は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体２１６は、水素濃度が低く、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう。）または加熱により離脱する酸素（以下、過剰酸素ともいう。）を有することが好ましい。例えば、絶縁体２１６として、スパッタリング法を用いて成膜した酸化シリコンを用いることが好ましい。これにより、酸化物２３０への水素の混入を抑制することができる、または、酸化物２３０に酸素を供給し、酸化物２３０中の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　なお、絶縁体２１６を積層構造にしてもよい。例えば、絶縁体２１６において、少なくとも導電体２０５の側面と接する部分に、絶縁体２１４と同様の絶縁体を設ける構成にしてもよい。このような構成にすることで、絶縁体２１６に含まれる酸素によって、導電体２０５が酸化するのを抑制することができる。または、導電体２０５により、絶縁体２１６に含まれる酸素量が減少するのを抑制することができる。
　導電体２０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４または絶縁体２１６に埋め込まれて設けることが好ましい。
　なお、導電体２０５は、図１Ｂに示すように、酸化物２３０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図１Ｃに示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。
　なお、図１Ｃは、酸化物２３０と、導電体２６０と、が重なる領域の断面図である。図１Ｃに示すように、酸化物２３０の上端部は、曲率を有する形状とすることで、第１のゲート電極として機能する導電体２６０、または第２のゲート電極として機能する導電体２０５いずれか一方または双方の電界を酸化物２３０に好適に与えることができる。一方で、図１Ｄに示すように、酸化物の上端部は、曲率を有さない形状とすることで、絶縁体２４５ｂとの密着性を向上させる、または絶縁体２８０の被覆性を向上させることができるため好適である。
　また、図１Ｃに示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ２００では、導電体２０５の第１の導電体と導電体２０５の第２の導電体とを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　ここで、導電体２０５の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２０５の第１の導電体に、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５の第１の導電体としては、上記導電性材料を単層または積層とすればよい。例えば、導電体２０５の第１の導電体は、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムと、チタンまたは窒化チタンとの積層としてもよい。
　また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、当該導電性材料との積層としてもよい。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体として機能する。
　絶縁体２２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料、別言すると、過剰酸素領域を有する絶縁体材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物２３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物２３０中の水、または水素を除去することができる。例えば、酸化物２３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物２３０、または酸化物２３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体２４０に拡散または捕獲（ゲッタリングともいう）される場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物２３０、または酸化物２３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体２２４は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　酸化物２３０は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物２３０ｂおよび酸化物２３０ｃは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物２３０ｃとして、ＣＡＡＣ−ＯＳを用いることが好ましく、酸化物２３０ｃが有する結晶のｃ軸が、酸化物２３０ｃの被形成面または上面に概略垂直な方向を向いていることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸と垂直方向に酸素を移動させやすい性質を有する。したがって、酸化物２３０ｃが有する酸素を、酸化物２３０ｂに効率的に供給することができる。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギー準位は、酸化物２３０ｂの伝導帯下端のエネルギー準位より高くなることが好ましい。言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力は、酸化物２３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃは、酸化物２３０ａに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｂとなる。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
　また、酸化物２３０ｃは、２層以上の積層構造を有していてもよい。例えば、酸化物２３０ｃの第１の酸化物と、酸化物２３０ｃの第１の酸化物の上に配置された酸化物２３０ｃの第２の酸化物と、を有していてもよい。
　酸化物２３０ｃの第１の酸化物は、酸化物２３０ｂに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物２３０ｃの第１の酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物２３０ｃの第２の酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、または酸化ガリウムを用いるとよい。これにより、酸化物２３０ｂと酸化物２３０ｃの第１の酸化物との界面における欠陥準位密度を低くすることができる。また、酸化物２３０ｃの第２の酸化物は、酸化物２３０ｃの第１の酸化物より、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体２５０と酸化物２３０ｃの第１の酸化物との間に酸化物２３０ｃの第２の酸化物を設けることで、絶縁体２８０に含まれる酸素が、絶縁体２５０に拡散するのを抑制することができる。したがって、当該酸素は、酸化物２３０ｃの第１の酸化物を介して、酸化物２３０ｂに供給されやすくなる。
　また、酸化物２３０ａおよび酸化物２３０ｃの第２の酸化物の伝導帯下端のエネルギー準位が、酸化物２３０ｂおよび酸化物２３０ｃの第１の酸化物の伝導帯下端のエネルギー準位より高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの第２の酸化物の電子親和力は、酸化物２３０ｂおよび酸化物２３０ｃの第１の酸化物の電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃの第２の酸化物は、酸化物２３０ａに用いることができる金属酸化物を用い、酸化物２３０ｃの第１の酸化物は、酸化物２３０ｂに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｂだけでなく、酸化物２３０ｃの第１の酸化物もキャリアの主たる経路となる場合がある。
　具体的には、酸化物２３０ｃの第１の酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用い、酸化物２３０ｃの第２の酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、Ｇａ：Ｚｎ＝２：５［原子数比］の金属酸化物または酸化ガリウムを用いればよい。これにより、酸化物２３０ｃの第１の酸化物と酸化物２３０ｃの第２の酸化物との界面における欠陥準位密度を低くすることができる。
　また、酸化物２３０ｃの第２の酸化物に用いる金属酸化物において、主成分である金属元素に対するＩｎの原子数比が、酸化物２３０ｃの第１の酸化物に用いる金属酸化物における、主成分である金属元素に対するＩｎの原子数比より小さくすることで、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
　導電体２４０としては、上述のＴａＮｘＯｙを用いることが好ましい。なお、ＴａＮｘＯｙはアルミニウムを含んでもよい。また、例えば、窒化チタン、チタンとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２５０は、絶縁体２２４と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給し、酸化物２３０ｂのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　なお、上記金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、上記金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と上記金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。
　また、上記金属酸化物は、第１のゲート電極の一部としての機能を有してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、上記金属酸化物として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、上記金属酸化物の電気抵抗値を低下させて導電体とすることができる。
　上記金属酸化物を有することで、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。また、絶縁体２５０と、上記金属酸化物との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。また、絶縁体２５０、および上記金属酸化物との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
　図１では、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４０ａと導電体２４０ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、図１Ｂに示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致している。
　また、図１Ｃに示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準として、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差をＴ１とすると、Ｔ１は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　絶縁体２８０は、絶縁体２２４、酸化物２３０、および導電体２４０上に設けられる。また、絶縁体２８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁体２８０は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。なお、絶縁体２８０は、２層以上の積層構造を有していてもよい。
　絶縁体２８２は、絶縁体２１４などと同様に、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。また、絶縁体２８２は、絶縁体２１４などと同様に、水素濃度が低く、水素の拡散を抑制する機能を有することが好ましい。
　また、図１Ｂに示すように、絶縁体２８２は、導電体２６０、絶縁体２５０、および酸化物２３０ｃのそれぞれの上面と接することが好ましい。これにより、絶縁体２８４などに含まれる水素などの不純物が、絶縁体２５０へ混入することを抑えることができる。したがって、トランジスタの電気特性およびトランジスタの信頼性への悪影響を抑制することができる。
　絶縁体２８２の上に、層間膜として機能する絶縁体２８４を設けることが好ましい。絶縁体２８４は、絶縁体２１６などと同様に、誘電率が低いことが好ましい。また、絶縁体２８４は、絶縁体２２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
　また、図示しないが、上記導電体を覆うように、抵抗率が１．０×１０１３Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１３Ωｃｍ以上５．０×１０１４Ωｃｍ以下の絶縁体を設けることが好ましい。上記導電体上に上記のような抵抗率を有する絶縁体を設けることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、上記導電体等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体（絶縁体２１４、絶縁体２２２、絶縁体２４５、および絶縁体２８２など）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、窒化タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。
　また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
　したがって、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、ＳＩＭＳにより得られる上記不純物の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、ＥＤＸを用いた元素分析により得られる上記不純物の濃度を、１．０ａｔｏｍｉｃ％以下にする。なお、当該酸化物半導体として元素Ｍを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍において、元素Ｍに対する上記不純物の濃度比を、０．１０未満、好ましくは０．０５未満にする。ここで、上記濃度比を算出する際に用いる元素Ｍの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
　また、不純物濃度を低減した金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
＜半導体装置の作製方法＞
　次に、図１に示す、本発明の一態様に係るトランジスタ２００を有する半導体装置の作製方法を、図２乃至図１０を用いて説明する。
　図２乃至図１０において、各図のＡは上面図を示す。また、各図のＢは、Ａに示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図のＣは、ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、各図のＤは、各図のＡにＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、各図のＡの上面図では、図の明瞭化のために一部の要素を省いている。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、プラズマを利用するＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１４として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１４は、多層構造としてもよい。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６となる絶縁膜として、ＣＶＤ法によって酸化窒化シリコンを成膜する。
　次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化窒化シリコンを用いた場合は、絶縁体２１４は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　開口の形成後に、導電体２０５の第１の導電体となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５の第１の導電体となる導電膜として、スパッタリング法によって窒化タンタル膜、または、窒化タンタルの上に窒化チタンを積層した膜を成膜する。このような金属窒化物を導電体２０５の第１の導電体に用いることにより、後述する導電体２０５の第２の導電体として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５の第１の導電体から外に拡散するのを防ぐことができる。
　次に、導電体２０５の第１の導電体となる導電膜上に、導電体２０５の第２の導電体となる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、該導電膜として、タングステンを成膜する。
　次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、導電体２０５の第１の導電体となる導電膜、および導電体２０５の第２の導電体となる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５の第１の導電体となる導電膜、および導電体２０５の第２の導電体となる導電膜が残存する。これにより、上面が平坦な、導電体２０５の第１の導電体および導電体２０５の第２の導電体を含む導電体２０５を形成することができる（図２参照。）。
　なお、導電体２０５を形成した後に、導電体２０５の第２の導電体の一部を除去して、導電体２０５の第２の導電体に溝を形成し、当該溝を埋め込むように導電体２０５および絶縁体２１６上に導電膜を成膜し、ＣＭＰ処理を行う工程を行ってもよい。当該ＣＭＰ処理により、当該導電膜の一部を除去し、絶縁体２１６を露出する。なお、導電体２０５の第２の導電体の一部は、ドライエッチング法などを用いて除去するとよい。
　上記工程により、上面が平坦な、上記導電膜を含む導電体２０５を形成することができる。絶縁体２１６と導電体２０５の上面の平坦性を向上させることにより、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの結晶性の向上を図ることができる。なお、当該導電膜には、導電体２０５の第１の導電体または導電体２０５の第２の導電体と同様の材料を用いるとよい。
　ここからは、上記と異なる導電体２０５の形成方法について以下に説明する。
　絶縁体２１４上に、導電体２０５となる導電膜を成膜する。導電体２０５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、導電体２０５となる導電膜は、多層膜とすることができる。例えば、導電体２０５となる導電膜としてタングステンを成膜する。
　次に、リソグラフィー法を用いて、導電体２０５となる導電膜を加工し、導電体２０５を形成する。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０５となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２０５となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２０５となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　次に、絶縁体２１４、および導電体２０５上に絶縁体２１６となる絶縁膜を成膜する。当該絶縁膜は、導電体２０５の上面、および側面と接するように形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　ここで、絶縁体２１６となる絶縁膜の膜厚は、導電体２０５の膜厚以上とすることが好ましい。例えば、導電体２０５の膜厚を１とすると、絶縁体２１６となる絶縁膜の膜厚は、１以上３以下とする。
　次に、絶縁体２１６となる絶縁膜にＣＭＰ処理を行うことで、絶縁体２１６となる絶縁膜の一部を除去し、導電体２０５の表面を露出させる。これにより、上面が平坦な、導電体２０５と、絶縁体２１６とを形成することができる。以上が、導電体２０５の異なる形成方法である。
　次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２２として、ＡＬＤ法によって、酸化ハフニウムまたは酸化アルミニウムを成膜する。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　本実施の形態では、加熱処理として、絶縁体２２２の成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２２に含まれる水、水素などの不純物を除去することなどができる。また、加熱処理は、絶縁体２２４の成膜後などのタイミングで行うこともできる。
　次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、ＣＶＤ法によって酸化窒化シリコン膜を成膜する。
　ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　ここで、絶縁体２２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体２２４に達するまで、ＣＭＰ処理を行ってもよい。当該ＣＭＰ処理を行うことで絶縁体２２４表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体２２４上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。また、ＣＭＰ処理によって、絶縁体２２４の一部が研磨されて、絶縁体２２４の膜厚が薄くなることがあるが、絶縁体２２４の成膜時に膜厚を調整すればよい。絶縁体２２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体２２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体２２４に酸素を添加することができるので好ましい。
　次に、絶縁体２２４上に、酸化膜２３０Ａ、酸化膜２３０Ｂを順に成膜する（図２参照。）。なお、酸化膜２３０Ａおよび酸化膜２３０Ｂは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
　なお、絶縁体２２２、絶縁体２２４、酸化膜２３０Ａ、および酸化膜２３０Ｂを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
　次に、加熱処理を行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。当該加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化膜２３０Ｂ上に導電膜２４０Ａを成膜する。導電膜２４０Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図２参照。）。なお、導電膜２４０Ａの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４０Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｂの表面などに吸着している水分および水素を除去し、さらに酸化膜２３０Ａおよび酸化膜２３０Ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　続いて、バリア層として機能する絶縁膜２４５Ａを形成する（図２参照。）。
　例えば、絶縁膜２４５Ａとして、ＡＬＤ法により酸化アルミニウムを形成するとよい。ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える膜を形成することができる。
　次に、絶縁膜２４５Ａ上に、およびハードマスクとなる膜２９０Ａを形成する（図２参照。）。例えば、ハードマスクとなる膜２９０Ａとして、タングステン、または窒化タンタルをスパッタリング法で形成するとよい。
　次に、ハードマスクとなる膜２９０Ａ上にフォトリソグラフィ法によりレジストマスク２９２を形成する。レジストマスク２９２を用いて、ハードマスクとなる膜２９０Ａ、および絶縁膜２４５Ａの一部を選択的に除去することで、ハードマスク２９０Ｂ、および絶縁層２４５Ｂを形成する（図３）。
　次に、ハードマスク２９０Ｂ、および絶縁層２４５Ｂを用いて、導電膜２４０Ａの一部を選択的に除去し、島状の導電層２４０Ｂを形成する（図４）。なお、このとき、ハードマスク２９０Ｂの一部、または全部が除去されてもよい。
　続いて、島状の導電層２４０Ｂ、絶縁層２４５Ｂ、ハードマスク２９０Ｂをマスクとして酸化膜２３０Ａ、および酸化膜２３０Ｂの一部を選択的に除去する（図５）。なお、本工程において、同時に絶縁体２２４の一部も除去される場合がある。その後、ハードマスク２９０Ｂを除去することにより、島状の酸化物２３０ａ、島状の酸化物２３０ｂ、島状の導電層２４０Ｂ、島状の絶縁層２４５Ｂの積層構造を形成することができる（図５）。
　ここで、酸化物２３０ｂ、および導電層２４０Ｂの側面は、絶縁体２２４の上面に対し、概略垂直であることが好ましい。具体的には、図１Ｄで示す角θは、６０度以上９５度以下、好ましくは、８８度以上９２度以下とするとよい。酸化物２３０ａ、酸化物２３０ｂ、および導電層２４０Ｂの側面が、絶縁体２２４の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。また、導電層２４０Ｂを上記の形状とすることで、のちに形成される配線層との接触面積を向上させることができる。したがって、導電層２４０Ｂと、配線層とのコンタクト抵抗の上昇を抑制することができる。
　また、本工程において、ハードマスク２９０を用いて導電膜２４０Ａの加工を行うことで、導電体２４０の形状に不要なエッチング（ＣＤロスともいう）の形成を抑制することができる。
　例えば、レジストマスクを用いた場合、エッチング時にマスクがサイドエッチングされて、被加工物の端部表面が露出し、角部が丸くなる場合がある。導電体２４０において、当該不良が大きい場合、導電体２４０の体積が、設計値よりも減少し、オン電流が小さくなる場合がある。
　そこで、レジストマスクの代わりにハードマスクを用いて、ハードマスクに対するエッチレートの選択比が大きい材質を被加工物として用いることで、エッチング時にハードマスクの形状が維持され、被加工物が形状不良となることを抑制できる。具体的には、ハードマスクに用いる材質のエッチレートを１とした場合、被加工物のエッチレートは５以上、好ましくは１０以上の材質をマスクとして用いるとよい。
　次に、島状の酸化物２３０ａ、島状の酸化物２３０ｂ、島状の導電層２４０Ｂ、島状の絶縁層２４５Ｂの積層構造上に、絶縁膜２８０Ａを成膜する。絶縁膜２８０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁膜２８０Ａとして、ＣＶＤ法、またはスパッタリング法によって酸化シリコン膜を成膜する。なお、絶縁膜２８０Ａの成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体２２４の表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および絶縁体２２４中の水分濃度および水素濃度を低減させることができる。上述した加熱処理条件を用いることができる。
　また、絶縁膜２８０Ａは、多層構造としてもよい。例えば、スパッタリング法によって酸化シリコン膜を成膜し、当該酸化シリコン膜上に、ＣＶＤ法によって酸化シリコン膜を成膜する構造としてもよい。
　次に、絶縁膜２８０ＡにＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図５参照。）。
　次に、絶縁体２８０の一部、絶縁層２４５Ｂの一部、および導電層２４０Ｂの一部を加工して、酸化物２３０ｂに達する開口を形成する。当該開口は、導電体２０５と重なるように形成することが好ましい。当該開口の形成によって、導電体２４０ａ、導電体２４０ｂ、絶縁体２４５ａ、および絶縁体２４５ｂを形成する。このとき、酸化物２３０ｂの当該開口と重なる領域の膜厚が薄くなる場合がある（図６参照。）。
　また、絶縁体２８０の一部、絶縁層２４５Ｂの一部、および導電層２４０Ｂの一部の加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁層２４５Ｂの一部をウェットエッチング法で加工し、導電層２４０Ｂの一部をドライエッチング法で加工してもよい。
　ここで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着または内部に拡散した不純物を除去することが好ましい。当該不純物としては、絶縁体２８０、絶縁層２４５Ｂ、および導電層２４０Ｂに含まれる成分、上記開口を形成する際に用いられる装置に使われている部材に含まれる成分、エッチングに使用するガスまたは液体に含まれる成分などに起因したものが挙げられる。当該不純物としては、例えば、アルミニウム、シリコン、タンタル、フッ素、塩素などがある。
　上記の不純物などを除去するために、洗浄処理を行ってもよい。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。また、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。また、これらの洗浄を適宜組み合わせて行ってもよい。
　次に加熱処理を行ってもよい。当該加熱処理は、酸素を含む雰囲気下で行うと好適である。また、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜してもよい（図７参照。）。このような処理を行うことによって、酸化物２３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃに求める特性に合わせて、酸化膜２３０Ａ、または酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃを成膜すればよい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。または、酸化膜２３０Ｃとして、スパッタリング法によって、４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜し、その上にＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。
　特に、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　次に加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜２５０Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｃの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。
　絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる（図７参照。）。本実施の形態では、絶縁膜２５０Ａとして、ＣＶＤ法により、酸化窒化シリコンを成膜する。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁膜２５０Ａを、４００℃で成膜することで、不純物が少ない絶縁膜を成膜することができる。
　次に、導電膜２６０Ａ、導電膜２６０Ｂを順に成膜する。導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａを成膜し、ＣＶＤ法を用いて導電膜２６０Ｂを成膜する（図７参照。）。
　次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、絶縁体２５０、および導電体２６０（導電体２６０ａ、および導電体２６０ｂ）を形成する（図８参照。）。これにより、酸化物２３０ｃは、酸化物２３０ｂに達する開口の内壁（側壁、および底面）を覆うように配置される。また、絶縁体２５０は、酸化物２３０ｃを介して、上記開口の内壁を覆うように配置される。また、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、上記開口を埋め込むように配置される。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。
　次に、酸化物２３０ｃ、絶縁体２５０、導電体２６０、および絶縁体２８０上に、絶縁体２８２を成膜する。絶縁体２８２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体２８２としては、例えば、スパッタリング法によって、酸化アルミニウム膜、または窒化シリコン膜を成膜することが好ましい。スパッタリング法によって、酸化アルミニウム膜、または窒化シリコン膜を成膜することによって、絶縁体２８４が有する水素を酸化物２３０へ拡散することを抑制することができる。また、導電体２６０と接するように絶縁体２８２を形成することで、導電体２６０の酸化を抑制することができ、好ましい。
　また、絶縁体２８２として、スパッタリング法によって、酸化アルミニウム膜を形成することで、絶縁体２８０に酸素を供給することができる。絶縁体２８０に供給された酸素は、酸化物２３０ｃを介して、酸化物２３０ｂが有するチャネル形成領域に供給される場合がある。また、絶縁体２８０に酸素が供給されることで、絶縁体２８２形成前に絶縁体２８０に含まれていた酸素が、酸化物２３０ｃを介して、酸化物２３０ｂが有するチャネル形成領域に供給される場合がある。
　また、絶縁体２８２は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウム膜を成膜し、当該酸化アルミニウム膜上に、スパッタリング法によって窒化シリコンを成膜する構造としてもよい。
　次に、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁体２８０の水分濃度および水素濃度を低減させることができる。また、絶縁体２８２が有する酸素を絶縁体２８０に注入することができる。
　なお、絶縁体２８２を成膜する前に、はじめに、絶縁体２８０などの上に、スパッタリング法によって酸化アルミニウム膜を成膜し、次に、上述した加熱処理条件を用いて加熱処理を行い、次に、ＣＭＰ処理によって、当該酸化アルミニウム膜を除去する工程を行ってもよい。当該工程により、絶縁体２８０に過剰酸素領域をより多く形成することができる。なお、当該工程において、絶縁体２８０の一部、導電体２６０の一部、絶縁体２５０の一部、および酸化物２３０ｃの一部が除去される場合がある。
　また、絶縁体２８０と絶縁体２８２との間に、絶縁体を設けてもよい。当該絶縁体として、例えば、スパッタリング法を用いて成膜した酸化シリコンを用いればよい。当該絶縁体を設けることで、絶縁体２８０に過剰酸素領域を形成することができる。
　次に絶縁体２８２上に、絶縁体２８４を成膜してもよい。絶縁体２８４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図１参照。）。
　以上により、図１に示すトランジスタ２００を有する半導体装置を作製することができる。
　また、トランジスタ２００の形成後、トランジスタ２００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ２００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ２００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ２００を囲むように開口を形成する場合、例えば、絶縁体２１４または絶縁体２２２に達する開口を形成し、絶縁体２１４または絶縁体２２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ２００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体２２２と同様の材料を用いればよい。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
＜半導体装置の変形例＞
　以下では、図９および図１０を用いて、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
　ここで、各図のＡは上面図を示す。また、各図のＢは（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図のＣは、（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。また、各図のＤは、（Ａ）にＡ５−Ａ６の一点鎖線で示す部位に対応する断面図である。各図のＡの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　なお、図９および図１０に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
［半導体装置の変形例１］
　図９に示す半導体装置は、図１に示した半導体装置とは、角度θが９０°以上であることが異なる。つまり、酸化物２３０ｂの側面と、酸化物２３０ａと絶縁体２２４とが接する面と、の角度θが９０°以上９５°以下である。
［半導体装置の変形例２］
　図１０に示す半導体装置は、図１に示した半導体装置とは、酸化物２３０ａの側面の一部が凹部を有することが異なる。つまり、酸化物２３０ｂの側面と、酸化物２３０ａと絶縁体２２４とが接する面と、の角度θが６０°以上９５°以下であれば、酸化物２３０ａの側面は、酸化物２３０ｂの投影面積の内側となってもよい。
［半導体装置の変形例３］
　図１１に示す半導体装置は、図１に示した半導体装置において、角度θが９０°である場合である。角度θが９０°とすることで、トランジスタとトランジスタの最短距離における設計の自由度が高くなるため、高集積化が可能となる。
　以上より、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。また、低消費電力の半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、半導体装置の一形態を、図１２および図１３を用いて説明する。
［記憶装置１］
　本発明の一態様である容量素子を使用した、半導体装置（記憶装置）の一例を図１２に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。なお、本実施の形態に係る半導体装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）に代表されるロジック回路、あるいはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）またはＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ）に代表されるメモリ回路に適用することができる。
　なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。よって、トランジスタ２００、およびトランジスタ２００を含む層については、先の実施の形態の記載を参酌することができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。また、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、高温における電気特性が良好である。例えば、トランジスタ２００は、１２５℃乃至１５０℃の温度範囲においても良好な電気特性を示す。また、１２５℃乃至１５０℃の温度範囲において、トランジスタ２００は、トランジスタのオン／オフ比が１０桁以上を有する。別言すると、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、トランジスタ特性の一例であるオン電流、周波数特性などが高温になるほど優れた特性を有する。
　図１２に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続され、配線１００７はトランジスタ３００のゲートと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　図１２に示す半導体装置は、トランジスタ２００のスイッチングによって、容量素子１００の電極の一方に充電された電荷が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。また、トランジスタ２００は、ソース、ゲート（トップゲート）、ドレインに加え、バックゲートが設けられた素子である。すなわち、４端子素子であるため、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）特性を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ　ｍｅｍｏｒｙ）などに代表される２端子素子と比較して、入出力の独立制御が簡便に行うことができるといった特徴を有する。また、ＭＲＡＭ、ＲｅＲＡＭ、相変化メモリは、情報の書き換えの際に、原子レベルで構造変化が生じる場合がある。一方で図１２に示す半導体装置は、情報の書き換えの際にトランジスタ及び容量素子を利用した電子のチャージ、またはディスチャージにより動作するため、繰り返し書き換え耐性に優れ、構造変化も少ないといった特徴を有する。
　また、図１２に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。この場合、トランジスタ３００は、当該メモリセルアレイに接続される読み出し回路、または駆動回路などとして用いることができる。また、図１２に示す半導体装置は、上述のようにメモリセルアレイを構成している。図１２に示す半導体装置をメモリ素子として用いた場合、例えば、駆動電圧が２．５Ｖ、評価環境温度が−４０℃乃至８５℃の範囲において、２００ＭＨｚ以上の動作周波数を実現することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ならびにソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　ここで、半導体領域３１３の上に絶縁体３１５が配置され、絶縁体３１５の上に導電体３１６が配置される。また、同じ層に形成されるトランジスタ３００は、素子分離絶縁層として機能する絶縁体３１２によって、電気的に分離されている。絶縁体３１２は、後述する絶縁体３２６などと同様の絶縁体を用いることができる。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　基板３１１は、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　ここで、図１２に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　また、図１２に示すように半導体装置は、トランジスタ３００と、トランジスタ２００とを、積層して設けている。例えば、トランジスタ３００をシリコン系半導体材料で形成し、トランジスタ２００を酸化物半導体で形成することができる。このように、図１２に示す半導体装置は、シリコン系半導体材料と、酸化物半導体とを、異なるレイヤーに混載して形成することが可能である。また、図１２に示す半導体装置は、シリコン系半導体材料で用いる製造装置と同様のプロセスで作製することが可能であり、高集積化することも可能である。
＜容量素子＞
　容量素子１００は、絶縁体１６０上の絶縁体１１４と、絶縁体１１４上の絶縁体１４０と、絶縁体１１４および絶縁体１４０に形成された開口の中に配置された導電体１１０と、導電体１１０および絶縁体１４０上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、導電体１２０および絶縁体１３０上の絶縁体１５０と、を有する。ここで、絶縁体１１４および絶縁体１４０に形成された開口の中に導電体１１０、絶縁体１３０、および導電体１２０の少なくとも一部が配置される。
　導電体１１０は容量素子１００の下部電極として機能し、導電体１２０は容量素子１００の上部電極として機能し、絶縁体１３０は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体１１４および絶縁体１４０の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
　絶縁体１１４、および絶縁体１５０は、絶縁体２８０に用いることができる絶縁体を用いればよい。また、絶縁体１４０は、絶縁体１１４の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体２１４に用いることができる絶縁体を用いればよい。
　絶縁体１１４および絶縁体１４０に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減することができる。
　導電体１１０は、絶縁体１４０、および絶縁体１１４に形成された開口に接して配置される。導電体１１０の上面は、絶縁体１４０の上面と略一致することが好ましい。また、導電体１１０の下面には、絶縁体１６０上に設けられた導電体１５２が接する。導電体１１０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　絶縁体１３０は、導電体１１０および絶縁体１４０を覆うように配置される。例えば、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１３０を成膜することが好ましい。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
　また、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率（ｈｉｇｈ−ｋ）材料の積層構造を用いてもよい。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１３０を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１３０を厚くすることにより、導電体１１０と導電体１２０の間に生じるリーク電流を抑制することができる。
　一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）、ＰＥＡＬＤ法を用いて成膜した酸化シリコン（ＳｉＯｘ）、ＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）の順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　導電体１２０は、絶縁体１４０および絶縁体１１４に形成された開口を埋めるように配置される。また、導電体１２０は、導電体１１２、および導電体１５３を介して配線１００５と電気的に接続している。導電体１２０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　また、トランジスタ２００は、酸化物半導体を用いる構成であるため、容量素子１００との相性が優れている。具体的には、酸化物半導体を用いるトランジスタ２００は、オフ電流が小さいため、容量素子１００と組み合わせて用いることで長期にわたり記憶内容を保持することが可能である。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、端子として機能する導電体１５３と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　絶縁体３５４、および導電体３５６上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が順に積層して設けられている。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、トランジスタ３００と電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１１４、絶縁体１４０、絶縁体１３０、絶縁体１５０、および絶縁体１５４には、導電体１１２、および容量素子１００を構成する導電体（導電体１２０、導電体１１０）等が埋め込まれている。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と、端子として機能する導電体１５３と、を電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１５４上に導電体１５３が設けられ、導電体１５３は、絶縁体１５６に覆われている。ここで、導電体１５３は導電体１１２の上面に接しており、容量素子１００、トランジスタ２００、またはトランジスタ３００の端子として機能する。
　なお、層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。例えば、層間膜として機能する絶縁体は、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体３２０、絶縁体３２２、絶縁体３２６、絶縁体３５２、絶縁体３５４、絶縁体２１２、絶縁体１１４、絶縁体１５０、絶縁体１５６等は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。
　また、導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率が１．０×１０１２Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１２Ωｃｍ以上１．０×１０１４Ωｃｍ以下、より好ましくは１．０×１０１３Ωｃｍ以上５．０×１０１３Ωｃｍ以下であることが好ましい。導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率を上記の範囲にすることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、トランジスタ３００、容量素子１００、および導電体１５２等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタ、該トランジスタを有する半導体装置の特性不良や静電破壊を抑制することができ、好ましい。このような絶縁体として、窒化シリコン、または窒化酸化シリコンを用いることができる。例えば、絶縁体１６０または絶縁体１５４の抵抗率を上記の範囲にすればよい。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体３２４、絶縁体３５０、絶縁体２１０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体１１２、導電体１５２、導電体１５３等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１２では、過剰酸素を有する絶縁体２８０と、導電体２４８との間に、絶縁体２４７を設けるとよい。絶縁体２４７と、絶縁体２８２とが接して設けられることで、導電体２４８、およびトランジスタ２００が、バリア性を有する絶縁体によって、封止される構造とすることができる。
　つまり、絶縁体２４７を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４８に吸収されることを抑制することができる。また、絶縁体２４７を有することで、不純物である水素が、導電体２４８を介して、トランジスタ２００へ拡散することを抑制することができる。
　ここで、導電体２４８は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　具体的には、絶縁体２８４、絶縁体２８２、および絶縁体２８０の開口の側壁に接して、絶縁体２４７が設けられ、その側面に接して導電体２４８が形成されている。当該開口の底部の少なくとも一部には導電体２４０が位置しており、導電体２４８が導電体２４０と接する。
　導電体２４８は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４８は積層構造としてもよい。なお、トランジスタ２００では、導電体２４８を、２層の積層構造として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４８を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、導電体２４８を積層構造とする場合、導電体２４０と接し、かつ、絶縁体２８０、絶縁体２８２、および絶縁体２８４と、絶縁体２４７を介して接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４８に吸収されるのを防ぐことができる。また、絶縁体２８４より上層に含まれる、水、水素などの不純物が、導電体２４８を通じて酸化物２３０に拡散するのを抑制することができる。
　絶縁体２４７としては、例えば、絶縁体２１４等に用いることができる絶縁体を用いればよい。絶縁体２４７は、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４８を通じて酸化物２３０に拡散するのを抑制することができる。また、絶縁体２８０に含まれる酸素が導電体２４８に吸収されるのを防ぐことができる。
　また、図示しないが、導電体２４８の上面の上面に接して配線として機能する導電体１５２を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置を微細化または高集積化させることができる。また、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。また、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。また、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。また、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、半導体装置（記憶装置）の一例を図１３に示す。図１３に示す半導体装置は、図１２で示した半導体装置と同様に、トランジスタ２００、トランジスタ３００、および容量素子１００を有する。ただし、図１３に示す半導体装置は、容量素子１００がプレーナ型である点、およびトランジスタ２００とトランジスタ３００が電気的に接続されている点において、図１２に示す半導体装置と異なる。
　本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　なお、トランジスタ２００およびトランジスタ３００として、上記のトランジスタ２００およびトランジスタ３００を用いることができる。よって、トランジスタ２００、トランジスタ３００、およびこれらを含む層については、上記の記載を参酌することができる。
　図１３に示す半導体装置において、配線２００１はトランジスタ３００のソースと電気的に接続され、配線２００２はトランジスタ３００のドレインと電気的に接続されている。また、配線２００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線２００４はトランジスタ２００の第１のゲートと電気的に接続され、配線２００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線２００５は容量素子１００の電極の他方と電気的に接続されている。なお、以下において、トランジスタ３００のゲートと、トランジスタ２００のソースおよびドレインの他方と、容量素子１００の電極の一方と、が接続されたノードをノードＦＧと呼ぶ場合がある。
　図１３に示す半導体装置は、トランジスタ２００のスイッチングによって、トランジスタ３００のゲート（ノードＦＧ）の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。
　また、図１３に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
　トランジスタ３００を含む層は、図１２に示す半導体装置と同様の構造を有するので、絶縁体３５４より下の構造は、上記の記載を参酌することができる。
　絶縁体３５４の上に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が配置される。ここで、絶縁体２１０は、絶縁体３５０などと同様に、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８が埋め込まれている。導電体２１８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２１８は、トランジスタ３００のゲート電極として機能する導電体３１６と電気的に接続されている。
　また、導電体２４８は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２４８は、トランジスタ２００のソースおよびドレインの他方として機能する導電層２４０Ｂと、容量素子１００の電極の一方として機能する導電体１１０を、導電体２４８を介して電気的に接続している。
　また、プレーナ型の容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０を有する。なお、導電体１１０、導電体１２０、および絶縁体１３０は、上述の記憶装置１で記載したものを用いることができる。
　導電体２４８の上面に接して導電体１５３および導電体１１０が設けられる。導電体１５３は、導電体２４８の上面に接しており、トランジスタ２００またはトランジスタ３００の端子として機能する。
　導電体１５３および導電体１１０は絶縁体１３０に覆われており、絶縁体１３０を介して導電体１１０と重なるように導電体１２０が配置される。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１１４が配置されている。
　また、図１３において、容量素子１００として、プレーナ型の容量素子を用いる例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、容量素子１００として、図１２に示すようなシリンダ型の容量素子１００を用いてもよい。
［記憶装置３］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図１４に示す。図１４に示す記憶装置は、図１３で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
　トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲートーソース間の電圧および、第２のゲートーソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　従って、図１４において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００のゲートと電気的に接続され、配線１００６はトランジスタ２００のバックゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００のゲートと電気的に接続され、配線１００９はトランジスタ４００のバックゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
　また、図１４に示す記憶装置は、図１２及び図１３に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
＜トランジスタ４００＞
　トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲート電極として機能する導電体４０５（導電体４０５ａ、および導電体４０５ｂ）と、ゲート絶縁層として機能する絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する導電体４４０ａ、酸化物４３１ａ、および酸化物４３１ｂと、ソースまたはドレインの他方として機能する導電体４４０ｂ、酸化物４３２ａ、および酸化物４３２ｂと、バリア層として機能する絶縁体４４５ａ、および４４５ｂと、を有する。
　トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。酸化物４３１ａ、および酸化物４３２ａと、酸化物２３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂと、酸化物２３０ｂと、同じ層である。導電体４４０は、導電体２４０と、同じ層である。絶縁体４４５（絶縁体４４５ａ、および絶縁体４４５ｂ）は、絶縁体２４５と、同じ層である。酸化物４３０ｃは、酸化物２３０ｃと、同じ層である。絶縁体４５０は、絶縁体２５０と、同じ層である。導電体４６０は、導電体２６０と、同じ層である。
　なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
　トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
　本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
　本実施の形態では、図１５および図１６を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図１５ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部からの制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１５Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１５Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図１６に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図１６Ａ乃至図１６Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図１６Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　ここで、図１６Ａに示すメモリセル１４７１は、図１２に示す記憶装置に対応している。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量素子１００に、配線ＢＩＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に対応している。なお、図１２に記載のトランジスタ３００は、図１５Ｂに示す記憶装置１４００の周辺回路１４１１に設けられるトランジスタに対応する。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１６Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１６Ｃに示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図１６Ｄ乃至図１６Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１６Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　ここで、図１６Ｄに示すメモリセル１４７４は、図１３に示す記憶装置に対応している。つまり、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは容量素子１００に、トランジスタＭ３はトランジスタ３００に、配線ＷＢＬは配線２００３に、配線ＷＯＬは配線２００４に、配線ＢＧＬは配線２００６に、配線ＣＡＬは配線２００５に、配線ＲＢＬは配線２００２に、配線ＳＬは配線２００１に対応している。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１６Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１６Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１６Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図１６Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１６Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図１７を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図１７Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図１７Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１８にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図１８ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１８ＢはＳＤカードの外観の模式図であり、図１８Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１８ＤはＳＳＤの外観の模式図であり、図１８Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図１９に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１９に、電子機器の例を示す。
［情報端末］
　図１９Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図１９Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図１９Ａ、図１９Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図１９Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図１９Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図１９Ｃ、図１９Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図１９Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図１９Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図１９Ｅ、図１９Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図１９Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図１９Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、空調の設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図１９Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
　本実施の形態では、ＯＳトランジスタを用いることができる市場イメージについて説明する。
＜市場イメージ＞
　まず、ＯＳトランジスタを用いることができる市場イメージを図２０に示す。図２０において、領域７０１は、ＯＳトランジスタを用いたディスプレイ（Ｄｉｓｐｌａｙ）に応用可能な製品領域（ＯＳ　Ｄｉｓｐｌａｙ）を表し、領域７０２は、ＯＳトランジスタを用いたＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）をアナログ（ａｎａｌｏｇ）処理に応用可能な製品領域（ＯＳ　ＬＳＩ　ａｎａｌｏｇ）を表し、領域７０３は、ＯＳトランジスタを用いたＬＳＩをデジタル（ｄｉｇｉｔａｌ）処理に応用可能な製品領域（ＯＳ　ＬＳＩ　ｄｉｇｉｔａｌ）を表す。ＯＳトランジスタは、図２０に示す領域７０１、領域７０２、および領域７０３の３つの領域、別言すると３つの大きな市場に好適に用いることができる。
　また、図２０において、領域７０４は、領域７０１と、領域７０２とが重なった領域を表し、領域７０５は、領域７０２と、領域７０３とが重なった領域を表し、領域７０６は、領域７０１と、領域７０３とが重なった領域を表し、領域７０７は、領域７０１と、領域７０２と、領域７０３とが、それぞれ重なった領域を表す。
　ＯＳ　Ｄｉｓｐｌａｙでは、例えば、Ｂｏｔｔｏｍ　Ｇａｔｅ型のＯＳ　ＦＥＴ（ＢＧ　ＯＳＦＥＴ）、Ｔｏｐ　Ｇａｔｅ型のＯＳ　ＦＥＴ（ＴＧ　ＯＳ　ＦＥＴ）などのＦＥＴ構造を好適に用いることができる。なお、Ｂｏｔｔｏｍ　Ｇａｔｅ型のＯＳ　ＦＥＴには、チャネルエッチ型のＦＥＴ、およびチャネル保護型のＦＥＴも含まれる。また、Ｔｏｐ　Ｇａｔｅ型のＯＳ　ＦＥＴには、ＴＧＳＡ（Ｔｏｐ　Ｇａｔｅ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ）型のＦＥＴも含まれる。
　また、ＯＳ　ＬＳＩ　ａｎａｌｏｇおよびＯＳ　ＬＳＩ　ｄｉｇｉｔａｌでは、例えば、Ｇａｔｅ　Ｌａｓｔ型のＯＳ　ＦＥＴ（ＧＬ　ＯＳ　ＦＥＴ）を好適に用いることができる。
　なお、上述のトランジスタは、それぞれ、ゲート電極が１つのＳｉｎｇｌｅ　Ｇａｔｅ構造のトランジスタ、ゲート電極が２つのＤｕａｌ　Ｇａｔｅ構造のトランジスタ、またはゲート電極が３つ以上のトランジスタを含む。また、Ｄｕａｌ　Ｇａｔｅ構造のトランジスタの中でも特に、Ｓ−ｃｈａｎｎｅｌ（ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ）構造のトランジスタを用いると好適である。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等において、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造は、ソース電極およびドレイン電極として機能する導電体２４０ａおよび導電体２４０ｂに接する酸化物２３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有する。また、導電体２４０ａおよび導電体２４０ｂに接する酸化物２３０の側面及び周辺は、絶縁体２８０と接しているため、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは先に記載の高純度真性と同様として扱うことができる。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、ＯＳ　Ｄｉｓｐｌａｙ（領域７０１）に含まれる製品としては、ＬＣＤ（ｌｉｑｕｉｄ　ｃｒｙｓｔａｌ　ｄｉｓｐｌａｙ）、ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）、およびＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を表示デバイスに有する製品が挙げられる。または、上記表示デバイスと、Ｑ−Ｄｏｔ（Ｑｕａｎｔｕｍ　Ｄｏｔ）とを組み合わせることも好適である。
　なお、本実施の形態において、ＥＬとは、有機ＥＬ、および無機ＥＬを含む。また、本実施の形態において、ＬＥＤとは、マイクロＬＥＤ、ミニＬＥＤ、およびマクロＬＥＤを含む。なお、本明細書等において、チップの面積が１００００μｍ２以下の発光ダイオードをマイクロＬＥＤ、チップの面積が１００００μｍ２より大きく１ｍｍ２以下の発光ダイオードをミニＬＥＤ、チップの面積が１ｍｍ２より大きい発光ダイオードをマクロＬＥＤと記す場合がある。
　また、ＯＳ　ＬＳＩ　ａｎａｌｏｇ（領域７０２）に含まれる製品としては、様々な周波数の音域（例えば、周波数が２０Ｈｚ~２０ｋＨｚの可聴音、または２０ｋＨｚ以上の超音波など）に対応する音源定位デバイス、あるいはバッテリ制御用デバイス（バッテリ制御用ＩＣ、バッテリ保護用ＩＣ、またはバッテリマネジメントシステム）などが挙げられる。
　また、ＯＳ　ＬＳＩ　ｄｉｇｉｔａｌ（領域７０３）に含まれる製品としては、メモリーデバイス、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）デバイス、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）デバイス、ＦＰＧＡ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ　ｇａｔｅ　ａｒｒａｙ）デバイス、パワーデバイス、ＯＳ　ＬＳＩと、Ｓｉ　ＬＳＩとを積層または混在させたハイブリッドデバイス、発光デバイスなどが挙げられる。
　また、領域７０４に含まれる製品としては、表示領域に赤外線センサ、または近赤外線センサを有する表示デバイス、あるいはＯＳ　ＦＥＴを有するセンサ付き信号処理デバイス、または埋め込み型バイオセンサデバイスなどが挙げられる。また、領域７０５に含まれる製品としては、Ａ／Ｄ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ）変換回路などを有する処理回路、あるいは、当該処理回路を有するＡＩ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）デバイスなどが挙げられる。また、領域７０６に含まれる製品としては、Ｐｉｘｅｌ　ＡＩ技術が適用された表示デバイスなどが挙げられる。なお、本明細書等において、Ｐｉｘｅｌ　ＡＩ技術とは、ディスプレイの画素回路に搭載されたＯＳ　ＦＥＴなどにより構成されるメモリを活用する技術をいう。
　また、領域７０７に含まれる製品としては、上記領域７０１乃至領域７０６に含まれる、あらゆる製品を組み合わせた複合的な製品が挙げられる。
　本発明の一態様の半導体装置は、図２０に示すように、あらゆる製品領域に適用することが可能である。すなわち、本発明の一態様の半導体装置は、多くの市場に適用することが可能である。
　本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、図１に示すトランジスタ２００を有する半導体装置、および比較例としてトランジスタを有する半導体装置を作製した。その後、トランジスタ２００の図１Ｃ、および図１Ｄに相当する領域の断面観察を行った。
　なお、試料として作成した半導体装置は、同一の工程で作製した複数のトランジスタを有する。なお、図１に示すトランジスタ２００を有する半導体装置を試料１Ａ、比較例の半導体装置を試料１Ｂとする。なお、試料１Ｂにおけるチャネル長、およびチャネル幅の設計値は、試料１Ａと同値となるように設計した。
＜試料の作製方法＞
　以下に、試料１Ａ、および試料１Ｂの作製方法を説明する。
　試料１Ａ、および試料１Ｂにおいて、酸化物２３０ａとなる第１の酸化物（酸化膜２３０Ａ）として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜した。続いて、第１の酸化物上に、酸化物２３０ｂとなる第２の酸化物（酸化膜２３０Ｂ）として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜した後、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜することで、２層の積層構造として形成した。なお、第１の酸化物と第２の酸化物とは、連続成膜した。
　ここで、試料１Ａにおいて、第２の酸化物上に、導電体２４０となる窒化タンタル膜（導電膜２４０Ａ）を２０ｎｍの厚さで成膜した。続いて、絶縁体２４５となる酸化アルミニウム膜（絶縁膜２４５Ａ）を、ＡＬＤ法により、５ｎｍの厚さで成膜した。その後、当該窒化タンタル膜、当該酸化アルミニウム膜、第２の酸化物、および第１の酸化物を、ハードマスクを用いて加工し、酸化物２３０ａ、酸化物２３０ｂ、導電体２４０Ｂ、および絶縁層２４５Ｂを形成した。
　一方、試料１Ｂにおいて、第２の酸化物上に、導電体２４０となる窒化タンタル膜（導電膜２４０Ａ）を２５ｎｍの厚さで成膜した。その後、当該窒化タンタル膜、第２の酸化物、および第１の酸化物を加工し、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４０Ｂを形成した。その後、下地膜、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４０Ｂ上に、バリア性を有する絶縁体を、５ｎｍの酸化アルミニウムをスパッタリング法により成膜した後、３ｎｍの酸化アルミニウム膜をＡＬＤ法により成膜した。
　次に、試料１Ａ、および試料１Ｂにおいて、絶縁体２８０となる酸化窒化シリコン膜を成膜した。続いて、ＣＭＰ処理を行ない、当該酸化窒化シリコン膜を研磨し、酸化窒化シリコン膜の表面を平坦化することで、絶縁体２８０を形成した。
　ここで、試料１Ａにおいて、絶縁体２８０となる酸化窒化シリコン膜に開口部を形成した。続いて、当該開口部の底面に露出した絶縁層２４５Ｂ、および導電層２４０Ｂを除去し、絶縁体２４５ａ、絶縁体２４５ｂ、導電体２４０ａ、および導電体２４０ｂを形成した。
　ここで、一方、試料１Ｂにおいて、絶縁体２８０となる酸化窒化シリコン膜に開口部を形成した。続いて、当該開口部の底面に露出した酸化アルミニウムの積層体、および導電層２４０Ｂを除去し、導電体２４０ａ、および導電体２４０ｂを形成した。なお、当該加工時に、露出した導電層２４０Ｂの一部が除去され、導電層２４０Ｂの膜厚は、成膜時よりも薄くなる場合がある。
　次に、試料１Ａ、および試料１Ｂにおいて、酸化物２３０ｃとなる第３の酸化物（酸化膜２３０Ｃ）として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜した後、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜することで、２層の積層構造として形成した。
　次に、試料１Ａ、および試料１Ｂにおいて、絶縁体２５０となる酸化窒化シリコン膜（絶縁膜２５０Ａ）を成膜した。
　次に、試料１Ａ、および試料１Ｂにおいて、絶縁体２５０となる酸化窒化シリコン膜上に、導電体２６０ａとなる導電膜（導電膜２６０Ａ）として、窒化チタン膜を成膜した。続いて、導電体２６０ｂとなる導電膜（導電膜２６０Ｂ）として、タングステン膜を成膜した。なお、窒化チタン膜、およびタングステン膜は連続成膜により形成した。
　続いて、試料１Ａ、および試料１Ｂにおいて、導電膜２６０Ａ、導電膜２６０Ｂ、絶縁膜２５０Ａ、および酸化膜２３０Ｃの一部を除去し、導電体２６０、絶縁体２５０、および酸化物２３０ｃを形成した。
　つづいて、絶縁体２８２となる膜として酸化アルミニウム膜を成膜した後、絶縁体２８４となる膜として酸化窒化シリコンを成膜した。
　以上の工程より、試料１Ａ、および試料１Ｂを作製した。
＜試料１Ａ、および試料１Ｂの断面観察＞
　次に、試料１Ａ、および試料１Ｂに対し、断面観察を行った。なお、断面観察は、走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）により行った。観察用の装置は日立ハイテクノロジーズ社製ＨＤ−２７００を用いた。図２１に各試料の断面ＳＴＥＭ観察結果を示した。
　図２１において、試料１Ａのチャネル部におけるＷ長方向の長さは、４７．２ｎｍであり、ＳＤ領域におけるＷ長方向の長さは、５２．０ｎｍであった。一方、試料１ＢにおけるＷ長方向の長さは、４９．４ｎｍであり、ＳＤ領域におけるＷ長方向の長さは、６０．０ｎｍであった。
　従って、図２１に示すように、本発明の一態様を用いることで、トランジスタの微細化が可能であることが確認できた。
　また、試料１Ｂは、試料１Ａよりも、ソース電極、またはドレイン電極の表面が、酸化していることがわかった。
　本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、図１に示すトランジスタ２００を有する半導体装置、および比較例としてトランジスタを有する半導体装置を作製した。その後、トランジスタ特性を測定し、ばらつきを評価した。
　なお、図１に示すトランジスタ２００を有する半導体装置を試料２Ａ、比較例の半導体装置を試料２Ｂとする。また、試料として作成した半導体装置は、同一の工程で作製した複数のトランジスタを有する。従って、試料２Ａ、および試料２Ｂにおいて、単体のトランジスタを形成した領域、トランジスタの密度が１．０μｍ−２となる領域、トランジスタの密度が２．０μｍ−２となる領域、トランジスタの密度が２．９μｍ−２となる領域、をそれぞれ設けた。また、試料２Ｂにおけるチャネル長、およびチャネル幅の設計値は、試料２Ａと同値となるように設計した。
＜試料の作製方法＞
　以下に、試料２Ａ、および試料２Ｂの作製方法を説明する。
　試料２Ａ、および試料２Ｂにおいて、酸化物２３０ａとなる第１の酸化物（酸化膜２３０Ａ）として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜した。続いて、第１の酸化物上に、酸化物２３０ｂとなる第２の酸化物（酸化膜２３０Ｂ）として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜した後、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜することで、２層の積層構造として形成した。なお、第１の酸化物と第２の酸化物とは、連続成膜した。
　ここで、試料２Ａにおいて、第２の酸化物上に、導電体２４０となる窒化タンタル膜（導電膜２４０Ａ）を２０ｎｍの厚さで成膜した。続いて、絶縁体２４５となる酸化アルミニウム膜（絶縁膜２４５Ａ）を、ＡＬＤ法により、５ｎｍの厚さで成膜した。その後、当該窒化タンタル膜、当該酸化アルミニウム膜、第２の酸化物、および第１の酸化物を、ハードマスクを用いて加工し、酸化物２３０ａ、酸化物２３０ｂ、導電層２４０Ｂ、および絶縁層２４５Ｂを形成した。
　一方、試料２Ｂにおいて、第２の酸化物上に、導電体２４０となる窒化タンタル膜（導電膜２４０Ａ）を２５ｎｍの厚さで成膜した。その後、当該窒化タンタル膜、第２の酸化物、および第１の酸化物を加工し、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４０Ｂを形成した。なお、当該加工時に、窒化タンタル膜の一部が除去され、導電層２４０Ｂの膜厚は、成膜時よりも薄くなる場合がある。
　次に、試料２Ａ、および試料２Ｂにおいて、絶縁体２８０となる絶縁体を成膜した。続いて、ＣＭＰ処理を行ない、当該絶縁体を研磨し、当該絶縁体の表面を平坦化することで、絶縁体２８０を形成した。
　ここで、試料２Ａにおいて、絶縁体２８０となる酸化窒化シリコン膜に開口部を形成した。続いて、当該開口部の底面に露出した絶縁層２４５Ｂ、および導電層２４０Ｂを除去し、絶縁体２４５ａ、絶縁体２４５ｂ、導電体２４０ａ、および導電体２４０ｂを形成した。
　ここで、一方、試料２Ｂにおいて、絶縁体２８０となる酸化窒化シリコン膜に開口部を形成した。続いて、当該開口部の底面に露出した導電層２４０Ｂを除去し、導電体２４０ａ、および導電体２４０ｂを形成した。
　次に、試料２Ａ、および試料２Ｂにおいて、酸化物２３０ｃとなる第３の酸化物（酸化膜２３０Ｃ）として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜した後、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜することで、２層の積層構造として形成した。
　次に、試料２Ａ、および試料２Ｂにおいて、絶縁体２５０となる酸化窒化シリコン膜（絶縁膜２５０Ａ）を成膜した。
　次に、試料２Ａ、および試料２Ｂにおいて、絶縁体２５０となる酸化窒化シリコン膜上に、導電体２６０ａとなる導電膜（導電膜２６０Ａ）として、窒化チタン膜を成膜した。続いて、導電体２６０ｂとなる導電膜（導電膜２６０Ｂ）として、タングステン膜を成膜した。なお、窒化チタン膜、およびタングステン膜は連続成膜により形成した。
　続いて、試料２Ａ、および試料２Ｂにおいて、導電膜２６０Ａ、導電膜２６０Ｂ、絶縁膜２５０Ａ、および酸化膜２３０Ｃの一部を除去し、導電体２６０、絶縁体２５０、および酸化物２３０ｃを形成した。
　つづいて、絶縁体２８２となる膜として酸化アルミニウム膜を成膜した後、絶縁体２８４となる膜として酸化窒化シリコンを成膜した。
　以上の工程より、試料２Ａ、および試料２Ｂを作製した。
＜試料２Ａ、および試料２Ｂが有するトランジスタの電気特性＞
　まず、各試料が有するトランジスタの初期特性を測定した。ドレイン電圧Ｖｄを１．２Ｖとし、ゲート電圧Ｖｇを−４Ｖから＋４Ｖまで変化させ、Ｉｄ−Ｖｇ特性を測定した。
　次に、ソース電極２４０ａと、ドレイン電極２４０ｂと、ゲート電極２６０と、を全てアース電位に固定して、ゲート電極２０５へ電圧を印加した。室温にて、電圧を＋３６Ｖ、＋３８Ｖ、＋４０Ｖと変化させ、電圧の印加時間は２００ｍｓｅｃに固定した。電圧印加後に再び、トランジスタのＩｄ−Ｖｇ特性を測定した。
　ここで、Ｉｄ−Ｖｇトランジスタ特性において、ドレイン電流Ｉｄ＝１．０×１０−１２（Ａ）の時のゲート電圧Ｖｇの値をＳｈｉｆｔ値とした。
　図２２に、試料２Ａ、または試料２Ｂが有するトランジスタにおける正規確率プロット図を示す。なお、図２２Ａには試料２Ａの正規確率プロット図、図２２Ｂには試料２Ｂの正規確率プロット図を示す。
　図２２Ａより、試料２Ａにおいて、トランジスタを単体で形成した場合、Ｓｈｉｆｔの平均値は−０．１９１Ｖで、標準偏差σは、０．０６３Ｖであった。また、トランジスタの密度が１．０μｍ−２となる領域では、Ｓｈｉｆｔの平均値は−０．２２７Ｖで、標準偏差σは、０．０５２Ｖであった。トランジスタの密度が２．０μｍ−２となる領域では、Ｓｈｉｆｔの平均値は−３１２Ｖで、標準偏差σは、０．０５４Ｖであった。トランジスタの密度が２．９μｍ−２となる領域では、Ｓｈｉｆｔの平均値は−０．４２１Ｖで、標準偏差σは、０．０７６Ｖであった。
　一方、図２２Ｂより、試料２Ｂにおいて、トランジスタを単体で形成した場合、Ｓｈｉｆｔの平均値は−０．８４５Ｖで、標準偏差σは、０．２５５Ｖであった。また、トランジスタの密度が１．０μｍ−２となる領域では、Ｓｈｉｆｔの平均値は−０．２５８Ｖで、標準偏差σは、０．０８３Ｖであった。トランジスタの密度が２．０μｍ−２となる領域では、Ｓｈｉｆｔの平均値は−０．３０８Ｖで、標準偏差σは、０．１０８Ｖであった。トランジスタの密度が２．９μｍ−２となる領域では、Ｓｈｉｆｔの平均値は−０．３３４Ｖで、標準偏差σは、０．２９４Ｖであった。
　上記より、本発明を用いたトランジスタ２００は、トランジスタの電気特性のバラつきが小さいことがわかった。特に、トランジスタを単体で形成した場合、顕著な効果が確認できた。また、本発明を用いたトランジスタは、トランジスタの密度によらず、トランジスタの電気特性のバラつきの標準偏差σの値が小さいことが確認できた。つまり、本発明により、レイアウトに依存するトランジスタの電気特性のバラつきが小さい半導体装置を提供することができる。
　１００：容量素子、１１０：導電体、１１２：導電体、１１４：絶縁体、１２０：導電体、１３０：絶縁体、１４０：絶縁体、１５０：絶縁体、１５２：導電体、１５３：導電体、１５４：絶縁体、１５６：絶縁体、１６０：絶縁体、２００：トランジスタ、２０５：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０Ｃ：酸化膜、２４０：導電体、２４０ａ：導電体、２４０Ａ：導電膜、２４０ｂ：導電体、２４０Ｂ：導電層、２４５：絶縁体、２４５ａ：絶縁体、２４５Ａ：絶縁膜、２４５ｂ：絶縁体、２４５Ｂ：絶縁層、２４７：絶縁体、２４８：導電体、２５０：絶縁体、２５０Ａ：絶縁膜、２６０：導電体、２６０ａ：導電体、２６０Ａ：導電膜、２６０ｂ：導電体、２６０Ｂ：導電膜、２８０：絶縁体、２８０Ａ：絶縁膜、２８２：絶縁体、２８４：絶縁体、２９０Ａ：膜、２９０Ｂ：ハードマスク、２９２：レジストマスク

Claims (10)

  1. 　チャネル形成領域に酸化物半導体を有するトランジスタであって、
    　前記トランジスタは、
    　第１の絶縁体と、
    　前記第１の絶縁体上の酸化物と、
    　前記酸化物上に、それぞれ離間して設けられる第１の導電体、及び第２の導電体と、
    　前記第１の導電体上の第２の絶縁体と、
    　前記第２の導電体上の第３の絶縁体と、
    　前記第１の導電体と、前記第２の導電体との間に位置し、且つ前記酸化物上に設けられる第４の絶縁体と、
    　前記第４の絶縁体上の第３の導電体と、を有し、
    　前記トランジスタのチャネル幅方向の断面において、
    　前記酸化物と、前記第１の導電体と、が重なる領域を第１の領域とし、
    　前記酸化物と、前記第２の導電体と、が重なる領域を第２の領域とし、
    　前記酸化物と、前記第３の導電体と、が重なる領域を第３の領域として表すと、
    　前記第１の領域、及び前記第２の領域における前記酸化物の上端部は、曲率を有さず、
    　前記第３の領域における前記酸化物の上端部は、曲率を有する、トランジスタ。
  2. 　チャネル形成領域に酸化物半導体を有するトランジスタであって、
    　前記トランジスタは、
    　第１の絶縁体と、
    　前記第１の絶縁体上の酸化物と、
    　前記酸化物上に、それぞれ離間して設けられる第１の導電体、及び第２の導電体と、
    　前記第１の導電体上の第２の絶縁体と、
    　前記第２の導電体上の第３の絶縁体と、
    　前記第１の導電体と、前記第２の導電体との間に位置し、且つ前記酸化物上に設けられる第４の絶縁体と、
    　前記第４の絶縁体上の第３の導電体と、を有し、
    　前記トランジスタのチャネル幅方向の断面において、
    　前記酸化物と、前記第１の導電体と、が重なる領域を第１の領域とし、
    　前記酸化物と、前記第２の導電体と、が重なる領域を第２の領域とし、
    　前記第１の領域における前記第１の導電体の下面の長さをＬ１Ｂ、前記第１の導電体の上面の長さをＬ１Ｔとしてそれぞれ表すと、前記第１の導電体の下面の長さに対する前記第１の導電体の上面の長さの比（Ｌ１Ｔ／Ｌ１Ｂ）が０．７以上１．３以下であり、
    　前記第２の領域における前記第２の導電体の下面の長さをＬ２Ｂ、前記第２の導電体の上面の長さをＬ２Ｔとしてそれぞれ表すと、前記第２の導電体の下面の長さに対する前記第２の導電体の上面の長さの比（Ｌ２Ｔ／Ｌ２Ｂ）が０．７以上１．３以下である、トランジスタ。
  3. 　チャネル形成領域に酸化物半導体を有するトランジスタであって、
    　前記トランジスタは、
    　第１の絶縁体と、
    　前記第１の絶縁体上の酸化物と、
    　前記酸化物上に、それぞれ離間して設けられる第１の導電体、及び第２の導電体と、
    　前記第１の導電体上の第２の絶縁体と、
    　前記第２の導電体上の第３の絶縁体と、
    　前記第１の導電体と、前記第２の導電体との間に位置し、且つ前記酸化物上に設けられる第４の絶縁体と、
    　前記第４の絶縁体上の第３の導電体と、を有し、
    　前記トランジスタのチャネル幅方向の断面において、
    　前記酸化物と、前記第１の導電体と、が重なる領域を第１の領域とし、
    　前記酸化物と、前記第２の導電体と、が重なる領域を第２の領域とし、
    　前記酸化物と、前記第３の導電体と、が重なる領域を第３の領域として表すと、
    　前記第１の領域、及び前記第２の領域における前記酸化物の上端部は、曲率を有さず、
    　前記第３の領域における前記酸化物の上端部は、曲率を有し、
    　前記第１の領域における前記第１の導電体の下面の長さをＬ１Ｂ、前記第１の導電体の上面の長さをＬ１Ｔとしてそれぞれ表すと、前記第１の導電体の下面の長さに対する前記第１の導電体の上面の長さの比（Ｌ１Ｔ／Ｌ１Ｂ）が０．７以上１．３以下であり、
    　前記第２の領域における前記第２の導電体の下面の長さをＬ２Ｂ、前記第２の導電体の上面の長さをＬ２Ｔとしてそれぞれ表すと、前記第２の導電体の下面の長さに対する前記第２の導電体の上面の長さの比（Ｌ２Ｔ／Ｌ２Ｂ）が０．７以上１．３以下である、トランジスタ。
  4. 　請求項２または請求項３において、
    　前記第１の領域における、前記酸化物の下面と、前記前記酸化物の側面と、が接する角度は、６０度以上９５度以下である、トランジスタ。
  5. 　請求項２乃至請求項４のいずれか一項において、
    　前記第１の領域における、前記酸化物の下面と、前記前記酸化物の側面と、が接する角度は、７５度以上８５度以下である、トランジスタ。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記第１の導電体、及び前記第２の導電体は、
    　それぞれ、タンタルと、窒素と、を有する、トランジスタ。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　前記第１の導電体、及び前記第２の導電体のそれぞれの厚さは、
    　１０ｎｍ以上５０ｎｍ以下の領域を有する、トランジスタ。
  8. 　請求項１乃至請求項７のいずれか一項において、
    　前記酸化物は、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、トランジスタ。
  9. 　請求項１乃至請求項８のいずれか一項に記載のトランジスタと、
    　容量素子と、を有する半導体装置。
  10. 　請求項１乃至請求項８のいずれか一項に記載のトランジスタと、
    　表示部と、を有する電子機器。
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