JP2024056909A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2024056909A
JP2024056909A JP2024021672A JP2024021672A JP2024056909A JP 2024056909 A JP2024056909 A JP 2024056909A JP 2024021672 A JP2024021672 A JP 2024021672A JP 2024021672 A JP2024021672 A JP 2024021672A JP 2024056909 A JP2024056909 A JP 2024056909A
Authority
JP
Japan
Prior art keywords
insulator
oxide
conductor
transistor
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2024021672A
Other languages
English (en)
Inventor
達也 大貫
隆徳 松嵜
清 加藤
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2024056909A publication Critical patent/JP2024056909A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)

Abstract

【課題】新規な、回路面積が小さく、消費電力が小さく、高速動作が可能な半導体装置を提供する。【解決手段】半導体装置１０は、複数のセルアレイＣＡ＿１～ＣＡ＿４と、複数の周辺回路ＰＣ＿１～ＰＣ＿４と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、駆動回路ＲＤａ、ＲＤｂと、センスアンプアレイＳＡＡａ、ＳＡＡｂと、グローバルセンスアンプＧＳＡを有する。駆動回路は、セルアレイに選択信号を供給する機能を有し、センスアンプアレイは、セルアレイから入力された電位を増幅する機能を有し、グローバルセンスアンプは、センスアンプアレイから入力された電位を増幅する機能を有し、駆動回路と、センスアンプアレイと、グローバルセンスアンプとは、セルアレイと重なる領域を有し、メモリセルはチャネル形成領域に金属酸化物を含む。【選択図】図４

Description

本発明の一態様は、半導体装置、コンピュータ及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明
の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、
記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方
法、又はそれらの製造方法、を一例として挙げることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様
である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜
太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、各種電子
機器に内蔵されるメモリとして広く用いられている。ＤＲＡＭは、他の半導体集積回路と
同様、スケーリング則に従って微細化が進められている。特許文献１には、ＤＲＡＭの微
細化に適したトランジスタの作製方法が開示されている。
また、特許文献２には、酸化物半導体を用いたトランジスタをＤＲＡＭに応用した例が開
示されている。酸化物半導体を用いたトランジスタは、オフ状態でのリーク電流（オフ電
流）が非常に小さいので、リフレッシュ間隔が長く消費電力の少ないメモリを作製するこ
とができる。
特開２０１６－１２７１９３号公報 特開２０１７－２８２３７号公報
本発明の一態様は、新規な半導体装置の提供を課題とする。又は、本発明の一態様は、回
路面積の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、消費電力の小
さい半導体装置の提供を課題とする。又は、本発明の一態様は、高速動作が可能な半導体
装置の提供を課題とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載か
ら、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、こ
れら以外の課題を抽出することが可能である。
本発明の一態様に係る半導体装置は、複数のセルアレイと、複数の周辺回路と、を有し、
セルアレイは、複数のメモリセルを有し、周辺回路は、第１の駆動回路と、第２の駆動回
路と、第１の増幅回路と、第２の増幅回路と、第３の増幅回路と、第４の増幅回路と、を
有し、第１の駆動回路及び第２の駆動回路は、セルアレイに選択信号を供給する機能を有
し、第１の増幅回路及び第２の増幅回路は、セルアレイから入力された電位を増幅する機
能を有し、第３の増幅回路及び第４の増幅回路は、第１の増幅回路又は第２の増幅回路か
ら入力された電位を増幅する機能を有し、第１の駆動回路と、第２の駆動回路と、第１の
増幅回路と、第２の増幅回路と、第３の増幅回路と、第４の増幅回路は、セルアレイと重
なる領域を有し、メモリセルは、チャネル形成領域に金属酸化物を含む半導体装置である
。
また、本発明の一態様に係る半導体装置において、第１の駆動回路は、第２の駆動回路、
第２の増幅回路、及び第３の増幅回路と隣接し、第２の駆動回路は、第１の駆動回路、第
１の増幅回路、及び第４の増幅回路と隣接し、第１の増幅回路は、第２の駆動回路、第２
の増幅回路、第３の増幅回路、及び第４の増幅回路と隣接し、第２の増幅回路は、第１の
駆動回路、第１の増幅回路、第３の増幅回路、及び第４の増幅回路と隣接していてもよい
。
また、本発明の一態様に係る半導体装置において、第１の駆動回路及び第２の駆動回路は
、複数の第１の配線を介して、セルアレイと電気的に接続され、第１の増幅回路及び第２
の増幅回路は、複数の第２の配線を介して、セルアレイと電気的に接続され、第３の増幅
回路及び第４の増幅回路は、第３の配線と電気的に接続され、第３の配線は、複数の周辺
回路を横断するように設けられ、第３の配線は、複数の第１の配線及び複数の第２の配線
と接触しなくてもよい。
また、本発明の一態様に係る半導体装置において、セルアレイは、第１乃至第４のサブア
レイを有し、第１の駆動回路は、第１のサブアレイ及び第２のサブアレイに選択信号を供
給する機能を有し、第２の駆動回路は、第３のサブアレイ及び第４のサブアレイに選択信
号を供給する機能を有し、第１の増幅回路及び第２の増幅回路は、第１のサブアレイ及び
第３のサブアレイから入力された電位、又は、第２のサブアレイ及び第４のサブアレイか
ら入力された電位を増幅する機能を有していてもよい。
また、本発明の一態様に係るコンピュータは、上記の半導体装置を有し、キャッシュメモ
リ、又は主記憶装置に上記の半導体装置を用いたコンピュータである。
また、本発明の一態様に係る電子機器は、上記の半導体装置又はコンピュータが内蔵され
た電子機器である。
本発明の一態様により、新規な半導体装置を提供することができる。又は、本発明の一態
様により、回路面積の小さい半導体装置を提供することができる。又は、本発明の一態様
により、消費電力の小さい半導体装置を提供することができる。又は、本発明の一態様に
より、高速動作が可能な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細
書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特
許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を示す図。 半導体装置及びメモリセルの構成例を示す図。 半導体装置の積層構造の例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 センスアンプの構成例を示す図。 タイミングチャート。 コンピュータの構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 電子機器の図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での
金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を
含む）、酸化物半導体（ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類
される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用
、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物
半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。
以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記
する。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉ
ｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔ
ａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する
。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図
又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。こ
こで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、
など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有
している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。
なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場
合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回
路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回
路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である
。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号が
Ｙへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹと
が機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹと
が電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つ
まり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明
細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載
されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な
内容が、本明細書等に開示されているものとする。
また、本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレイ
ンの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２
電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは
、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソ
ースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極
等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の
２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲー
トに電位を印加することでこの領域が形成されて、ソース－ドレイン間に電流を流すこと
ができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動
作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細
書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする
。
また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき、それらのゲ
ートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合
がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言
い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語
句に互いに言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準
となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電
位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを
意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配
線等に与える電位を変化させる場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によ
っては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」と
いう用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、
「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また
、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更する
ことが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更するこ
とが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」など
の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という
用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更すること
が可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用
語に変更することが可能な場合がある。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている
場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある
。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電
極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気
的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合
も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
＜半導体装置＞
図１に、本発明の一態様に係る半導体装置１０の構成例を示す。半導体装置１０は、記憶
装置としての機能を有する。そのため、半導体装置１０は記憶装置と呼ぶこともできる。
半導体装置１０は、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、グロー
バルセンスアンプＧＳＡ、制御回路ＣＴＲＬ、及び入出力回路Ｉ／Ｏを有する。図１にお
いて、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及び２つのグローバ
ルセンスアンプＧＳＡによって構成される領域を、ブロック１１とする。半導体装置１０
は、複数のブロック１１を有する。
セルアレイＣＡは、マトリクス状に配置された複数のメモリセルＭＣによって構成されて
いる。メモリセルＭＣは、データを記憶する機能を有する記憶回路である。メモリセルＭ
Ｃに記憶されるデータは、１ビットのデータ（２値データ）であってもよいし、２ビット
以上のデータ（多値データ）であってもよい。また、アナログデータであってもよい。
駆動回路ＲＤは、所定の行のメモリセルＭＣを選択する機能を有するローデコーダである
。具体的には、駆動回路ＲＤは、データの書き込み又は読み出しを行うメモリセルＭＣを
選択するための信号（以下、選択信号ともいう）を供給する機能を有する。
センスアンプアレイＳＡＡは、入力された信号を増幅して、セルアレイＣＡ又はグローバ
ルセンスアンプＧＳＡに出力する機能を有する増幅回路である。具体的には、センスアン
プアレイＳＡＡは、セルアレイＣＡに書き込まれるデータに対応する電位（以下、書き込
み電位ともいう）を増幅してセルアレイＣＡに出力する機能と、セルアレイＣＡから読み
出されたデータに対応する電位（以下、読み出し電位ともいう）を増幅してグローバルセ
ンスアンプＧＳＡに出力する機能と、を有する。また、センスアンプアレイＳＡＡは、グ
ローバルセンスアンプＧＳＡに出力されるデータを選択する機能を有する。
センスアンプアレイＳＡＡは、複数のセンスアンプＳＡによって構成することができる。
センスアンプＳＡの具体的な構成例については後述する。
グローバルセンスアンプＧＳＡは、入力された信号を増幅して、センスアンプアレイＳＡ
Ａ又は制御回路ＣＴＲＬに出力する機能を有する増幅回路である。具体的には、グローバ
ルセンスアンプＧＳＡは、制御回路ＣＴＲＬから配線ＧＢＬを介して入力された書き込み
電位を増幅して、センスアンプアレイＳＡＡに出力する機能を有する。また、グローバル
センスアンプＧＳＡは、センスアンプアレイＳＡＡから入力された読み出し電位を増幅し
、配線ＧＢＬを介して制御回路ＣＴＲＬに出力する機能を有する。また、グローバルセン
スアンプＧＳＡは、配線ＧＢＬに出力されるデータを選択する機能を有する。
グローバルセンスアンプＧＳＡは、例えばセンスアンプアレイＳＡＡと同様、複数のＳＡ
によって構成することができる。
図２（Ａ）に、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグロー
バルセンスアンプＧＳＡの接続関係の具体例を示す。メモリセルＭＣはそれぞれ、配線Ｗ
Ｌ及び配線ＢＬと接続されている。駆動回路ＲＤから配線ＷＬを介してメモリセルＭＣに
、選択信号が供給される。また、センスアンプアレイＳＡＡから配線ＢＬを介してメモリ
セルＭＣに、書き込み電位が供給される。また、メモリセルＭＣから配線ＢＬを介してセ
ンスアンプアレイＳＡＡに、読み出し電位が供給される。
センスアンプアレイＳＡＡに含まれる複数のセンスアンプＳＡはそれぞれ、一対の配線Ｂ
Ｌと接続されている。図２（Ａ）には、一のセルアレイＣＡが有する奇数列のメモリセル
ＭＣと接続された配線ＢＬ（配線ＢＬａ）と、他のセルアレイＣＡが有する偶数列のメモ
リセルＭＣと接続された配線ＢＬ（配線ＢＬｂ）が、同一のセンスアンプＳＡに接続され
た構成例を示している。センスアンプＳＡによって、配線ＢＬａと配線ＢＬｂの電位差が
増幅される。そして、増幅された読み出し電位は配線ＳＡＬａ、配線ＳＡＬｂを介してグ
ローバルセンスアンプＧＳＡに出力される。また、データの書き込み時は、センスアンプ
ＳＡによって配線ＳＡＬａと配線ＳＡＬｂの電位差が増幅され、増幅された電位が書き込
み電位として配線ＢＬａ、配線ＢＬｂに出力される。
なお、図２（Ａ）においては、センスアンプアレイＳＡＡが２つのグローバルセンスアン
プＧＳＡと接続されている例を示している。この場合、センスアンプアレイＳＳＡが有す
るセンスアンプＳＡの半数は一方のグローバルセンスアンプＧＳＡと接続され、残りのセ
ンスアンプＳＡは他方のグローバルセンスアンプＧＳＡと接続される。
また、センスアンプＳＡはそれぞれ、配線ＳＡＬａ、配線ＳＡＬｂに電位を出力するか否
かを選択する機能を有する。これにより、センスアンプアレイＳＡＡからグローバルセン
スアンプＧＳＡに出力される電位を選択することができる。
図２（Ｂ－１）乃至図２（Ｂ－３）に、メモリセルＭＣの具体的な構成例を示す。図２（
Ｂ－１）に示すメモリセルＭＣは、トランジスタＴｒ１、容量素子Ｃ１を有する。トラン
ジスタＴｒ１のゲートは配線ＷＬと接続され、ソース又はドレインの一方は容量素子Ｃ１
の一方の電極と接続され、ソース又はドレインの他方は配線ＢＬと接続されている。容量
素子Ｃ１の他方の電極は、端子Ｐ１と接続されている。ここで、トランジスタＴｒ１のソ
ース又はドレインの一方及び容量素子Ｃ１の一方の電極と接続されたノードを、ノードＮ
とする。
ノードＮには、トランジスタＴｒ１を介して配線ＢＬから所定の電位が供給される。そし
て、トランジスタＴｒ１がオフ状態となると、ノードＮが浮遊状態となり、ノードＮの電
位が保持される。これにより、メモリセルＭＣにデータを記憶することができる。なお、
トランジスタＴｒ１の導通状態は、配線ＷＬに供給する電位（選択信号）によって制御す
ることができる。
また、トランジスタＴｒ１は、端子Ｐ２と接続されたバックゲートを有する。端子Ｐ２の
電位を制御することにより、トランジスタＴｒ１の閾値電圧を制御することができる。端
子Ｐ２に供給される電位としては例えば、固定電位（例えば、負の定電位）を用いてもよ
いし、メモリセルＭＣの動作に応じて変化する電位を用いてもよい。
ここで、トランジスタＴｒ１にはＯＳトランジスタを用いることが好ましい。金属酸化物
は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低いため、
ＯＳトランジスタのオフ電流は極めて小さい。なお、オフ電流とは、トランジスタがオフ
状態のときにソースとドレインとの間に流れる電流をいう。そのため、トランジスタＴｒ
１にＯＳトランジスタを用いることにより、ノードＮに保持された電位を長期間にわたっ
て保持することができ、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不
要となるか、または、リフレッシュ動作の頻度を極めて少なくすることができる。よって
、半導体装置１０の消費電力を低減することができる。
また、ＯＳトランジスタは、チャネル形成領域にシリコン（単結晶シリコンなど）を有す
るトランジスタ（以下、Ｓｉトランジスタともいう）と比べて耐圧性が高い。そのため、
トランジスタＴｒ１をＯＳトランジスタとすることにより、ノードＮに保持される電位の
範囲を広げることができる。
金属酸化物としては、例えばＺｎ酸化物、Ｚｎ－Ｓｎ酸化物、Ｇａ－Ｓｎ酸化物、Ｉｎ－
Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、
Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などを用いることができる。また、インジウム及び
亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリ
ウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブ
デン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマ
グネシウムなどから選ばれた一種、または複数種が含まれていてもよい。ここでは特に、
トランジスタＴｒ１としてｎチャネル型のＯＳトランジスタを用いた場合について説明す
る。
なお、図２（Ｂ－２）に示すように、トランジスタＴｒ１のバックゲートは、フロントゲ
ートと接続されていてもよい。これにより、トランジスタＴｒ１のオン電流を増加させる
ことができる。また、図２（Ｂ－３）に示すように、トランジスタＴｒ１はバックゲート
を有していなくてもよい。
図１に示す制御回路ＣＴＲＬは半導体装置１０の全体の動作を統括し、データの読み出し
及び書き込みを制御する機能を有する。具体的には、制御回路ＣＴＲＬは、外部から入力
される信号を処理することにより、データの読み出し及び書き込みを制御するための各種
制御信号を生成する機能を有する。例えば、制御回路ＣＴＲＬによって、駆動回路ＲＤの
動作を制御する信号が生成され、当該信号は配線ＣＬを介して駆動回路ＲＤに供給される
。
入出力回路Ｉ／Ｏは、外部からのデータの受信、及び外部へのデータの送信を行う機能を
有する。入出力回路Ｉ／Ｏは制御回路ＣＴＲＬと接続されている。
半導体装置１０の動作速度を向上させるため、配線ＢＬに付加される寄生容量を低減する
ことが好ましい。そして、寄生容量を低減するためには、１本の配線ＢＬに接続されたメ
モリセルＭＣの数を少なくすること、及び、配線ＢＬと配線ＷＬの交差部の数を少なくす
ることが好ましい。よって、図１に示すように、セルアレイＣＡを複数設けることにより
、一のセルアレイＣＡに含まれるメモリセルＭＣの数を減らすことが好ましい。しかしな
がら、セルアレイＣＡの増加に伴い、センスアンプアレイＳＡＡの数も増加する。そのた
め、セルアレイＣＡの分割によって動作の高速化を図ると、センスアンプアレイＳＡＡの
数の増加による回路面積の増加を招く場合がある。
ここで、ＯＳトランジスタは、他の素子（トランジスタなど）の上方に積層することが可
能である。そのため、メモリセルＭＣにＯＳトランジスタを用いることにより、図３（Ａ
）に示すように、センスアンプアレイＳＡＡの上方に、セルアレイＣＡを積層することが
できる。これにより、センスアンプアレイＳＡＡの数が増加しても、回路面積の増加を低
減、又はなくすことができる。したがって、面積の増加を抑えつつ配線ＢＬの寄生容量を
低減することができ、半導体装置１０の動作速度を向上させることができる。
さらに、センスアンプアレイＳＡＡ以外の回路をセルアレイＣＡと重なる位置に設けるこ
ともできる。例えば、図３（Ｂ）に示すように、センスアンプアレイＳＡＡに加え、駆動
回路ＲＤ、及びグローバルセンスアンプＧＳＡを、セルアレイＣＡと重なるように配置し
てもよい。これにより、半導体装置１０の回路面積をさらに削減することができる。
セルアレイＣＡと重なる位置にセンスアンプアレイＳＡＡ以外の回路を配置する場合は、
センスアンプアレイＳＡＡの回路面積を可能な限り小さくすることが好ましい。例えば、
一のセンスアンプＳＡと接続されたメモリセルＭＣの数を２倍にし、センスアンプＳＡの
数を１／２とすることにより、センスアンプアレイＳＡＡの面積を１／２にすることがで
きる。
図３（Ｂ）に示す積層構造の具体例を、図４に示す。図４において、駆動回路ＲＤ、セン
スアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡが、セルアレイＣＡと重なる
位置に配置されている。なお、周辺回路ＰＣは、セルアレイＣＡ以外の回路、具体的には
、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳＡによっ
て構成される回路に相当する。図４には代表例として、４つのセルアレイＣＡ（ＣＡ＿１
乃至ＣＡ＿４）と、セルアレイＣＡ＿１乃至ＣＡ＿４と重なる領域に配置された４つの周
辺回路ＰＣ（ＰＣ＿１乃至ＰＣ＿４）を示している。
周辺回路ＰＣにおいて、駆動回路ＲＤは駆動回路ＲＤａ、ＲＤｂに分割され、センスアン
プアレイＳＡＡはセンスアンプアレイＳＡＡａ、ＳＡＡｂに分割されている。すなわち、
駆動回路ＲＤａ、ＲＤｂによって構成される回路が、図１における駆動回路ＲＤに相当す
る。また、センスアンプアレイＳＡＡａ、ＳＡＡｂによって構成される回路が、図１にお
けるセンスアンプアレイＳＡＡに相当する。
駆動回路ＲＤａ、ＲＤｂ、センスアンプアレイＳＡＡａ、ＳＡＡｂ、及びグローバルセン
スアンプＧＳＡは、図４に示すように配置される。具体的には、駆動回路ＲＤａは、駆動
回路ＲＤｂ、センスアンプアレイＳＡＡｂ、及びグローバルセンスアンプＧＳＡと隣接す
る。駆動回路ＲＤｂは、駆動回路ＲＤａ、センスアンプアレイＳＡＡａ、及びグローバル
センスアンプＧＳＡと隣接する。センスアンプアレイＳＡＡａは、駆動回路ＲＤｂ、セン
スアンプアレイＳＡＡｂ、及び２つのグローバルセンスアンプＧＳＡと隣接する。センス
アンプアレイＳＡＡｂは、駆動回路ＲＤａ、センスアンプアレイＳＡＡａ、及び２つのグ
ローバルセンスアンプＧＳＡと隣接する。グローバルセンスアンプＧＳＡは、駆動回路Ｒ
Ｄａ又は駆動回路ＲＤｂ、センスアンプアレイＳＡＡａ、センスアンプアレイＳＡＡｂ、
及び他のグローバルセンスアンプＧＳＡと隣接する。
また、図４に示すように、駆動回路ＲＤａ、ＲＤｂ、センスアンプアレイＳＡＡａ、ＳＡ
Ａｂ、２つのグローバルセンスアンプＧＳＡはそれぞれ、セルアレイＣＡと重なる領域を
有するように配置される。具体的には、セルアレイＣＡを４つのサブアレイＣＡａ乃至Ｃ
Ａｄに分割したとき、駆動回路ＲＤａとグローバルセンスアンプＧＳＡ、駆動回路ＲＤｂ
とグローバルセンスアンプＧＳＡ、センスアンプアレイＳＡＡａ、センスアンプアレイＳ
ＡＡｂは、それぞれ、サブアレイＣＡａ乃至ＣＡｄのいずれかと重なる領域を有する。例
えば、セルアレイＣＡ＿１及び周辺回路ＰＣ＿１に着目すると、サブアレイＣＡａは駆動
回路ＲＤａ及びグローバルセンスアンプＧＳＡと重なる領域を有し、サブアレイＣＡｂは
センスアンプアレイＳＡＡａと重なる領域を有し、サブアレイＣＡｃはセンスアンプアレ
イＳＡＡｂと重なる領域を有し、サブアレイＣＡｄは駆動回路ＲＤｂ及びグローバルセン
スアンプＧＳＡと重なる領域を有する。
周辺回路ＰＣを上記のように配置することにより、センスアンプアレイＳＡＡに加えて駆
動回路ＲＤ及びグローバルセンスアンプＧＳＡもセルアレイＣＡと重なる位置に設けるこ
とが可能となる。これにより、半導体装置１０の回路面積を縮小することができる。
図５に、セルアレイＣＡと周辺回路ＰＣの接続構成の例を示す。ここでは代表例として、
図４におけるセルアレイＣＡ＿２、ＣＡ＿３と、周辺回路ＰＣ＿２、ＰＣ＿３を示してい
る。駆動回路ＲＤａ、ＲＤｂは、配線ＷＬを介してセルアレイＣＡと接続されている。セ
ンスアンプアレイＳＡＡａ、ＳＡＡｂは、配線ＢＬを介してセルアレイＣＡと接続されて
いる。また、グローバルセンスアンプＧＳＡは、周辺回路ＰＣとセルアレイＣＡの間の層
に設けられた配線ＧＢＬと接続されている。なお、図５では図示していないが、セルアレ
イＣＡにおける配線ＷＬと配線ＢＬの交差部には、メモリセルＭＣが設けられている（図
２参照）。
駆動回路ＲＤａは、配線ＷＬを介して、サブアレイＣＡａ、ＣＡｂが有するメモリセルＭ
Ｃと接続されている。また、駆動回路ＲＤｂは、配線ＷＬを介して、サブアレイＣＡｃ、
ＣＡｄが有するメモリセルＭＣと接続されている。駆動回路ＲＤａは、サブアレイＣＡａ
、ＣＡｂに選択信号を供給する機能を有し、駆動回路ＲＤｂは、サブアレイＣＡｃ、ＣＡ
ｄに選択信号を供給する機能を有する。このように、一のセルアレイＣＡにおけるメモリ
セルＭＣの選択には、駆動回路ＲＤａ及び駆動回路ＲＤｂが用いられる。
また、センスアンプアレイＳＡＡａ、ＳＡＡｂはそれぞれ、配線ＢＬを介して、隣接する
２つのセルアレイＣＡと接続されている。例えば、図５において隣接して設けられたセン
スアンプアレイＳＡＡａ、ＳＡＡｂ（周辺回路ＰＣ＿２のセンスアンプアレイＳＡＡｂと
、周辺回路ＰＣ＿３のセンスアンプアレイＳＡＡａ）はそれぞれ、２つのセルアレイＣＡ
（ＣＡ＿２、ＣＡ＿３）と接続されている。そして、このセンスアンプアレイＳＡＡａ及
びセンスアンプアレイＳＡＡｂは、セルアレイＣＡ＿２と接続された配線ＢＬと、セルア
レイＣＡ＿３と接続された配線ＢＬの電位差を増幅する機能を有する。
隣接して設けられたセンスアンプアレイＳＡＡａ、ＳＡＡｂと、セルアレイＣＡ＿２、Ｃ
Ａ＿３との接続関係の例を、図６に示す。図６において、セルアレイＣＡ＿２と接続され
た配線ＢＬを配線ＢＬａとし、セルアレイＣＡ＿３と接続された配線ＢＬを配線ＢＬｂと
する。
センスアンプアレイＳＡＡａ、ＳＡＡｂはそれぞれ、複数のセンスアンプＳＡを有する。
また、センスアンプＳＡはそれぞれ、配線ＳＡＬａ、ＳＡＬｂを介して、グローバルセン
スアンプＧＳＡと接続されている。
センスアンプアレイＳＡＡｂが有するセンスアンプＳＡは、奇数列の配線ＢＬａ、及び奇
数列の配線ＢＬｂと接続されている。また、センスアンプアレイＳＡＡａが有するセンス
アンプＳＡは、偶数列の配線ＢＬａ、及び偶数列の配線ＢＬｂと接続されている。そして
、センスアンプＳＡはそれぞれ、配線ＢＬａと配線ＢＬｂの電位差を増幅して、配線ＳＡ
Ｌａと配線ＳＡＬｂに出力する機能を有する。このようにして、センスアンプアレイＳＡ
Ａａ、ＳＡＡｂは、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデ
ータと、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、を
増幅することができる。
なお、センスアンプＳＡと配線ＢＬの接続関係は上記に限られない。すなわち、センスア
ンプアレイＳＡＡａ、ＳＡＡｂによって、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡ
ｄから読み出されたデータと、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み
出されたデータと、を増幅することが可能であれば、どのような接続関係を用いてもよい
。例えば、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータの増
幅をセンスアンプアレイＳＡＡｂによって行い、セルアレイＣＡ＿３のサブアレイＣＡｂ
、ＣＡｄから読み出されたデータの増幅をセンスアンプアレイＳＡＡａによって行っても
よい。
センスアンプアレイＳＡＡａ、ＳＡＡｂによって増幅されたデータは、隣接するグローバ
ルセンスアンプＧＳＡに選択的に入力される。なお、図４、図５において、センスアンプ
アレイＳＡＡａ、ＳＡＡｂに隣接するグローバルセンスアンプＧＳＡはそれぞれ２つ存在
するが、センスアンプアレイＳＡＡａ、ＳＡＡｂの出力はどちらのグローバルセンスアン
プＧＳＡに入力されてもよい。そして、グローバルセンスアンプＧＳＡによって増幅され
たデータは、配線ＧＢＬに出力される。
配線ＧＢＬをセルアレイＣＡ及び周辺回路ＰＣと重なる位置に設けることにより、回路面
積を縮小することができる。しかしながら、図５に示すように、セルアレイＣＡと周辺回
路ＰＣの間には多数の配線（配線ＷＬ、配線ＢＬなど）が存在する。そのため、配線ＧＢ
Ｌはこれらの配線との接触を避けて配置する必要がある。ここで、本発明の一態様に係る
周辺回路ＰＣの配置を用いることにより、配線ＷＬの配線群及び配線ＢＬの配線群との接
触を避けつつ、複数の周辺回路ＰＣを横断することが可能な、配線ＧＢＬのパスを形成す
ることができる。
図７に、周辺回路ＰＣ＿１乃至ＰＣ＿４の上面図を示す。周辺回路ＰＣ＿１乃至ＰＣ＿４
に含まれる回路を上記のように配置すると、図７に示すように、複数のグローバルセンス
アンプＧＳＡと接続された配線ＧＢＬを、配線ＷＬ及び配線ＢＬとの接触を避けつつ、複
数の周辺回路ＰＣを横断するように形成することができる。
また、配線ＧＢＬ以外の配線、例えば、制御回路ＣＴＲＬと駆動回路ＲＤを接続するため
の配線ＣＬ（図１参照）も、配線ＧＢＬと同じパスに配置することができる。図７には、
配線ＣＬも周辺回路ＰＣを横断するように設けられた構成を示している。これにより、配
線ＣＬを周辺回路ＰＣ及びセルアレイＣＡと重なる領域に配置することができ、回路面積
をさらに縮小することができる。
以上のように、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、セルアレ
イＣＡを、駆動回路ＲＤ、センスアンプアレイＳＡＡ、及びグローバルセンスアンプＧＳ
Ａと重なる位置に配置することができる。また、配線ＧＢＬ及び配線ＣＬを、セルアレイ
ＣＡ及び周辺回路ＰＣと重なる位置に配置することができる。これにより、半導体装置１
０の回路面積を縮小することができる。
＜センスアンプ＞
次に、センスアンプＳＡの構成例及び動作例について説明する。ここでは一例として、メ
モリセルＭＣと接続されたセンスアンプＳＡ、すなわち、センスアンプアレイＳＡＡに用
いられるセンスアンプＳＡについて説明する。ただし、以下に説明するセンスアンプＳＡ
は、グローバルセンスアンプＧＳＡに用いることもできる。
［構成例］
図８に、センスアンプＳＡの回路構成の一例を示す。ここでは、配線ＷＬａ及び配線ＢＬ
ａと接続されたメモリセルＭＣａ、配線ＷＬｂ及び配線ＢＬｂと接続されたメモリセルＭ
Ｃｂ、メモリセルＭＣａ、ＭＣｂと接続されたセンスアンプＳＡを例示している。メモリ
セルＭＣａ、ＭＣｂには、図２（Ｂ－１）に示す構成を用いている。センスアンプＳＡは
、増幅回路ＡＣ、スイッチ回路ＳＣ、プリチャージ回路ＰＲＣを有する。
増幅回路ＡＣは、ｐチャネル型のトランジスタＴｒ１１及びトランジスタＴｒ１２と、ｎ
チャネル型のトランジスタＴｒ１３及びトランジスタＴｒ１４を有する。トランジスタＴ
ｒ１１のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方は
トランジスタＴｒ１２のゲート、トランジスタＴｒ１４のゲート、及び配線ＢＬａと接続
されている。トランジスタＴｒ１３のソース又はドレインの一方はトランジスタＴｒ１２
のゲート、トランジスタＴｒ１４のゲート、及び配線ＢＬａと接続され、ソース又はドレ
インの他方は配線ＳＮと接続されている。トランジスタＴｒ１２のソース又はドレインの
一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ１１のゲート
、トランジスタＴｒ１３のゲート、及び配線ＢＬｂと接続されている。トランジスタＴｒ
１４のソース又はドレインの一方はトランジスタＴｒ１１のゲート、トランジスタＴｒ１
３のゲート、及び配線ＢＬｂと接続され、ソース又はドレインの他方は配線ＳＮと接続さ
れている。増幅回路ＡＣは、配線ＢＬａ、配線ＢＬｂの電位を増幅する機能を有する。な
お、増幅回路ＡＣを有するセンスアンプＳＡは、ラッチ型のセンスアンプとして機能する
。
スイッチ回路ＳＣは、ｎチャネル型のトランジスタＴｒ２１及びトランジスタＴｒ２２を
有する。なお、トランジスタＴｒ２１及びトランジスタＴｒ２２は、ｐチャネル型であっ
てもよい。トランジスタＴｒ２１のソース又はドレインの一方は配線ＢＬａと接続され、
ソース又はドレインの他方は配線ＳＡＬａと接続されている。トランジスタＴｒ２２のソ
ース又はドレインの一方は配線ＢＬｂと接続され、ソース又はドレインの他方は配線ＳＡ
Ｌｂと接続されている。トランジスタＴｒ２１のゲート及びトランジスタＴｒ２２のゲー
トは、配線ＣＳＥＬと接続されている。
スイッチ回路ＳＣは、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬａと配線ＳＡ
Ｌａの導通状態、及び配線ＢＬｂと配線ＳＡＬｂの導通状態を制御する機能を有する。す
なわち、スイッチ回路ＳＣによって、配線ＳＡＬａ、配線ＳＡＬｂに電位を出力するか否
かを選択することができる。
プリチャージ回路ＰＲＣは、ｎチャネル型のトランジスタＴｒ３１乃至Ｔｒ３３を有する
。なお、トランジスタＴｒ３１乃至Ｔｒ３３は、ｐチャネル型であってもよい。トランジ
スタＴｒ３１のソース又はドレインの一方は配線ＢＬａと接続され、ソース又はドレイン
の他方は配線ＰＲＥと接続されている。トランジスタＴｒ３２のソース又はドレインの一
方は配線ＢＬｂと接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。
トランジスタＴｒ３３のソース又はドレインの一方は配線ＢＬａと接続され、ソース又は
ドレインの他方は配線ＢＬｂと接続されている。トランジスタＴｒ３１のゲート、トラン
ジスタＴｒ３２のゲート、及びトランジスタＴｒ３３のゲートは、配線ＰＬと接続されて
いる。プリチャージ回路ＰＲＣは、配線ＢＬａ及び配線ＢＬｂの電位を初期化する機能を
有する。
配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、センスアンプＳＡの動作
を制御するための信号を伝える機能を有する。これらの配線は、図１に示す駆動回路ＲＤ
と接続されており、センスアンプＳＡは駆動回路ＲＤから入力される制御信号に応じて動
作する。
［動作例］
次に、メモリセルＭＣａからデータを読み出す際のセンスアンプＳＡの動作の一例につい
て、図９に示したタイミングチャートを用いて説明する。
まず、期間Ｔ１において、プリチャージ回路ＰＲＣを動作させ、配線ＢＬａ及び配線ＢＬ
ｂの電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、
トランジスタＴｒ３１乃至Ｔｒ３３をオン状態にする。これにより、配線ＢＬａ及び配線
ＢＬｂに、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（Ｖ
Ｈ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。その後、配線ＰＬの電位をローレベル
（ＶＬ＿ＰＬ）とし、トランジスタＴｒ３１乃至Ｔｒ３３をオフ状態にする。
なお、期間Ｔ１において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、
スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配
線ＷＬａの電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセルＭＣａが有するトランジ
スタＴｒ１はオフ状態である。同様に、図９には図示していないが、配線ＷＬｂの電位は
ローレベル（ＶＬ＿ＷＬ）であり、メモリセルＭＣｂが有するトランジスタＴｒ１はオフ
状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプＳ
Ａは停止状態となっている。
次に、期間Ｔ２において、配線ＷＬａを選択する。具体的には、配線ＷＬａの電位をハイ
レベル（ＶＨ＿ＷＬ）とすることにより、メモリセルＭＣａが有するトランジスタＴｒ１
をオン状態にする。これにより、メモリセルＭＣａにおいて配線ＢＬａと容量素子Ｃ１と
がトランジスタＴｒ１を介して導通状態となり、容量素子Ｃ１に保持されている電荷の量
に応じて配線ＢＬａの電位が変動する。
図９では、メモリセルＭＣａにデータ“１”が格納され、容量素子Ｃ１に蓄積されている
電荷の量が多い場合を例示している。具体的には、容量素子Ｃ１に蓄積されている電荷の
量が多い場合、容量素子Ｃ１から配線ＢＬａへ電荷が放出されることにより、電位Ｖｐｒ
ｅからΔＶ１だけ配線ＢＬａの電位が上昇する。一方、メモリセルＭＣａにデータ“０”
が格納され、容量素子Ｃ１に蓄積されている電荷の量が少ない場合は、配線ＢＬａから容
量素子Ｃ１へ電荷が流入することにより、配線ＢＬａの電位はΔＶ２だけ下降する。
なお、期間Ｔ２において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、
スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配
線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプＳＡは停止状態を維持す
る。
次に、期間Ｔ３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの
電位をローレベル（ＶＬ＿ＳＮ）とし、増幅回路ＡＣを動作状態にする。増幅回路ＡＣは
、配線ＢＬａと配線ＢＬｂの電位差（図９においてはΔＶ１）を増幅させる機能を有する
。よって、増幅回路ＡＣが動作状態になることにより、配線ＢＬａの電位は、Ｖｐｒｅ＋
ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＬｂの電位は、Ｖｐｒ
ｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。
なお、期間Ｔ３の初期において、配線ＢＬａの電位がＶｐｒｅ－ΔＶ２である場合は、増
幅回路ＡＣが動作状態になることにより、配線ＢＬａの電位は、Ｖｐｒｅ－ΔＶ２から配
線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから配
線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。
また、期間Ｔ３において配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャー
ジ回路ＰＲＣにおいてトランジスタＴｒ３１乃至Ｔｒ３３はオフ状態である。また、配線
ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトラ
ンジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＷＬａの電位はハイレベル（
ＶＨ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオン状態である。
よって、メモリセルＭＣａでは、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、容量
素子Ｃ１に蓄積される。
次に、期間Ｔ４において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣ
をオン状態にする。具体的には、配線ＣＳＥＬの電位をハイレベル（ＶＨ＿ＣＳＥＬ）と
することにより、トランジスタＴｒ２１、Ｔｒ２２をオン状態にする。これにより、配線
ＢＬａの電位が配線ＳＡＬａに供給され、配線ＢＬｂの電位が配線ＳＡＬｂに供給される
。
なお、期間Ｔ４において、配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャ
ージ回路ＰＲＣにおいてトランジスタＴｒ３１乃至Ｔｒ３３はオフ状態である。また、配
線ＷＬａの電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセルＭＣａが有するトランジ
スタＴｒ１はオン状態である。また、配線ＳＰの電位はハイレベル（ＶＨ＿ＳＰ）であり
、配線ＳＮの電位はローレベル（ＶＬ＿ＳＮ）であり、増幅回路ＡＣは動作状態である。
よって、メモリセルＭＣａでは、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、容量
素子Ｃ１に蓄積されている。
次に、期間Ｔ５において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣ
をオフ状態にする。具体的には、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）と
することにより、トランジスタＴｒ２１、Ｔｒ２２をオフ状態にする。
また、期間Ｔ５において、配線ＷＬａを非選択の状態とする。具体的には、配線ＷＬａの
電位をローレベル（ＶＬ＿ＷＬ）とすることにより、メモリセルＭＣａが有するトランジ
スタＴｒ１をオフ状態にする。これにより、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電
荷が、メモリセルＭＣａが有する容量素子Ｃ１に保持される。よって、データの読み出し
が行われた後も、データがメモリセルＭＣａに保持される。
なお、期間Ｔ５においてスイッチ回路ＳＣをオフ状態にしても、センスアンプＳＡが動作
状態であれば、配線ＢＬａと配線ＢＬｂの電位差は増幅回路ＡＣにより保持される。その
ため、センスアンプＳＡはメモリセルＭＣａから読み出したデータを一時的に保持する機
能を有する。
上記の動作により、メモリセルＭＣａからのデータの読み出しが行われる。なお、メモリ
セルＭＣｂからのデータの読み出しも、同様に行うことができる。
メモリセルＭＣａへのデータの書き込みは、上記と同様の原理で行うことができる。具体
的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路ＰＲＣが有する
トランジスタＴｒ３１乃至Ｔｒ３３を一時的にオン状態にして、配線ＢＬａ及び配線ＢＬ
ｂの電位を初期化する。
次に、データの書き込みを行うメモリセルＭＣａと接続された配線ＷＬａを選択し、メモ
リセルＭＣａが有するトランジスタＴｒ１をオン状態にする。これにより、メモリセルＭ
Ｃａにおいて配線ＢＬａと容量素子Ｃ１とがトランジスタＴｒ１を介して導通状態になる
。
次に、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（
ＶＬ＿ＳＮ）とし、増幅回路ＡＣを動作状態にする。
次に、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオン状態にする。
これにより、配線ＢＬａと配線ＳＡＬａとが導通状態となり、配線ＢＬｂと配線ＳＡＬｂ
とが導通状態となる。そして、配線ＳＡＬａに書き込み電位を供給することにより、スイ
ッチ回路ＳＣを介して配線ＢＬａに書き込み電位が与えられる。このような動作により、
配線ＢＬａの電位に応じてメモリセルＭＣａが有する容量素子Ｃ１に電荷が蓄積され、メ
モリセルＭＣａにデータが書き込まれる。
なお、配線ＢＬａに配線ＳＡＬａの電位が供給された後は、スイッチ回路ＳＣにおいてト
ランジスタＴｒ２１、Ｔｒ２２をオフ状態にしても、センスアンプＳＡが動作状態であれ
ば、配線ＢＬａと配線ＢＬｂの電位差は増幅回路ＡＣにより保持される。よって、トラン
ジスタＴｒ２１、Ｔｒ２２をオン状態からオフ状態に変更するタイミングは、配線ＷＬａ
を選択する前であっても後であってもよい。
上記で説明したセンスアンプＳＡを複数用いることにより、センスアンプアレイＳＡＡ又
はグローバルセンスアンプＧＳＡを構成することができる。
本実施の形態で説明した通り、本発明の一態様においては、駆動回路ＲＤ、センスアンプ
アレイＳＡＡ、及びグローバルセンスアンプＧＳＡを、セルアレイＣＡと重なる位置に設
けることができ、半導体装置１０の回路面積を縮小することができる。また、本発明の一
態様に係る周辺回路ＰＣの配置を用いることにより、配線ＧＢＬ、配線ＣＬなど、複数の
周辺回路ＰＣを横断する配線を、セルアレイＣＡと周辺回路ＰＣの間の層に重ねて設ける
ことができ、半導体装置１０の回路面積をさらに縮小することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を用いたコンピュータの構成例
について説明する。
上記の半導体装置１０は、コンピュータに用いることができる。図１０に、コンピュータ
５０の構成例を示す。コンピュータ５０は、処理部５１、記憶部５３、入力部５４、及び
出力部５５を有する。処理部５１、記憶部５３、入力部５４、及び出力部５５は、伝送路
５６と接続されており、これらの間の情報の送受信は、伝送路５６を介して行うことがで
きる。
処理部５１は、記憶部５３、又は入力部５４などから供給された情報を用いて演算を行う
機能を有する。処理部５１による演算の結果は、記憶部５３、又は出力部５５などに供給
される。処理部５１は、記憶部５３に格納されたプログラムを実行することで、各種のデ
ータ処理及びプログラム制御を行うことができる。
処理部５１は、例えば、中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）によって構成することができる。また、処理部５１は、ＤＳＰ（Ｄｉｇｉｔ
ａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ）等のマイクロプロセッサを用いて構成することもできる。マイクロ
プロセッサは、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ）、ＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）
等のＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によって構成され
ていてもよい。
また、処理部５１には、記憶部５２が内蔵されていてもよい。記憶部５２は、キャッシュ
メモリとしての機能を有する。記憶部５２には、記憶部５３に記憶されているデータの一
部が記憶される。
記憶部５３は、処理部５１による演算に用いられるデータや、処理部５１によって実行さ
れるプログラムなどを記憶する機能を有する。すなわち、記憶部５３は、コンピュータ５
０の主記憶装置としての機能を有する。
入力部５４は、コンピュータ５０の外部から入力された情報を、処理部５１、記憶部５３
などに供給する機能を有する。出力部５５は、処理部５１による処理の結果、記憶部５３
に格納された情報などを、コンピュータ５０の外部に出力する機能を有する。
上記実施の形態で説明した半導体装置１０は、記憶部５２、又は記憶部５３に用いること
ができる。すなわち、半導体装置１０は、コンピュータ５０のキャッシュメモリ、又は主
記憶装置に用いることができる。これにより、低消費電力で回路面積が小さいコンピュー
タ５０を構成することができる。
なお、ここでは半導体装置１０をコンピュータに内蔵する例について説明したが、半導体
装置１０の応用例はこれに限られない。例えば、半導体装置１０を表示装置の画像処理回
路に用いることにより、フレームメモリなどを構成することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
次いで、本発明の一態様に係る半導体装置の、メモリセルが有するトランジスタ及び容量
素子の構成について説明する。
図１１（Ａ）に、２つのメモリセルが一のビット線（配線ＢＬ）を共有する場合における
、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００
ｂの上面図を示す。トランジスタ４００ａと容量素子５００ａとは第１のメモリセルに含
まれており、トランジスタ４００ｂと容量素子５００ｂとは第２のメモリセルに含まれて
いる。
また、図１１（Ｂ）は、図１１（Ａ）の一点鎖線Ａ１－Ａ２における断面図に相当し、図
１１（Ｃ）は、図１１（Ａ）の一点鎖線Ａ３－Ａ４における断面図に相当する。なお、図
１１（Ａ）に示す上面図では、図を明瞭化するために一部の要素を省いて図示している。
図１１に示すように、トランジスタ４００ａは、絶縁体４１４及び絶縁体４１６に埋め込
まれるように配置された導電体４０５＿１（導電体４０５＿１ａ及び導電体４０５＿１ｂ
）と、導電体４０５＿１の上及び絶縁体４１６の上に配置された絶縁体４２０と、絶縁体
４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と
、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０ｂ）と
、酸化物４３０の上に配置された酸化物４３０＿１ｃと、酸化物４３０＿１ｃの上に配置
された絶縁体４５０ａと、絶縁体４５０ａの上に配置された導電体４６０ａと、導電体４
６０ａの上に配置された絶縁体４７０ａと、絶縁体４７０ａの上に配置された絶縁体４７
１ａと、少なくとも導電体４６０ａの側面に接して配置された絶縁体４７５ａと、を有す
る。
また、図１１に示すように、トランジスタ４００ｂは、絶縁体４１４及び絶縁体４１６に
埋め込まれるように配置された導電体４０５＿２（導電体４０５＿２ａ及び導電体４０５
＿２ｂ）と、導電体４０５＿２の上及び絶縁体４１６の上に配置された絶縁体４２０と、
絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４
２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及び酸化物４３０
ｂ）と、酸化物４３０の上に配置された酸化物４３０＿２ｃと、酸化物４３０＿２ｃの上
に配置された絶縁体４５０ｂと、絶縁体４５０ｂの上に配置された導電体４６０ｂと、導
電体４６０ｂの上に配置された絶縁体４７０ｂと、絶縁体４７０ｂの上に配置された絶縁
体４７１ｂと、少なくとも導電体４６０ｂの側面に接して配置された絶縁体４７５ｂと、
を有する。
なお、図１１では、トランジスタ４００ａ及びトランジスタ４００ｂが、積層された酸化
物４３０ａ及び酸化物４３０ｂを有する構成について示しているが、例えば、トランジス
タ４００ａ及びトランジスタ４００ｂは、酸化物４３０ｂのみを単層で有する構成であっ
てもよい。或いは、トランジスタ４００ａ及びトランジスタ４００ｂは、積層された３層
以上の酸化物を有する構成であっても良い。
また、図１１では、導電体４６０ａが単層であり、導電体４６０ｂが単層である構成を示
しているが、例えば、導電体４６０ａは２層以上の導電体が積層された構成を有していて
も良いし、導電体４６０ｂは２層以上の導電体が積層された構成を有していてもよい。
なお、トランジスタ４００ｂは、トランジスタ４００ａが有する構造と、それぞれ対応す
る構造を有する。従って、図中では、トランジスタ４００ａ及びトランジスタ４００ｂに
おいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。また、以下
では、特にことわりが無い限り、トランジスタ４００ｂについては、トランジスタ４００
ａの説明を参酌することができる。
また、トランジスタ４００ａ、４００ｂの説明と同様に、容量素子５００ｂは、容量素子
５００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子
５００ａ及び容量素子５００ｂにおいて、対応する構成には、基本的に、３桁の同数字を
符号として付与する。従って、以下では、特にことわりが無い限り容量素子５００ｂにつ
いては、容量素子５００ａの説明を参酌することができる。
例として、トランジスタ４００ａの導電体４０５＿１、酸化物４３０＿１ｃ、絶縁体４５
０ａ、導電体４６０ａ、絶縁体４７０ａ、絶縁体４７１ａ、絶縁体４７５ａは、それぞれ
トランジスタ４００ｂの導電体４０５＿２、酸化物４３０＿２ｃ、絶縁体４５０ｂ、導電
体４６０ｂ、絶縁体４７０ｂ、絶縁体４７１ｂ、及び絶縁体４７５ｂに対応する。
図１１で示すように、トランジスタ４００ａとトランジスタ４００ｂとが、酸化物４３０
を共有することで、トランジスタ４００ａの第１のゲート電極として機能する導電体４６
０ａと、トランジスタ４００ｂの第１のゲート電極として機能する導電体４６０ｂとの間
の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジスタ
の占有面積を縮小することができる。
また、導電体４４０はプラグとしての機能を有し、また、トランジスタ４００ａのソース
電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ４００ｂのソー
ス電極またはドレイン電極の一方としての機能も有する。上記構成により、本発明の一態
様では、隣接するトランジスタ４００ａと、トランジスタ４００ｂとの間隔を小さくする
ことができる。よって、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００
ａ及び容量素子５００ｂを有する半導体装置の高集積化が可能となる。導電体４４６は、
導電体４４０と電気的に接続し、配線としての機能を有する。
また、図１１では、トランジスタ４００ａ及びトランジスタ４００ｂを覆う様に絶縁体４
８０を設けることが好ましい。絶縁体４８０は、膜中の水または水素などの不純物濃度が
低減されていることが好ましい。
絶縁体４８０の開口部は、トランジスタ４００ａの絶縁体４７５ａの一部と、トランジス
タ４００ｂの絶縁体４７５ｂの一部とが、絶縁体４８０の開口部の一部と重なるように形
成される。よって、絶縁体４８０の開口部を形成した時点において、絶縁体４８０の開口
部となる領域では、トランジスタ４００ａの絶縁体４７５ａの側面と、トランジスタ４０
０ｂの絶縁体４７５ｂの側面とが、一部露出した状態となる。上記構成により、開口部の
位置及び形状が、絶縁体４８０の形状と、絶縁体４７５ａの形状または絶縁体４７５ｂの
形状とによって自己整合的に定まる。それにより、開口部とゲート電極との間隔を小さく
設計することができ、半導体装置の高集積化が可能となる。
また、絶縁体４８０の開口部のうち、絶縁体４７５ａと重なる領域を有し、絶縁体４７５
ｂと重なる領域を有する開口部には、導電体４４０が形成される。当該開口部の底部の少
なくとも一部には酸化物４３０が位置しており、導電体４４０は当該開口部において酸化
物４３０と電気的に接続される。
なお、導電体４４０は、絶縁体４８０の開口部における内壁に重なるように酸化アルミニ
ウムを形成した後に、当該酸化アルミニウムと重なるように形成されていてもよい。酸化
アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体４４０の酸化を
防止することができる。また、導電体４４０から、水、水素などの不純物が外部に拡散す
ることを防ぐことができる。該酸化アルミニウムの形成は、絶縁体４８０の開口部におけ
る内壁に重なるようにＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチン
グを行うことで形成することができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他
方と、容量素子５００ａとを、重なるように設ける。同様に、トランジスタ４００ｂのソ
ース領域またはドレイン領域の他方と、容量素子５００ｂとを、重なるように設ける。特
に、容量素子５００ａ及び容量素子５００ｂは、底面積よりも、側面積が大きい構造（な
お、以下では、シリンダ型容量素子ともいう）であることが好ましい。従って、容量素子
５００ａ及び容量素子５００ｂは、投影面積当たりの容量値を大きくすることができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他
方と接して、容量素子５００ａの一方の電極を設ける。同様に、トランジスタ４００ｂの
ソース領域またはドレイン領域の他方と接して、容量素子５００ｂの一方の電極を設ける
。当該構成により、容量素子５００ａとトランジスタ４００ａとの間のコンタクト、及び
容量素子５００ｂとトランジスタ４００ｂとの間のコンタクト形成工程を削減することが
できる。従って、工程数の低減、及び生産コストを削減することができる。
また、絶縁体４７５ａ及び絶縁体４７５ｂは、異方性エッチング処理により、自己整合的
に形成される。トランジスタ４００ａに絶縁体４７５ａを設けることで、導電体４６０ａ
と、容量素子５００ａまたは導電体４４０との間に形成される寄生容量を低減することが
できる。同様に、トランジスタ４００ｂに絶縁体４７５ｂを設けることで、導電体４６０
ｂと、容量素子５００ｂまたは導電体４４０との間に形成される寄生容量を低減すること
ができる。絶縁体４７５ａ及び絶縁体４７５ｂとしては、例えば、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン及び窒化シリコンを用いることができる。寄生容量を低減
することで、トランジスタ４００ａ及びトランジスタ４００ｂを高速に動作することがで
きる。
例えば、酸化物４３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウ
ム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲル
マニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タ
ンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の
金属酸化物に代表される酸化物半導体を用いるとよい。また、酸化物４３０として、Ｉｎ
－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
チャネル形成領域に酸化物半導体を用いたトランジスタ４００ａ及びトランジスタ４００
ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提
供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集
積型の半導体装置を構成するトランジスタ４００ａ及びトランジスタ４００ｂに用いるこ
とができる。
なお、酸化物４３０のうち、導電体４６０ａとは重ならず、かつ、導電体４６０ｂとも重
ならない領域は、重なる領域に比べて抵抗率が低くても良い。上記構成により、抵抗率が
低い領域と導電体４４０との間の接触抵抗を低減させることができ、トランジスタ４００
ａ及びトランジスタ４００ｂのオン電流を高めることができる。また、抵抗率が低い領域
と容量素子５００ａの一方の電極または容量素子５００ｂの一方の電極との間の接触抵抗
を低減させることができ、トランジスタ４００ａ及びトランジスタ４００ｂのオン電流を
高めることができる。
また、酸化物４３０において、各領域の境界は明確に検出することが困難な場合がある。
各領域内で検出される金属元素、並びに水素、及び窒素などの不純物元素の濃度は、領域
ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）
していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水
素、及び窒素などの不純物元素の濃度が減少していればよい。
また、トランジスタ４００ａ及びトランジスタ４００ｂのチャネル長は、導電体４６０ａ
及び絶縁体４７５ａ、並びに導電体４６０ｂ及び絶縁体４７５ｂの幅により決定される。
つまり、導電体４６０ａまたは導電体４６０ｂの幅を最小加工寸法とすることで、トラン
ジスタ４００ａ及びトランジスタ４００ｂの微細化が可能となる。
なお、第２のゲート電極としての機能を有する導電体４０５＿１に印加する電位は、第１
のゲート電極としての機能を有する導電体４６０ａに印加する電位と同電位としてもよい
。導電体４０５＿１に印加する電位は、導電体４６０ａに印加する電位と同電位とする場
合、導電体４０５＿１は、酸化物４３０のうち導電体４６０ａと重なる領域よりも、チャ
ネル幅方向の長さが大きくなるように大きく設けてもよい。特に、導電体４０５＿１は、
酸化物４３０のうち導電体４６０ａと重なる領域がチャネル幅方向と交わる端部よりも外
側の領域においても、延伸していることが好ましい。つまり、酸化物４３０のチャネル幅
方向における側面の外側において、導電体４０５＿１と、導電体４６０ａとは、絶縁体を
介して重なっていることが好ましい。
上記構成を有することで、導電体４６０ａ及び導電体４０５＿１に電位を印加した場合、
導電体４６０ａから生じる電界と、導電体４０５＿１から生じる電界とによって、酸化物
４３０のうち導電体４６０ａと重なる領域を電気的に取り囲むことができる。本明細書に
おいて、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を
電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－
ｃｈａｎｎｅｌ）構造とよぶ。
導電体４０５＿１は、絶縁体４１４及び絶縁体４１６の開口部の内壁に接して導電体４０
５＿１ａが形成され、さらに内側に導電体４０５＿１ｂが形成されている。ここで、導電
体４０５＿１ａの上面の高さと、絶縁体４１６の上面の高さは同程度にできる。また、導
電体４０５＿２ａの上面の高さと、絶縁体４１６の上面の高さは同程度にできる。なお、
トランジスタ４００ａでは、導電体４０５＿１ａ及び導電体４０５＿１ｂを積層する構成
について示しているが、本発明はこれに限られるものではない。例えば、導電体４０５＿
１ａまたは導電体４０５＿１ｂのどちらか一方のみを設ける構成にしてもよい。
ここで、導電体４０５＿１ａは、水または水素などの不純物の透過を抑制する機能を有す
る（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタ
ル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とす
ればよい。これにより、絶縁体４１４より下層から水素、水などの不純物が導電体４０５
＿１及び導電体４０５＿２を通じて上層に拡散するのを抑制することができる。なお、導
電体４０５＿１ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子
（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素（例えば、酸素原子、
酸素分子などの少なくとも一）の透過を抑制する機能を有することが好ましい。また、以
下において、不純物または酸素の透過を抑制する機能を有する導電性材料について記載す
る場合も同様である。導電体４０５＿１ａが酸素の透過を抑制する機能を持つことにより
、導電体４０５＿１ｂが酸化して導電率が低下することを防ぐことができる。
また、導電体４０５＿１ｂは、タングステン、銅、またはアルミニウムを主成分とする導
電性材料を用いることが好ましい。また、図示しないが、導電体４０５＿１ｂは積層構造
としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体４１４及び絶縁体４２２は、下層から水または水素などの不純物がトランジスタ４
００ａ、トランジスタ４００ｂに混入するのを防ぐバリア絶縁膜として機能できる。絶縁
体４１４及び絶縁体４２２は、水または水素などの不純物の透過を抑制する機能を有する
絶縁性材料を用いることが好ましい。例えば、絶縁体４１４として窒化シリコンなどを用
い、絶縁体４２２として酸化アルミニウム、酸化ハフニウム、シリコン及びハフニウムを
含む酸化物（ハフニウムシリケート）、アルミニウム及びハフニウムを含む酸化物（ハフ
ニウムアルミネート）などを用いることが好ましい。これにより、水素、水などの不純物
が絶縁体４１４及び絶縁体４２２より上層に拡散するのを抑制することができる。なお、
絶縁体４１４及び絶縁体４２２は、水素原子、水素分子、水分子、窒素原子、窒素分子、
酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過
を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する
機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体４１４及び絶縁体４２２は、酸素（例えば、酸素原子または酸素分子など）
の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体
４２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体４２２中の水、水素または窒素酸化物などの不純物濃度が低減されているこ
とが好ましい。例えば、絶縁体４２２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ：
Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、絶縁体
４２２の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、
絶縁体４２２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、
好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４
ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体４２２は、加熱により酸素
が放出される絶縁体を用いて形成することが好ましい。
絶縁体４５０ａは、トランジスタ４００ａの第１のゲート絶縁膜として機能でき、絶縁体
４２０、絶縁体４２２、及び絶縁体４２４は、トランジスタ４００ａの第２のゲート絶縁
膜として機能できる。なお、トランジスタ４００ａでは、絶縁体４２０、絶縁体４２２、
及び絶縁体４２４を積層する構成について示しているが、本発明はこれに限られるもので
はない。例えば、絶縁体４２０、絶縁体４２２、及び絶縁体４２４のうちいずれか２層を
積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
酸化物４３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう
）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好
ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャッ
プの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イ
ットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チ
タン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、
ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた
一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物
である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはス
ズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン
、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオ
ジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍ
として、前述の元素を複数組み合わせても構わない場合がある。
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウ
ム、チタン、タンタル、クロム、タングステン、などの金属元素を添加することで、金属
化合物となり、低抵抗化する場合がある。なお、アルミニウム、チタン、タンタル、タン
グステンなどを用いることが好ましい。酸化物半導体に、金属元素を添加するには、例え
ば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金
属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半
導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに
吸収され、酸素欠損を形成し、酸化物半導体の当該界面近傍が低抵抗化する場合がある。
上記界面近傍に形成された酸素欠損の周辺は、歪を有している。また、上記膜をスパッタ
リング法によって成膜する場合、スパッタリングガスに希ガスが含まれると、上記膜の成
膜中に、希ガスが酸化物半導体中へ混入する場合がある。酸化物半導体中へ希ガスが混入
することで、上記界面近傍、及び希ガスの周辺では、歪、または構造の乱れが生じる。な
お、上記希ガスとしては、Ｈｅ、Ａｒなどが挙げられる。なお、ＨｅよりもＡｒの方が、
原子半径が大きいため好ましい。当該Ａｒが酸化物半導体中に混入することで、好適に歪
み、または構造の乱れが生じる。これらの歪、または構造の乱れが生じた領域では、結合
した酸素の数が少ない金属原子が増えると考えられる。結合した酸素の数が少ない金属原
子が増えることで、上記界面近傍、及び希ガスの周辺が低抵抗化する場合がある。
また、酸化物半導体として、結晶性の酸化物半導体を用いる場合、上記の歪、または構造
の乱れが生じた領域では、結晶性が崩れ、非晶質のように観察される場合がある。
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸
化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での
熱処理により、金属膜から金属元素が酸化物半導体へ拡散し、酸化物半導体に金属元素を
添加することができる。
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵
抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸
化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損か
ら抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸
素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によっ
て、酸化物半導体の低抵抗化した領域は、より低抵抗化し、低抵抗化していない酸化物半
導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度
が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸
素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加す
る。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成
することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
従って、酸化物半導体に対し、選択的に金属元素、並びに、水素、及び窒素などの不純物
元素を添加することで、酸化物半導体に高抵抗領域、及び低抵抗領域を設けることができ
る。つまり、酸化物４３０を選択的に低抵抗化することで、島状に加工した酸化物４３０
に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域
として機能する低抵抗化した領域を設けることができる。
なお、酸化物４３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、
酸化物４３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きい
ことが好ましい。また、酸化物４３０ａに用いる金属酸化物において、Ｉｎに対する元素
Ｍの原子数比が、酸化物４３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原
子数比より大きいことが好ましい。また、酸化物４３０ｂに用いる金属酸化物において、
元素Ｍに対するＩｎの原子数比が、酸化物４３０ａに用いる金属酸化物における、元素Ｍ
に対するＩｎの原子数比より大きいことが好ましい。
以上のような金属酸化物を酸化物４３０ａとして用いて、酸化物４３０ａの伝導帯下端の
エネルギーが、酸化物４３０ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下
端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４３０ａの電
子親和力が、酸化物４３０ｂの伝導帯下端のエネルギーが低い領域における電子親和力よ
り小さいことが好ましい。
ここで、酸化物４３０ａ及び酸化物４３０ｂにおいて、伝導帯下端のエネルギー準位はな
だらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる
。このようにするためには、酸化物４３０ａと酸化物４３０ｂとの界面において形成され
る混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物４３０ａと酸化物４３０ｂが、酸素以外に共通の元素を有する（主成
分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物
４３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物４３０ａとして、Ｉｎ－Ｇａ－Ｚｎ酸
化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物４３０ｂに形成されるナローギャップ部分とな
る。酸化物４３０ａと酸化物４３０ｂとの界面における欠陥準位密度を低くすることがで
きるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、図１１（Ｂ）に示すように、導電体４６０ａ、絶縁体４７０ａ及び絶縁体４７１ａ
からなる構造体は、その側面が絶縁体４２２に対し、略垂直であることが好ましい。ただ
し、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体４６
０ａ、絶縁体４７０ａ及び絶縁体４７１ａからなる構造体の側面と上面のなす角が鋭角に
なる構成にしてもよい。その場合、当該構造体の側面と絶縁体４２２の上面のなす角は大
きいほど好ましい。
絶縁体４７５ａは、少なくとも、導電体４６０ａ及び絶縁体４７０ａの側面に接して設け
られる。絶縁体４７５ａは、絶縁体４７５ａとなる絶縁体を成膜してから、異方性エッチ
ングを行って形成する。該エッチングによって、絶縁体４７５ａは、導電体４６０ａ及び
絶縁体４７０ａの側面に接して形成する。
また、容量素子５００ａは、導電体５１０ａ、絶縁体５３０、絶縁体５３０上の導電体５
２０ａを有する。また、容量素子５００ｂは、導電体５１０ｂ、絶縁体５３０、絶縁体５
３０上の導電体５２０ｂを有する。導電体５２０ａ及び導電体５２０ｂ上には絶縁体４８
４が形成されており、導電体４４０は、絶縁体４８０、絶縁体５３０、及び絶縁体４８４
の開口部に形成されている。
容量素子５００ａは、絶縁体４８０が有する開口部の底面及び側面に沿うように、下部電
極として機能する導電体５１０ａと、上部電極として機能する導電体５２０ａとが、誘電
体として機能する絶縁体５３０を挟んで対向する構成である。上記構成により、単位面積
当たりの静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進
めることができる。また、絶縁体４８０の膜厚により、容量素子５００ａの静電容量の値
を、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することが
できる。
特に、絶縁体４８０が有する開口部の深さを深くすることで、投影面積は変わらず、容量
素子５００ａの静電容量を大きくすることができる。従って、容量素子５００ａは、シリ
ンダ型（底面積よりも、側面積の方が大きい）とすることが好ましい。
また、絶縁体５３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミ
ニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。ア
ルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニ
ウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネ
ート）などを用いることが好ましい。
また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニ
ウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び
積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウム
及び酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム及び
酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積
層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子５００ａとす
ることができる。
なお、導電体５１０ａまたは導電体５２０ａは、積層構造であってもよい。例えば、導電
体５１０ａまたは導電体５２０ａは、チタン、窒化チタン、タンタル、または窒化タンタ
ルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする
導電性材料と、の積層構造としてもよい。また、導電体５１０ａまたは導電体５２０ａは
、単層構造としてもよいし、３層以上の積層構造としてもよい。
＜基板＞
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基
板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基
板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがあ
る。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、ま
たは炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛
、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部
に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性
樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板な
どがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に
導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基
板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設
けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などが
ある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタ
を設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタ
を剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基
板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだ
シート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。ま
た、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。ま
たは、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ
以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μ
ｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置
を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも
伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する
場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和す
ることができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそ
れらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど
環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨
張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下であ
る材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリア
ミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある
。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物
、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲う
ことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体４１
４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂとして、水素などの不純物及び酸素
の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ
素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、
アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム
、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂとしては
、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イット
リウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、シリコン及
びハフニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物または酸化タンタ
ルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、
例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂは、酸化アルミ
ニウム及び酸化ハフニウムなどを有することが好ましい。
絶縁体４７１ａ、絶縁体４７１ｂ、絶縁体４７５ａ及び絶縁体４７５ｂとしては、例えば
、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、
塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネ
オジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい
。例えば、絶縁体４７１ａ、絶縁体４７１ｂ、絶縁体４７５ａ及び絶縁体４７５ｂとして
は、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
絶縁体４２２、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、比誘
電率の高い絶縁体を有することが好ましい。例えば、絶縁体４２２、絶縁体４２４、絶縁
体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、酸化ガリウム、酸化ハフニウム、酸化ジ
ルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウム
を有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウム
を有する酸化窒化物またはシリコン及びハフニウムを有する窒化物などを有することが好
ましい。
または、絶縁体４２２、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０
は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有
することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比
誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とす
ることができる。例えば、絶縁体４５０ａ及び絶縁体４５０ｂにおいて、酸化アルミニウ
ム、酸化ガリウムまたは酸化ハフニウムを酸化物４３０と接する構造とすることで、酸化
シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物４３０に混入することを
抑制することができる。また、例えば、絶縁体４５０ａ及び絶縁体４５０ｂにおいて、酸
化シリコンまたは酸化窒化シリコンを酸化物４３０と接する構造とすることで、酸化アル
ミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコン
と、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を
捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合
がある。
絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａ及び絶縁体４７５ｂは、比
誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１６、絶縁体４８０、絶
縁体４８４、絶縁体４７５ａ及び絶縁体４７５ｂは、酸化シリコン、酸化窒化シリコン、
窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化
シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂
などを有することが好ましい。または、絶縁体４１６、絶縁体４８０、絶縁体４８４、絶
縁体４７５ａ及び絶縁体４７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素
及び窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構
造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるた
め、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることがで
きる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、
アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
＜導電体＞
導電体４０５＿１、導電体４０５＿２、導電体４６０ａ、導電体４６０ｂ、導電体４４０
、導電体５１０ａ、導電体５１０ｂ、導電体５２０ａ及び導電体５２０ｂとしては、アル
ミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タン
グステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、
ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用
いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される
、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、特に、導電体４６０ａ及び導電体４６０ｂとして、酸化物４３０に適用可能な金属
酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金
属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルな
どの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステ
ンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタン
を含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウム
ガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物４３０に含
まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する
水素を捕獲することができる場合がある。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金
属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構
造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素
を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述
した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる
ことが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよ
い。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱
離した酸素がチャネル形成領域に供給されやすくなる。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌ
ｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ
）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合が
ある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例
を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能
と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する
。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層
に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり
、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性
の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆ
ｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することが
できる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能
を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性
領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性
の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベ
ルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に
偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察され
る場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶
縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ
以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを
有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉ
ｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナ
ローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に
、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップ
を有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有す
る成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記Ｃ
ＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に
用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、
及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材
（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉ
ｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結
晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏ
ｕｓ－ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体な
どがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結
し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領
域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の
向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合が
ある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。な
お、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダ
リーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の
形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において
酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化
することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ
、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（
層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能
であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と
表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層
と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりに
くいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低
下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物
半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定
する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ
結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体
と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ
ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の
酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ
－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジ
スタを実現することができる。また、信頼性の高いトランジスタを実現することができる
。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸
化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度
を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠
陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半
導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未
満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とす
ればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低
いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる
場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を
低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近
接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アル
カリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物
半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素
の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により
得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔ
ｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が
含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。こ
のため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが
好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはア
ルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１
６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に
用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体におい
て、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃
度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用い
たトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素は
できる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭ
Ｓにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１
０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、
さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いること
で、安定した電気特性を付与することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
２つのメモリセルが一のビット線を共有する場合における、トランジスタ４００ａ、トラ
ンジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂの別の構成例を、図１３に示
す。図１３に示す断面図では、トランジスタ４００ａと容量素子５００ａとは第１のメモ
リセルに含まれており、トランジスタ４００ｂと容量素子５００ｂとは第２のメモリセル
に含まれている。
図１３に示すように、トランジスタ４００ａは、絶縁表面上において、絶縁体４１４及び
絶縁体４１６に埋め込まれるように配置された導電体４０５＿１（導電体４０５＿１ａ及
び導電体４０５＿１ｂ）と、導電体４０５＿１の上及び絶縁体４１６の上に配置された絶
縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置
された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａ及
び酸化物４３０ｂ）と、酸化物４３０の上に配置された導電体４４２ａ及び導電体４４２
ｂと、導電体４４２ａと導電体４４２ｂの間において酸化物４３０の上に配置された酸化
物４３０＿１ｃと、酸化物４３０＿１ｃ上に配置された絶縁体４５０＿１と、絶縁体４５
０＿１の上に配置された導電体４６０＿１（導電体４６０＿１ａ及び導電体４６０＿１ｂ
）と、を有する。
また、図１３に示すように、トランジスタ４００ｂは、絶縁表面上において、絶縁体４１
４及び絶縁体４１６に埋め込まれるように配置された導電体４０５＿２（導電体４０５＿
２ａ及び導電体４０５＿２ｂ）と、導電体４０５＿２の上及び絶縁体４１６の上に配置さ
れた絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上
に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３
０ａ及び酸化物４３０ｂ）と、酸化物４３０の上に配置された導電体４４２ｃ及び導電体
４４２ｂと、導電体４４２ｃと導電体４４２ｂの間において酸化物４３０の上に配置され
た酸化物４３０＿２ｃと、酸化物４３０＿２ｃ上に配置された絶縁体４５０＿２と、絶縁
体４５０＿２の上に配置された導電体４６０＿２（導電体４６０＿２ａ及び導電体４６０
＿２ｂ）と、を有する。
なお、図１３では、トランジスタ４００ａ及びトランジスタ４００ｂが、積層された酸化
物４３０ａ及び酸化物４３０ｂを有する構成について示しているが、例えば、トランジス
タ４００ａ及びトランジスタ４００ｂは、酸化物４３０ｂのみを単層で有する構成であっ
てもよい。或いは、トランジスタ４００ａ及びトランジスタ４００ｂは、積層された３層
以上の酸化物を有する構成であっても良い。
また、図１３では、導電体４６０＿１ａと導電体４６０＿１ｂとが単層であり、導電体４
６０＿２ａと導電体４６０＿２ｂとが単層である構成を示しているが、例えば、これらの
導電体は、それぞれが２層以上の導電体が積層された構成を有していても良い。
なお、トランジスタ４００ｂは、トランジスタ４００ａが有する構造と、それぞれ対応す
る構造を有する。従って、図中では、トランジスタ４００ａ及びトランジスタ４００ｂに
おいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。また、以下
では、特にことわりが無い限り、トランジスタ４００ｂについては、トランジスタ４００
ａの説明を参酌することができる。
また、トランジスタ４００ａ、４００ｂの説明と同様に、容量素子５００ｂは、容量素子
５００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子
５００ａ及び容量素子５００ｂにおいて、対応する構成には、基本的に、３桁の同数字を
符号として付与する。従って、以下では、特にことわりが無い限り容量素子５００ｂにつ
いては、容量素子５００ａの説明を参酌することができる。
図１３で示すように、トランジスタ４００ａとトランジスタ４００ｂとが、酸化物４３０
を共有することで、トランジスタ４００ａの第１のゲート電極として機能する導電体４６
０＿１と、トランジスタ４００ｂの第１のゲート電極として機能する導電体４６０＿２と
の間の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジ
スタの占有面積を縮小することができる。
また、導電体４４２ｂはトランジスタ４００ａのソース電極またはドレイン電極の一方と
しての機能を有し、並びにトランジスタ４００ｂのソース電極またはドレイン電極の一方
としての機能も有する。そして、導電体４４０はプラグとしての機能を有し、導電体４４
２ｂに電気的に接続されている。上記構成により、本発明の一態様では、隣接するトラン
ジスタ４００ａと、トランジスタ４００ｂとの間隔を小さくすることができる。よって、
トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００ｂ
を有する半導体装置の高集積化が可能となる。導電体４４６は、導電体４４０と電気的に
接続し、配線としての機能を有する。
また、図１３では、トランジスタ４００ａ及びトランジスタ４００ｂの酸化物４３０、導
電体４４２ａ、導電体４４２ｂ、導電体４４２ｃを覆う様に絶縁体４４４を設けているが
、本発明の一態様では、絶縁体４４４を設けない構成を有していても良い。ただし、導電
体４４２ａ、導電体４４２ｂ、導電体４４２ｃを覆う様に絶縁体４４４を設けることによ
り、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃの表面が酸化されるのを防ぐこと
ができる。
また、絶縁体４４４上には絶縁体４８０が配置されている。絶縁体４８０は、膜中の水ま
たは水素などの不純物濃度が低減されていることが好ましい。そして、絶縁体４８０と、
導電体４４２ａと、導電体４４２ｂと、酸化物４３０とで形成される凹部には、その凹部
の内壁に沿うように酸化物４３０＿１ｃが配置され、酸化物４３０＿１ｃ上に重なるよう
に絶縁体４５０＿１が配置され、絶縁体４５０＿１上に重なるように導電体４６０＿１ｂ
が配置され、導電体４６０＿１ｂ上に重なるように導電体４６０＿１ａが配置されている
。同様に、絶縁体４８０と、導電体４４２ｂと、導電体４４２ｃと、酸化物４３０とで形
成される凹部には、その凹部の内壁に沿うように酸化物４３０＿２ｃが配置され、酸化物
４３０＿２ｃ上に重なるように絶縁体４５０＿２が配置され、絶縁体４５０＿２上に重な
るように導電体４６０＿２ｂが配置され、導電体４６０＿２ｂ上に重なるように導電体４
６０＿２ａが配置されている。
また、本発明の一態様では、絶縁体４８０上、酸化物４３０＿１ｃ上、酸化物４３０＿２
ｃ上、絶縁体４５０＿１上、絶縁体４５０＿２上、導電体４６０＿１上、導電体４６０＿
２上に、絶縁体４７４が配置され、絶縁体４７４上に絶縁体４８１が配置されている。
絶縁体４７４及び絶縁体４８１は、上層から水または水素などの不純物がトランジスタに
混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４７４及び絶縁体４８１は、水
または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好まし
い。例えば、絶縁体４７４として酸化アルミニウム、酸化ハフニウム、シリコン及びハフ
ニウムを含む酸化物（ハフニウムシリケート）、アルミニウム及びハフニウムを含む酸化
物（ハフニウムアルミネート）などを用い、絶縁体４８１として窒化シリコンなどを用い
ることが好ましい。これにより、水素、水などの不純物が絶縁体４７４及び絶縁体４８１
より下層に拡散するのを抑制することができる。なお、絶縁体４７４及び絶縁体４８１は
、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、Ｎ
Ｏ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好
ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について
記載する場合も同様である。
また、絶縁体４７４及び絶縁体４８１は、酸素（例えば、酸素原子または酸素分子など）
の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体
４８１などに含まれる酸素が上方拡散するのを抑制することができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他
方と、容量素子５００ａとを、重なるように設ける。同様に、トランジスタ４００ｂのソ
ース領域またはドレイン領域の他方と、容量素子５００ｂとを、重なるように設ける。特
に、容量素子５００ａ及び容量素子５００ｂは、底面積よりも、側面積が大きい構造（な
お、以下では、シリンダ型容量素子ともいう。）であることが好ましい。従って、容量素
子５００ａまたは容量素子５００ｂは、投影面積当たりの容量値を大きくすることができ
る。
チャネル形成領域に酸化物半導体を用いたトランジスタ４００ａ及びトランジスタ４００
ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提
供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集
積型の半導体装置を構成するトランジスタ４００ａ及びトランジスタ４００ｂに用いるこ
とができる。
なお、酸化物４３０のうち、導電体４４２ａと重なる領域、より具体的には導電体４４２
ａと接する酸化物４３０の表面近傍の領域４４３ａには、チャネル形成領域よりも抵抗の
低い低抵抗領域が形成される場合がある。同様に、酸化物４３０のうち、導電体４４２ｂ
と重なる領域、より具体的には導電体４４２ｂと接する酸化物４３０の表面近傍の領域４
４３ｂには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。
同様に、酸化物４３０のうち、導電体４４２ｃと重なる領域、より具体的には導電体４４
２ｃと接する酸化物４３０の表面近傍の領域４４３ｃには、チャネル形成領域よりも抵抗
の低い低抵抗領域が形成される場合がある。上記領域を有することにより、酸化物４３０
と導電体４４２ａ、導電体４４２ｂ、または導電体４４２ｃとの間の接触抵抗を低減させ
ることができ、トランジスタ４００ａ及びトランジスタ４００ｂのオン電流を高めること
ができる。
また、容量素子５００ａは、導電体５１０ａ、絶縁体５３０、絶縁体５３０上の導電体５
２０ａを有する。また、容量素子５００ｂは、導電体５１０ｂ、絶縁体５３０、絶縁体５
３０上の導電体５２０ｂを有する。容量素子５００ａは、絶縁体４４４、絶縁体４８０、
絶縁体４７４、及び絶縁体４８１が有する開口部の底面及び側面に沿うように、下部電極
として機能する導電体５１０ａと、上部電極として機能する導電体５２０ａとが、誘電体
として機能する絶縁体５３０を挟んで対向する構成である。上記構成により、単位面積当
たりの静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進め
ることができる。また、絶縁体４８０の膜厚により、容量素子５００ａの静電容量の値を
、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することがで
きる。
特に、絶縁体４８０が有する開口部の深さを深くすることで、投影面積は変わらず、容量
素子５００ａの静電容量を大きくすることができる。従って、容量素子５００ａは、シリ
ンダ型（底面積よりも、側面積の方が大きい）とすることが好ましい。
また、図１３では、導電体５２０ａ及び導電体５２０ｂが凹部を有し、容量素子５００ａ
及び容量素子５００ｂ上の絶縁体５４０が当該凹部の上方及び内側に配置されている場合
を例示している。
また、絶縁体５３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミ
ニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。ア
ルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニ
ウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネ
ート）などを用いることが好ましい。
また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニ
ウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び
積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウム
及び酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム及び
酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積
層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子５００ａとす
ることができる。
なお、導電体５１０ａまたは導電体５２０ａは、積層構造であってもよい。例えば、導電
体５１０ａまたは導電体５２０ａは、チタン、窒化チタン、タンタル、または窒化タンタ
ルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする
導電性材料と、の積層構造としてもよい。また、導電体５１０ａまたは導電体５２０ａは
、単層構造としてもよいし、３層以上の積層構造としてもよい。
そして、絶縁体４４４、絶縁体４８０、絶縁体４７４、絶縁体４８１、及び絶縁体５４０
が有する開口部には、導電体４４０が形成される。当該開口部の底部の少なくとも一部に
は導電体４４２＿ｂが位置しており、導電体４４０は当該開口部において導電体４４２＿
ｂと電気的に接続される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
次に、図１１に示したトランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ
及び容量素子５００ｂを有する半導体装置の作製方法について、図１４乃至図２７を用い
て説明する。図１４乃至図２７において、各図の（Ａ）は、上面図である。各図の（Ｂ）
は各図の（Ａ）の一点鎖線Ａ１－Ａ２における断面図である。また、各図の（Ｃ）は、各
図の（Ａ）の一点鎖線Ａ３－Ａ４における断面図である。
まず、基板上またはその他の絶縁表面上に絶縁体４９０を成膜する。絶縁体４９０の成膜
は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅ
ｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
例えば、絶縁体４９０として、スパッタリング法によって酸化アルミニウムを成膜すると
よい。また、絶縁体４９０は、多層構造としてもよい。例えばスパッタリング法によって
酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウム
を成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該
酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造とし
てもよい。
次に絶縁体４９０上に、導電体４９２ａ及び導電体４９２ｂとなる導電膜を成膜する。導
電体４９２ａ及び導電体４９２ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体４９２
ａ及び導電体４９２ｂとなる導電膜は、多層膜とすることができる。例えば、導電体４９
２ａ及び導電体４９２ｂとなる導電膜としてタングステンを成膜するとよい。
次に、リソグラフィー法を用いて、導電体４９２ａ及び導電体４９２ｂとなる導電膜を加
工し、導電体４９２ａ及び導電体４９２ｂを形成する。
次に、絶縁体４９０上、導電体４９２ａ上及び導電体４９２ｂ上に絶縁体４９１となる絶
縁膜を成膜する。絶縁体４９１となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体４９１
となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜するとよい。
ここで、絶縁体４９１となる絶縁膜の膜厚は、導電体４９２ａの膜厚及び導電体４９２ｂ
の膜厚以上とすることが好ましい。例えば、導電体４９２ａの膜厚及び導電体４９２ｂの
膜厚を１とすると、絶縁体４９１となる絶縁膜の膜厚は、１以上３以下とする。
次に、絶縁体４９１となる絶縁膜にＣＭＰ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体４９１となる絶縁膜の一部を除去し、導
電体４９２ａの表面及び導電体４９２ｂの表面を露出させる。これにより、上面が平坦な
、導電体４９２ａ及び導電体４９２ｂと、絶縁体４９１を形成することができる。
次に、絶縁体４９１上、導電体４９２ａ上及び導電体４９２ｂ上に絶縁体４１４を成膜す
る。絶縁体４１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡ
ＬＤ法などを用いて行うことができる。例えば、絶縁体４１４として、ＣＶＤ法によって
窒化シリコンを成膜する。このように、絶縁体４１４として、窒化シリコンなどのように
銅が透過しにくい絶縁体を用いることにより、導電体４９２ａ及び導電体４９２ｂに銅な
ど拡散しやすい金属を用いても、当該金属が絶縁体４１４より上の層に拡散するのを防ぐ
ことができる。
次に絶縁体４１４上に絶縁体４１６を成膜する。絶縁体４１６の成膜は、スパッタリング
法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例え
ば、絶縁体４１６として、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁体４１４及び絶縁体４１６に凹部を形成する。なお、ここで、凹部とは、例え
ば、穴、溝（スリット）、または開口部なども含まれる。凹部の形成はウェットエッチン
グを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
凹部の形成後に、導電体４０５＿１ａ及び導電体４０５＿２ａとなる導電膜を成膜する。
導電体４０５＿１ａ及び導電体４０５＿２ａは、酸素の透過を抑制する機能を有する導電
体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなど
を用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニ
ウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体４０５＿
１ａ及び導電体４０５＿２ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、導電体４０５＿１ａ及び導電体４０５＿２ａとなる導電膜上に、導電体４０５＿１
ｂ及び導電体４０５＿２ｂとなる導電膜を成膜する。導電体４０５＿１ｂ及び導電体４０
５＿２ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法また
はＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、絶縁体４１６上の導電体４０５＿１ａ及び導電体４０５
＿１ｂとなる導電膜と、導電体４０５＿２ａ及び導電体４０５＿２ｂとなる導電膜と、を
除去する。その結果、凹部のみに、導電体４０５＿１ａ及び導電体４０５＿１ｂとなる導
電膜と、導電体４０５＿２ａ及び導電体４０５＿２ｂとなる導電体となる導電膜と、が残
存することで上面が平坦な導電体４０５＿１及び導電体４０５＿２を形成することができ
る（図１４参照）。
次に、絶縁体４１６上、導電体４０５＿１上及び導電体４０５＿２上に絶縁体４２０を成
膜する。絶縁体４２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法また
はＡＬＤ法などを用いて行うことができる。
次に、絶縁体４２０上に絶縁体４２２を成膜する。絶縁体４２２の成膜は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体４２２上に絶縁体４２４を成膜する。絶縁体４２４の成膜は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で
行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０
ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態
で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理し
た後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％
以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体４２４に含
まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理にお
いて、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、
例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが
好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を
有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することが
でき、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを
効率よく絶縁体４２４内に導くことができる。または、この装置を用いて不活性ガスを含
むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行って
もよい。尚、第１の加熱処理は行わなくても良い場合がある。
また、該加熱処理は、絶縁体４２０成膜後、絶縁体４２２の成膜後及び絶縁体４２４の成
膜後それぞれに行うこともできる。該加熱処理は、第１の加熱処理条件を用いることがで
きるが、絶縁体４２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
例えば、第１の加熱処理として、絶縁体４２４成膜後に窒素雰囲気にて４００℃の温度で
１時間の処理を行う。
次に、絶縁体４２４上に酸化膜４３０Ａと酸化膜４３０Ｂを順に成膜する（図１４参照）
。なお、酸化膜４３０Ａと酸化膜４３０Ｂは、大気環境にさらさずに連続して成膜するこ
とが好ましい。大気環境に暴露せずに成膜することで、酸化膜４３０Ａ上に大気環境から
の不純物または水分が付着することを防ぐことができ、酸化膜４３０Ａと、酸化膜４３０
Ｂ、との界面近傍を清浄に保つことができる。
酸化膜４３０Ａと酸化膜４３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬ
Ｄ法またはＡＬＤ法などを用いて行うことができる。
例えば、酸化膜４３０Ａと酸化膜４３０Ｂをスパッタリング法によって成膜する場合は、
スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリ
ングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やす
ことができる。また、酸化膜４３０Ａと酸化膜４３０Ｂをスパッタリング法によって成膜
する場合は、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。
特に、酸化膜４３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体４
２４に供給される場合がある。
なお、酸化膜４３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好まし
くは８０％以上、より好ましくは１００％とすればよい。
酸化膜４３０Ａをスパッタリング法で形成する。この時、スパッタリングガスに含まれる
酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸
素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタ
は、比較的高い電界効果移動度が得られる。
酸化膜４３０Ａに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜４３０Ａに過剰酸素
を含む酸化膜を用いることが好ましい。また、酸化膜４３０Ａの成膜後に酸素ドープ処理
を行ってもよい。
例えば、酸化膜４３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３
：４［原子数比］のターゲットを用いて成膜し、酸化膜４３０Ｂとして、スパッタリング
法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜
する。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いる
ことができる。第２の加熱処理によって、酸化膜４３０Ａ及び酸化膜４３０Ｂ中の水素や
水などの不純物を除去することなどができる。例えば、窒素雰囲気にて４００℃の温度で
１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を
行う。
次に、酸化膜４３０Ａ及び酸化膜４３０Ｂを島状に加工して、酸化物４３０（酸化物４３
０ａ及び酸化物４３０ｂ）を形成する。この時、酸化物４３０ａ及び酸化物４３０ｂと重
ならない領域の絶縁体４２４がエッチングされて、絶縁体４２２の表面が露出する場合が
ある（図１５参照）。
ここで、酸化物４３０は、少なくとも一部が導電体４０５＿１、導電体４０５＿２と重な
るように形成する。また、酸化物４３０の側面は、絶縁体４２２に対し、略垂直であるこ
とが好ましい。酸化物４３０の側面が、絶縁体４２２に対し、略垂直であることで、トラ
ンジスタ４００ａ、４００ｂを複数設ける際に、小面積化、高密度化が可能となる。なお
、酸化物４３０の側面と絶縁体４２２の上面のなす角が鋭角になる構成にしてもよい。そ
の場合、酸化物４３０の側面と絶縁体４２２の上面のなす角は大きいほど好ましい。
また、酸化物４３０の側面と、酸化物４３０の上面との間に、湾曲面を有してもよい。つ
まり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状とも
いう）。湾曲面は、例えば、酸化物４３０ｂの端部において、曲率半径が、３ｎｍ以上１
０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。端部に角を有さ
ないことで、以降の成膜工程における膜の被覆性が向上する。
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライ
エッチング法やウェットエッチング法を用いることができる。ドライエッチング法による
加工は微細加工に適している。
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因
した不純物が酸化物４３０ａ及び酸化物４３０ｂなどの表面または内部に付着または拡散
することがある。不純物としては、例えば、フッ素または塩素などがある。上記の不純物
などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄
、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜
組み合わせて行ってもよい。ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素
酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、
純水または炭酸水を用いた超音波洗浄を行ってもよい。
次に、第３の加熱処理を行っても良い。加熱処理の条件は、上述の第１の加熱処理の条件
を用いることができる。
次に、絶縁体４２２、及び酸化物４３０の上に、酸化膜４３０ｃとなる酸化膜を成膜する
。酸化膜４３０ｃとなる酸化膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬ
Ｄ法またはＡＬＤ法などを用いて行うことができる。
なお、酸化膜４３０ｃとなる酸化膜は、図１６に示すように、島状に加工して、酸化膜４
３０ｃとする。絶縁体４５０ａ、絶縁体４５０ｂ、導電体４６０ａ及び導電体４６０ｂ形
成前に、酸化膜４３０ｃを形成することで、後工程で形成される絶縁体４５０ａ、絶縁体
４５０ｂ、導電体４６０ａ及び導電体４６０ｂの下側に位置する酸化膜４３０ｃとなる酸
化膜の一部を除去することができる。これにより、隣り合うメモリセルの酸化膜４３０ｃ
となる酸化膜が分離され、メモリセル間において酸化膜４３０ｃとなる酸化膜を介したリ
ークを防ぐことができ、好ましい。酸化膜４３０ｃの形成は、ドライエッチングやウェッ
トエッチングを用いることができる。
次に、絶縁体４２２及び酸化膜４３０ｃの上に、絶縁膜４５０、導電膜４６０、絶縁膜４
７０及び絶縁膜４７１を、順に成膜する（図１６参照）。
絶縁膜４５０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ
法などを用いて行うことができる。ここで、絶縁膜４５０を積層構造としてもよい。例え
ば、絶縁膜４５０を、２層構造とする場合、スパッタリング法を用い、酸素を含む雰囲気
下で、絶縁膜４５０の２層目の成膜することで、絶縁膜４５０の１層目に酸素を添加する
ことができる。
絶縁膜４５０を形成した後、導電膜４６０を形成する前に、第４の加熱処理を行なっても
よい。第４の加熱処理は、第１の加熱処理条件を用いることができる。該加熱処理によっ
て、絶縁膜４５０中の水分濃度及び水素濃度を低減させることができる。
導電膜４６０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ
法などを用いて行うことができる。
絶縁膜４７０及び絶縁膜４７１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬ
Ｄ法またはＡＬＤ法などを用いて行うことができ、特に、絶縁膜４７０は、ＡＬＤ法を用
いて成膜することが好ましい。絶縁膜４７０を、ＡＬＤ法を用いて成膜することで、膜厚
を０．５ｎｍ以上１０ｎｍ以下程度、好ましくは０．５ｎｍ以上３ｎｍ以下程度にするこ
とができる。なお、絶縁膜４７０の成膜は省略することができる。
また、絶縁膜４７１は、導電膜４６０を加工する際のハードマスクとして用いることがで
きる。また、絶縁膜４７１は、積層構造とすることができる。例えば、酸化窒化シリコン
と、該酸化窒化シリコン上に窒化シリコンを配置してもよい。
絶縁膜４７１を形成した後、絶縁膜４７１をエッチングする前に、第５の加熱処理を行な
ってもよい。加熱処理は、第１の加熱処理条件を用いることができる。
次に、リソグラフィー法を用いて、絶縁膜４７１をエッチングして、絶縁体４７１ａ及び
絶縁体４７１ｂを形成する。次に、絶縁体４７１ａ及び絶縁体４７１ｂをハードマスクと
して、導電膜４６０、及び絶縁膜４７０を、エッチングして、導電体４６０ａ及び絶縁体
４７０ａと、導電体４６０ｂ、及び絶縁体４７０ｂと、を形成する。（図１７参照）。
なお、導電体４６０ａ及び絶縁体４７０ａの断面形状は、可能な限りテーパー形状を有し
ないことが好ましい。同様に、導電体４６０ｂ及び絶縁体４７０ｂは、可能な限りテーパ
ー形状を有しないことが好ましい。導電体４６０ａ及び絶縁体４７０ａの側面と、酸化物
４３０の底面とのなす角度は、８０度以上１００度以下が好ましい。同様に、導電体４６
０ｂ及び絶縁体４７０ｂの側面と、酸化物４３０の底面とのなす角度は、８０度以上１０
０度以下が好ましい。これにより、後の工程で、絶縁体４７５ａ、絶縁体４７５ｂを形成
する際、絶縁体４７５ａ、絶縁体４７５ｂを残存させやすくなる。
また、該エッチングにより、絶縁膜４５０、または酸化膜４３０ｃの導電体４６０ａ及び
導電体４６０ｂと重ならない領域の上部がエッチングされる場合がある。この場合、絶縁
膜４５０、または酸化膜４３０ｃの導電体４６０ａ及び導電体４６０ｂと重なる領域の膜
厚が、導電体４６０ａ及び導電体４６０ｂと重ならない領域の膜厚より厚くなる。
次に、絶縁膜４５０と、導電体４６０ａ、絶縁体４７０ａ及び絶縁体４７１ａと、導電体
４６０ｂ、絶縁体４７０ｂ及び絶縁体４７１ｂと、を覆って、絶縁膜４７５を成膜する。
絶縁膜４７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ
法などを用いて行うことができる。例えば、絶縁膜４７５としては、ＣＶＤ法によって、
酸化シリコンを成膜するとよい（図１８参照）。
次に、絶縁膜４７５に異方性のエッチング処理を行うことで、酸化膜４３０ｃ、絶縁膜４
５０、及び絶縁膜４７５を加工し、酸化物４３０＿１ｃ、絶縁体４５０ａ及び絶縁体４７
５ａと、酸化物４３０＿２ｃ、絶縁体４５０ｂ及び絶縁体４７５ｂと、を形成する。絶縁
体４７５ａは、少なくとも、導電体４６０ａ及び絶縁体４７１ａに接して形成され、絶縁
体４７５ｂは、少なくとも、導電体４６０ｂ、及び絶縁体４７１ｂに接して形成される。
異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これに
より、基板面に略平行な面に成膜された、酸化膜４３０ｃ、絶縁膜４５０及び絶縁膜４７
５を除去して、酸化物４３０＿１ｃ、酸化物４３０＿２ｃ、絶縁体４５０ａ、絶縁体４５
０ｂ、絶縁体４７５ａ及び絶縁体４７５ｂを自己整合的に形成することができる（図１９
参照）。
続いて、酸化物４３０＿１ｃ、絶縁体４５０ａ、導電体４６０ａ、絶縁体４７０ａ、絶縁
体４７１ａ及び絶縁体４７５ａと、酸化物４３０＿２ｃ、絶縁体４５０ｂ、導電体４６０
ｂ、絶縁体４７０ｂ、絶縁体４７１ｂ、及び絶縁体４７５ｂと、を介して、絶縁体４２４
、及び酸化物４３０上に膜４４２Ａを成膜する（図２０参照）。
膜４４２Ａは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用い
る。膜４４２Ａは、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステ
ン、クロムなどの金属元素を含む膜とする。なお、膜４４２Ａの成膜は、スパッタリング
法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
続いて、加熱処理を行う。窒素を含む雰囲気下での熱処理により、膜４４２Ａから、膜４
４２Ａの成分である金属元素が酸化物４３０へ、または酸化物４３０の成分である金属元
素が膜４４２Ａへと、拡散し、酸化物４３０の表層に低抵抗化された領域４４２を形成す
ることができる。その後、膜４４２Ａを、除去してもよい（図２１参照）。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに
好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活
性ガス雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。
また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、
１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、２５０
℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃
以上４５０℃以下で行えばよい。
ここで、膜４４２Ａの金属元素、及び酸化物４３０の金属元素により、金属化合物を形成
することで、低抵抗化された領域４４２が形成される。なお、領域４４２は、膜４４２Ａ
の成分と、酸化物４３０の成分とを含む金属化合物を有する層とする。例えば、領域４４
２は、酸化物４３０の金属元素と、膜４４２Ａの金属元素とが、合金化した層を有してい
てもよい。合金化することで、金属元素は比較的安定な状態となり、信頼性の高い半導体
装置を提供することができる。
次に、絶縁体４８０を成膜する。絶縁体４８０の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコー
ト法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オ
フセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法な
どを用いて行うことができる。本実施の形態では、絶縁体４８０として、酸化窒化シリコ
ンを用いる。
絶縁体４８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体
４８０は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４
８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去して
いくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理と
しては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理
として、ＣＭＰ処理を用いる。
また、絶縁体４８０の膜厚を調整することにより、容量素子５００ａ及び容量素子５００
ｂの静電容量を決定することができる。従って、容量素子５００ａ及び容量素子５００ｂ
に求められる静電容量に合わせて、絶縁体４８０の膜厚を適宜設定すればよい。
次に、絶縁体４８０に、トランジスタ４００ａのソース領域またはドレイン領域の他方と
なる領域と、トランジスタ４００ｂのソース領域またはドレイン領域の他方となる領域に
達するように、開口部を形成する（図２２参照）。当該工程は、開口部のアスペクト比が
大きいため、例えば、ハードマスクを用いて、異方性エッチングを行うことが好ましい。
また、アスペクト比が大きい異方性エッチングには、ドライエッチングを用いることが好
ましい。
なお、図２２では、絶縁体４８０を単層構造にしているが、２層以上の積層構造としても
よい。例えば、基板の反りを抑制するために、圧縮応力を有する層と、引っ張り応力を有
する層を積層することで、内部応力を相殺してもよい。
また、絶縁体４８０に設けられた開口部は、絶縁体４７５ａの一部、または絶縁体４７５
ｂの一部と重なるように設けることが好ましい。従って、導電体５１０ａまたは導電体５
１０ｂは、それぞれ絶縁体４７５ａまたは絶縁体４７５ｂの側面に接して設けられる。
従って、上記開口部を形成する条件は、絶縁体４７５ａ及び絶縁体４７５ｂをほとんどエ
ッチングしない条件、即ち絶縁体４７５ａ及び絶縁体４７５ｂのエッチング速度に比べて
絶縁体４８０のエッチング速度が大きいことが好ましい。絶縁体４７５ａ及び絶縁体４７
５ｂのエッチング速度を１とすると、絶縁体４８０のエッチング速度は５以上が好ましく
、より好ましくは１０以上である。この様な開口条件とすることで、開口部の位置及び形
状が、絶縁体４８０の形状と、絶縁体４７５ａの形状または絶縁体４７５ｂの形状とによ
って自己整合的に定まる。それにより、開口部とゲート電極との間隔を小さく設計するこ
とができ、半導体装置の高集積化が可能となる。また、リソグラフィー工程において、導
電体４６０ａ及び導電体４６０ｂと、開口部と、のそれぞれの位置ずれに対する許容範囲
が大きくなるので歩留まりの向上が期待できる。
次に、絶縁体４８０に設けられた開口部を覆って、導電体５１０ａ及び導電体５１０ｂと
なる導電膜を成膜する。導電体５１０ａ及び導電体５１０ｂは、アスペクト比の大きい開
口部の内壁及び底面に沿うように形成される。従って、導電体５１０ａ及び導電体５１０
ｂとなる導電膜は、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜す
ることが好ましく、本実施の形態では、例えば、ＡＬＤ法を用いて成膜した窒化チタンを
導電体５１０ａ及び導電体５１０ｂとして用いる。
次に、絶縁体４８０に設けられた開口部を埋めるように、導電体５１０ａ及び導電体５１
０ｂとなる導電膜上に充填剤を成膜する。充填剤は、この後の工程で行うＣＭＰ処理がで
きる程度に、絶縁体４８０に設けられた開口部を埋め込むことができればよい。よって、
充填剤は絶縁体４８０に設けられた開口部を完全にふさがなくていてもよい。充填剤は絶
縁体を用いてもよいし、導電体を用いてもよい。
次に、ＣＭＰ処理を行って、絶縁体４８０より上の層を除去し、導電体５１０ａ及び導電
体５１０ｂを形成する。例えば、絶縁体４８０を、ＣＭＰ処理に対するストッパーとして
用いてもよい。
次に、エッチング処理を行って、絶縁体４８０に設けられた開口部内の充填剤を除去する
（図２３参照）。エッチング処理としては、ウェットエッチング法及びドライエッチング
法のいずれを用いてもよい。例えば、ウェットエッチング法により、エッチャントとして
フッ酸系の溶液などを用いることで、容易に充填剤を除去することができる。
次に、導電体５１０ａ、導電体５１０ｂ及び絶縁体４８０の上に絶縁体５３０を成膜する
（図２４参照）。絶縁体５３０は、アスペクト比の大きい絶縁体４８０に設けられた開口
部の内側に沿うように、導電体５１０ａ及び導電体５１０ｂ上に形成される。従って、絶
縁体５３０は、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜するこ
とが好ましい。
また、ＡＬＤ法などの成膜方法を用いて絶縁体５３０を成膜し、被覆性良く導電体５１０
ａ、５１０ｂを覆うことで、容量素子５００の上部電極と下部電極が短絡することを防ぐ
ことができる。
また、絶縁体５３０として上記のＨｉｇｈ－ｋ材料、特にハフニウムを含む酸化物を用い
る場合は、結晶構造を有せしめ、比誘電率を増加させるために、加熱処理を行うこともで
きる。
また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニ
ウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び
積層構造としても良い。本実施の形態では、ＡＬＤ法によって、酸化ハフニウム、酸化ア
ルミニウム及び酸化ハフニウムを順に成膜する。
次に、絶縁体５３０の上に導電体５２０ａ及び導電体５２０ｂとなる導電膜を成膜する。
少なくとも導電体５２０ａ及び導電体５２０ｂとなる導電膜は、アスペクト比の大きい絶
縁体４８０に設けられた開口部の内側に、導電体５１０ａまたは導電体５１０ｂ、並びに
絶縁体５３０を介して、形成されることが好ましい。このため、導電体５２０ａ及び導電
体５２０ｂとなる導電膜は、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用い
て成膜することが好ましい。特に、導電体５２０ａ及び導電体５２０ｂとなる導電膜は、
ＣＶＤ法などの埋め込み性の良い成膜方法を用いて成膜することが好ましく、例えば、金
属ＣＶＤ法を用いてタングステンを成膜するとよい。
続いて、導電体５２０ａ及び導電体５２０ｂとなる導電膜を加工し、導電体５２０ａ及び
導電体５２０ｂを形成する（図２５参照）。なお、図２５では、導電体５２０ａ及び導電
体５２０ｂを単層構造として示したが、２層以上の積層構造にしてもよい。
次に、導電体５２０ａ、導電体５２０ｂ、及び絶縁体５３０の上に絶縁体４８４を成膜す
る。続いて、酸化物４３０のうち、トランジスタ４００ａのソース領域またはドレイン領
域の他方となる領域、或いはトランジスタ４００ｂのソース領域またはドレイン領域の他
方となる領域に達するように、開口部を形成する（図２６参照）。当該開口部はアスペク
ト比が大きいので、異方性エッチングを行うことが好ましい。なお、絶縁体４８０、及び
絶縁体４８４に設けられた開口部は、絶縁体４８０に設けられた開口部と同様の方法を用
いてエッチングすればよい。
なお、絶縁体４８０、及び絶縁体４８４に設けられた開口部は、絶縁体４７５ａまたは絶
縁体４７５ｂのいずれか一方、または両方が露出するように設けることが好ましい。従っ
て、導電体４４０は、絶縁体４７５ａまたは絶縁体４７５ｂの一方、または両方の側面に
接して設けられる。
従って、当該開口条件は、絶縁体４７５ａまたは絶縁体４７５ｂをほとんどエッチングし
ない条件、即ち絶縁体４７５ａまたは絶縁体４７５ｂのエッチング速度に比べて絶縁体４
８０のエッチング速度が大きいことが好ましい。絶縁体４７５ａまたは絶縁体４７５ｂの
エッチング速度を１とすると、絶縁体４８０のエッチング速度は５以上が好ましく、より
好ましくは１０以上である。この様な開口条件とすることで、トランジスタ４００ａのソ
ース領域またはドレイン領域の一方となる領域、或いはトランジスタ４００ｂのソース領
域またはドレイン領域の一方となる領域に達するように、開口部を自己整合的に配置する
ことができるので、微細なトランジスタの作製ができる。また、リソグラフィー工程にお
いて、導電体４６０ａ及び導電体４６０ｂと、開口部とのそれぞれの位置ずれに対する許
容範囲が大きくなるので歩留まりの向上が期待できる。
次に、導電体４４０となる導電膜を成膜する。導電体４４０となる導電膜は、水または水
素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい
。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と
、の積層とすることができる。導電体４４０となる導電膜の成膜は、スパッタリング法、
ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、絶縁体４８４上の、導電体４４０となる導電膜を除去す
る。その結果、上記開口部のみに、該導電膜を残存することで上面が平坦な導電体４４０
を形成することができる（図２７参照）。
以上により、図１１に示す、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５
００ａ及び容量素子５００ｂを有する半導体装置を作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、半導体装置の一形態を、図１２を用いて説明する。図１２に示す半導
体装置は、トランジスタ６００の上方に、図１１に示したトランジスタ４００ａ、容量素
子５００ａ、トランジスタ４００ｂ、及び容量素子５００ｂを有している。図１２は、ト
ランジスタ４００ａ、トランジスタ４００ｂ、及びトランジスタ６００のチャネル長方向
の断面図である。図１２に示すトランジスタ４００ａ、容量素子５００ａ、トランジスタ
４００ｂ、容量素子５００ｂの構成については、実施の形態３におけるトランジスタ４０
０ａ、容量素子５００ａ、トランジスタ４００ｂ、容量素子５００ｂについての説明を参
酌することができる。
配線３００１はトランジスタ６００のソース及びドレインの一方と電気的に接続され、配
線３００２はトランジスタ６００のソース及びドレインの他方と電気的に接続され、配線
３００７はトランジスタ６００のゲートと電気的に接続されている。また、配線３００３
はトランジスタ４００ａのソース及びドレインの一方、及びトランジスタ４００ｂのソー
ス及びドレインの一方と電気的に接続され、配線３００４ａはトランジスタ４００ａの第
１のゲート電極と電気的に接続され、配線３００４ｂはトランジスタ４００ｂの第１のゲ
ート電極と電気的に接続され、配線３００６ａはトランジスタ４００ａの第２のゲート電
極と電気的に接続され、配線３００６ｂはトランジスタ４００ｂの第２のゲート電極と電
気的に接続されている。また、配線３００５ａは容量素子５００ａの電極の一方と電気的
に接続され、配線３００５ｂは容量素子５００ｂの電極の一方と電気的に接続されている
。
また、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５
００ｂは、トランジスタ６００の上方に設けられる。トランジスタ６００は、基板６１１
上に設けられ、導電体６１６、絶縁体６１５、基板６１１の一部からなる半導体領域６１
３、及びソース領域またはドレイン領域として機能する低抵抗領域６１４ａ及び低抵抗領
域６１４ｂを有する。トランジスタ６００は、ｐチャネル型、あるいはｎチャネル型のい
ずれでもよい。
半導体領域６１３のチャネル形成領域、その近傍の領域、ソース領域、またはドレイン領
域となる低抵抗領域６１４ａ及び低抵抗領域６１４ｂなどにおいて、シリコン系半導体な
どの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ
（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、Ｇ
ａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子
に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成と
してもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ６００をＨ
ＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）とし
てもよい。
なお、図１２に示すトランジスタ６００は一例であり、その構造に限定されず、回路構成
や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ６００を覆って、絶縁体６２０、絶縁体６２２、絶縁体６２４、及び絶縁体
６２６が順に積層して設けられている。
絶縁体６２０、絶縁体６２２、絶縁体６２４、及び絶縁体６２６として、例えば、酸化シ
リコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化
窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体６２２は、その下方に設けられるトランジスタ６００などによって生じる段差を平
坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体６２２の上面は、平
坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されて
いてもよい。
また、絶縁体６２４には、基板６１１、またはトランジスタ６００などから、トランジス
タ４００ａ及びトランジスタ４００ｂが設けられる領域に、水素や不純物が拡散しないよ
うなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコ
ンを用いることができる。ここで、トランジスタ４００ａ及びトランジスタ４００ｂ等の
酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下
する場合がある。従って、トランジスタ４００ａ及びトランジスタ４００ｂと、トランジ
スタ６００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑
制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することがで
きる。例えば、絶縁体６２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５
０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体６２４の面積当
たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔ
ｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体６２６は、絶縁体６２４よりも誘電率が低いことが好ましい。例えば、絶縁
体６２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体６
２６の比誘電率は、絶縁体６２４の比誘電率の０．７倍以下が好ましく、０．６倍以下が
より好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減
することができる。
また、絶縁体６２０、絶縁体６２２、絶縁体６２４、及び絶縁体６２６にはトランジスタ
６００と電気的に接続する導電体６２８、及び導電体６３０等が埋め込まれている。なお
、導電体６２８、及び導電体６３０はプラグ、または配線としての機能を有する。また、
プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付
与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグ
とが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導
電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体６２８、及び導電体６３０等）の材料としては、金属材料、
合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層
して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高
融点材料を用いることが好ましく、タングステンを用いることが特に好ましい。または、
アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料
を用いることで配線抵抗を低くすることができる。
絶縁体６２６、及び導電体６３０上に、配線層を設けてもよい。例えば、図１２において
、絶縁体６５０及び絶縁体６５２が順に積層して設けられている。また、絶縁体６５０及
び絶縁体６５２には、導電体６５６が形成されている。導電体６５６は、プラグ、または
配線としての機能を有する。なお導電体６５６は、導電体６２８、及び導電体６３０と同
様の材料を用いて設けることができる。
なお、例えば、絶縁体６５０は、絶縁体６２４と同様に、水素に対するバリア性を有する
絶縁体を用いることが好ましい。また、導電体６５６は、水素に対するバリア性を有する
導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体６５０が有す
る開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トラ
ンジスタ６００とトランジスタ４００ａ及びトランジスタ４００ｂとは、バリア層により
分離することができ、トランジスタ６００からトランジスタ４００ａ及びトランジスタ４
００ｂへの水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いる
とよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線として
の導電性を保持したまま、トランジスタ６００からの水素の拡散を抑制することができる
。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を
有する絶縁体６５０と接する構造であることが好ましい。
上記において、導電体６５６を含む配線層、について説明したが、本実施の形態に係る半
導体装置はこれに限られるものではない。導電体６５６を含む配線層と同様の配線層を３
層以下にしてもよいし、導電体６５６を含む配線層と同様の配線層を５層以上にしてもよ
い。
また、絶縁体６５４、及び導電体６５６上に、配線層を設けてもよい。例えば、図１２に
おいて、絶縁体６６０、絶縁体６６２、及び導電体６６６を含む配線層、絶縁体６７２、
絶縁体６７４、及び導電体６７６を含む配線層が順に積層して設けられている。また、絶
縁体６６０、絶縁体６６２、及び導電体６６６を含む配線層と、絶縁体６７２、絶縁体６
７４、及び導電体６７６を含む配線層との間に、複数の配線層を有していてもよい。なお
、導電体６６６、及び導電体６７６は、プラグ、または配線としての機能を有する。また
、絶縁体６６０乃至絶縁体６７４は、上述した絶縁体と同様の材料を用いて設けることが
できる。
絶縁体６７４上には絶縁体４１０、及び絶縁体４１２が、順に積層して設けられている。
絶縁体４１０、及び絶縁体４１２のいずれかは、酸素や水素に対してバリア性のある物質
を用いることが好ましい。
絶縁体４１０には、例えば、基板６１１、またはトランジスタ６００を設ける領域などか
ら、トランジスタ４００ａ及びトランジスタ４００ｂを設ける領域に、水素や不純物が拡
散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体６２４と同
様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用い
ることができる。ここで、トランジスタ４００ａ及びトランジスタ４００ｂ等の酸化物半
導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合
がある。従って、トランジスタ４００ａ及びトランジスタ４００ｂと、トランジスタ６０
０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜
とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体４１０には、酸化アルミ
ニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、
水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化
アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純
物のトランジスタ４００ａ及びトランジスタ４００ｂへの混入を防止することができる。
また、トランジスタ４００ａ及びトランジスタ４００ｂを構成する酸化物からの酸素の放
出を抑制することができる。そのため、トランジスタ４００ａ及びトランジスタ４００ｂ
に対する保護膜として用いることに適している。
また、例えば、絶縁体４１２には、絶縁体６２０と同様の材料を用いることができる。ま
た、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減する
ことができる。例えば、絶縁体４１２として、酸化シリコン膜や酸化窒化シリコン膜など
を用いることができる。
また、絶縁体４１０、絶縁体４１２、絶縁体４１４、及び絶縁体４１６には、導電体４１
８、及びトランジスタ４００ａやトランジスタ４００ｂを構成する導電体等が埋め込まれ
ている。なお、導電体４１８は、トランジスタ４００ａ及びトランジスタ４００ｂ、また
はトランジスタ６００と電気的に接続するプラグ、または配線としての機能を有する。導
電体４１８は、導電体６２８、及び導電体６３０と同様の材料を用いて設けることができ
る。
特に、絶縁体４１０、及び絶縁体４１４と接する領域の導電体４１８は、酸素、水素、及
び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジ
スタ６００とトランジスタ４００ａ及びトランジスタ４００ｂとは、酸素、水素、及び水
に対するバリア性を有する層で、分離することができ、トランジスタ６００からトランジ
スタ４００ａ及びトランジスタ４００ｂへの水素の拡散を抑制することができる。
絶縁体４１２の上方には、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５０
０ａ及び容量素子５００ｂが設けられている。なお、トランジスタ４００ａ、トランジス
タ４００ｂ、容量素子５００ａ及び容量素子５００ｂの構造は、先の実施の形態で説明し
たトランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａ及び容量素子５００
ｂを用いればよい。また、図１２に示すトランジスタ４００ａ、トランジスタ４００ｂ、
容量素子５００ａ及び容量素子５００ｂは一例であり、その構造に限定されず、回路構成
や駆動方法に応じて適切なトランジスタ及び容量素子を用いればよい。
また、導電体４４８を導電体４１８と接するように設けることで、トランジスタ６００と
接続される導電体４５３をトランジスタ４００ａ及びトランジスタ４００ｂの上方に取り
出すことができる。図１２においては、配線３００２をトランジスタ４００ａ及びトラン
ジスタ４００ｂの上方に取り出したが、これに限られることなく、配線３００１または配
線３００７などをトランジスタ４００ａ及びトランジスタ４００ｂの上方に取り出す構成
にしてもよい。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトラ
ンジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上
させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提
供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提
供することができる。または、消費電力が低減された半導体装置を提供することができる
。
次いで、シリコンを用いたトランジスタと容量素子とをメモリセルに有する通常のＤＲＡ
Ｍと、本発明の一態様に係る半導体装置とで、作製に必要となるマスク枚数について比較
した。比較に際し、通常のＤＲＡＭと、本発明の一態様に係る半導体装置とで周辺回路の
作製工程が同じであることを前提とした。また、通常のＤＲＡＭにおけるメモリセル部分
のマスク数は、特開２０１６－１２７１９３号公報に記載された半導体装置の作製方法を
もとに算出した。また、本発明の一態様に係るメモリセル部分のマスク数は、実施の形態
５に記載の作製方法をもとに算出した。
以下の表１に、通常のＤＲＡＭと、本発明の一態様に係る半導体装置（ＤＯＳＲＡＭと示
す）の、概算のマスク枚数を示す。
表１に示すように、周辺回路部分のマスク枚数は、ＤＲＡＭよりもＤＯＳＲＡＭの方が４
枚少ない見積もりとなった。これは、ＤＲＡＭの場合、周辺回路部分のトランジスタとメ
モリセル部分のトランジスタとを作り分けるために、マスクを余分に必要とするからであ
る。具体的にＤＲＡＭの場合、ゲート絶縁膜の作り分けのために２枚、ＬＤＤ構造の作り
分けのために２枚、マスクを余分に必要となった。
また、メモリセル部分のマスク枚数は、ＤＲＡＭよりもＤＯＳＲＡＭの方が３枚少ない見
積もりとなった。これは、ＤＯＳＲＡＭの場合、容量素子５００ａ及び容量素子５００ｂ
がシリンダ型であるため、トランジスタ４００ａと容量素子５００ａとの間の電気的な接
続を確保するためのコンタクトホールの開口工程を省略することができるためである。上
記コンタクトホールは、マスクを変えて２回パターニングする微細加工が必要とされるの
で、ＤＯＳＲＡＭの場合、２枚分のマスクを少なくすることができた。加えて、ＤＯＳＲ
ＡＭでは、動作に必要とされる容量素子５００ａ及び容量素子５００ｂの容量値をＤＲＡ
Ｍに比べて小さく抑えることができるので、容量素子５００ａ及び容量素子５００ｂの高
さ方向における幅を抑えることができ、それにより、容量素子５００ａ及び容量素子５０
０ｂを支持するための支持膜を作製するためのマスク１枚を省略することができた。
また、配線部分のマスク枚数は、ＤＲＡＭよりもＤＯＳＲＡＭの方が４枚多い見積もりと
なった。これは、ＤＯＳＲＡＭでは、第２のゲート電極に電気的に接続されるバックゲー
トゲート配線と、セルアレイ下方のセンスアンプを駆動するための配線とが、追加で必要
になるためである。具体的には、ＤＯＳＲＡＭはＤＲＡＭと比べると、配線２層分が増加
し、４枚のマスクが追加で必要となった。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置又はコンピュータを適用するこ
とができる電子機器等について説明する。
本発明の一態様に係る半導体装置又はコンピュータは、様々な電子機器に搭載することが
できる。特に、本発明の一態様に係る半導体装置は、電子機器に内蔵されるメモリとして
用いることができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ
型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタル
サイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲー
ム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生
装置、などが挙げられる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信する
ことで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及
び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数
、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、
放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有
していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（
静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレン
ダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行す
る機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機
能等を有することができる。図２８に、電子機器の例を示す。
図２８（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている
。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用イン
ターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０
に備えられている。
図２８（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型
情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード
５３０３と、を有する。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例とし
て、それぞれ図２８（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用
情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用
情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ
Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
図２８（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍
冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する
。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品とし
ては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、
ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーデ
ィオビジュアル機器などが挙げられる。
図２８（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム
機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
図２８（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態
様の半導体装置又はコンピュータを適用するゲーム機はこれに限定されない。本発明の一
態様の半導体装置又はコンピュータを適用するゲーム機としては、例えば、家庭用の据え
置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲー
ム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
図２８（Ｅ１）は移動体の一例である自動車５７００を示し、図２８（Ｅ２）は、自動車
の室内におけるフロントガラス周辺を示す図である。図２８（Ｅ１）では、ダッシュボー
ドに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他
、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行
距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができ
る。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせ
て適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１
乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの
映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。
すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによっ
て、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映
すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０
４は、照明装置として用いることもできる。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に
限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター
、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動
体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与する
ことができる。
上記の各種電子機器に、本発明の一態様の半導体装置又はコンピュータを用いることによ
り、電子機器の小型化、高速化、又は低消費電力化を図ることができる。また、低消費電
力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺
回路、及びモジュールへの影響を少なくすることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
［実施例］
本実施例では、セルアレイＣＡをセンスアンプアレイＳＡＡ等の上方に積層した構造によ
る効果について説明する。ここでは特に、積層構造が動作速度、回路面積などに与える影
響についての評価結果について説明する。なお、本実施例では、図２（Ｂ－１）乃至図２
（Ｂ－３）に示すようにＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａ
ｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）ともいう。
評価には、４種類の記憶回路（記憶回路Ａ乃至Ｄ）を用いた。記憶回路Ａはメモリセルに
Ｓｉトランジスタを用いたＤＲＡＭであり、記憶回路Ｂ、Ｃ、ＤはＤＯＳＲＡＭである。
記憶回路Ｂは、セルアレイＣＡとセンスアンプアレイＳＡＡを積層せずに同一層に設けた
構造を有する記憶回路である。記憶回路Ｃは、図３（Ａ）に示すように、センスアンプア
レイＳＡＡの上方にセルアレイＣＡを積層した構造（積層構造Ａ）を有する記憶回路であ
る。記憶回路Ｄは、図３（Ｂ）に示すように、駆動回路ＲＤ、センスアンプアレイＳＡＡ
、及びグローバルセンスアンプＧＳＡの上方にセルアレイＣＡを積層した構造（積層構造
Ｂ）を有する記憶回路である。
まず、記憶回路Ａ乃至Ｄの動作速度の比較を行った。記憶回路Ａ（ＤＲＡＭ）の動作速度
は、配線ＷＬの幅が２５ｎｍ、長さが１４０ｎｍである場合を想定して算出した。また、
記憶回路Ｂ、Ｃ、Ｄ（ＤＯＳＲＡＭ）の動作速度は、配線ＷＬの幅が２５ｎｍ、長さが２
５ｎｍである場合を想定して算出した。記憶回路Ａ乃至Ｄのそれぞれについて、メモリセ
ルＭＣの抵抗、配線ＢＬの容量値ＣＢＬ、メモリセルＭＣに設けられた容量素子の容量値
Ｃｓ、メモリセルＭＣの動作速度を見積もった結果を、表２に示す。なお、メモリセルＭ
Ｃの動作速度は、記憶回路Ａ（ＤＲＡＭ）の速度を１として算出した。
表２に示すように、積層構造を用いることにより、配線ＢＬの容量を低減し、メモリセル
ＭＣの容量素子を小さくできることが分かる。また、これにより、積層構造を用いた記憶
回路（記憶回路Ｃ、Ｄ）は高速動作が可能となることが分かる。
また、記憶回路Ａ乃至Ｄについて、メモリセルＭＣのデータの保持時間、一の配線ＢＬに
接続されたメモリセルＭＣの数、面積削減率を見積もった結果を、表３に示す。なお、面
積削減率は、記憶回路Ａ（ＤＲＡＭ）を基準として算出した。
表３に示すように、積層構造は面積の削減に有効であることが分かる（記憶回路Ｃ、Ｄ）
。また、積層Ｂの構造を用いることにより、積層Ａの構造よりもさらに面積の削減が可能
であることが分かる。
以上のように、ＯＳトランジスタを用いてメモリセルＭＣを形成し、センスアンプアレイ
ＳＡＡ等の上方に積層する構造が、記憶回路の高速化及び面積削減に有効であることが分
かる。
１０：半導体装置、１１：ブロック、５０：コンピュータ、５１：処理部、５２：記憶部
、５３：記憶部、５４：入力部、５５：出力部、５６：伝送路、２００：トランジスタ、
４００ａ：トランジスタ、４００ｂ：トランジスタ、４０５＿１：導電体、４０５＿１ａ
：導電体、４０５＿１ｂ：導電体、４０５＿２：導電体、４０５＿２ａ：導電体、４０５
＿２ｂ：導電体、４１０：絶縁体、４１２：絶縁体、４１４：絶縁体、４１６：絶縁体、
４１８：導電体、４２０：絶縁体、４２２：絶縁体、４２４：絶縁体、４３０：酸化物、
４３０＿１ｃ：酸化物、４３０＿２ｃ：酸化物、４３０ａ：酸化物、４３０Ａ：酸化膜、
４３０ｂ：酸化物、４３０Ｂ：酸化膜、４３０ｃ：酸化膜、４３０＿ｃ１：酸化物、４３
０＿ｃ２：酸化物、４４０：導電体、４４２：領域、４４２ｂ：導電体、４４２ａ：導電
体、４４２Ａ：膜、４４２ｂ：導電体、４４２ｃ：導電体、４４３ａ：領域、４４３ｂ：
領域、４４３ｃ：領域、４４４：絶縁体、４４６：導電体、４４８：導電体、４５０：絶
縁膜、４５０＿１：絶縁体、４５０＿２：絶縁体、４５０ａ：絶縁体、４５０ｂ：絶縁体
、４５３：導電体、４６０：導電膜、４６０＿１：導電体、４６０＿１ａ：導電体、４６
０＿１ｂ：導電体、４６０＿２：導電体、４６０＿２ａ：導電体、４６０＿２ｂ：導電体
、４６０ａ：導電体、４６０ｂ：導電体、４７０：絶縁膜、４７０ａ：絶縁体、４７０ｂ
：絶縁体、４７１：絶縁膜、４７１ａ：絶縁体、４７１ｂ：絶縁体、４７４：絶縁体、４
７５：絶縁膜、４７５ａ：絶縁体、４７５ｂ：絶縁体、４８０：絶縁体、４８１：絶縁体
、４８４：絶縁体、４９０：絶縁体、４９１：絶縁体、４９２ａ：導電体、４９２ｂ：導
電体、５００：容量素子、５００ａ：容量素子、５００ｂ：容量素子、５１０：導電体、
５１０ａ：導電体、５１０ｂ：導電体、５２０ａ：導電体、５２０ｂ：導電体、５３０：
絶縁体、５４０：絶縁体、６００：トランジスタ、６１１：基板、６１３：半導体領域、
６１４ａ：低抵抗領域、６１４ｂ：低抵抗領域、６１５：絶縁体、６１６：導電体、６２
０：絶縁体、６２２：絶縁体、６２４：絶縁体、６２６：絶縁体、６２８：導電体、６３
０：導電体、６５０：絶縁体、６５２：絶縁体、６５４：絶縁体、６５６：導電体、６６
０：絶縁体、６６２：絶縁体、６６６：導電体、６７２：絶縁体、６７４：絶縁体、６７
６：導電体、３００１：配線、３００２：配線、３００３：配線、３００４ａ：配線、３
００４ｂ：配線、３００５ａ：配線、３００５ｂ：配線、３００６ａ：配線、３００６ｂ
：配線、３００７：配線、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部
、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：
ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１
：表示部、５７００：自動車、５７０１：表示パネル、５７０２：表示パネル、５７０３
：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５
８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (1)

  1. セルアレイと、
    前記セルアレイに電気的に接続された駆動回路と、
    前記セルアレイに電気的に接続された第１の増幅回路と、
    前記第１の増幅回路に電気的に接続された第２の増幅回路と、を有し、
    前記セルアレイは、複数のメモリセルを有し、
    前記第１の増幅回路は、前記セルアレイから入力された電位を増幅する機能を有し、
    前記第２の増幅回路は、前記第１の増幅回路から入力された電位を増幅する機能を有し、
    前記駆動回路、前記第１の増幅回路および前記第２の増幅回路のそれぞれは、前記セルアレイと重なる領域を有する半導体装置。
JP2024021672A 2017-09-06 2024-02-16 半導体装置 Pending JP2024056909A (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2017170766 2017-09-06
JP2017171116 2017-09-06
JP2017170766 2017-09-06
JP2017171116 2017-09-06
PCT/IB2018/056697 WO2019049013A1 (ja) 2017-09-06 2018-09-03 半導体装置
JP2019540138A JP7112410B2 (ja) 2017-09-06 2018-09-03 半導体装置
JP2022117079A JP2022140554A (ja) 2017-09-06 2022-07-22 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022117079A Division JP2022140554A (ja) 2017-09-06 2022-07-22 半導体装置

Publications (1)

Publication Number Publication Date
JP2024056909A true JP2024056909A (ja) 2024-04-23

Family

ID=65633692

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2019540138A Active JP7112410B2 (ja) 2017-09-06 2018-09-03 半導体装置
JP2022117079A Withdrawn JP2022140554A (ja) 2017-09-06 2022-07-22 半導体装置
JP2024021672A Pending JP2024056909A (ja) 2017-09-06 2024-02-16 半導体装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2019540138A Active JP7112410B2 (ja) 2017-09-06 2018-09-03 半導体装置
JP2022117079A Withdrawn JP2022140554A (ja) 2017-09-06 2022-07-22 半導体装置

Country Status (5)

Country Link
US (2) US10984840B2 (ja)
JP (3) JP7112410B2 (ja)
KR (2) KR20240063206A (ja)
CN (2) CN111052236B (ja)
WO (1) WO2019049013A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019162802A1 (ja) * 2018-02-23 2019-08-29 株式会社半導体エネルギー研究所 記憶装置およびその動作方法
US11144228B2 (en) 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
JP2021108307A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
WO2023126741A1 (ja) * 2021-12-29 2023-07-06 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び半導体装置の作製方法
TW202347622A (zh) * 2022-03-25 2023-12-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19852886A1 (de) * 1998-11-17 2000-05-25 Braun Gmbh Sicherheitseinrichtung für ein Wärmegerät
JP2001003190A (ja) 1999-06-17 2001-01-09 Toshihiko Yamashita 電解装置
JP4654471B2 (ja) * 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
KR101160822B1 (ko) * 2004-07-27 2012-06-29 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치
TWI382264B (zh) 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
US7551471B2 (en) 2006-04-28 2009-06-23 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device
JP2009105195A (ja) * 2007-10-23 2009-05-14 Elpida Memory Inc 半導体装置の構造および製造方法
JP2009135219A (ja) * 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US9230615B2 (en) 2011-10-24 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US10325651B2 (en) * 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
TWI735206B (zh) 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP6635670B2 (ja) 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
KR20170069207A (ko) 2014-10-10 2017-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 회로 기판, 및 전자 기기
JP2016127193A (ja) 2015-01-07 2016-07-11 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
TWI695513B (zh) 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US9818848B2 (en) * 2015-04-29 2017-11-14 Yale University Three-dimensional ferroelectric FET-based structures
US9728243B2 (en) 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
US9627034B2 (en) 2015-05-15 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Electronic device
US10424671B2 (en) 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
JP6802656B2 (ja) 2015-07-30 2020-12-16 株式会社半導体エネルギー研究所 メモリセルの作製方法及び半導体装置の作製方法
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
US20170221899A1 (en) 2016-01-29 2017-08-03 Semiconductor Energy Laboratory Co., Ltd. Microcontroller System
US10622059B2 (en) 2016-03-18 2020-04-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor based memory device
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
US10037294B2 (en) 2016-05-20 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10210915B2 (en) 2016-06-10 2019-02-19 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the same
JPWO2018167588A1 (ja) 2017-03-13 2020-01-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11031403B2 (en) 2017-04-28 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
WO2019021098A1 (en) * 2017-07-26 2019-01-31 Semiconductor Energy Laboratory Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
JPWO2019048987A1 (ja) 2017-09-06 2020-10-15 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ

Also Published As

Publication number Publication date
US20200279589A1 (en) 2020-09-03
CN111052236B (zh) 2024-03-05
CN111052236A (zh) 2020-04-21
KR20200051650A (ko) 2020-05-13
JP7112410B2 (ja) 2022-08-03
KR20240063206A (ko) 2024-05-09
US20210280221A1 (en) 2021-09-09
CN117912516A (zh) 2024-04-19
US11721370B2 (en) 2023-08-08
KR102663775B1 (ko) 2024-05-03
US10984840B2 (en) 2021-04-20
JP2022140554A (ja) 2022-09-26
JPWO2019049013A1 (ja) 2020-10-29
WO2019049013A1 (ja) 2019-03-14

Similar Documents

Publication Publication Date Title
US11309431B2 (en) Memory device, semiconductor device, and electronic device
JP2024056909A (ja) 半導体装置
US11031506B2 (en) Semiconductor device including transistor using oxide semiconductor
WO2019111088A1 (ja) 記憶装置、および電子機器
US11742431B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2019047101A (ja) 半導体装置、および半導体装置の作製方法
WO2021033075A1 (ja) メモリセルおよび記憶装置
WO2019202440A1 (ja) 記憶装置および電子機器
JP7297683B2 (ja) 半導体装置
KR20220006071A (ko) 반도체 장치
JP2020031503A (ja) 半導体装置
JP7287970B2 (ja) 半導体装置、および半導体装置の作製方法
WO2021048672A1 (ja) 半導体装置
JP2023086851A (ja) 半導体装置
JP2019153655A (ja) 半導体装置、および半導体装置の作製方法
JP2019185833A (ja) 記憶装置、記憶装置の動作方法、および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240308