JP6105266B2 - 記憶装置 - Google Patents

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Description

本発明は、記憶装置の構成に関する。特に本発明は、折り返し型のダイナミック型ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）の構成に関する。
記憶装置であるＤＲＡＭは、低コスト化が進んでおり、さらなる低コスト化を図る上で、大容量化の研究開発が活発である。大容量化は、例えば、メモリセルのレイアウト変更、及び素子の微細化によって達成することができるものの、メモリセルの寸法の縮小や、素子の小型化には限界がある。
メモリセルのレイアウト変更を考える場合、開放型のビット線構造、または折り返し型のビット線構造のいずれかを採用することが考えられる。開放型のビット線構造は、メモリセルの寸法の縮小をすることができるものの、データの読み出し時のノイズに弱い。また、折り返し型のビット線構造は、データの読み出し時のノイズに強いものの、メモリセルの寸法の縮小をすることが難しい。折り返し型のビット線構造がデータの読み出し時のノイズに強いのは、センスアンプに接続された第１のビット線（読み出し用ビット線）及び第２のビット線（参照用ビット線）が、同じワード線に重畳することで、ワード線の信号によるノイズが同じようにかかり、ノイズを相殺できるためである。
またメモリセルのレイアウト変更における別のアプローチとして、特許文献１及び特許文献２に示すように、素子を３次元的に積層することで、メモリセルの寸法の縮小をすることもある。
特開平１１−４０７７２号公報 国際公開第９９／６３５２７号
上述の折り返し型のビット線構造において、メモリセルの寸法の縮小をするために、メモリセルを３次元的に積層して単位面積あたりの記憶容量を大きくすることが考えられる。しかしながら、単にメモリセルを３次元的に積層すると、センスアンプに接続された第１のビット線及び第２のビット線が積層する場合に、同じワード線に重畳する第１のビット線及び第２のビット線で、ワード線の信号によるノイズに大きな差が生じてしまい、ノイズが大きくなってしまう。
そこで本発明の一態様は、折り返し型のビット線構造を有する記憶装置において、メモリセルを３次元的に積層する際の同じワード線に重畳する第１のビット線及び第２のビット線で、ワード線の信号によるノイズを小さくすることを課題の一とする。
本発明の一態様は、センスアンプを有する駆動回路と、積層して設けられた、第１のビット線及び第１のワード線に電気的に接続された第１のメモリセルを有する第１のメモリセルアレイ、及び第２のビット線及び第２のワード線に電気的に接続された第２のメモリセルを有する第２のメモリセルアレイと、を有し、第１のビット線及び第２のビット線が折り返し型となるようにセンスアンプと電気的に接続され、駆動回路上では、第１のワード線、第１のビット線、第２のビット線、第２のワード線の順に配置される記憶装置である。
本発明の一態様は、駆動回路によって駆動される第１のメモリセルアレイ及び第２のメモリセルアレイと、を有し、第１のメモリセルアレイは、第１のビット線及び第１のワード線に電気的に接続された第１のメモリセルを有し、第２のメモリセルアレイは、第２のビット線及び第２のワード線に電気的に接続された第２のメモリセルを有し、駆動回路は、第１のビット線及び第２のビット線が、第１のワード線及び第２のワード線と交差することで、折り返し型となるように電気的に接続されたセンスアンプを有し、第１のメモリセルアレイ及び第２のメモリセルアレイは、重ねて配置され、駆動回路上で、第１のワード線、第１のビット線、第２のビット線、第２のワード線の順に配置されることを特徴とする記憶装置である。
本発明の一態様において、第１のビット線と第２のビット線は、層間絶縁膜を挟んで重畳して配置されていることを特徴とする記憶装置が好ましい。
本発明の一態様において、第１のメモリセルは、第１の半導体層と、第１のソース電極及び第１のドレイン電極と、第１のゲート絶縁層と、第１のゲート絶縁層を挟んで第１の半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、第１のソース電極及び第１のドレイン電極の一方と、第１のゲート絶縁層と、第１のゲート絶縁層を挟んで第１のソース電極及び第１のドレイン電極の一方と重畳する第１の導電層と、を有する第１の容量素子と、を有し、第１のゲート電極は、第１のワード線であり、第１のソース電極及び第１のドレイン電極の他方は、第１のトランジスタ上に設けられた第１のビット線に接続されていることを特徴とする記憶装置が好ましい。
本発明の一態様において、第２のメモリセルは、第２の半導体層と、第２のソース電極及び第２のドレイン電極と、第２のゲート絶縁層と、第２のゲート絶縁層を挟んで第２の半導体層と重畳する第２のゲート電極と、を有する第２のトランジスタと、第２のソース電極及び第２のドレイン電極の一方と、第２のゲート絶縁層と、第２のゲート絶縁層を挟んで第２のソース電極及び第２のドレイン電極の一方と重畳する第２の導電層と、を有する第２の容量素子と、を有し、第２のゲート電極は、第２のワード線であり、第２のソース電極及び第２のドレイン電極の他方は、第２のトランジスタ下に設けられた第２のビット線に接続されていることを特徴とする記憶装置が好ましい。
本発明の一態様において、第１の半導体層及び第２の半導体層が有するチャネル形成領域は、酸化物半導体を有することを特徴とする記憶装置が好ましい。
本発明の一態様において、駆動回路は、第１のメモリセルアレイ及び第２のメモリセルアレイに積層して設けられる記憶装置が好ましい。
本発明の一態様において、駆動回路は、第３のトランジスタを用いて形成され、第３のトランジスタは、単結晶半導体基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域上の第３のゲート絶縁層と、チャネル形成領域と重畳して第３のゲート絶縁層上に設けられた第３のゲート電極と、を有することを特徴とする記憶装置が好ましい。
本発明の一態様により、折り返し型のビット線構造を有する記憶装置において、メモリセルを３次元的に積層して最小加工寸法を小さくする際の同じワード線に重畳する第１のビット線及び第２のビット線での、ワード線の信号によるノイズを小さくすることができる。その結果、情報の大記憶容量化が図られ、且つノイズによる情報の読み出しのエラーが低減された記憶装置を提供することができる。
記憶装置の構成を示す上面図、回路図、断面図。 実施の形態１の構成とする効果について説明するための図。 記憶装置のメモリセルアレイを説明するための回路図。 センスアンプの回路構成を説明するための図。 記憶装置の動作を説明するためのタイミングチャート図。 記憶装置の構成を説明するための模式図。 記憶装置の構成を説明するための断面図。 記憶装置の構成を説明するための模式図。 記憶装置の構成を説明するための上面図、断面図。 記憶装置の構成を説明するための上面図、断面図。 メモリセルの作製方法を示す図。 記憶装置を具備する電子機器を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁層は上面図には表さない場合がある。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
例えば、ワード線の一部が第１のトランジスタの第１のゲート電極として用いられてもよい。容量線の一部が容量素子の電極層として用いられてもよい。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。
（実施の形態１）
本発明の一態様に係る記憶装置の構成について、図１乃至図６を参照して説明する。
図１（Ａ）は、記憶装置の構成の一例を示す概念図である。本発明の一態様に係る記憶装置は、上部に複数のメモリセルアレイを有し、下部に複数のメモリセルアレイを駆動させるための駆動回路を有する、積層構造の記憶装置である。なお、駆動回路は、制御回路や、論理回路を有していてもよいし、アナログ回路を有していても構わない。また、演算回路を有していてもよい。
図１（Ａ）に示す記憶装置は、上部に複数のメモリセルを有するメモリセルアレイ２０１Ａ（第１のメモリセルアレイともいう）、複数のメモリセルを有するメモリセルアレイ２０１Ｂ（第２のメモリセルアレイともいう）を有し、下部に、メモリセルアレイ２０１Ａ及びメモリセルアレイ２０１Ｂを動作させるための駆動回路２００を有する。
駆動回路２００上で、メモリセルアレイ２０１Ａとメモリセルアレイ２０１Ｂは重ねて配置される。よって、単位面積あたりの記憶容量を高めることができる。
本発明の特徴は、多層配線技術を用いて重ねて配置された、第１のビット線及び第１のワード線に接続された第１のメモリセルを有する第１のメモリセルアレイと、及び第２のビット線及び第２のワード線に接続された第２のメモリセルを有する第２のメモリセルアレイにおける、第１のビット線及び第２のビット線が駆動回路であるセンスアンプに折り返し型のビット線構造となるよう接続された構造において、駆動回路上では、第１のワード線、第１のビット線、第２のビット線、第２のワード線の順に配置される記憶装置である。そこで、次いで図１（Ｂ）では、センスアンプを含む折り返し型のビット線構造を有する回路図について示し、次いで図１（Ｃ）では、駆動回路上での、第１のワード線、第１のビット線、第２のビット線、第２のワード線の断面構造を示すこととする。
図１（Ｂ）は、折り返し型のビット線構造となるようにビット線がセンスアンプに接続された第１のメモリセル及び第２のメモリセルを表す回路図である。図１（Ｂ）において、第１のビット線ＢＬ＿１及び第２のビット線ＢＬ＿２は、同じセンスアンプ２１０に接続されている。第１のビット線ＢＬ＿１は第１のメモリセル２１１Ａに接続されている。第２のビット線ＢＬ＿２は第２のメモリセル２１１Ｂに接続されている。
図１（Ｂ）において、第１のメモリセル２１１Ａは、トランジスタ２２２Ａ（第１のトランジスタともいう）及び容量素子２２３Ａ（第１の容量素子ともいう）を有する。トランジスタ２２２Ａのゲートは、第１のワード線ＷＬ＿１に接続されている。
図１（Ｂ）において、第２のメモリセル２１１Ｂは、トランジスタ２２２Ｂ（第２のトランジスタともいう）及び容量素子２２３Ｂ（第２の容量素子ともいう）を有する。トランジスタ２２２Ｂのゲートは、第２のワード線ＷＬ＿２に接続されている。
図１（Ｃ）には、図１（Ｂ）で示した折り返し型のビット線構造となるように第１のビット線ＢＬ＿１及び第２のビット線ＢＬ＿２が接続された第１のメモリセル２１１Ａ及び第２のメモリセル２１１Ｂが、積層して配置された断面の模式図を示す。図１（Ｃ）では、トランジスタが積層して設けられた素子部２３１と、各層を電気的に接続するための配線部２３２について示している。また図１（Ｃ）では、図１（Ａ）で示した駆動回路２００、メモリセルアレイ２０１Ａ及びメモリセルアレイ２０１Ｂを積層する構造を示している。
駆動回路２００は、半導体層、ソース電極、ドレイン電極、ゲート電極を有するトランジスタ２４１が設けられる。トランジスタ２４１の半導体層には、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体基板を用いることが好ましい。単結晶半導体基板を用いたトランジスタは、十分な高速動作が可能である。したがって、駆動回路２００は、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
図１（Ｃ）において、メモリセルアレイ２０１Ａの第１のメモリセル２２１Ａは、第１のワード線ＷＬ＿１に接続されたトランジスタ２２２Ａ、及び容量素子２２３Ａを有する。またメモリセルアレイ２０１Ａの第１のメモリセル２２１Ａ上には、第１のビット線ＢＬ＿１を有する。
図１（Ｃ）において、メモリセルアレイ２０１Ｂの第２のメモリセル２２１Ｂは、第２のビット線ＢＬ＿２を有する。またメモリセルアレイ２０１Ｂの第２のビット線ＢＬ＿２上には、第２のワード線ＷＬ＿２に接続されたトランジスタ２２２Ｂ、及び容量素子２２３Ｂを有する。
図１（Ｃ）に示すように、本発明の特徴は、駆動回路２００上のメモリセルアレイ２０１Ａ及びメモリセルアレイ２０１Ｂでは、第１のワード線ＷＬ＿１、第１のビット線ＢＬ＿１、第２のビット線ＢＬ＿２、第２のワード線ＷＬ＿２の順に配置される記憶装置とすることである。
ここでメモリセルアレイ２０１Ａ及びメモリセルアレイ２０１Ｂが同じ積層順序である、第１のワード線ＷＬ＿１、第１のビット線ＢＬ＿１、第２のワード線ＷＬ＿２、第２のビット線ＢＬ＿２の順に配置される記憶装置の断面構造を図２（Ａ）に示す。また図１（Ｃ）に示す、第１のワード線ＷＬ＿１、第１のビット線ＢＬ＿１、第２のビット線ＢＬ＿２、第２のワード線ＷＬ＿２の順に配置される記憶装置の断面構造を図２（Ｂ）に示す。そして、図２（Ａ）と図２（Ｂ）とを比較し、本発明の効果について述べる。
図２（Ａ）は、図１（Ｃ）と同様に図示した、第１のワード線ＷＬ＿１、第１のビット線ＢＬ＿１、第２のワード線ＷＬ＿２、第２のビット線ＢＬ＿２の順に配置した断面の模式図である。なお図２（Ａ）において、理解をしやすくするため、説明に用いる第１のワード線ＷＬ＿１、第１のビット線ＢＬ＿１、第２のビット線ＢＬ＿２を実線で示し、他の構成を点線で示している。
図２（Ａ）において、折り返し型のビット線構造を有する記憶装置では、第１のワード線ＷＬ＿１または第２のワード線ＷＬ＿２の電位を変化させた際、重畳して設けられた第１のビット線ＢＬ＿１及び第２のビット線ＢＬ＿２にノイズがかかる。このノイズの差は、一例としては、第１のワード線ＷＬ＿１が、第１のビット線ＢＬ＿１と重畳して形成される静電容量Ｃ１、第２のビット線ＢＬ＿２と重畳して形成される静電容量Ｃ２の差によって決まる。
一方、図２（Ｂ）には、図１（Ｃ）で図示した、第１のワード線ＷＬ＿１、第１のビット線ＢＬ＿１、第２のビット線ＢＬ＿２、第２のワード線ＷＬ＿２の順に配置した断面の模式図を示している。なお図２（Ｂ）において、理解をしやすくするため、図２（Ａ）と同様に、説明に用いる第１のワード線ＷＬ＿１、第１のビット線ＢＬ＿１、第２のビット線ＢＬ＿２を実線で示し、他の構成を点線で示している。
図２（Ｂ）において、折り返し型のビット線構造を有する記憶装置では、第１のワード線ＷＬ＿１または第２のワード線ＷＬ＿２の電位を変化させた際、図２（Ａ）と同様に、重畳して設けられた第１のビット線ＢＬ＿１及び第２のビット線ＢＬ＿２にノイズがかかる。このノイズの差は、一例としては、第１のワード線ＷＬ＿１が、第１のビット線ＢＬ＿１と重畳して形成される静電容量Ｃ１、第２のビット線ＢＬ＿２と重畳して形成される静電容量Ｃ３の差によって決まる。
図２（Ｂ）に示す断面の模式図では、静電容量Ｃ１に比べて、静電容量Ｃ３は間に層間絶縁層を有しており、静電容量の差｜Ｃ１−Ｃ３｜を有することになる。一方で、図２（Ａ）に示す断面の模式図では、静電容量Ｃ１に比べて、静電容量Ｃ２は間に第２のワード線ＷＬ＿２等の別の層を有しており、静電容量の差｜Ｃ１−Ｃ２｜を有することになる。この静電容量の差を比較すると、｜Ｃ１−Ｃ２｜より｜Ｃ１−Ｃ３｜が小さい。従って、本発明の一態様である図１（Ｃ）及び図２（Ｂ）は、折り返し型のビット線構造を有する記憶装置において、メモリセルを３次元的に積層する際の同じワード線に重畳する第１のビット線及び第２のビット線で、ワード線の信号によるノイズを小さくすることができる。
次いで、メモリセル及びメモリセル周辺の回路の構成について説明する。
図３（Ａ）に、図１（Ｂ）で説明した第１のメモリセル２２１Ａ及び第２のメモリセル２２１Ｂに適用可能なメモリセルの回路構成の一例を示す。図３（Ａ）に示すメモリセル２２１は、トランジスタ２２２と、容量素子２２３によって構成される。
図３（Ａ）に示すメモリセル２２１において、ビット線ＢＬは、トランジスタ２２２のソース電極又はドレイン電極の一方に接続されている。ワード線ＷＬは、トランジスタ２２２のゲート電極に接続されている。トランジスタ２２２のソース電極又はドレイン電極の他方は、容量素子２２３に接続されている。
次に、図３（Ａ）に示すメモリセル２２１に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ２２２がオン状態となる電位として、トランジスタ２２２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２２３の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２２２がオフ状態となる電位として、トランジスタ２２２をオフ状態とすることにより、容量素子２２３の電圧が保持される（保持）。
なおトランジスタ２２２のオフ電流を極めて小さいものとすることで、容量素子２２３の第１の端子の電位（あるいは容量素子２２３に蓄積された電荷）を長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ２２２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２２３とが導通し、ビット線ＢＬと容量素子２２３の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２２３に蓄積された電荷によって、異なる値をとる。
例えば、容量素子２２３の一方の電極の電位をＶ、容量素子２２３の静電容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ´ＶＢ０＋Ｃ´Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２２１の状態として、容量素子２２３の一方の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ´ＶＢ０＋Ｃ´Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ´ＶＢ０＋Ｃ´Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
また図３（Ｂ）に、図３（Ａ）で説明したメモリセル２２１が複数設けられたメモリセルアレイ３０１と周辺回路の一部の回路図を示す。なお、図３（Ｂ）では、理解を容易にするために、回路図上では、メモリセルアレイ３０１と周辺回路の一部とが同一平面に設けられているように示している。しかし実際の記憶装置では、周辺回路の一部は、メモリセルアレイ３０１の下部に設けられているものとする。また、メモリセルアレイ３０１は一つのメモリセルアレイとして示しているが、各メモリセルは第１のメモリセルアレイと第２のメモリセルアレイとに振り分けられ、図１（Ａ）乃至（Ｃ）で説明したように第１のメモリセルアレイと第２のメモリセルアレイの各メモリセルが重畳するように設けられているものとする。
図３（Ｂ）に示すメモリセルアレイ３０１は、ｍ本のワード線ＷＬ＿１乃至ワード線ＷＬ＿ｍと、ｎ本のビット線ＢＬ＿１乃至ビット線ＢＬ＿ｎと、奇数行のワード線と奇数列のビット線に接続された第１のメモリセル２２１Ａと、偶数行のワード線と偶数列のビット線に接続された第２のメモリセル２２１Ｂを有する。ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｍは、ワード線駆動回路３０２に接続されている。また、ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｎは、ビット線駆動回路３０３に接続される。また、ワード線駆動回路３０２及びビット線駆動回路３０３は、それぞれメモリ制御回路３０６に接続される。
ビット線駆動回路３０３は、コラムデコーダ３０４及びセンスアンプ群３０５を有し、センスアンプ群３０５は、センスアンプ３０５＿１乃至３０５＿ｎ／２を有する。コラムデコーダ３０４は、センスアンプ３０５＿１乃至３０５＿ｎ／２と、コラムアドレス線ＣＡ＿１乃至ＣＡ＿ｎ／２を介して接続されている。
図４に、センスアンプ群３０５に適用されるセンスアンプ３０５＿１の回路構成を示す。
図４に示すセンスアンプは、信号線φｐｃにトランジスタ４０１のゲート電極、トランジスタ４０２のゲート電極、及びトランジスタ４０３のゲート電極に接続されている。また、トランジスタ４０２のソース電極及びドレイン電極の一方と、トランジスタ４０３のソース電極及びドレイン電極の一方は、信号線Ｖｐｃに接続されている。トランジスタ４０２のソース電極及びドレイン電極の他方は、第１のビット線ＢＬ＿１に接続されている。トランジスタ４０３のソース電極及びドレイン電極の他方は、第２のビット線ＢＬ＿２に接続されている。トランジスタ４０１のソース電極及びドレイン電極の一方は、第１のビット線ＢＬ＿１に接続されており、トランジスタ４０１のソース電極及びドレイン電極の他方は、第２のビット線ＢＬ＿２に接続されている。また、トランジスタ４０４のゲート電極と、トランジスタ４０５のゲート電極と、トランジスタ４０６のソース電極及びドレイン電極の一方と、トランジスタ４０７のソース電極及びドレイン電極の一方と、第１のビット線ＢＬ＿１とは接続されている。また、トランジスタ４０６のゲート電極と、トランジスタ４０７のゲート電極と、トランジスタ４０４のソース電極及びドレイン電極の一方と、トランジスタ４０５のソース電極及びドレイン電極の一方と、第２のビット線ＢＬ＿２とは接続されている。また、トランジスタ４０４のソース電極及びドレイン電極の他方と、トランジスタ４０６のソース電極及びドレイン電極の他方と、トランジスタ４０８のソース電極及びドレイン電極の一方とは接続されている。また、トランジスタ４０５のソース電極及びドレイン電極の他方と、トランジスタ４０７のソース電極及びドレイン電極の他方と、トランジスタ４０９のソース電極及びドレイン電極の一方とは接続されている。また、トランジスタ４１０のソース電極及びドレイン電極の一方と、第１のビット線ＢＬ＿１とは接続されている。また、トランジスタ４１０のソース電極及びドレイン電極の他方と、信号線ＩＯａは接続されている。また、トランジスタ４１１のソース電極及びドレイン電極の一方と、第２のビット線ＢＬ＿２は接続されている。また、トランジスタ４１１のソース電極及びドレイン電極の他方と、信号線ＩＯｂは接続されている。また、トランジスタ４１０のゲート電極と、トランジスタ４１１のゲート電極と、コラムアドレス線ＣＡ＿ｉは接続されている。トランジスタ４０９のソース電極及びドレイン電極の他方には電位ＶＨが与えられ、トランジスタ４０８のソース電極及びドレイン電極の他方には電位ＶＬが与えられる。
なお、図４に示すセンスアンプにおいて、トランジスタ４０５、トランジスタ４０７及びトランジスタ４０９は、ｐチャネル型トランジスタであり、トランジスタ４０１乃至トランジスタ４０４、トランジスタ４０６、トランジスタ４０８、トランジスタ４１０及びトランジスタ４１１は、ｎチャネル型トランジスタである。
次に、図３（Ｂ）のメモリセルアレイ３０１に、情報の書き込み、保持、読み出しを行う場合について図３、図４、及び図５を参照して説明する。なお、各メモリセルは、容量素子の一方の電極に電位ＶＤＤもしくは電位ＶＳＳの２状態を保持するとし、電位ＶＤＤを保持している状態をデータ”１”、電位ＶＳＳを保持している状態をデータ”０”とする。ここでは、図３（Ｂ）に示すメモリセルアレイ３０１の１行目で１列目の第１のメモリセル２２１Ａにデータ”１”を書き込む場合、およびデータ”１”を読み出す場合について説明する。つまり、１行目を選択行とし、１列目を選択列とした場合について説明する。
図３（Ｂ）に示す１行目で１列目の第１のメモリセル２２１Ａにデータを書き込む場合は、１列目のコラムアドレス線ＣＡ＿１に電位ＶＤＤを与える（コラムアドレス線ＣＡ＿１をアクティブにするともいう）。その結果、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２が、信号線ＩＯａと信号線ＩＯｂとそれぞれ導通する。また、図４に示すセンスアンプにおいて、信号線φｎに与えられる電位をＶＤＤ、信号線φｐに与えられる電位をＶＳＳとする。こうして、センスアンプに所定の電源電圧（電位ＶＬと電位ＶＨの電位差）が入力される状態とする（センスアンプを活性化するともいう）。このとき、信号線φｐｃに与えられる電位はＶＳＳとする。ここで、電位ＶＨをＶＤＤとし、電位ＶＬをＶＳＳとすることができる。
そして、図３（Ｂ）に示すメモリ制御回路３０６が有する読み出し回路、書き込み回路およびラッチ回路群は、信号線ＩＯａ及び信号線ＩＯｂに書き込むデータに対応した電位を与える。例えば、１行目で１列目の第１のメモリセル２２１Ａにデータ”１”を書き込む場合には、信号線ＩＯａにＶＤＤを、信号線ＩＯｂにＶＳＳを与える。その結果、第１のビット線ＢＬ＿１にはＶＤＤが、第２のビット線ＢＬ＿２にはＶＳＳが与えられる。なお、第１のビット線ＢＬ＿１および第２のビット線ＢＬ＿２の電位は、センスアンプが活性化された状態であれば、コラムアドレス線ＣＡ＿１を非アクティブ（ここでは電位ＶＳＳを与える）としても、ＶＤＤもしくはＶＳＳに保たれる。
次に、選択行である第１のワード線ＷＬ＿１をアクティブにして、１行目で１列目の第１のメモリセル２２１Ａのトランジスタ２２２Ａをオン状態とする。ここでは、第１のワード線ＷＬ＿１に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする。その結果、１行目で１列目の第１のメモリセル２２１Ａの容量素子２２３Ａの一方の電極にはＶＤＤが与えられる。その後、第１のワード線ＷＬ＿１を非アクティブ（ここでは電位ＶＳＳを与える）にして、１行目で１列目の第１のメモリセル２２１Ａのトランジスタ２２２Ａをオフ状態とする。このようにして、１行目で１列目の第１のメモリセル２２１Ａにデータ”１”を書き込むことができる。また、１行目で１列目の第１のメモリセル２２１Ａのトランジスタ２２２Ａをオフ状態とすることで、容量素子２２３Ａの一方の電極の電位（あるいは容量素子２２３Ａに蓄積された電荷）は保持される。
なお、ここでは、データ”１”を書き込む場合を説明したが、データ”０”を書き込む場合も同様である。
次に、１行目で１列目の第１のメモリセル２２１Ａからデータを読み出す場合について、図５に示すタイミングチャートを参照して説明する。
１行目で１列目の第１のメモリセル２２１Ａからデータを読み出すためには、まず、信号線φｐｃに与えられる電位をＶＤＤとし、第１のビット線ＢＬ＿１および第２のビット線ＢＬ＿２をプリチャージして、第１のビット線ＢＬ＿１および第２のビット線ＢＬ＿２に電位Ｖｐｃを与えておく。ここでは、電位ＶｐｃをＶＤＤ／２とした。そして、信号線φｐｃに与えられる電位をＶＳＳとし、プリチャージを終了する。
次に、選択行である第１のワード線ＷＬ＿１をアクティブにして、１行目で１列目の第１のメモリセル２２１Ａが有するトランジスタ２２２Ａをオン状態とする。ここでは、第１のワード線ＷＬ＿１に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする。その結果、第１のビット線ＢＬ＿１と１行目で１列目の第１のメモリセル２２１Ａの容量素子２２３Ａ間で電荷が再分配され、第１のビット線ＢＬ＿１の電位はわずかに上昇する。
次に、センスアンプを活性化させる。ここでは、まず、信号線φｎに与えられる電位をＶＳＳからＶＤＤとすることで、センスアンプが有するｎチャネル型のトランジスタ４０８に電位ＶＬを与える。その結果、第１のビット線ＢＬ＿１の電位が第２のビット線ＢＬ＿２よりわずかに高くなっているため、センスアンプはこの差を増幅し、第２のビット線ＢＬ＿２の電位を電位ＶＬまで低下させる。続いて、信号線φｐに与えられる電位をＶＤＤからＶＳＳとすることで、センスアンプが有するｐチャネル型のトランジスタ４０９に電位ＶＨを与える。その結果、第２のビット線ＢＬ＿２の電位が第１のビット線ＢＬ＿１より低い電位ＶＬとなっているため、センスアンプはこの差を増幅し、第１のビット線ＢＬ＿１の電位を電位ＶＨまで上昇させる。その結果、第１のビット線ＢＬ＿１には電位ＶＨが、第２のビット線ＢＬ＿２には電位ＶＬが、それぞれ与えられる。ここで図５では、電位ＶＨをＶＤＤとし、電位ＶＬをＶＳＳとした例を示す。
次に、選択列である１列目のコラムアドレス線ＣＡ＿１をアクティブにする。ここでは、コラムアドレス線ＣＡ＿１に電位ＶＤＤを与えることとする。その結果、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２が、メモリ制御回路３０６が有する読み出し回路、書き込み回路およびラッチ回路群に接続される信号線ＩＯａと信号線ＩＯｂとそれぞれ導通し、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２の電位が読み出される。
このようにして、１行目で１列目の第１のメモリセル２２１Ａからデータが読み出される。
１行目で１列目の第１のメモリセル２２１Ａに格納されたデータが、読み出し回路、書き込み回路およびラッチ回路群に読み出された後、コラムアドレス線ＣＡ＿１を非アクティブ（ここでは電位ＶＳＳを与える）として、第１のビット線ＢＬ＿１及び第２のビット線ＢＬ＿２と、信号線ＩＯａ及び信号線ＩＯｂとを非導通とする。そして、第１のワード線ＷＬ＿１を非アクティブ（ここでは電位ＶＳＳを与える）として、１行目で１列目の第１のメモリセル２２１Ａが有するトランジスタ２２２Ａをオフ状態とする。このとき、１行目で１列目の第１のメモリセル２２１Ａには再びデータ”１”が格納されることになる。その後、信号線φｎに与えられる電位をＶＤＤからＶＳＳとし、信号線φｐに与えられる電位をＶＳＳからＶＤＤとすることで、センスアンプを非活性としてもよい。また、信号線φｐｃに与えられる電位をＶＤＤとし、第１のビット線ＢＬ＿１および第２のビット線ＢＬ＿２をプリチャージしてもよい。
以上のようにして、１行目で１列目の第１のメモリセル２２１Ａからデータ”１”を読み出すことができる。
なお、ここでは、１行目で１列目の第１のメモリセル２２１Ａからデータ”１”を読み出す場合を説明したが、データ”０”を読み出す場合も、読み出し動作は同様である。その場合、第１のビット線ＢＬ＿１と１行目で１列目の第１のメモリセル２２１Ａの容量素子２２３Ａ間で電荷が再分配され、第１のビット線ＢＬ＿１の電位はわずかに低下する。センスアンプはこの差を増幅し、第１のビット線ＢＬ＿１の電位を電位ＶＬまで低下させ、第２のビット線ＢＬ＿２の電位を電位ＶＨまで上昇させることになる。
以上が、メモリセルアレイの回路構成及び駆動方法である。
本発明は、多層配線技術を用いて重ねて配置された、第１のビット線及び第１のワード線に接続された第１のメモリセルを有する第１のメモリセルアレイと、及び第２のビット線及び第２のワード線に接続された第２のメモリセルを有する第２のメモリセルアレイにおける、第１のビット線及び第２のビット線が駆動回路であるセンスアンプに折り返し型のビット線構造となるよう接続された構造において、駆動回路上では、第１のワード線、第１のビット線、第２のビット線、第２のワード線の順に配置されることを特徴とする。例えば、図３（Ｂ）に示した回路図において、メモリセルアレイ３０１のうち、奇数行で奇数列のメモリセルによる第１のメモリセルアレイと、偶数行で偶数列のメモリセルによる第２のメモリセルアレイとに分割し、該第１のメモリセルアレイ及び第２のメモリセルアレイを重ねて配置する。そして、駆動回路上では、第１のワード線、第１のビット線、第２のビット線、第２のワード線の順に配置することで、メモリセルを３次元的に積層する際の同じワード線に重畳する第１のビット線及び第２のビット線で、ワード線の信号によるノイズを小さくすることができる。また、単位面積あたりの記憶容量を高めることができる。
次に、メモリセルアレイと重ねて配置される駆動回路の周辺回路を含むブロック図の一例について説明する。
図６に、図１に示す記憶装置の下部における駆動回路２００のブロック図、及び駆動回路２００に重畳して配置される第１のメモリセルアレイ２０１Ａ及び第２のメモリセルアレイ２０１Ｂを示している。
図６に示す駆動回路は、上記図３（Ｂ）で示したワード線駆動回路３０２、センスアンプ群３０５を有するビット線駆動回路３０３、メモリ制御回路３０６の他、アドレスバッファ３１２、Ｉ／Ｏバッファ３１３を有する。
メモリ制御回路３０６は、各種制御信号（ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥなど）が入力される。メモリ制御回路３０６は、様々な制御信号を生成し、各種回路に出力する。
アドレスバッファ３１２は、外部よりアドレス信号ＡＤＲが入力されると、制御信号に従って、ワード線駆動回路３０２およびビット線駆動回路３０３にアドレス信号を出力する。
Ｉ／Ｏバッファ３１３は、データ信号線を介して外部よりデータが入力され、ビット線駆動回路３０３へデータを出力する。また、メモリセルに保持されたデータが入力され、外部へデータを出力する。
以上説明したように、本実施の形態の構成によると、折り返し型のビット線構造を有する記憶装置において、メモリセルを３次元的に積層する際の同じワード線に重畳する第１のビット線及び第２のビット線で、ワード線の信号によるノイズを小さくすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様に係る記憶装置の構成及びその作製方法について、図７乃至図１０を参照して説明する。
図７（Ａ）は、記憶装置の断面図である。図７（Ａ）は、トランジスタのチャネル長方向と平行な断面図である。図７（Ａ）に示す記憶装置は上部にメモリセルアレイ２０１Ａ及びメモリセルアレイ２０１Ｂを有し、下部に駆動回路２００を有する。また、メモリセルアレイ２０１Ａでは代表的に第１のメモリセル２２１Ａを示し、メモリセルアレイ２０１Ｂでは代表的に第２のメモリセル２２１Ｂを示している。
図７（Ｂ）は、図７（Ａ）におけるメモリセル２２１Ａの構成を詳細に示した図である。なおメモリセル２２１Ａ上に設けられるメモリセル２２１Ｂは、ビット線となる導電層の配置が異なる以外、メモリセル２２１Ａと同様の構成とすることができる。上部のメモリセルアレイ２０１Ａでは、例えば、薄膜の半導体層をチャネル形成領域として用いたトランジスタ２２２Ａを有し、下部の駆動回路２００では、例えば、単結晶半導体基板をチャネル形成領域として用いたトランジスタ１６０を有する。
トランジスタ１６０には、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６０、トランジスタ２２２Ａは、いずれもｎチャネル型トランジスタとして説明する。
なお本発明の一態様において、技術的な本質は、多層配線技術を用いて重ねて配置された、第１のビット線及び第１のワード線に接続された第１のメモリセルを有する第１のメモリセルアレイと、及び第２のビット線及び第２のワード線に接続された第２のメモリセルを有する第２のメモリセルアレイにおける、第１のビット線及び第２のビット線が駆動回路であるセンスアンプに折り返し型のビット線構造となるよう接続された構造において、駆動回路上では、第１のワード線、第１のビット線、第２のビット線、第２のワード線の順に配置される点にある。そのため、記憶装置に用いられる材料や記憶装置の構造など、記憶装置の具体的な構成をここで示すものに限定する必要はない。
トランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、金属間化合物領域１２４と接続するソース電極又はドレイン電極１３０Ａ、１３０Ｂと、を有する。また、トランジスタ１６０を覆うように、絶縁層１２８が設けられている。ソース電極又はドレイン電極１３０Ａ、１３０Ｂは、絶縁層１２８に形成された開口を通じて、金属間化合物領域１２４と接続されている。また、絶縁層１２８上には、ソース電極又はドレイン電極１３０Ａに接して電極１３６Ａが形成され、ソース電極又はドレイン電極１３０Ｂに接して電極１３６Ｂが形成されている。
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０上に絶縁層１２８が設けられている。なお、高集積化を実現するためには、図７（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。
なお、図７（Ａ）に示す記憶装置において、下層のメモリセルアレイ２０１Ａと下部の駆動回路２００との間、上層のメモリセルアレイ２０１Ｂのビット線として機能する導電層と下層のメモリセルアレイ２０１Ａのビット線として機能する導電層との間、上層のメモリセルアレイ２０１Ｂのビット線として機能する導電層と半導体層との間、に絶縁層１４０が設けられている。絶縁層１４０の表面は、複数のメモリセルアレイを積層する際、表面をＣＭＰ等を用いて平坦化しておくことが望ましい。
トランジスタ２２２Ａは、絶縁層１４０などの上に設けられた半導体層１４４と、半導体層１４４に接続されている電極１４２Ａ、および電極１４２Ｂと、半導体層１４４、電極１４２Ａ、および電極１４２Ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に半導体層１４４と重畳するように設けられた電極１４８Ａ＿１と、を有する。電極１４８Ａ＿１は、トランジスタ２２２Ａのゲート電極として機能する。電極１４２Ａおよび電極１４２Ｂの一方はトランジスタ２２２Ａのドレイン電極として機能し、他方はソース電極として機能する。
半導体層１４４に用いる半導体材料としては、アモルファスシリコン、微結晶シリコン、ポリシリコン、酸化物半導体、有機半導体等を用いることができる。
なお、半導体層１４４に用いることのできる半導体材料として、酸化物半導体が好適である。半導体層１４４に用いられる酸化物半導体は水素などの不純物が十分に除去され、その後、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ２２２Ａを得ることができる。以下では、半導体層１４４に用いる半導体材料として酸化物半導体を用いるものとして説明を行うこととする。
酸化物半導体材料を用いたトランジスタは、極めて小さいオフ電流を実現できる。この特性により、メモリセル２２１Ａにおいて、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。ここで、トランジスタ２２２Ａをノーマリオフ（エンハンスメント型）のトランジスタとし、電力の供給がない場合において、トランジスタ２２２Ａのゲートには接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合において、トランジスタ２２２Ａはオフ状態を維持することができ、記憶内容を保持し続けることができる。
また、メモリセル２２１Ａでは、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、メモリセル２２１Ａでは、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタ２２２Ａのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
なお酸化物半導体材料を用いたトランジスタとしては、トランジスタ２２２Ａと同様に、メモリセルアレイ２０１Ｂのトランジスタにも適用することができる。
容量素子２２３Ａは、電極１４２Ａ、ゲート絶縁層１４６、および導電層１４８Ｂ＿１、とで構成される。すなわち、電極１４２Ａは、容量素子２２３Ａの一方の電極として機能し、導電層１４８Ｂ＿１は、容量素子２２３Ａの他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。
トランジスタ２２２Ａおよび容量素子２２３Ａの上には絶縁層１５０および絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４Ａが設けられ、絶縁層１５２上には、電極１５４Ａに接続する配線１５６＿１が形成される。配線１５６＿１は、ビット線とすることができる。また、電極１４８Ａ＿１は、ワード線とすることができる。また図示しないが、導電層１４８Ｂ＿１は、容量線とすることができる。
また、メモリセルアレイ２０１Ａが有する配線１５６＿１は、電極５０２Ａと、電極５０１Ａと、電極１２６と、を介して電極１３６Ｃに接続されている。これにより、下層の駆動回路２００と、上層のメモリセルアレイ２０１Ａのビット線とを接続することができる。
また、メモリセルアレイ２０１Ｂが有するビット線として機能する配線１５６＿２は、電極５００と、配線１５６＿１と、電極５０２Ａと、電極５０１Ａと、電極１２６と、を介して電極１３６Ｃに接続されている。これにより、下層の駆動回路２００と、上層のメモリセルアレイ２０１Ｂのビット線とを接続することができる。また、メモリセルアレイ２０１Ｂが有するワード線として機能する配線と同じ層に形成される配線５０１Ｂは、電極５０２Ｂと、配線１５６＿２と、電極５００と、配線１５６＿１と、電極５０２Ａと、電極５０１Ａと、電極１２６と、を介して電極１３６Ｃに接続されている。これにより、下層の駆動回路２００と、上層のメモリセルアレイ２０１Ｂのワード線とを接続することができる。
また図示しないが、ワード線と同様に、上層のメモリセルアレイ２０１Ｂの容量線も下層の駆動回路２００に接続することができる。
次いで、メモリセルアレイでの複数のメモリセル間の配線の接続方法について図８に模式図を示し、説明する。なお図８に示す模式図では、下層が第１のメモリセルアレイ２０１Ａであり、上層が第２のメモリセルアレイ２０１Ｂである。
メモリセルアレイ２０１Ａが有する１列目の配線１５６＿１及び３列目の配線１５６＿３、並びにメモリセルアレイ２０１Ｂが有する２列目の配線１５６＿２及び４列目の配線１５６＿４の配置については、図８に示すとおりである。また、メモリセルアレイ２０１Ａが有する１行目の電極１４８Ａ＿１及び３行目の電極１４８Ａ＿３、並びにメモリセルアレイ２０１Ｂが有する２行目の電極１４８Ａ＿２及び４列目の電極１４８Ａ＿４の配置については、図８に示す通りである。また、メモリセルアレイ２０１Ａが有する１行目の導電層１４８Ｂ＿１及び３行目の導電層１４８Ｂ＿３、並びにメモリセルアレイ２０１Ｂが有する２行目の導電層１４８Ｂ＿２及び４列目の導電層１４８Ｂ＿４の配置については、図８に示す通りである。
図８に示すように、ワード線及びビット線が交差する位置に応じてメモリセルを構成するトランジスタ及び容量素子を配置することができる。従って、図８に示す折り返し型のビット線構造を有する構成で、メモリセルアレイ２０１Ａとメモリセルアレイ２０１Ｂとを積層して配置する場合、メモリセルアレイを積層しない折り返し型のビット線構造の場合に比べて、記憶装置の集積度を大きく高めることができる。
なお図８で示した下層にある第１のメモリセルアレイにおけるメモリセルの断面図、及び上面図について、図９（Ａ）、（Ｂ）に示す。図９（Ａ）において、Ａ１−Ａ２は、図９（Ｂ）に示す上面図のトランジスタ２２２Ａのチャネル長方向に垂直な断面図である。なお図７（Ｂ）で説明した断面図の構成と同様であるため、説明を省略する。
また図８で示した上層にある第２のメモリセルアレイにおけるメモリセルの断面図、及び上面図について、図１０（Ａ）、（Ｂ）に示す。図１０（Ａ）において、Ａ３−Ａ４は、図１０（Ｂ）に示す上面図のトランジスタ２２２Ｂのチャネル長方向に垂直な断面図である。
トランジスタ２２２Ｂは、絶縁層１４０を介した配線１５６＿２上に形成される。絶縁層１４０に形成された開口には、電極１５４Ａが設けられる。絶縁層１４０及び電極１５４Ａ上には、トランジスタ２２２Ｂが形成される。トランジスタ２２２Ｂは、半導体層１４４と、半導体層１４４に接続されている電極１４２Ａ、および電極１４２Ｂと、半導体層１４４、電極１４２Ａ、および電極１４２Ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に半導体層１４４と重畳するように設けられた電極１４８Ａ＿２と、を有する。電極１４８Ａ＿２は、トランジスタ２２２Ｂのゲート電極として機能する。電極１４２Ａおよび電極１４２Ｂの一方はトランジスタ２２２Ａのドレイン電極として機能し、他方はソース電極として機能する。
容量素子２２３Ｂは、電極１４２Ａ、ゲート絶縁層１４６、および導電層１４８Ｂ＿２、とで構成される。すなわち、電極１４２Ａは、容量素子２２３Ｂの一方の電極として機能し、導電層１４８Ｂ＿２は、容量素子２２３Ｂの他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。
トランジスタ２２２Ｂおよび容量素子２２３Ｂの上には絶縁層１５０および絶縁層１５２が設けられている。配線１５６＿２は、ビット線とすることができる。また、電極１４８Ａ＿２は、ワード線とすることができる。また導電層１４８Ｂ＿２は、容量線とすることができる。
次に、メモリセルアレイの作製方法について、図１１を参照して説明する。図１１では、メモリセルアレイ２０１Ａを構成するメモリセル２２１Ａを例示するが、ビット線として機能する導電層の位置をトランジスタの上部から下部にすることで、メモリセルアレイ２０１Ｂを構成するメモリセル２２１Ｂを形成することができる。
まず、絶縁層１４０の上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、半導体層１４４を形成する（図１１（Ａ）参照）。
絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁層１４０に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能となるため好ましい。なお、絶縁層１４０には、上述の材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層１４０は、上述の材料を用いて単層構造または積層構造で形成することができる。本実施の形態では、絶縁層１４０として、酸化シリコンを用いる場合について説明する。
半導体層１４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、半導体層１４４として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、半導体層１４４として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
また、半導体層１４４の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
半導体層１４４は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。酸化物半導体層は、例えば、スパッタリング法などを用いて作製することができる。
本実施の形態では、半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成の酸化物ターゲットを用いることもできる。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
例えば、半導体層１４４は、次のように形成することができる。
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
また、酸化物半導体層を加工することによって、半導体層１４４を形成する。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
その後、半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理を行うことによって不純物を低減し、極めて優れた特性のトランジスタを実現することができる。
なお、半導体層１４４に錫（Ｓｎ）等のｐ型を付与する不純物を添加することによって、半導体層１４４が若干（弱い）ｐ型の導電性を示すようにしてもよい。上記のように高純度化された酸化物半導体層に、価電子制御をするための不純物を微量に添加することによって、弱いｐ型の導電性を示す半導体層１４４を得ることができる。こうして、トランジスタ２２２Ａのしきい値を若干、正へシフトさせることができる。そのため、トランジスタ２２２Ａのノーマリオン化を抑制し、オフ電流を更に低減することもできる。
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、電極１４２Ａ、電極１４２Ｂを形成する（図１１（Ｂ）参照）。
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有する電極１４２Ａ、電極１４２Ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成される電極１４２Ａ、電極１４２Ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。電極１４２Ａ、電極１４２Ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
次に、電極１４２Ａ、電極１４２Ｂを覆い、かつ、半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１１（Ｃ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、記憶装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
また、半導体層１４４に接する絶縁層（本実施の形態においては、絶縁層１４０及びゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
例えば、半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理等を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。
なお、化学量論的組成より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、半導体層１４４の下地膜として形成する絶縁層１４０に適用しても良く、ゲート絶縁層１４６および下地の絶縁層１４０の双方に適用しても良い。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、半導体層１４４に酸素を供給し、該半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、電極１４８Ａ＿１および導電層１４８Ｂ＿１を形成する（図１１（Ｄ）参照）。
電極１４８Ａ＿１および導電層１４８Ｂ＿１は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、電極１４８Ａ＿１および導電層１４８Ｂ＿１は、単層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁層１４６、電極１４８Ａ＿１、および導電層１４８Ｂ＿１上に、絶縁層１５０を形成する（図１１（Ｅ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、絶縁層１５０上に、絶縁層１５２を形成する（図１１（Ｅ）参照）。なお、第１のメモリセル上にはさらに第２のメモリセルを積層するため、絶縁層１５２の表面はＣＭＰ等で平坦化されていることが望ましい。
次に、ゲート絶縁層１４６、絶縁層１５０及び絶縁層１５２に、電極１４２Ｂにまで達する開口を形成する。開口に電極１５４Ａを形成する。その後、絶縁層１５２上に電極１５４Ａと接する配線１５６＿１を形成する（図１１（Ｅ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
配線１５６＿１は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、電極１５４Ａは、絶縁層１５０及び絶縁層１５２の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用して作製することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは電極１４２Ｂ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
以上により、高純度化された半導体層１４４を用いたトランジスタ２２２Ａ、および容量素子２２３Ａが完成する（図１１（Ｅ）参照）。
ここで、図１１（Ｅ）に示したメモリセル上にメモリセルを積層する構成では、配線１５６＿１を覆うように絶縁層１４０を形成する。そして、絶縁層１４０上に第２のメモリセルに接続されるビット線として機能する導電層を形成する構成とすればよい。
絶縁層１４０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて、単層又は積層で形成することができる。
本実施の形態において示すトランジスタ２２２Ａでは、半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ２２２Ａのオフ電流も十分に小さくなる。例えば、トランジスタ２２２Ａの室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
また、半導体層１４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されており、アルカリ金属又はアルカリ土類金属の濃度は、例えば、Ｎａの場合、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下となる。
このように高純度化され、真性化された半導体層１４４を用いることで、トランジスタ２２２Ａのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタ２２２Ａを用いることで、極めて長期にわたり記憶内容を保持することが可能な記憶装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子機器等の半導体装置に適用する場合について、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の記憶装置を適用する場合について説明する。
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の大容量化が図られ、且つノイズによる情報の読み出しのエラーが低減されたノート型のパーソナルコンピュータが実現される。
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の大容量化が図られ、且つノイズによる情報の読み出しのエラーが低減された携帯情報端末が実現される。
図１２（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源スイッチ７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の大容量化が図られ、且つノイズによる情報の読み出しのエラーが低減された電子書籍が実現される。
図１２（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１２（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の大容量化が図られ、且つノイズによる情報の読み出しのエラーが低減された携帯電話機が実現される。
図１２（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の大容量化が図られ、且つノイズによる情報の読み出しのエラーが低減されたデジタルカメラが実現される。
図１２（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す記憶装置が搭載されている。そのため、情報の大容量化が図られ、且つノイズによる情報の読み出しのエラーが低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が搭載されている。このため、情報の大容量化が図られ、且つノイズによる情報の読み出しのエラーが低減された電子機器が実現される。
ＣＡ＿ｎ コラムアドレス線
ＣＡ＿１ コラムアドレス線
ＣＡ＿ｉ コラムアドレス線
ＢＬ ビット線
ＢＬ＿１ ビット線
ＢＬ＿２ ビット線
ＢＬ＿ｎ ビット線
ＷＬ ワード線
ＷＬ＿１ ワード線
ＷＬ＿２ ワード線
ＷＬ＿ｍ ワード線
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１２６ 電極
１２８ 絶縁層
１３０Ａ ドレイン電極
１３０Ｂ ドレイン電極
１３６Ａ 電極
１３６Ｂ 電極
１３６Ｃ 電極
１４０ 絶縁層
１４２ａ 電極
１４２Ａ 電極
１４２Ｂ 電極
１４２Ｂ＿１ 電極
１４２Ｂ＿２ 電極
１４４ 半導体層
１４６ ゲート絶縁層
１４８Ａ 電極
１４８Ａ＿１ 電極
１４８Ａ＿２ 電極
１４８Ａ＿３ 電極
１４８Ａ＿４ 電極
１４８Ｂ 導電層
１４８Ｂ＿１ 導電層
１４８Ｂ＿２ 導電層
１４８Ｂ＿３ 導電層
１４８Ｂ＿４ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５４Ａ 電極
１５６ 配線
１５６＿１ 配線
１５６＿２ 配線
１５６＿３ 配線
１５６＿４ 配線
１６０ トランジスタ
２００ 駆動回路
２０１Ａ メモリセルアレイ
２０１Ｂ メモリセルアレイ
２１０ センスアンプ
２１１Ａ メモリセル
２１１Ｂ メモリセル
２２１ メモリセル
２２１Ａ メモリセル
２２１Ｂ メモリセル
２２２ トランジスタ
２２２Ａ トランジスタ
２２２Ｂ トランジスタ
２２３ 容量素子
２２３Ａ 容量素子
２２３Ｂ 容量素子
２３１ 素子部
２３２ 配線部
２４１ トランジスタ
３０１ メモリセルアレイ
３０２ ワード線駆動回路
３０３ ビット線駆動回路
３０４ コラムデコーダ
３０５ センスアンプ群
３０６ メモリ制御回路
３０５＿ｎ センスアンプ
３０５＿１ センスアンプ
３１２ アドレスバッファ
３１３ Ｉ／Ｏバッファ
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４０６ トランジスタ
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ トランジスタ
５００ 電極
５０１Ａ 電極
５０１Ｂ 配線
５０２Ａ 電極
５０２Ｂ 電極
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源スイッチ
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機

Claims (1)

  1. 駆動回路によって駆動される第１のメモリセルアレイ及び第２のメモリセルアレイと、を有し、
    前記第１のメモリセルアレイは、第１のビット線及び第１のワード線に電気的に接続された第１のメモリセルを有し、
    前記第１のメモリセルは、第１の酸化物半導体層にチャネル形成領域を有する第１のトランジスタを有し、
    前記第１のビット線は、前記第１のトランジスタ上方に設けられ、
    前記第２のメモリセルアレイは、第２のビット線及び第２のワード線に電気的に接続された第２のメモリセルを有し、
    前記第２のメモリセルは、第２の酸化物半導体層にチャネル形成領域を有する第２のトランジスタを有し、
    前記第２のビット線は、前記第２のトランジスタ下方に設けられ、
    前記第２のメモリセルアレイは、前記第１のメモリセルアレイ上方に重ねて配置され、
    前記第１のビット線及び前記第２のビット線は、折り返し型の構造を有し、
    前記第１のワード線、前記第１のビット線、前記第２のビット線、前記第２のワード線の順に上方に配置され、
    前記駆動回路は、単結晶半導体基板にチャネル形成領域を有する第３のトランジスタを有し、
    前記第１のメモリセルアレイは、前記駆動回路上方に配置され、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、高純度化された酸化物半導体層に、価電子制御をするための不純物を微量に添加することによって、弱いｐ型の導電性を示し、
    前記第１及び前記第２のトランジスタの室温でのオフ電流は、１×１０−１９Ａ／μｍ以下であることを特徴とする記憶装置。
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