JPH0697366A - 高信頼度コンピュータチップ - Google Patents
高信頼度コンピュータチップInfo
- Publication number
- JPH0697366A JPH0697366A JP4241704A JP24170492A JPH0697366A JP H0697366 A JPH0697366 A JP H0697366A JP 4241704 A JP4241704 A JP 4241704A JP 24170492 A JP24170492 A JP 24170492A JP H0697366 A JPH0697366 A JP H0697366A
- Authority
- JP
- Japan
- Prior art keywords
- computer chip
- main memory
- chip according
- cpu
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000003860 storage Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 230000003068 static effect Effects 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 9
- 239000010409 thin film Substances 0.000 claims 4
- 239000010408 film Substances 0.000 claims 3
- 150000002500 ions Chemical class 0.000 abstract description 15
- 239000010410 layer Substances 0.000 description 61
- 238000009792 diffusion process Methods 0.000 description 9
- 230000005865 ionizing radiation Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 241001663154 Electron Species 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Static Random-Access Memory (AREA)
- Microcomputers (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】本発明はソフトエラーの問題を解決し、かつメ
モリ容量が従来よりも大きなコンピュータチップを提供
することである。 【構成】本発明のコンピュータチップは、図１に示すよ
うに、ソフトエラーが最も発生しやすい主記憶装置（メ
インメモリ）を上部のＳＯＩ層１３上に形成し、ＣＰＵ
を下部のＳｉ基板１１上に形成し、その間に絶縁膜１２
を設けたものである。 【効果】この結果、高エネルギーイオンなどが基板中に
生成した雑音電荷のメモリセルへの流入が絶縁膜１２に
よって妨げられ、ソフトエラー率が従来よりも大幅に低
減できた。またメインメモリとＣＰＵそれぞれの占有面
積が拡大したので、メモリ容量とＣＰＵゲート規模の増
加も図れた。
モリ容量が従来よりも大きなコンピュータチップを提供
することである。 【構成】本発明のコンピュータチップは、図１に示すよ
うに、ソフトエラーが最も発生しやすい主記憶装置（メ
インメモリ）を上部のＳＯＩ層１３上に形成し、ＣＰＵ
を下部のＳｉ基板１１上に形成し、その間に絶縁膜１２
を設けたものである。 【効果】この結果、高エネルギーイオンなどが基板中に
生成した雑音電荷のメモリセルへの流入が絶縁膜１２に
よって妨げられ、ソフトエラー率が従来よりも大幅に低
減できた。またメインメモリとＣＰＵそれぞれの占有面
積が拡大したので、メモリ容量とＣＰＵゲート規模の増
加も図れた。
Description
【０００１】
【産業上の利用分野】本発明は大容量メモリである主記
憶装置とプロセッサすなわち中央処理装置（以下ＣＰＵ
と略す）とをともに同一チップ上に集積形成した１チッ
プコンピュータに関するもので、特に宇宙用などの放射
線環境下においても、高い信頼度で使用しうるコンピュ
ータチップに関する。
憶装置とプロセッサすなわち中央処理装置（以下ＣＰＵ
と略す）とをともに同一チップ上に集積形成した１チッ
プコンピュータに関するもので、特に宇宙用などの放射
線環境下においても、高い信頼度で使用しうるコンピュ
ータチップに関する。
【０００２】
【従来の技術】従来より考えられている１チップコンピ
ュータのブロック構成の一例を図２に示した。ここで２
１はＣＰＵ、２２は記憶制御装置、２３は入出力プロセ
ッサ、２４は主記憶装置（メインメモリ）である。従来
例では一般に、これらの構成要素はいずれも単一のＳｉ
基板２５上に形成されていた。この従来チップを宇宙な
どの放射線環境下で使用しようとすると、高エネルギー
イオンや電離性放射線がＳｉ基板に入射し、雑音電荷を
Ｓｉ基板中に生成し、その雑音電荷によりメモリの蓄積
情報が反転してしまうとの問題、すなわちソフトエラー
が頻繁に生じてしまうとの問題があった。この問題は例
えば、F. W. Sexton, J. S. Fu, R. A. Kohler, R. Kog
a 著の IEEE Trans. on Nuclear Science, 1989年、36
巻、2311頁より2317頁までに掲載された論文「SEU Chara
cterization of a hardened CMOS 64 K and 256 K SRA
M」において報告されている。また従来のコンピュータチ
ップではメインメモリの容量を大きくしようすると、チ
ップサイズを大きくしなければならず、スペースシャト
ル等の宇宙船内などの限られた空間での使用に向かなか
った。またチップサイズを一定に保った場合には、メモ
リ容量が限られていた。
ュータのブロック構成の一例を図２に示した。ここで２
１はＣＰＵ、２２は記憶制御装置、２３は入出力プロセ
ッサ、２４は主記憶装置（メインメモリ）である。従来
例では一般に、これらの構成要素はいずれも単一のＳｉ
基板２５上に形成されていた。この従来チップを宇宙な
どの放射線環境下で使用しようとすると、高エネルギー
イオンや電離性放射線がＳｉ基板に入射し、雑音電荷を
Ｓｉ基板中に生成し、その雑音電荷によりメモリの蓄積
情報が反転してしまうとの問題、すなわちソフトエラー
が頻繁に生じてしまうとの問題があった。この問題は例
えば、F. W. Sexton, J. S. Fu, R. A. Kohler, R. Kog
a 著の IEEE Trans. on Nuclear Science, 1989年、36
巻、2311頁より2317頁までに掲載された論文「SEU Chara
cterization of a hardened CMOS 64 K and 256 K SRA
M」において報告されている。また従来のコンピュータチ
ップではメインメモリの容量を大きくしようすると、チ
ップサイズを大きくしなければならず、スペースシャト
ル等の宇宙船内などの限られた空間での使用に向かなか
った。またチップサイズを一定に保った場合には、メモ
リ容量が限られていた。
【０００３】
【発明が解決しようとする課題】従って本発明の目的と
するところは、上記従来技術の問題を解決した、高信頼
度かつメモリ容量の大きなコンピュータチップを提供す
ることにある。
するところは、上記従来技術の問題を解決した、高信頼
度かつメモリ容量の大きなコンピュータチップを提供す
ることにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に本発明の代表的な実施形態では図１に示すように、高
エネルギーイオンや電離性放射線によるソフトエラーが
最も発生しやすいメインメモリ部をＳｉ基板上部のＳＯ
Ｉ（Silicon on Insulator）層１３に形成する一方、Ｃ
ＰＵを下部のＳｉ基板１１上に形成し、下部のＳｉ基板
１１と上部のＳＯＩ層１３との間に絶縁膜１２を形成し
た所謂３次元構造のコンピュータチップとした。
に本発明の代表的な実施形態では図１に示すように、高
エネルギーイオンや電離性放射線によるソフトエラーが
最も発生しやすいメインメモリ部をＳｉ基板上部のＳＯ
Ｉ（Silicon on Insulator）層１３に形成する一方、Ｃ
ＰＵを下部のＳｉ基板１１上に形成し、下部のＳｉ基板
１１と上部のＳＯＩ層１３との間に絶縁膜１２を形成し
た所謂３次元構造のコンピュータチップとした。
【０００５】
【作用】メインメモリを、図１に示すような上部のＳＯ
Ｉ層１３上に形成したので、高エネルギーイオンや電離
性放射線がチップに照射され下部のＳｉ基板１１中に雑
音電荷を生成しても、下部のＳｉ基板１１中の雑音電荷
が上部のＳＯＩ層１３上に形成されたメモリセルへ流入
されることが層間の絶縁膜１２によりほぼ完全に阻止で
きる。ＳＯＩ層１３中で生成した雑音電荷のメモリセル
への流入は残るものの、メインメモリ部のソフトエラー
率は従来よりも大幅に低減できた。また従来ではメイン
メモリとＣＰＵがチップ面を分割して占有していたのに
対し、本発明ではメインメモリがＳＯＩ層１３のほぼ全
面を占有できるので、メモリ容量の拡大も図れた。この
ように本発明によりソフトエラーに強く、メモリ容量の
大きなコンピュータチップが実現できた。
Ｉ層１３上に形成したので、高エネルギーイオンや電離
性放射線がチップに照射され下部のＳｉ基板１１中に雑
音電荷を生成しても、下部のＳｉ基板１１中の雑音電荷
が上部のＳＯＩ層１３上に形成されたメモリセルへ流入
されることが層間の絶縁膜１２によりほぼ完全に阻止で
きる。ＳＯＩ層１３中で生成した雑音電荷のメモリセル
への流入は残るものの、メインメモリ部のソフトエラー
率は従来よりも大幅に低減できた。また従来ではメイン
メモリとＣＰＵがチップ面を分割して占有していたのに
対し、本発明ではメインメモリがＳＯＩ層１３のほぼ全
面を占有できるので、メモリ容量の拡大も図れた。この
ように本発明によりソフトエラーに強く、メモリ容量の
大きなコンピュータチップが実現できた。
【０００６】
【実施例】本発明の第一の実施例を図１により説明す
る。第一の実施例は本発明のコンピュータチップの断面
構造を示すものである。図１において、１１はｐ型Ｓｉ
基板、１２は酸化膜であり、熱酸化法またはＣＶＤ（Ch
emical Vapor Deposition)法などで形成した。１３はＳ
ＯＩ層であり、その製法例は次のようである。第一の製
法では、先ずフォトリソグラフィーにより酸化膜１２に
シード領域となる開口部を形成し、１２上に超高真空中
で電子ビーム加熱蒸着法によりＳｉを堆積し非晶質Ｓｉ
膜を形成する。その後、乾燥ガス中で５００〜７００℃
の熱処理を加え、シード領域からの固相エピタキシャル
成長により先に堆積した非晶質Ｓｉ膜を単結晶化してＳ
ＯＩ層１３を形成する。ＳＯＩ層の第二の製法として
は、G. Shahidi, B. Davariらが９０年の国際電子デバ
イス会議(International Electron Devices Meeting, T
echnical Digest,p. 587)で発表したような Ｓｉの Epi
taxial Lateral Overgrowth(ＥＬＯ）による方法があ
る。この方法では狭い線状の開口部を酸化膜１２に形成
してシード領域とし、その後、ＳｉＣｌ4ガスを用いた
Ｓｉの選択エピタキシャル成長によりＳＯＩ層１３を成
長させる。この成長は開口部に始まり、縦方向に続いて
酸化膜上に横方向にも進む。このようにしてＳＯＩ層１
３が形成できるが、その層の薄膜化と平坦化は Shahidi
らが前述の文献で開示しているように、化学的・機械的
研磨（Chemical-Mechanical Polishing)により行なえ
る。本実施例ではコンピュータのＣＰＵを下部のＳｉ基
板１１上に形成し、メインメモリは上層のＳＯＩ層１３
上に形成した。また、記憶制御装置と入出力プロセッサ
も上層のＳＯＩ層１３上に形成した。１４はＣＰＵと記
憶制御装置を接続する配線であり、下部のＳｉ基板１１
の表面領域に作成したデバイスと上部のＳＯＩ層１３の
表面領域に作成したデバイス間を結線する。１５は表面
保護膜（パッシベーション膜）である。１６は高エネル
ギーイオンや電離性放射線の飛跡である。本実施例では
メインメモリを絶縁膜１２上の上部のＳＯＩ層１３に形
成したので、高エネルギーイオンや電離性放射線がチッ
プに照射して下部のＳｉ基板１１中に雑音電荷を生成し
ても、その雑音電荷のメモリセルへの流入は絶縁膜１２
によって妨げられる。ＳＯＩ層１３中で生成した雑音電
荷のメモリセルへの流入は残るものの、従来よりも大幅
にソフトエラー率を低減できた。例えばＳＯＩ層の厚さ
をｔμｍ、高エネルギーイオンのＳＯＩ層１３の表面か
らの飛程をｍμｍとすれば、高エネルギーイオンが生成
する雑音電荷のおよそｔ／ｍだけがメモリセルに流入す
る。本実施例ではＳＯＩ層の厚さは５０ｎｍから０．５
μｍであり、重イオンの平均的な飛程は５〜１０μｍな
ので、メモリセルに流入する雑音電荷は１／１０以下に
低減できた。さらに本実施例によると、メインメモリが
ＳＯＩ層１３のほぼ全面を占有できるので、従来よりも
メモリ容量の拡大が図れた。
る。第一の実施例は本発明のコンピュータチップの断面
構造を示すものである。図１において、１１はｐ型Ｓｉ
基板、１２は酸化膜であり、熱酸化法またはＣＶＤ（Ch
emical Vapor Deposition)法などで形成した。１３はＳ
ＯＩ層であり、その製法例は次のようである。第一の製
法では、先ずフォトリソグラフィーにより酸化膜１２に
シード領域となる開口部を形成し、１２上に超高真空中
で電子ビーム加熱蒸着法によりＳｉを堆積し非晶質Ｓｉ
膜を形成する。その後、乾燥ガス中で５００〜７００℃
の熱処理を加え、シード領域からの固相エピタキシャル
成長により先に堆積した非晶質Ｓｉ膜を単結晶化してＳ
ＯＩ層１３を形成する。ＳＯＩ層の第二の製法として
は、G. Shahidi, B. Davariらが９０年の国際電子デバ
イス会議(International Electron Devices Meeting, T
echnical Digest,p. 587)で発表したような Ｓｉの Epi
taxial Lateral Overgrowth(ＥＬＯ）による方法があ
る。この方法では狭い線状の開口部を酸化膜１２に形成
してシード領域とし、その後、ＳｉＣｌ4ガスを用いた
Ｓｉの選択エピタキシャル成長によりＳＯＩ層１３を成
長させる。この成長は開口部に始まり、縦方向に続いて
酸化膜上に横方向にも進む。このようにしてＳＯＩ層１
３が形成できるが、その層の薄膜化と平坦化は Shahidi
らが前述の文献で開示しているように、化学的・機械的
研磨（Chemical-Mechanical Polishing)により行なえ
る。本実施例ではコンピュータのＣＰＵを下部のＳｉ基
板１１上に形成し、メインメモリは上層のＳＯＩ層１３
上に形成した。また、記憶制御装置と入出力プロセッサ
も上層のＳＯＩ層１３上に形成した。１４はＣＰＵと記
憶制御装置を接続する配線であり、下部のＳｉ基板１１
の表面領域に作成したデバイスと上部のＳＯＩ層１３の
表面領域に作成したデバイス間を結線する。１５は表面
保護膜（パッシベーション膜）である。１６は高エネル
ギーイオンや電離性放射線の飛跡である。本実施例では
メインメモリを絶縁膜１２上の上部のＳＯＩ層１３に形
成したので、高エネルギーイオンや電離性放射線がチッ
プに照射して下部のＳｉ基板１１中に雑音電荷を生成し
ても、その雑音電荷のメモリセルへの流入は絶縁膜１２
によって妨げられる。ＳＯＩ層１３中で生成した雑音電
荷のメモリセルへの流入は残るものの、従来よりも大幅
にソフトエラー率を低減できた。例えばＳＯＩ層の厚さ
をｔμｍ、高エネルギーイオンのＳＯＩ層１３の表面か
らの飛程をｍμｍとすれば、高エネルギーイオンが生成
する雑音電荷のおよそｔ／ｍだけがメモリセルに流入す
る。本実施例ではＳＯＩ層の厚さは５０ｎｍから０．５
μｍであり、重イオンの平均的な飛程は５〜１０μｍな
ので、メモリセルに流入する雑音電荷は１／１０以下に
低減できた。さらに本実施例によると、メインメモリが
ＳＯＩ層１３のほぼ全面を占有できるので、従来よりも
メモリ容量の拡大が図れた。
【０００７】本発明の第二の実施例を図３により説明す
る。本実施例はＳＯＩ層３０６にＭＯＳスタティックＲ
ＡＭ（Randam Access Memory)を形成してメインメモリ
とし、Ｓｉ基板３１の上にはＣＭＯＳデバイスによるＣ
ＰＵを形成したコンピュータチップの実施例である。図
３において、３１はｎ型Ｓｉ基板、３２はｐウェル、３
３はｎウェル、３４は素子分離用のフィールド酸化膜で
ある。ｎＭＯＳトランジスタはｐウェル３２の表面領域
に３５と３６なるｎ型高濃度不純物領域をそれぞれソー
ス、ドレインとし、３０１、３０３をポリシリコンゲー
ト電極層およびゲート酸化膜として形成される。ｐＭＯ
Ｓトランジスタはｎウェルの表面領域３３に３７と３８
なるｐ型高濃度不純物領域をそれぞれドレイン、ソース
とし、３０２、３０３をポリシリコンゲート電極層およ
びゲート酸化膜として形成される。３０１と３０２を接
続して入力端子とし、３６と３７を接続して出力端子と
して、３８を電源端子、３５を接地端子とすればＣＭＯ
Ｓインバータ回路が構成できる。本実施例ではこのＣＭ
ＯＳデバイスを用いてＣＰＵを形成した。３０４はその
ＣＭＯＳＣＰＵのパッシベーション膜である。３０６は
該ＣＰＵの上に形成したｐ型のＳＯＩ層であり、３２１
はその下の酸化膜、３０５はＳｉ基板３１と３０６を接
着するポリイミド（Polyimide)樹脂層、３０７はＳＯＩ
層における素子分離用のフィールド酸化膜である。メイ
ンメモリの大容量ＭＯＳスタティックＲＡＭは該ＳＯＩ
層３０６上に形成された。メモリセルへの情報書き込み
と読み出しを制御する転送ｎＭＯＳトランジスタは、ビ
ット線３１４に接続したｎ+拡散層３０８と記憶ノード
のｎ+拡散層３０９を両極の拡散層とし、３１１と３１
３をポリシリコンゲート電極層およびゲート酸化膜とし
てＳＯＩ層３０６の表面領域に形成される。３１１はワ
ード線に接続される。メモリセルの駆動ｎＭＯＳトラン
ジスタは接地線（グランド）３１５に接続したｎ+拡散
層３１０と記憶ノードのｎ+拡散層３０９を両極の拡散
層とし、３１２と３１３をポリシリコンゲート電極層お
よびゲート酸化膜としてＳＯＩ層３０６の表面領域に形
成される。メモリセルの負荷ｐＭＯＳトランジスタは電
源線に接続したｐ+ポリシリコン領域３１７をソース、
ｐ+ポリシリコン領域３１８をドレインとし、ポリシリ
コン層３１９をチャネル領域、ポリシリコン層３１６を
下層のゲート電極層として形成され、ＳＯＩ層３０６の
上部に積み上げられた。これらの駆動ｎＭＯＳトランジ
スタと負荷ｐＭＯＳトランジスタによりフリップフロッ
プ型のメモリセルが構成される。そのセルの回路例は、
T. Yamanakaらが９０年ＩＥＤＭ（International Elect
ron Devices Meeting， Technical Digest，p. 477)に
発表した論文「A 5.9 μm2 super low power SRAM cell
using a new phase-shift lithography」に開示されてい
る。３２０は最上部のパッシベーション膜である。なお
このＳＯＩ構造の形成法は以下のようである。先ず３１
とは別のウェハのｐ型Ｓｉ基板３０６の表面層に上記Ｍ
ＯＳスタティックＲＡＭを形成し、該Ｓｉ基板３０６を
裏側から化学的・機械的研磨により、厚さ２μｍ以下ま
でに薄くしてＳｉ結晶層３０６とする。次にその裏面に
ＥＣＲプラズマＣＶＤ法により、厚さ０．２μｍから
０．５μｍの酸化膜を堆積し、下の酸化膜３２１を形成
する。次ぎにこのウェハを先にＣＰＵを形成したウェハ
上に接着するが、下の酸化膜３２１とＣＰＵのパッシベ
ーション膜３０４の間の接着はポリイミド（Polyimide)
樹脂層３０５によって行なう。すなわち３２１と３０４
の両者にポリイミドを塗布し、互いのポリイミドを約４
００℃の温度で接着させた。このようにしてＳＯＩ層３
０６がＳｉ基板３１の上部に形成でき、上部のＳＯＩ層
表面領域にＭＯＳスタティックＲＡＭが、また下部のＳ
ｉ基板の表面領域にＣＭＯＳＣＰＵが作成された。なお
本実施例ではコンピュータの記憶制御装置と入出力プロ
セッサもＳＯＩ層３０６の表面領域に集積形成された。
なお３９は該記憶制御装置とＣＭＯＳＣＰＵを接続する
配線であり、上記ウェハ接着（ボンディング）時におい
て上下各ウェハの配線が接続するものである。本実施例
によれば、メインメモリとなるＭＯＳスタティックＲＡ
Ｍを酸化膜３２１上のＳＯＩ層３０６に形成したので、
高エネルギーイオンや電離性放射線（３２２はその飛
跡）がチップに照射し雑音電荷を生成しても、その雑音
電荷の記憶ノード（拡散層３０９）への流入は酸化膜３
２１およびポリイミド樹脂層３０５によって効果的に妨
げられる。ＳＯＩ層３０６中で生成した雑音電荷は記憶
ノード３０９へ流入するものの、従来よりも大幅にソフ
トエラー率を低減できた。例えばＳＯＩ層の厚さをｔμ
ｍ、高エネルギーイオンのＳＯＩ層表面からの飛程をｍ
μｍとすれば、高エネルギーイオンが生成する雑音電荷
のおよそｔ／ｍだけが記憶ノードの拡散層に流入する。
本実施例ではＳＯＩ層の厚さは２μｍ以下であり、重イ
オンの平均的な飛程は５〜１０μｍなので、記憶ノード
の拡散層に流入する雑音電荷は４０％以下に低減でき
た。さらに本実施例によると、ＭＯＳスタティックＲＡ
ＭがＳＯＩ層３０６のほぼ全面を占有できるので、従来
よりもメモリ容量の大幅な拡大が図れた。
る。本実施例はＳＯＩ層３０６にＭＯＳスタティックＲ
ＡＭ（Randam Access Memory)を形成してメインメモリ
とし、Ｓｉ基板３１の上にはＣＭＯＳデバイスによるＣ
ＰＵを形成したコンピュータチップの実施例である。図
３において、３１はｎ型Ｓｉ基板、３２はｐウェル、３
３はｎウェル、３４は素子分離用のフィールド酸化膜で
ある。ｎＭＯＳトランジスタはｐウェル３２の表面領域
に３５と３６なるｎ型高濃度不純物領域をそれぞれソー
ス、ドレインとし、３０１、３０３をポリシリコンゲー
ト電極層およびゲート酸化膜として形成される。ｐＭＯ
Ｓトランジスタはｎウェルの表面領域３３に３７と３８
なるｐ型高濃度不純物領域をそれぞれドレイン、ソース
とし、３０２、３０３をポリシリコンゲート電極層およ
びゲート酸化膜として形成される。３０１と３０２を接
続して入力端子とし、３６と３７を接続して出力端子と
して、３８を電源端子、３５を接地端子とすればＣＭＯ
Ｓインバータ回路が構成できる。本実施例ではこのＣＭ
ＯＳデバイスを用いてＣＰＵを形成した。３０４はその
ＣＭＯＳＣＰＵのパッシベーション膜である。３０６は
該ＣＰＵの上に形成したｐ型のＳＯＩ層であり、３２１
はその下の酸化膜、３０５はＳｉ基板３１と３０６を接
着するポリイミド（Polyimide)樹脂層、３０７はＳＯＩ
層における素子分離用のフィールド酸化膜である。メイ
ンメモリの大容量ＭＯＳスタティックＲＡＭは該ＳＯＩ
層３０６上に形成された。メモリセルへの情報書き込み
と読み出しを制御する転送ｎＭＯＳトランジスタは、ビ
ット線３１４に接続したｎ+拡散層３０８と記憶ノード
のｎ+拡散層３０９を両極の拡散層とし、３１１と３１
３をポリシリコンゲート電極層およびゲート酸化膜とし
てＳＯＩ層３０６の表面領域に形成される。３１１はワ
ード線に接続される。メモリセルの駆動ｎＭＯＳトラン
ジスタは接地線（グランド）３１５に接続したｎ+拡散
層３１０と記憶ノードのｎ+拡散層３０９を両極の拡散
層とし、３１２と３１３をポリシリコンゲート電極層お
よびゲート酸化膜としてＳＯＩ層３０６の表面領域に形
成される。メモリセルの負荷ｐＭＯＳトランジスタは電
源線に接続したｐ+ポリシリコン領域３１７をソース、
ｐ+ポリシリコン領域３１８をドレインとし、ポリシリ
コン層３１９をチャネル領域、ポリシリコン層３１６を
下層のゲート電極層として形成され、ＳＯＩ層３０６の
上部に積み上げられた。これらの駆動ｎＭＯＳトランジ
スタと負荷ｐＭＯＳトランジスタによりフリップフロッ
プ型のメモリセルが構成される。そのセルの回路例は、
T. Yamanakaらが９０年ＩＥＤＭ（International Elect
ron Devices Meeting， Technical Digest，p. 477)に
発表した論文「A 5.9 μm2 super low power SRAM cell
using a new phase-shift lithography」に開示されてい
る。３２０は最上部のパッシベーション膜である。なお
このＳＯＩ構造の形成法は以下のようである。先ず３１
とは別のウェハのｐ型Ｓｉ基板３０６の表面層に上記Ｍ
ＯＳスタティックＲＡＭを形成し、該Ｓｉ基板３０６を
裏側から化学的・機械的研磨により、厚さ２μｍ以下ま
でに薄くしてＳｉ結晶層３０６とする。次にその裏面に
ＥＣＲプラズマＣＶＤ法により、厚さ０．２μｍから
０．５μｍの酸化膜を堆積し、下の酸化膜３２１を形成
する。次ぎにこのウェハを先にＣＰＵを形成したウェハ
上に接着するが、下の酸化膜３２１とＣＰＵのパッシベ
ーション膜３０４の間の接着はポリイミド（Polyimide)
樹脂層３０５によって行なう。すなわち３２１と３０４
の両者にポリイミドを塗布し、互いのポリイミドを約４
００℃の温度で接着させた。このようにしてＳＯＩ層３
０６がＳｉ基板３１の上部に形成でき、上部のＳＯＩ層
表面領域にＭＯＳスタティックＲＡＭが、また下部のＳ
ｉ基板の表面領域にＣＭＯＳＣＰＵが作成された。なお
本実施例ではコンピュータの記憶制御装置と入出力プロ
セッサもＳＯＩ層３０６の表面領域に集積形成された。
なお３９は該記憶制御装置とＣＭＯＳＣＰＵを接続する
配線であり、上記ウェハ接着（ボンディング）時におい
て上下各ウェハの配線が接続するものである。本実施例
によれば、メインメモリとなるＭＯＳスタティックＲＡ
Ｍを酸化膜３２１上のＳＯＩ層３０６に形成したので、
高エネルギーイオンや電離性放射線（３２２はその飛
跡）がチップに照射し雑音電荷を生成しても、その雑音
電荷の記憶ノード（拡散層３０９）への流入は酸化膜３
２１およびポリイミド樹脂層３０５によって効果的に妨
げられる。ＳＯＩ層３０６中で生成した雑音電荷は記憶
ノード３０９へ流入するものの、従来よりも大幅にソフ
トエラー率を低減できた。例えばＳＯＩ層の厚さをｔμ
ｍ、高エネルギーイオンのＳＯＩ層表面からの飛程をｍ
μｍとすれば、高エネルギーイオンが生成する雑音電荷
のおよそｔ／ｍだけが記憶ノードの拡散層に流入する。
本実施例ではＳＯＩ層の厚さは２μｍ以下であり、重イ
オンの平均的な飛程は５〜１０μｍなので、記憶ノード
の拡散層に流入する雑音電荷は４０％以下に低減でき
た。さらに本実施例によると、ＭＯＳスタティックＲＡ
ＭがＳＯＩ層３０６のほぼ全面を占有できるので、従来
よりもメモリ容量の大幅な拡大が図れた。
【０００８】本発明の第三の実施例を図４により説明す
る。本実施例が第一の実施例と異なるところは、Ｓｉ基
板上に複数個、本例では４個のＣＰＵを形成して並列コ
ンピュータとしたことである。図４において、４１、４
２、４３、４４は互いに等しいＣＰＵであり、同一のＳ
ｉ基板４９上に形成されている。４５は記憶制御装置、
４６は入出力プロセッサ、４７がメインメモリであり、
いずれも同一のＳＯＩ層４０１上に形成された。４８は
ＣＰＵと記憶制御装置を接続する配線である。本発明で
はＣＰＵ部がＳｉ基板表面のほぼ全面を占有できるの
で、従来よりもゲート規模の大きなＣＰＵが搭載できる
一方、従来規模のＣＰＵを複数個、集積形成できるとの
利点がある。本実施例は従来のＣＰＵを４個搭載して、
１チップの並列コンピュータを作成した例である。本実
施例によればＣＰＵの数が従来の４倍に増えたので、そ
れだけ計算処理能力も増すことができた。また並列コン
ピュータでは記憶制御装置と各ＣＰＵの位置関係を対等
にすることが重要であるが、本実施例の並列コンピュー
タは３次元構造を用いているので、そのような均等な位
置関係が容易に実現できた。
る。本実施例が第一の実施例と異なるところは、Ｓｉ基
板上に複数個、本例では４個のＣＰＵを形成して並列コ
ンピュータとしたことである。図４において、４１、４
２、４３、４４は互いに等しいＣＰＵであり、同一のＳ
ｉ基板４９上に形成されている。４５は記憶制御装置、
４６は入出力プロセッサ、４７がメインメモリであり、
いずれも同一のＳＯＩ層４０１上に形成された。４８は
ＣＰＵと記憶制御装置を接続する配線である。本発明で
はＣＰＵ部がＳｉ基板表面のほぼ全面を占有できるの
で、従来よりもゲート規模の大きなＣＰＵが搭載できる
一方、従来規模のＣＰＵを複数個、集積形成できるとの
利点がある。本実施例は従来のＣＰＵを４個搭載して、
１チップの並列コンピュータを作成した例である。本実
施例によればＣＰＵの数が従来の４倍に増えたので、そ
れだけ計算処理能力も増すことができた。また並列コン
ピュータでは記憶制御装置と各ＣＰＵの位置関係を対等
にすることが重要であるが、本実施例の並列コンピュー
タは３次元構造を用いているので、そのような均等な位
置関係が容易に実現できた。
【０００９】
【発明の効果】本発明はＳＯＩ技術を採用した３次元構
造のコンピュータチップであり、主記憶装置（メインメ
モリ）をＳｉ基板上部のＳＯＩ（Silicon on Insulato
r）層に形成し，ＣＰＵをＳｉ基板の表面領域に形成し
たものである。これによりメインメモリ部における高エ
ネルギーイオンなどによるソフトエラー率が従来よりも
大幅に低減できた。またメインメモリとＣＰＵそれぞれ
の占有面積も拡大したので、メモリ容量とＣＰＵゲート
規模の大幅な増加が図られ、ＣＰＵの複数化、すなわち
マルチプロセッサ化あるいは並列コンピュータ化がより
実現しやすくなった。
造のコンピュータチップであり、主記憶装置（メインメ
モリ）をＳｉ基板上部のＳＯＩ（Silicon on Insulato
r）層に形成し，ＣＰＵをＳｉ基板の表面領域に形成し
たものである。これによりメインメモリ部における高エ
ネルギーイオンなどによるソフトエラー率が従来よりも
大幅に低減できた。またメインメモリとＣＰＵそれぞれ
の占有面積も拡大したので、メモリ容量とＣＰＵゲート
規模の大幅な増加が図られ、ＣＰＵの複数化、すなわち
マルチプロセッサ化あるいは並列コンピュータ化がより
実現しやすくなった。
【００１０】
【図１】本発明の第一の実施例によるコンピュータチッ
プの断面構造を示す図である。
プの断面構造を示す図である。
【図２】従来のコンピュータチップの構成を示す図であ
る。
る。
【図３】本発明の第二の実施例によるコンピュータチッ
プの断面構造を示す図である。
プの断面構造を示す図である。
【図４】本発明の第三の実施例によるコンピュータチッ
プの構成を示す図である。
プの構成を示す図である。
１１…ｐ型Ｓｉ基板、１２…酸化膜、１３…ＳＯＩ層、
１４…ＣＰＵと記憶制御装置を接続する配線、１５…表
面保護膜、１６…高エネルギーイオンや電離性放射線の
飛跡。
１４…ＣＰＵと記憶制御装置を接続する配線、１５…表
面保護膜、１６…高エネルギーイオンや電離性放射線の
飛跡。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (8)
- 【請求項１】中央処理装置と主記憶装置が同一の半導体
チップ上に集積形成されたコンピュータチップであっ
て、上記中央処理装置が半導体基板上に形成され、該半
導体基板上に絶縁膜を介して形成された半導体薄膜上に
上記主記憶装置が形成されていることを特徴とするコン
ピュータチップ。 - 【請求項２】上記半導体がシリコンであり、上記絶縁膜
が酸化膜であることを特徴とする請求項１記載のコンピ
ュータチップ。 - 【請求項３】上記主記憶装置のメモリセルがＭＯＳ型で
あることを特徴とする請求項１および請求項２記載のコ
ンピュータチップ。 - 【請求項４】上記中央処理装置の基本素子がＣＭＯＳト
ランジスタであることを特徴とする請求項１から請求項
３のいずれかに記載のコンピュータチップ。 - 【請求項５】記憶制御装置と入出力プロセッサとが上記
主記憶装置とともに上記単結晶半導体薄膜上に形成され
ていることを特徴とする請求項１から請求項４のいずれ
かに記載のコンピュータチップ。 - 【請求項６】上記主記憶装置がＭＯＳスタティックラン
ダムアクセスメモリであることを特徴とする請求項１か
ら請求項５のいずれかに記載のコンピュータチップ。 - 【請求項７】上記ＭＯＳスタティックランダムアクセス
メモリのメモリセルがフリップフロップ型であり、その
駆動トランジスタが単結晶の上記半導体薄膜上に形成さ
れた第一導電型ＭＯＳトランジスタであり、その負荷ト
ランジスタが該単結晶半導体薄膜の上部に形成された多
結晶ポリシリコン層に形成されていることを特徴とする
請求項１から請求項６のいずれかに記載のコンピュータ
チップ。 - 【請求項８】複数個の中央処理装置が半導体基板上に形
成され、それらが並列に動作することを特徴とする請求
項１から請求項７のいずれかに記載のコンピュータチッ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4241704A JPH0697366A (ja) | 1992-09-10 | 1992-09-10 | 高信頼度コンピュータチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4241704A JPH0697366A (ja) | 1992-09-10 | 1992-09-10 | 高信頼度コンピュータチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697366A true JPH0697366A (ja) | 1994-04-08 |
Family
ID=17078292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4241704A Pending JPH0697366A (ja) | 1992-09-10 | 1992-09-10 | 高信頼度コンピュータチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697366A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049914A (ja) * | 2004-08-04 | 2006-02-16 | Samsung Electronics Co Ltd | 半導体装置並びにその配置及び製造方法 |
| WO2012036001A1 (en) * | 2010-09-13 | 2012-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| JP2012231455A (ja) * | 2011-04-13 | 2012-11-22 | Semiconductor Energy Lab Co Ltd | プログラマブルｌｓｉ |
| US9076505B2 (en) | 2011-12-09 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US9601178B2 (en) | 2011-01-26 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| US9990965B2 (en) | 2011-12-15 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Storage device |
| JP2021129113A (ja) * | 2014-05-22 | 2021-09-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-09-10 JP JP4241704A patent/JPH0697366A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049914A (ja) * | 2004-08-04 | 2006-02-16 | Samsung Electronics Co Ltd | 半導体装置並びにその配置及び製造方法 |
| WO2012036001A1 (en) * | 2010-09-13 | 2012-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US9042161B2 (en) | 2010-09-13 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US9263116B2 (en) | 2010-09-13 | 2016-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US9601178B2 (en) | 2011-01-26 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| JP2012231455A (ja) * | 2011-04-13 | 2012-11-22 | Semiconductor Energy Lab Co Ltd | プログラマブルｌｓｉ |
| US9076505B2 (en) | 2011-12-09 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US9990965B2 (en) | 2011-12-15 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Storage device |
| JP2021129113A (ja) * | 2014-05-22 | 2021-09-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11488668B2 (en) | 2014-05-22 | 2022-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and healthcare system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Chih-Tang | Evolution of the MOS transistor-from conception to VLSI | |
| US6627924B2 (en) | Memory system capable of operating at high temperatures and method for fabricating the same | |
| US20050280061A1 (en) | Vertical memory device structures | |
| US11127746B2 (en) | Fin-based strap cell structure for improving memory performance | |
| US20050186724A1 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPH1140811A (ja) | 半導体装置およびその製造方法 | |
| JP2004088089A (ja) | ソフト・エラー耐性を高めたｄｒａｍセル | |
| JPH04162668A (ja) | 半導体装置およびその製造方法 | |
| JPS6146980B2 (ja) | ||
| TWI642167B (zh) | Ｓｏｉ記憶體裝置 | |
| JPH0697366A (ja) | 高信頼度コンピュータチップ | |
| TWI758681B (zh) | 積體電路、記憶體及記憶體陣列 | |
| US8530960B2 (en) | Semiconductor device | |
| US7199428B2 (en) | Master chip, semiconductor memory, and method for manufacturing semiconductor memory | |
| JPH0340955B2 (ja) | ||
| Terada et al. | A new DRAM cell with a transistor on a lateral epitaxial silicon layer (TOLE cell) | |
| US11270770B2 (en) | Local word line driver device, memory device, and fabrication method thereof | |
| JP3980670B2 (ja) | 半導体装置 | |
| JP6542444B2 (ja) | 半導体装置およびその製造方法 | |
| US5847434A (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| JP2702999B2 (ja) | 半導体記憶装置 | |
| JPH06188388A (ja) | 半導体記憶装置 | |
| US20240114682A1 (en) | Wrap-around memory circuit | |
| JP2006066928A (ja) | 半導体装置の製造方法 |