JP2006049914A - 半導体装置並びにその配置及び製造方法 - Google Patents
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Abstract
【解決手段】複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。ロウ及びカラムデコーダは、複数のインバータ及び複数のNANDゲートを備える。複数のインバータそれぞれは、少なくとも一つの第1プルアップトランジスタ及び第1プルダウントランジスタを備る。複数のNANDゲートそれぞれは、少なくとも2個の第2プルアップトランジスタ及び少なくとも2個の第2プルダウントランジスタを備える。第1及び第2プルアップトランジスタ及び第1及び第2プルダウントランジスタは、少なくとも2層に積層して配置され。
【選択図】 図7C
Description
12:ロウデコーダ
14:データ入出力ゲート
16:カラムデコーダ
18:データ入出力回路
20:制御部
30、32:プリデコーダ
34:メインデコーダ
Claims (113)
- 半導体基板と、
前記半導体基板上に一対のNMOSプルダウントランジスタと一対のPMOSプルアップトランジスタとが垂直に積層された配列を有するNANDゲートと、
を備えることを特徴とする集積回路メモリ装置。 - 前記垂直に積層された配列は、
前記半導体基板内のバルク半導体領域と前記バルク半導体領域上の半導体層を含み、前記一対のNMOSプルダウントランジスタと前記一対のPMOSプルアップトランジスタの一つは前記バルク半導体領域内にあって、前記一対のNMOSプルダウントランジスタと前記一対のPMOSプルアップトランジスタの他の一つは前記半導体層内にあることを特徴とする請求項1に記載の集積回路メモリ装置。 - 半導体基板と、
前記半導体基板上に一対のNMOSアクセストランジスタ、一対のNMOSプルダウントランジスタ、及び一対のPMOSプルアップトランジスタを備えるスタティックランダムアクセスメモリ(SRAM)セルと、
前記半導体基板上に3層で垂直に積層されたMOSトランジスタの配列を備えるロジックゲートと、
を備えることを特徴とする集積回路メモリ装置。 - 前記SRAMセルは前記半導体基板のメモリセル部分内に配列され、前記ロジックゲートは前記半導体基板の周辺回路部分内に配列されることを特徴とする請求項3に記載の集積回路メモリ装置。
- 前記ロジックゲートは、インバータ、NANDゲート及びNORゲートからなるグループから選択されることを特徴とする請求項4に記載の集積回路メモリ装置。
- 前記ロジックゲートは、前記インバータ、NANDゲート、及びNORゲートからなるグループから選択されることを特徴とする請求項3に記載の集積回路メモリ装置。
- 前記ロジックゲートは、並列接続された二つのNMOSトランジスタと一つのPMOSトランジスタを備えるインバータであることを特徴とする請求項3に記載の集積回路メモリ装置。
- 前記インバータの二つのNMOSトランジスタは、3層の中の2層に、互いに垂直に積層されることを特徴とする請求項7に記載の集積回路メモリ装置。
- 前記二つのNMOSトランジスタの一つは、バルクNMOSトランジスタであることを特徴とする請求項8に記載の集積回路メモリ装置。
- 前記インバータの前記PMOSトランジスタは、
前記二つのNMOSトランジスタの間に配置されることを特徴とする請求項9に記載の集積回路メモリ装置。 - 前記ロジックゲートは、並列接続された二つのPMOSトランジスタと一つのNMOSトランジスタを有するインバータであることを特徴とする請求項3に記載の集積回路メモリ装置。
- 前記インバータの前記二つのPMOSトランジスタは、前記3層の中の2層に、互いに垂直に積層されることを特徴とする請求項11に記載の集積回路メモリ装置。
- 前記二つのPMOSトランジスタの一つは、バルクPMOSトランジスタであることを特徴とする請求項11に記載の集積回路メモリ装置。
- 前記インバータの前記NMOSトランジスタは、二つのPMOSトランジスタの間に配置されることを特徴とする請求項13に記載の集積回路メモリ装置。
- 前記インバータの前記NMOSトランジスタは、薄膜トランジスタであることを特徴とする請求項14に記載のジムゾック回路メモリ装置。
- それぞれ少なくとも一つの第1プルアップトランジスタ及び少なくとも一つの第1プルダウントランジスタを有し、入力信号を反転して出力する複数のインバータと、
それぞれ少なくとも二つの第2プルアップトランジスタ及び少なくとも二つの第2プルダウントランジスタを有し、少なくとも二つの入力信号の中の少なくとも一つの入力信号がローレベルであればハイレベルの出力信号を発生する複数のNANDゲートとを備え、
前記少なくとも一つの第1プルアップ及び前記少なくとも一つの第1プルダウントランジスタと前記少なくとも二つの第2プルアップ及び前記少なくとも二つの第2プルダウントランジスタを少なくとも2層に積層して配置することを特徴とする半導体装置。 - 前記第1及び第2プルアップトランジスタはPMOSトランジスタであって、
第1及び第2プルダウントランジスタはNMOSトランジスタであることを特徴とする請求項16に記載の半導体装置。 - 前記少なくとも2層の中の1層に配置されるトランジスタはバルクトランジスタで、少なくとも2層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項17に記載の半導体装置。
- 第1層に前記第1及び第2プルアップトランジスタ及び前記第1及び第2プルダウントランジスタの中の一部のトランジスタを混合して配置することを特徴とする請求項18に記載の半導体装置。
- 第2層以上の層に前記第1及び第2プルアップトランジスタのみを配置するか、または第1及び第2プルダウントランジスタのみを配置することを特徴とする請求項19に記載の半導体装置。
- それぞれ少なくとも一つの第1プルアップトランジスタ及び少なくとも1つの第1プルダウントランジスタを有し、入力信号を反転して出力する複数のインバータと、
それぞれ少なくとも二つの第2プルアップトランジスタ及び少なくとも二つの第2プルダウントランジスタを有し、少なくとも二つの入力信号の中の少なくとも一つの入力信号がローレベルであればハイレベルの出力信号を発生する複数のNANDゲートと、
それぞれ少なくとも二つの第3プルアップトランジスタ及び少なくとも二つの第3プルダウントランジスタを有し、少なくとも二つの入力信号がすべてローレベルであればハイレベルの出力信号を発生する複数のNORゲートと、を備え、
前記少なくとも一つの第1プルアップ及び前記少なくとも一つのプルダウントランジスタ、前記少なくとも二つの第2プルアップ及び前記少なくとも二つの第2プルダウントランジスタ、及び前記少なくとも二つの第3プルアップ及び前記少なくとも二つの第3プルダウントランジスタを前記少なくとも2層に積層して配置することを特徴とする半導体装置。 - 前記第1、第2、及び第3プルアップトランジスタはPMOSトランジスタであって、
第1、第2、及び第3プルダウントランジスタはNMOSトランジスタであることを特徴とする請求項21に記載の半導体装置。 - 前記少なくとも2層の第1層に配置されるトランジスタはバルクトランジスタであって、第2層以上に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項22に記載の半導体装置。
- 前記第1層に前記第1、第2、及び第3プルアップトランジスタと前記第1、第2、及び第3プルダウントランジスタ中の一部のトランジスタを混合して配置することができたことを特徴とする請求項23に記載の半導体装置。
- 前記第2層以上の層に、前記第1、第2、及び第3プルアップトランジスタのみを配置するか、または第1、第2、及び第3プルダウントランジスタのみを配置することを特徴とする請求項24に記載の半導体装置。
- 複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを有するメモリセルアレイと、
ロウアドレスをデコーディングして前記複数のワードライン選択信号を発生するロウデコーダと、
カラムアドレスをデコーディングして前記複数のカラム選択信号を発生するカラムデコーダと、を備え、
前記ロウデコーダ及び前記カラムデコーダの少なくとも一方は複数のインバータを含み、
前記複数のインバータのそれぞれは少なくとも一つのプルアップトランジスタ及び少なくとも一つのプルダウントランジスタを有し、
前記プルアップ及びプルダウントランジスタが少なくとも2層に積層して配置されたことを特徴とする半導体装置。 - 前記複数のメモリセルは複数のMOSトランジスタを有し、
前記複数のMOSトランジスタが前記少なくとも2層に積層して配置されたことを特徴とする請求項26に記載の半導体装置。 - 前記プルアップトランジスタはPMOSトランジスタであって、
前記プルダウントランジスタはNMOSトランジスタであることを特徴とする請求項27に記載の半導体装置。 - 前記少なくとも2層の第1層に配置されるトランジスタはバルクトランジスタであり、2層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項28に記載の半導体装置。
- 前記第1層に前記プルアップ及びプルダウントランジスタの一部のトランジスタを混合して配置することを特徴とする請求項29に記載の半導体装置。
- 前記第2層以上の各層には前記プルアップトランジスタのみを配置するか、または前記プルダウントランジスタのみを配置することを特徴とする請求項30に記載の半導体装置。
- 前記プルアップトランジスタのそれぞれのチャンネル幅を分けて2個以上のプルアップトランジスタで構成し、前記2個以上のプルアップトランジスタを互いに異なる層に配置することを特徴とする請求項31に記載の半導体装置。
- 前記プルダウントランジスタのそれぞれのチャンネル幅を分けて2個以上のプルダウントランジスタで構成し、前記2個以上のプルダウントランジスタを互いに異なる層に配置することを特徴とする請求項32に記載の半導体装置。
- 前記カラムデコーダ及び前記ロウデコーダは共に複数のインバータを有し、
前記複数のインバータのそれぞれは少なくとも一つのプルアップトランジスタ及び少なくとも一つのプルダウントランジスタを含み、
前記プルアップ及びプルダウントランジスタが少なくとも2層に積層して配置されたことを特徴とする請求項26に記載の半導体装置。 - 前記複数のメモリセルは複数のMOSトランジスタを含み、
前記複数のMOSトランジスタが前記少なくとも2層に積層して配置されたことを特徴とする請求項34に記載の半導体装置。 - 前記プルアップトランジスタはPMOSトランジスタであって、
前記プルダウントランジスタはNMOSトランジスタであることを特徴とする請求項35に記載の半導体装置。 - 前記少なくとも2層の第1層に配置されるトランジスタはバルクトランジスタであって、第2層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項36に記載の半導体装置。
- 前記第1層には前記プルアップ及びプルダウントランジスタの一部のトランジスタを混合して配置することを特徴とする請求項37に記載の半導体装置。
- 前記第2層以上の各層に前記プルアップトランジスタのみを配置するか、または前記プルダウントランジスタのみを配置することを特徴とする請求項38に記載の半導体装置。
- 前記プルアップトランジスタのそれぞれのチャンネル幅を分けて2個以上のプルアップトランジスタで構成し、前記2個以上のプルアップトランジスタを互いに異なる層に配置することを特徴とする請求項39に記載の半導体装置。
- 前記プルダウントランジスタのそれぞれのチャンネル幅を分けて2個以上のプルダウントランジスタで構成し、前記2個以上のプルダウントランジスタを互いに異なる層に配置することを特徴とする請求項39に記載の半導体装置。
- 複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイと、
ロウアドレスをデコーディングして前記複数のワードライン選択信号を発生するロウデコーダと、
カラムアドレスをデコーディングして前記複数のカラム選択信号を発生するカラムデコーダと、を備え、
前記ロウデコーダ及び前記カラムデコーダの少なくとも一方は複数のインバータ及び複数のNANDゲートを含み、
前記複数のインバータそれぞれは少なくとも一つの第1プルアップトランジスタ及び少なくとも一つの第1プルダウントランジスタを有し、前記複数のNANDゲートのそれぞれは少なくとも二つの第2プルアップトランジスタ及び少なくとも二つの第2プルダウントランジスタを有し、
前記第1及び第2プルアップトランジスタ及び前記第1及び第2プルダウントランジスタが少なくとも2層に積層して配置されることを特徴とする半導体装置。 - 前記複数のメモリセルは複数のMOSトランジスタを有し、
前記複数のMOSトランジスタが前記少なくとも2層に積層して配置されることを特徴とする請求項42に記載の半導体装置。 - 前記第1及び第2プルアップトランジスタはPMOSトランジスタであって、
前記第1及び第2プルダウントランジスタはNMOSトランジスタであることを特徴とする請求項43に記載の半導体装置。 - 前記少なくとも2層の第1層に配置されるトランジスタはバルクトランジスタであって、第2層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項44に記載の半導体装置。
- 前記第1層に前記第1プルアップ及び第1プルダウントランジスタと第2プルアップ及び第2プルダウントランジスタの一部のトランジスタを混合して配置することを特徴とする請求項45に記載の半導体装置。
- 前記第2層以上の各層には前記第1プルアップ及び第2プルアップトランジスタのみを配置するか、または前記第1プルダウン及び第2プルダウントランジスタのみを配置することを特徴とする請求項46に記載の半導体装置。
- 前記第1及び第2プルアップトランジスタのそれぞれのチャンネル幅を分けて2個以上の第1及び第2プルアップトランジスタで構成し、前記2個以上の第1及び第2プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項42に記載の半導体装置。
- 前記第1及び第2プルダウントランジスタのそれぞれのチャンネル幅を分けて2個以上の第1及び第2プルダウントランジスタで構成し、前記2個以上の第1及び第2プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項48に記載の半導体装置。
- 前記カラムデコーダ及び前記ロウデコーダは共に複数のインバータ及び複数のNANDゲートを有し、
前記複数のインバータのそれぞれは少なくとも一つの第1プルアップトランジスタ及び少なくとも一つの第1プルダウントランジスタを有し、前記複数のNANDゲートのそれぞれは少なくとも二つの第2プルアップトランジスタ及び少なくとも二つの第2プルダウントランジスタを有し、
前記第1及び第2プルアップトランジスタ及び前記第1及び第2プルダウントランジスタが少なくとも2層に積層して配置されたことを特徴とする請求項42に記載の半導体装置。 - 前記複数のメモリセルは複数のMOSトランジスタを含み、
前記複数のMOSトランジスタが前記少なくとも2層に積層して配置されたことを特徴とする請求項50に記載の半導体装置。 - 前記第1及び第2プルアップトランジスタはPMOSトランジスタであって、
前記第1及び第2プルダウントランジスタはNMOSトランジスタであることを特徴とする請求項51に記載の半導体装置。 - 前記少なくとも2層の第1層に配置されるトランジスタはバルクトランジスタであって、第2層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項52に記載の半導体装置。
- 前記第1層には前記第1プルアップ及び第1プルダウントランジスタと第2プルアップ及び第2プルダウントランジスタの一部のトランジスタを混合して配置すること特徴とする請求項53に記載の半導体装置。
- 前記第2層以上の各層には前記第1プルアップ及び第2プルアップトランジスタのみを配置するか、または前記第1プルダウン及び第2プルダウントランジスタのみを配置することを特徴とする請求項54に記載の半導体装置。
- 前記第1及び第2プルアップトランジスタのチャンネル幅を分けて2個以上の第1及び第2プルアップトランジスタで構成し、前記2個以上の第1及び第2プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項55に記載の半導体装置。
- 前記第1及び第2プルダウントランジスタのチャンネル幅を分けて2個以上の第1及び第2プルダウントランジスタで構成し、前記2個以上の第1及び第2プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項55に記載の半導体装置。
- 複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイと、
ロウアドレスをデコーディングして前記複数のワードライン選択信号を発生するロウデコーダ、カラムアドレスをデコーディングして前記複数のカラム選択信号を発生するカラムデコーダ、及び前記メモリセルアレイへのデータの入出力を制御するための制御部を備えた周辺回路とを備えて、
前記周辺回路が複数のインバータ、複数のNANDゲート、及び複数のNORゲートを含み、
前記複数のインバータのそれぞれは少なくとも一つの第1プルアップトランジスタ及び少なくとも一つの第1プルダウントランジスタを有し、前記複数のNANDゲートのそれぞれは少なくとも二つの第2プルアップトランジスタ及び少なくとも二つの第2プルダウントランジスタを有し、前記複数のNORゲートのそれぞれは少なくとも三つのの第3プルアップトランジスタ及び少なくとも三つの第3プルダウントランジスタを有し、
前記第1、第2、及び第3プルアップトランジスタ及び前記第1、第2、及び第3プルダウントランジスタが少なくとも2層に積層して配置されたことを特徴とする半導体装置。 - 前記複数のメモリセルは複数のMOSトランジスタを備えて、
前記複数のMOSトランジスタが前記少なくとも2個以上の層に積んで配置されたことを特徴とする請求項58に記載の半導体装置。 - 前記第1、第2、及び第3プルアップトランジスタはPMOSトランジスタであって、
前記第1、第2、及び第3プルダウントランジスタはNMOSトランジスタであることを特徴とする請求項59に記載の半導体装置。 - 前記少なくとも2層の第1層に配置されるトランジスタはバルクトランジスタであって、第2層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項60に記載の半導体装置。
- 前記第1層に前記第1プルアップ及び第1プルダウントランジスタと第2プルアップ及び第2プルダウントランジスタと前記第3プルアップ及び第3プルダウントランジスタの一部のトランジスタを混合して配置することを特徴とする請求項61に記載の半導体装置。
- 前記第2層以上の各層には、前記第1プルアップ、第2プルアップ及び第3プルアップトランジスタのみを配置するか、または前記第1プルダウン、第2プルダウン及び第3プルダウントランジスタのみを配置することを特徴とする請求項62に記載の半導体装置。
- 前記第1、第2、及び第3プルアップトランジスタのチャンネル幅を分けて2個以上の第1、第2、及び第3プルアップトランジスタで構成し、前記2個以上の第1、第2、及び第3プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項63に記載の半導体装置。
- 前記第1、第2、及び第2プルダウントランジスタのチャンネル幅を分けて2個以上の第1及び第2プルダウントランジスタで構成し、前記2個以上の第1、第2、及び第3プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項64に記載の半導体装置。
- メモリセルアレイの複数のメモリセルのそれぞれを構成する2個の転送トランジスタ、2個の第1プルアップトランジスタ、及び2個の第1プルダウントランジスタを少なくとも2層に積層して配置し、
周辺回路の複数のインバータのそれぞれを構成する少なくとも一つの第2プルアップトランジスタ及び少なくとも一つの第2プルダウントランジスタ、及び前記周辺回路の複数のNANDゲートのそれぞれを構成する少なくとも二つの第3プルアップトランジスタ及び少なくとも二つの第3プルダウントランジスタを前記少なくとも2層に積層して配置することを特徴とする半導体装置の配置方法。 - 前記第1、第2及び第3プルアップトランジスタはPMOSトランジスタであって、
前記転送、第1、第2及び第3プルダウントランジスタはNMOSトランジスタであることを特徴とする請求項66に記載の半導体装置の配置方法。 - 前記少なくとも2層の第1層に配置されるトランジスタはバルクトランジスタであって、2層以上に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項67に記載の半導体装置の配置方法。
- 前記周辺回路の前記少なくとも2層の第1層に配置されるトランジスタは、前記メモリセルの第1層に配置されるトランジスタの形態とは関係なく、前記第2プルアップ及び第3プルアップトランジスタと第2プルダウン及び第3プルダウントランジスタの中の一部のトランジスタを混合して配置することを特徴とする請求項68に記載の半導体装置の配置方法。
- 前記周辺回路の前記少なくとも2層の第2層以上の層のそれぞれに配置されるトランジスタの形態と同一形態を有する第2プルアップ及び第3プルアップトランジスタのみを配置するか、または第2プルダウン及び第3プルダウントランジスタのみを配置することを特徴とする請求項69に記載の半導体装置の配置方法。
- 前記第2プルアップ及び第3プルアップトランジスタのチャンネル幅を分けて2個以上の第2プルアップ及び第3プルアップトランジスタで構成し、前記2個以上の第2プルアップ及び第3プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項70に記載の半導体装置の配置方法。
- 前記第2プルダウン及び第3プルダウントランジスタのチャンネル幅を分けて2個以上の第2プルダウン及び第3プルダウントランジスタで構成し、前記2個以上の第2プルダウン及び第3プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項70に記載の半導体装置の配置方法。
- メモリセルアレイの複数のメモリセルのそれぞれを構成する2個の転送トランジスタ、2個の第1プルアップトランジスタ、及び2個の第1プルダウントランジスタを少なくとも2層に積層して配置して、
周辺回路の複数のインバータのそれぞれを構成する少なくとも一つの第2プルアップトランジスタ及び少なくとも一つの第2プルダウントランジスタ、複数のNANDゲートのそれぞれを構成する少なくとも二つの第3プルアップトランジスタ及び少なくとも二つの第3プルダウントランジスタ、及び複数のNORゲートのそれぞれを構成する少なくとも二つの第4プルアップトランジスタ及び少なくとも二つの第4プルダウントランジスタを前記少なくとも2層に積層して配置することを特徴とする半導体装置の配置方法。 - 前記第1、第2、第3、及び第4プルアップトランジスタはPMOSトランジスタであって、
前記転送、第1、第2、第3、及び第4プルダウントランジスタはNMOSトランジスタであることを特徴とする請求項73に記載の半導体装置の配置方法。 - 前記少なくとも2層の第1層に配置されるトランジスタはバルクトランジスタであって、第2層以上の層に配置されるトランジスタは薄膜トランジスタであることを特徴とする請求項74に記載の半導体装置の配置方法。
- 前記周辺回路の前記少なくとも2層の第1層に配置されるトランジスタは、前記メモリセルの1層に配置されるトランジスタの形態とは関係なく、前記第2プルアップ、第3プルアップ及び第4プルアップトランジスタと第2プルダウン、第3プルダウン及び第4プルダウントランジスタの中の一部のトランジスタを混合して配置することを特徴とする請求項75に記載の半導体装置の配置方法。
- 前記周辺回路の前記少なくとも2層の第2層以上の層のそれぞれに配置されるトランジスタの形態と同一形態を有する第2プルアップ、第3プルアップ及び第4プルアップトランジスタのみを配置するか、または第2プルダウン、第3プルダウン及び第4プルダウントランジスタのみを配置することを特徴とする請求項75に記載の半導体装置の配置方法。
- 前記第2プルアップ、第3プルアップ及び第4プルアップトランジスタのチャンネル幅を分けて2個以上の第2、第3及び第4プルアップトランジスタで構成し、前記2個以上の第2プルアップ、第3プルアップ及び第4プルアップトランジスタを互いに異なる層に配置することを特徴とする請求項77に記載の半導体装置の配置方法。
- 前記第2プルダウン、第3プルダウン及び第4プルダウントランジスタのチャンネル幅を分けて2個以上の第2プルダウン、第3プルダウン及び第4プルダウントランジスタで構成し、前記2個以上の第2プルダウン、第3プルダウン及び第4プルダウントランジスタを互いに異なる層に配置することを特徴とする請求項77に記載の半導体装置の配置方法。
- セル領域及び周辺回路領域を有する半導体基板と、
前記セル領域の半導体基板に形成されたバルクトランジスタと、
前記セル領域に前記バルクトランジスタを覆うように形成された層間絶縁膜パターンと、
前記層間絶縁膜パターン上に形成された薄膜トランジスタと、
前記周辺回路領域の半導体基板と接触するように形成された周辺ボディパターンと、
前記周辺ボディパターンに配置された周辺トランジスタと、を含み、
前記周辺トランジスタは実質的に前記セル領域の薄膜トランジスタと水平方向の同一線上に位置するように形成されることを特徴とする半導体装置。 - 前記周辺ボディパターンは、単結晶半導体構造であることを特徴とする請求項80に記載の半導体装置。
- 前記薄膜トランジスタは、単結晶薄膜トランジスタであることを特徴とする請求項80に記載の半導体装置。
- 前記バルクトランジスタ及び前記薄膜トランジスタは、SRAMメモリセルのセルトランジスタであることを特徴とする請求項80に記載の半導体装置。
- 前記バルクトランジスタは第1及び第2バルクトランジスタを含み、前記薄膜トランジスタは第1及び第2薄膜トランジスタを含み、前記第1及び第2薄膜トランジスタは前記第1及び第2バルクトランジスタとそれぞれ重畳するように配置されることを特徴とする請求項80に記載の半導体装置。
- 前記第1及び第2バルクトランジスタと前記第1及び第2薄膜トランジスタとの間にそれぞれ配置された第1及び第2下部薄膜トランジスタをさらに含み、前記第1及び前記第2下部薄膜トランジスタは前記第1及び第2バルクトランジスタとそれぞれ重畳するように配置されることを特徴とする請求項84に記載の半導体装置。
- 前記層間絶縁膜パターンを貫通して前記第1バルクトランジスタの第1不純物領域、前記第1下部薄膜トランジスタの第1不純物領域及び前記第1上部薄膜トランジスタの第1不純物領域を互いに電気的に接続させる第1ノードプラグと、
前記層間絶縁膜パターンを貫通して前記第2バルクトランジスタの第1不純物領域、前記第2下部薄膜トランジスタの第1不純物領域及び前記第2上部薄膜トランジスタの第1不純物領域を互いに電気的に接続させる第2ノードプラグと、
をさらに含むことを特徴とする請求項85に記載の半導体装置。 - 前記第1及び第2バルクトランジスタは、それぞれ第1及び第2Nチャンネル駆動トランジスタであり、前記第1及び第2バルクトランジスタの前記第1不純物領域はドレイン領域であることを特徴とする請求項86に記載の半導体装置。
- 前記第1駆動トランジスタのゲート電極は、前記第2ノードプラグに電気的に接続され、前記第2駆動トランジスタのゲート電極は前記第1ノードプラグに電気的に接続されることを特徴とする請求項87に記載の半導体装置。
- 前記第1及び第2下部薄膜トランジスタはそれぞれ第1及び第2Pチャンネル負荷トランジスタであって、前記第1及び第2薄膜トランジスタはそれぞれ第1及び第2Nチャンネル転送トランジスタであり、前記第1及び第2下部薄膜トランジスタの前記第1不純物領域はドレイン領域であって、前記第1及び第2薄膜トランジスタの前記第1不純物領域はソース領域であることを特徴とする請求項88に記載の半導体装置。
- 前記第1及び第2負荷トランジスタのゲート電極はそれぞれ前記第1及び第2駆動トランジスタのゲート電極と重畳するように配置されて、前記第1負荷トランジスタの前記ゲート電極は前記第2ノードプラグに電気的に接続されて前記第2負荷トランジスタの前記ゲート電極は前記第1ノードプラグに電気的に接続されることを特徴とする請求項89に記載の半導体装置。
- 前記第1及び第2薄膜トランジスタのゲート電極は、互いに電気的に接続されてワードラインを構成することを特徴とする請求項90に記載の半導体装置。
- 少なくとも前記周辺トランジスタは、周辺ゲート電極の表面に供給された金属シリサイド膜を含むことを特徴とする請求項80に記載の半導体装置。
- 少なくとも前記周辺トランジスタは、周辺ソース/ドレイン領域の表面に供給された金属シリサイド膜を含むことを特徴とする請求項80に記載の半導体装置。
- セル領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記セル領域内の前記半導体基板にバルクトランジスタを形成する段階と、
前記バルクトランジスタを有する基板上に前記周辺回路領域内の前記半導体基板を露出させる層間絶縁膜パターンを形成する段階と、
前記層間絶縁膜パターン上にセルボディパターンを形成すると共に前記露出された半導体基板上に前記露出された半導体基板と接触する周辺ボディパターンを形成する段階と、
前記セルボディパターンにセル薄膜トランジスタを形成すると共に前記周辺ボディパターンに周辺トランジスタを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記セルボディパターン及び前記周辺ボディパターンを形成する段階は、
前記層間絶縁膜パターンを有する基板上に半導体膜を形成する段階と、
前記半導体膜を平坦化させて前記層間絶縁膜パターン及び前記周辺回路領域内の前記半導体基板上にそれぞれセル半導体膜及び周辺半導体膜を形成する段階と、を含み、前記周辺半導体膜は前記半導体膜よりも厚いことを特徴とする請求項94に記載の半導体装置の製造方法。 - 前記半導体膜は、非単結晶半導体膜で形成することを特徴とする請求項95に記載の半導体装置の製造方法。
- 前記半導体膜を平坦化させる前又は後に、前記半導体基板をシード層として固相エピタキシャル技術を用いて前記半導体膜を結晶化させることをさらに含むことを特徴とする請求項96に記載の半導体装置の製造方法。
- 前記層間絶縁膜パターンを形成する段階は、
前記バルクトランジスタを有する基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして前記周辺回路領域内の前記半導体基板を露出させることと同時に前記セル領域内の前記半導体基板の所定領域を露出させるコンタクトホールを形成する段階と、
を含むことを特徴とする請求項94に記載の半導体装置の製造方法。 - 前記セルボディパターン及び前記周辺ボディパターンを形成する段階は、
前記層間絶縁膜パターン及び前記周辺回路領域内の前記露出された半導体基板上に単結晶半導体構造体を形成する段階と、
前記単結晶半導体構造体を平坦化させる段階と、
を含むことを特徴とする請求項94に記載の半導体装置の製造方法。 - 前記単結晶半導体構造体は、前記コンタクトホールによって露出された前記半導体基板及び前記周辺回路領域内の前記露出された半導体基板をシード層として選択的エピタキシャル成長技術を用いて形成することを特徴とする請求項99に記載の半導体装置の製造方法。
- 前記セル薄膜トランジスタ及び前記周辺トランジスタを形成する段階は、
前記セルボディパターン及び前記周辺ボディパターンをそれぞれ横切るセルゲート電極及び周辺ゲート電極を形成する段階と、
前記ゲート電極をイオン注入マスクとして用いて前記セルボディパターン及び前記周辺ボディパターン内に不純物を注入して前記セルボディパターン及び前記周辺ボディパターン内にそれぞれセルソース/ドレイン領域及び周辺ソース/ドレイン領域を形成する段階と、
を含むことを特徴とする請求項94に記載の半導体装置の製造方法。 - 少なくとも前記周辺ゲート電極及び/又は周辺ソース/ドレイン領域の表面に選択的に金属シリサイド膜を形成する段階をさらに含むことを特徴とする請求項101に記載の半導体装置の製造方法。
- セル領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記セル領域内の前記半導体基板にバルクトランジスタを形成する段階と、
前記バルクトランジスタを有する基板上に前記周辺回路領域内の前記半導体基板を露出させる第1層間絶縁膜パターンであって前記バルクトランジスタの不純物領域の所定領域を露出させる第1コンタクトホールを有する第1層間絶縁膜パターンを形成する段階と、
前記第1層間絶縁膜パターン上に前記第1コンタクトホールを覆うセル下部ボディパターンを形成する段階と、
前記セル下部ボディパターンにセル下部薄膜トランジスタを形成する段階と、
前記第1層間絶縁膜パターン上に前記セル下部薄膜トランジスタを覆う第2層間絶縁膜パターンであって前記セル下部薄膜トランジスタの不純物領域の所定領域を露出させる第2コンタクトホールを有する第2層間絶縁膜を形成する段階と、
前記第2層間絶縁膜パターン上に前記第2コンタクトホールを覆うセル上部ボディパターンを形成すると共に前記周辺回路領域に周辺ボディパターンを形成する段階と、
前記セル上部ボディパターンにセル上部薄膜トランジスタを形成すると共に前記周辺ボディパターンに周辺トランジスタを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記セル下部ボディパターンを形成すると共に、前記周辺回路領域の半導体基板を覆う周辺下部ボディパターンを形成する段階をさらに含むことを特徴とする請求項103に記載の半導体装置の製造方法。
- 前記セル下部ボディパターン及び前記周辺下部ボディパターンを形成する段階は、
前記第1コンタクトホールを埋め込んで前記第1層間絶縁膜パターン及び前記周辺回路領域の半導体基板を覆う第1単結晶半導体構造体を形成する段階と、
前記第1単結晶半導体構造体を平坦化させる段階と、
を含むことを特徴とする請求項104に記載の半導体装置の製造方法。 - 前記セル上部ボディパターン及び前記周辺ボディパターンを形成する段階は、
前記第2コンタクトホールを埋め込んで前記第2層間絶縁膜パターン及び前記周辺下部ボディパターンを覆う第2単結晶半導体構造体を形成する段階と、
前記第2単結晶半導体構造体が平らな上部面を有するように平坦化させる段階と、
前記第2単結晶半導体構造体をパターニングして前記セル領域にセル上部ボディパターンを形成すると共に、前記周辺回路領域に周辺上部ボディパターンを形成し前記周辺下部ボディパターン及び前記周辺上部ボディパターンを有する周辺ボディパターンを形成する段階と、
を含むことを特徴とする請求項105に記載の半導体装置の製造方法。 - 前記単結晶半導体構造体は、エピタキシャル技術を用いて形成されることを特徴とする請求項106に記載の半導体装置の製造方法。
- 前記セル下部ボディパターンを形成する段階は、
前記第1コンタクトホールを埋め込んで前記第1層間絶縁膜パターン及び前記周辺回路領域の半導体基板を覆う第1単結晶半導体構造体を形成する段階と、
前記第1単結晶半導体構造体をパターニングして前記周辺回路領域の半導体基板を露出させる段階と、
を含むことを特徴とする請求項103に記載の半導体装置の製造方法。 - 前記セル上部ボディパターン及び前記周辺ボディパターンを形成する段階は、
前記第2コンタクトホールを埋め込んで前記第2層間絶縁膜パターン及び前記周辺回路領域の半導体基板を覆う、平らな上部面を有する第2単結晶半導体構造体を形成する段階と、
前記第2単結晶半導体構造体をパターニングして前記セル領域にセル上部ボディパターンを形成すると共に前記周辺回路領域に周辺ボディパターンを形成する段階と、
を含むことを特徴とする請求項108に記載の半導体装置の製造方法。 - 前記単結晶半導体構造体は、エピタキシャル技術を用いて形成されることを特徴とする請求項109に記載の半導体装置の製造方法。
- 前記バルクトランジスタはNチャンネル駆動トランジスタであり、前記セル下部薄膜トランジスタはPチャンネル負荷トランジスタであり、前記セル上部薄膜トランジスタはNチャンネル転送トランジスタに形成されることを特徴とする請求項103に記載の半導体装置の製造方法。
- 前記セル上部薄膜トランジスタ及び前記周辺トランジスタを形成する段階は、
前記セル上部ボディパターン及び前記周辺ボディパターンをそれぞれ横切るセル上部ゲート電極及び周辺ゲート電極を形成する段階と、
前記ゲート電極をイオン注入マスクとして用いて前記セル上部ボディパターン及び前記周辺ボディパターン内に不純物を注入して前記セル上部ボディパターン及び前記周辺ボディパターン内にそれぞれセルソース/ドレイン領域及び周辺ソース/ドレイン領域を形成する段階と、
を含むことを特徴とする請求項103に記載の半導体装置の製造方法。 - 少なくとも前記周辺ゲート電極及び/または周辺ソース/ドレイン領域の表面に選択的に金属シリサイド膜を形成する段階をさらに含むことを特徴とする請求項112に記載の半導体装置の製造方法。
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