JP5345092B2 - スタティックランダムアクセスメモリ（ｓｒａｍ）セルとその製造方法 - Google Patents

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Description

本発明は、半導体装置に関するものであって、特に、スタティックランダムアクセスメモリ（SRAM）セルとその製造方法に関するものである。
スタティックランダムアクセスメモリ（Static Random Access Memory 、SRAM）は、ハイパフォーマンスの独立型メモリ装置や埋め込みメモリ装置に適用する信頼性が高く、実証済みの技術として選択される。SRAMの明瞭な利点は、数ある中で、速いアクセス速度、低消費電力、高雑音余裕（noise margin）、及び、従来のCMOS製造プロセス（方法）とプロセス互換性があることである。しかしながら、SRAMセルの大きさは、その製造プロセスにて遭遇する問題により制限される。これは、非常に小さいSRAMセルを必要とする装置にてSRAMを使用することを妨げる。更に、従来のSRAMセルのプロセス要件が、SRAMにフィン電界効果トランジスタ（FinFETs)の使用を妨げる。よって、小さいセルサイズに対するプロセス問題を排除すると共に、SRAMにフィン電界効果トランジスタの応用を考慮に入れたSRAMセルのレイアウトが必要とされる。
従来の６T SRAM（６T SRAM）レイアウトは、９０nm、６５nm、４５nmと３２nm技術に用いることができるが、より小さい技術のレイアウトを用いることは妨げるおそれのある問題が発生する。例えば、セルの大きさがより小さくなるにつれて、トランジスタのアクティブ領域、イントラセル接続、及び、コンタクト等の個別の素子は当然ながらより小さくなる必要がある。あいにく、現在のリソグラフィとエッチング技術は個別の素子の大きさを制限する。よって、個別の素子が一旦、最小可能尺寸に縮減されると、もしセルの大きさが縮減し続けるなら、これらの素子は、セル内で密度を大きくし、他の素子をオーバーレイする(overlay)おそれがある。いかなるオーバーレイも異なる素子間の短絡を至らしめ、装置故障を生ずる。
一般に、６T SRAMセルは、二個のパスゲートトランジスタ、二個のプルダウントランジスタ、二個のプルアップトランジスタを含む。各パスゲートトランジスタは、通常、プルダウントランジスタの一つと、ソース/ドレイン領域を共用する。パスゲートトランジスタとプルダウントランジスタのレイアウトと望ましい電気特性により、アクティブ領域が方向と幅を変える、パスゲートトランジスタとプルダウントランジスタのアクティブ領域間にアクティブザグ（active zags）が形成されるように、アクティブ領域は、非長方形であることがよくある。これらのアクティブザグは、通常、プルダウントランジスタとパスゲートトランジスタ間の電流ミスマッチ、及び、パスゲートトランジスタとプルダウントランジスタ間の漏れ電流等の問題を発生させる。これらの問題は、一般にアクティブザグ等の鋭利な角の処理における欠点のせいで生ずる。さらに、角周辺の強い電場は、漏れ電流問題を生じる可能性がある。
従来のレイアウトにおいて、パスゲートトランジスタとプルダウントランジスタのアクティブ領域は、主として、トランジスタのアクティブ領域の長さが、セルレイアウトの大きさを定義するように、通常、隣接する。更に、各トランジスタのゲート間で、これらのトランジスタのアクティブ領域に、単一のコンタクトを形成している。よって、単一のコンタクトがもはやより小さくエッチングすることができないなら、コンタクトは又、制限因子になるおそれがあり、さもなければ、コンタクトのゲート電極スペーサとのオーバーレイ（上敷き）が生じ、性能に不利に影響するおそれがある。よって、コンタクト又はスペーサの尺寸（サイズ）についてのなんらかの制限は、更に、セルレイアウトの尺寸を限定するおそれがある。この尺寸の長さは、ライン容量を増加させSRAMセルの性能を低下するおそれのある長いビットラインとすることがあり得る。
従来のレイアウトは、通常、突き合わせコンタクト（butted contact）を有し、この突き合わせコンタクトは、第一金属化層上の金属とプルダウントランジスタ、及び、プルアップトランジスタのゲートに電気的に結合する。コンタクトすることになる素子は、異なる深さにあるので、突き合わせコンタクトは、通常、多重のエッチングステップを必要とする。多重エッチングステップは一般に、処理においてコストを増加させ、より多くのプロセス制御問題が生じるおそれがある。
更に又、従来のレイアウトは、フィンFETを製作するプロセスと一般に互換性がない。一般に、フィンFETとトリゲートトランジスタは、SRAMメモリセルと同じ幅でなければならないが、トランジスタを従来のレイアウトの同じ幅にすることにより、β比が低すぎることによるSRAMの不安定等のSRAM問題が発生する恐れがある。
よって、先行技術のこれら不備を克服する新しいSRAMレイアウトが必要となる。本発明の実施例は、上記全体に論じたように、従来のSRAMレイアウトの制限と問題を解決・除去すると共に、ここで論じるさらなる利点を手に入れるようとする。
上述の問題を解決するため、本発明は、スタティックランダムアクセスメモリ（SRAM）セルとその製造方法を提供することを目的とする。
本発明の一実施例によると、スタティックランダムアクセスメモリ（SRAM）は、第一プルダウントランジスタ、第一プルアップトランジスタ、第一パスゲートトランジスタ、第二プルダウントランジスタ、第二プルアップトランジスタ、アクティブ領域がこれらのトランジスタのアクティブ領域と共に基板に配置され、これらのアクティブ領域の縦軸が平行である第二パスゲートトランジスタと、第一プルダウントランジスタのアクティブ領域、第一プルアップトランジスタのアクティブ領域、及び、第一パスゲートトランジスタのアクティブ領域を、第二プルダウントランジスタのゲート電極と第二プルアップトランジスタのゲート電極に電気的に結合する第一線形イントラセル接続と、第二プルダウントランジスタのアクティブ領域、第二プルアップトランジスタのアクティブ領域、及び、第二パスゲートトランジスタのアクティブ領域を、第一プルダウントランジスタのゲート電極と第一プルアップトランジスタのゲート電極に電気的に結合する第二線形イントラセル接続と、第一層トレースを含み、第一層トレースの第一トレースは、第一パスゲートトランジスタのアクティブ領域に電気的に結合され、第一層トレースの第二トレースは、第一プルダウントランジスタのアクティブ領域に電気的に結合され、第一層トレースの第三トレースは、第一プルアップトランジスタのアクティブ領域と第二プルアップトランジスタのアクティブ領域に電気的に結合され、第一層トレースの第四トレースは、第二プルダウントランジスタのアクティブ領域に電気的に結合され、第一層トレースの第五トレースは、第二パスゲートトランジスタのアクティブ領域に電気的に結合される第一金属層と、第二層トレースを含み、第二層トレースの第一トレースは、第一パスゲートトランジスタのゲート電極と電気的に結合され、第二層トレースの第二トレースは、第二パスゲートトランジスタのゲート電極に電気的に結合される第二金属層と、を有する。
本発明のもう一つの実施例によると、スタティックランダムアクセスメモリ（SRAM）セルを提供し、SRAMセルは、半導体基板と平行に配置されたアクティブ領域を有する複数のトランジスタであって、これら複数のトランジスタは、第一パスゲートトランジスタと、第一プルダウントランジスタと、第一プルアップトランジスタと、第二プルアップトランジスタと、第二プルダウントランジスタと、第二パスゲートトランジスタと、を含むことと、半導体基板上に位置し、第一パスゲートトランジスタのアクティブ領域、第一プルダウントランジスタのアクティブ領域、第一プルアップトランジスタのアクティブ領域を、第二プルアップトランジスタのゲートと第二プルダウントランジスタのゲートに電気的に結合する第一イントラセル接続であって、この第一イントラセル接続は線形であることと、半導体基板上に位置し、第二パスゲートトランジスタのアクティブ領域、第二プルダウントランジスタのアクティブ領域、前記第二プルアップトランジスタのアクティブ領域を、第一プルアップトランジスタのゲートと第一プルダウントランジスタのゲートに電気的に結合する第二イントラセル接続であって、この第二イントラセル接続は線形であることと、第一パスゲートトランジスタのアクティブ領域に電気的に結合されるビットライントレースと、第二パスゲートトランジスタのアクティブ領域に電気的に結合される相補型ビットライントレースと、一つのVssトレースが第一プルダウントランジスタのアクティブ領域に電気的に結合され、他のVssトレースが第二プルダウントランジスタのアクティブ領域に電気的に結合される少なくとも二つのVssトレースと、第一プルアップトランジスタのアクティブ領域と第二プルアップトランジスタのアクティブ領域に電気的に結合されるVddトレースと、を備えた第一金属層と、少なくとも二つのワードライントレースを備えた第二金属層であって、一つのワードライントレースが第一パスゲートトランジスタのゲートに電気的に結合され、もう一つのワードライントレースが第二パスゲートトランジスタのゲートに電気的に結合されることと、を備えたものである。
本発明のもう一つの実施例によると、SRAMセルの形成方法は、半導体装置上に複数のトランジスタを形成するステップであって、複数のトランジスタは複数のアクティブ領域の縦軸が平行となるようにアクティブ領域を有し、複数のトランジスタは、第一プルダウントランジスタ、第一プルアップトランジスタ、第二プルダウントランジスタ、及び第二プルアップトランジスタを備え、第一プルダウントランジスタと第一プルアップトランジスタは、第一コモンゲート構造を共用し、第二プルダウントランジスタと第二プルアップトランジスタは、第二コモンゲート構造を共用するステップと、第一線形イントラセル接続と第二線形イントラセル接続を形成するステップであって、第一線形イントラセル接続は、第一プルダウントランジスタと第一プルダウントランジスタのアクティブ領域を、第二コモンゲート構造に電気的に結合し、第二線形イントラセル接続は、第二プルダウントランジスタと第二プルアップトランジスタのアクティブ領域を、第一コモンゲート構造に電気的に結合するステップと、第一層トレースを含む第一金属化層を形成するステップであって、第一層トレースのそれぞれは、トランジスタアクティブ領域の少なくとも一つに電気的に結合されるステップと、第二層トレースを含む第二金属化層を形成するステップであって、前記第二層トレースのそれぞれは、第一パスゲートトランジスタのゲート構造か、第二パスゲートトランジスタのゲート構造に電気的に結合されるステップと、
を備えたものである。
従来のレイアウトが遭遇する多くの問題が解決できるか、又は、問題の影響が減少する。
本発明の実施例による６T SRAMセルのレイアウトを示す図である。 本発明の実施例による６T SRAMセルのレイアウトの第一金属化構造を示す図である。 本発明の実施例による４個のメモリセルレイアウトを示す図である。 別の実施例による３２個のメモリセルレイアウトを示す図である。 本発明の実施例によるメモリセルを形成する方法のフローチャートを示す図である。 本発明のもう一つの実施例によるデュアルポートSRAMセルのレイアウトを示す図である。
以下で、多くの実施例により、本発明の６T SRAMレイアウトとデュアルポートSRAMレイアウトを説明する。本発明は、１０T SRAMレイアウトを含むあらゆる種類のSRAMセルレイアウトにも適用できる。
図１Ａは、本発明の実施例による６T SRAMセル１００のレイアウトを示す。メモリセルレイアウト１００は、半導体基板上の第一パスゲートトランジスタPG-１、第二パスゲートトランジスタPG-２、第一プルダウントランジスタPD−１、第二プルダウントランジスタPD−２、第一プルアップトランジスタPU−１、及び、第二プルアップトランジスタPU−２、を含む。
トランジスタのアクティブ領域の縦軸は、トランジスタが動作している時の電流方向が平行となるように、全て平行である。更に、第一パスゲートトランジスタPG−１、第一プルダウントランジスタPD−１、及び、第一プルアップトランジスタPU−１のアクティブ領域は、第二プルアップトランジスタPU−２ポリシリコンゲート１１６と第二プルダウントランジスタPD−２ポリシリコンゲート１１８と位置合わせして、線形イントラセル接続１２２は、第一パスゲートトランジスタPG−１、第一プルダウントランジスタPD−１、及び、第一プルアップトランジスタPU―１のアクティブ領域を、第二プルアップトランジスタPU−２ポリシリコンゲート１１６と第二プルダウントランジスタPD−２ポリシリコンゲート１１８に電気的に結合するようにする。同様に、第二パスゲートトランジスタPG−２、第二プルダウントランジスタPD−２、第二プルアップトランジスタPU−２のアクティブ領域を、第一プルアップトランジスタPU−１ポリシリコンゲート１１０と第一プルダウントランジスタPD−１ポリシリコンゲート１１２と位置合わせして、線形イントラセル接続１２４が、第二パスゲートトランジスタPG−２、第二プルダウントランジスタPD−２、及び、第二プルアップトランジスタPU-２のアクティブ領域を、第一プルアップトランジスタPU−１ポリシリコンゲート１１０と第一プルダウントランジスタPD−１ポリシリコンゲート１１２に電気的に結合するようにする。
線形イントラセル接続１２２と１２４は、第一金属化層下、例えば、半導体基板上の第０金属層上に位置する。線形イントラセル接続１２２と１２４は、個別のポリシリコンゲートを物理的に隣接させるか、又は、重なり合うことにより、個別のポリシリコンゲートを電気的に結合してもよい。図１Ａにおいて、単一で、且つ、連続したポリシリコン部分は、第二プルアップトランジスタPU−２ポリシリコンゲート１１６と第二プルダウントランジスタPD−２ポリシリコンゲート１１８である。線形イントラセル接続１２２は、単一で、且つ、連続したポリシリコン部分を物理的に隣接させるか、又は、重なり合うことにより、これらのゲートを電気的に結合する。この結合により、第二プルアップトランジスタPU−２ポリシリコンゲート１１６と第二プルダウントランジスタPD−２ポリシリコンゲート１１８を線形イントラセル接続１２２に接続する他のコンタクトが不要である。線形イントラセル接続１２４、第一プルアップトランジスタPU−１ポリシリコンゲート１１０、及び、第一プルダウントランジスタPD−１ポリシリコンゲート１１２が同様に形成される。本技術を熟知する者なら分かるように、線形イントラセル接続、及び、ポリシリコンゲートの形成には、金属、ポリシリコン、シリサイド、又は、他の導電材料を採用する。
前記トランジスタは、また、SRAMセル１００をオーバーレイする金属化層を電気的に結合する。図１Ｂは、実施例によるSRAMセル１００をオーバーレイする第一金属化層を示す図である。第一プルアップトランジスタPU−１のアクティブ領域は、更に、コンタクト１２６（図１Ａを参照）により、Vddトレース１８６に電気的に結合される。第一プルダウントランジスタPD−１のアクティブ領域は、コンタクト１２８（図１Ａを参照）により、Vssトレース１８４に電気的に結合される。第一パスゲートトランジスタPG−１のアクティブ領域は、コンタクト１３０（図１Ａを参照）により、ビットライン（BL）トレース１８２に電気的に結合される。第一パスゲートトランジスタPG−１ポリシリコンゲート１１４は、コンタクト１３２（図１Ａを参照）によりワードライン（WL）パッド１８０に電気的に結合される。
第二プルアッププルアップトランジスタPU−２のアクティブ領域は、更に、コンタクト１３４（図１Ａを参照）により、Vddトレース１８６に電気的に結合される。第二プルダウントランジスタPD−２のアクティブ領域は、コンタクト１３６（図１Ａで示される）により、Vssトレース１８８に電気的に結合される。第二パスゲートトランジスタPG−２のアクティブ領域は、コンタクト１３８（図１Ａで示される）により、相補型BL（BLB）トレース１９０に電気的に結合される。第二パスゲートトランジスタPG−２ポリシリコンゲート１２０は、コンタクト１４０（図１Ａを参照）により、WLパッド１９２に電気的に結合される。Vddトレース１８６が直線で示されていないが、第一金属化層上の各トレースとパッドは、図１Ｂの実施例に示されるように直線状であってもよい。
ワードライントレースは、第二金属化層が内部接続構造における誘電層か他の同等の層により、第一金属化層から分離されるように、第一金属化層をオーバーレイする第二金属化層（図示しない）上にある。ワードライントレースは、誘電層か内部接続構造におけるビア(接続孔)により、WLパッド１８０と１９２を電気的に結合する。本技術を熟知する者なら分かるように、ワードライントレースは、ワードライントレースが、通常、BLトレース１８２とBLBトレース１９０と異なる金属層上にあるように、一般に、BLトレース１８２とBLBトレース１９０に垂直に延びる。一方、ここで論じられたトレースは、必ずしもこれらの層上にある必要がなく、いずれかの層上にあってもよい。例えば、ワードライントレースは、BLとBLBトレースが第二金属化層上にあり、BLとBLBパッドに電気的に結合されるように、BLとBLBパッドに沿った第一金属化層上にあってよい。また、Vddトレース１８６とVssトレース１８４と１８８は、制限なしに、あらゆる金属化層上にあってもよい。
図１Ａの構造は、点線で示されるユニットかメモリセル１５０を定義する。ユニットセル１５０は、メモリセルを設計する基本構成要素を定義し、繰り返してより大きなメモリを作成してもよい。
図１Ａのレイアウトを参照すると、従来のレイアウトが遭遇する多くの問題が解決できるか、又は、問題の影響が減少する。まず、線形イントラセル接続１２２と１２４は、セルにおける他の素子により包囲されないので、オーバーレイはそれほど問題ではなく、密度も減少する。更に、各素子は一方向だけに延伸し、湾曲がなく、すなわち、単方向か直線であり、処理制御をより良くし、これは、２２nmかそれ以下の技術に適用されるレイアウトも可能にする。さらに、突き合わせコンタクトが不要なので、プロセスがより簡単になり、必要とするステップが減少する。次に、各トランジスタのアクティブ領域は分離され、イントラセル接続だけに接続されるので、トランジスタのアクティブ領域内にアクティブザグがない。よって、電流漏れと電流ミスマッチの問題が減少する。次に、ｙ方向上のセルの大きさは、そもそも二トランジスタの長さにより定義されるのではなく、一トランジスタの長さより定義される。これにより、マトリクスのセルは、ｙ方向に更に密集し、ビットラインの距離と容量を減少させ、全体のSRAM速度を増加させる。更に、図１Ａのレイアウトにおいて、パスゲートとプルダウントランジスタは異なる幅により作成してもよく、レイアウトはアクティブ領域のザグが除去されるので、フィン電界効果トランジスタとトリゲートトランジスタとはより互換性があり、例えば、フィン定義（フィンの位置や大きさや境界などの決定）、フィン側壁からの誘電体と金属ゲートの除去、及び、フィンギャップ充填等のフィン電界効果トランジスタプロセスに適する。
図１Ａのレイアウトは更なる利点を、実現することができる。まず、１つの金属層が省略される。半導体基板上に、線形イントラセル接続１２２と１２４を設置することにより、１つの金属層と当該金属層に関連したコンタクトが不要である。次に、NMOSトランジスタが改善される。トランジスタに隣接するシャロートレンチアイソレーション（shallow trench isolation 、STI)が短縮するので、NMOSトランジスタが改善される。従来のレイアウトにおいて、パスゲートトランジスタとプルダウントランジスタのアクティブ領域は接続され、シャロートレンチアイソレーションは、パスゲートトランジスタとプルダウントランジスタのアクティブ領域の側辺に沿って、連続して延びる。図１Ａのレイアウトにおいて、二個のアクティブ領域は物理的に接続しておらず、シャロートレンチアイソレーションは単一のトランジスタアクティブ領域に沿って延びるにすぎない。よって、シャロートレンチアイソレーションは短くなり、STI上の応力が減少して、NMOSトランジスタを改善する。この他、図１Ａのレイアウトにおいて、トランジスタのアクティブ領域は分離されているので、パスゲートトランジスタとプルダウントランジスタは、互いに個別にドープ、調整してもよい。従来のレイアウトは、パスゲートトランジスタとプルダウントランジスタのアクティブ領域は互いに当接していて、別個の調整は困難となっていた。更に、本発明のポリシリコンゲート層のプロセスは、より効率が良く簡単でもある。図１Ａではポリシリコンゲートは連続しているので、リソグラフィとエッチングプロセスをより容易にする。
図２は、本発明の実施例による４個のメモリセル１００のレイアウトを示す図である。図３は、本発明のもう一つの実施例による３２個のメモリセル２００のレイアウトを示す図である。各図において、点線部分は各セルの境界を示す。どの特定のメモリセルに関しても、特定のメモリセルの境界に隣接する４個のメモリセルのレイアウトは、特定のメモリセルレイアウトに対する境界周りに、鏡像、フリップ、反転、旋転される。これにより、境界に沿ったトランジスタのアクティブ領域、又は、ゲートは、図１Ｂに関して論じた金属層上のトレースに接続している相互コンタクトを共用することができる。
図４は、本発明の実施例によるメモリセルを作る方法のフローチャートである。本実施例に従い方法は説明されるが、方法のステップは、他の順序で実施することができ、図４を参照して論じた順序は、説明されたステップの順序を限定するものではない。
ステップ４００で、半導体基板にトランジスタアクティブ領域を形成する。このステップは、各トランジスタのアクティブ領域周りにSTIを形成するステップを含む。また、アクティブ領域は、それぞれ、PMOS、又は、NMOSトランジスタのｎウェル、又は、ｐウェルを形成するために、適当なｎ型、又は、ｐ型ドーパントでドープされる。プロセスは、STIとｎウェルとｐウェルを形成するために、当分野にて既知のレジスト層の形成、及び、パターン化を要してもよい。あるいは又、フィン電界効果トランジスタを形成することになっているなら、上述のステップは、シャロートレンチアイソレーションを形成するステップと、半導体基板をエッチング、ドープして、フィンFETのアクティブ領域を形成するステップを含んでもよい。
各アクティブ領域の縦軸は、その他のアクティブ領域の縦軸に平行に形成される。各アクティブ領域が動作している時、縦軸は、アクティブ領域を通過する電流の流れと同じ方向である。メモリセルトランジスタの第一半部(half)（例えば、図１Ａの第一パスゲートトランジスタPG−１、第一プルダウントランジスタPD−１、及び、第一プルアップトランジスタPU−１）のアクティブ領域が形成され、アクティブ領域の縦軸に垂直になる軸が、第一半部の各アクティブ領域に交差するようにする。同様に、メモリセルのトランジスタの第二半部（例えば、図１Ａの第二パスゲートトランジスタPG−２、第二プルダウントランジスタPD−２、及び、第二プルアップトランジスタPU−２）のアクティブ領域を形成する。以下により詳細に述べるように、このようなアクティブ領域の配置は、線形イントラセル接続がソース/ドレイン領域の上に形成されることを見越すものである。
更に、第一半部(half)のアクティブ領域、及び、第二半部のアクティブ領域は、それぞれの半部に対して位置決めされ、線形イントラセル接続は、第一半部のアクティブ領域を第二半部のトランジスタのいくつかのゲート構造に電気的に結合して形成するようにしてもよく、もう一つの線形イントラセル接続は、第二半部のアクティブ領域を第一半部のトランジスタのいくつかのゲートを電気的に結合するようにしてもよい。例えば、図１Ａでは、線形イントラセル接続１２２は、第一パスゲートトランジスタPG−１、第一プルダウントランジスタPD-１と第一プルアップトランジスタPU−１のアクティブ領域を、第二プルアップトランジスタPU−２のポリシリコンゲート１１６と第二プルダウントランジスタPD−２のポリシリコンゲート１１８に電気的に結合し、線形イントラセル接続１２４は、第二パスゲートトランジスタPG-２、第二プルダウントランジスタPD-２、及び、第二プルアップトランジスタPU−２のアクティブ領域を、第一プルアップトランジスタPU−１のポリシリコンゲート１１０と第一プルダウントランジスタPD−１のポリシリコンゲート１１２に電気的に結合する。
ステップ４１０で、トランジスタゲート構造を形成する。このステップは、半導体基板上に、誘電層、おそらく、二酸化シリコン層を形成するステップを含んでもよい。続いて、誘電層上にゲート電極層を形成し、ゲート電極層はポリシリコンか金属であってよい。ポリシリコンを使用するなら、後続のステップで、ゲート電極は金属と反応して、金属シリサイドを形成して、コンタクト抵抗を減少させることができる。次に、誘電層とゲート電極層をエッチングして、これらの膜層がアクティブ領域にだけ残り、ゲート電極を形成するようにする。同様に、フィン電界効果トランジスタが使用されるなら、ゲート構造は、トランジスタのアクティブ領域を覆い、且つ、当該トランジスタのアクティブ領域の周辺に形成されることになる。
プルダウントランジスタとプルアップトランジスタとなる第一半部の二つのトランジスタは、必ずしも必要ではないが、単一片状のゲート電極層から形成されたゲートを有してもよい。プルダウントランジスタとプルアップトランジスタとなる第二半部の二つのトランジスタは、同様に形成してもよい。さらに、ゲート電極辺縁に沿って、誘電スペーサを形成し、且つ、ゲート電極は必要に応じてドープしてもよい。
ステップ４２０で、トランジスタのソース領域とドレイン領域を形成する。このステップは、各トランジスタのゲート両側のアクティブ領域をドープするステップを含んでよい。ｐ型ドーパントによりトランジスタをドープする時とｎ型ドーパントによりトランジスタをドープする時は、異なるレジスト層が必要となるかもしれない。
ステップ４３０で、線形イントラセル接続を形成する。このステップは、半導体基板上に金属層を形成するステップと、金属層上のレジスト層をパターン化するステップと、線形イントラセル接続に形成されない余分な金属層材料をエッチング除去するステップとを備えてもよい。あるいは又、ダマシンプロセスにより、線形イントラセル接続を形成してもよい。ここで、金属により、パスゲートトランジスタ、プルダウントランジスタとプルアップトランジスタのアクティブ領域を、もう一つのプルダウントランジスタ、及び、プルダウントランジスタのゲート構造に電気的に結合する。更に、金属は、一部のゲート電極をオーバーレイしてもよい。あるいは又、ポリシリコンで金属を代替し、ポリシリコンは、更に、金属と反応して、金属シリサイドを形成することができる。
ステップ４４０で、第一金属化層を形成する。このステップは、ダマシン、又は、デュアルダマシンプロセスを含み、誘電層をメモリセル上に形成して、エッチングし、トランジスタのアクティブ領域又はゲート、及び、例えば、Vdd、Vss、ビットライン、及び、相補型ビットラインとワードライン等の第一金属化層のトレースとパッドに対するコンタクトとなる開口を形成してもよい。続いて、これらの開口内に、金属を堆積して、トレース、パッド、及び、コンタクトを形成してもよい。続いて、化学機械研磨（CMP）等により、余分な金属を除去してもよい。このステップで、トランジスタのアクティブ領域をVdd、Vss、ビットライン、及び、相補ビットラインのトレースに妥当に電気的に結合すると共に、ワードラインパッドをパスゲートトランジスタのゲートに結合してもよい。
ステップ４５０で、第二金属化層を形成する。このステップは、ダマシンかデュアルダマシンプロセスを備えてもよく、メモリセル上に誘電層を形成し、且つ、エッチングにより、ビアとトレースのための開口を形成する。これらのビアの開口は、第一金属化層のパッドまでエッチングしてもよい。その後、金属が開口に堆積されて、ビアとトレースを形成する。例えば、CMPプロセスにより、いかなる余分な金属も除去しうる。このステップは、パスゲートトランジスタのゲートをワードライントレースに電気的に結合してもよい。
図５は、本発明のもう一つの実施例によるデュアルポートSRAMメモリセル５００を示す図である。メモリセル５００は、半導体基板に配置された第一読み取りパスゲートトランジスタPG−１A’、第一書き込みパスゲートPG-１B’、第二読み取りパスゲートトランジスタPG-２A’、第二書き込みパスゲートトランジスタPG−２B’、第一プルダウントランジスタPD−１’、第二プルダウントランジスタPD-２’、第一プルアップトランジスタPU−１’、及び、第二プルアップトランジスタPU-２’、を含む。
トランジスタのアクティブ領域の縦軸は、トランジスタが動作している時、電流の流れ方向が平行となるように全て平行である。更に、第一読み取りパスゲートトランジスタPG-１A’、第一書き込みパスゲートトランジスタPG−１B’、第一プルダウントランジスタPD−１’、及び、第一プルアップトランジスタPU-1’のアクティブ領域は、第二プルアップトランジスタPU-2’のポリシリコンゲート５１８と第二プルダウントランジスタPD−２’のポリシリコンゲート５２０と位置合わせし、線形イントラセル接続５２６は、第一読み取りパスゲートトランジスタPG-１A’、第一書き込みパスゲートトランジスタPG−１B’、第一プルダウントランジスタPD−１’、及び、第一プルアップトランジスタPU-１’のアクティブ領域を、第二プルアップトランジスタPU-２’のポリシリコンゲート５１８と第二プルダウントランジスタPD−２A’のポリシリコンゲート５２０に電気的に結合するようにする。同様に、第二読み取りパスゲートトランジスタPG-２A’、第二書き込みパスゲートトランジスタPG−２B’、第二プルダウントランジスタPD−２’、及び、第二プルアップトランジスタPU-２’のアクティブ領域は、第一プルアップトランジスタPU-1’のポリシリコンゲート５１０と第一プルダウントランジスタPD-１’のポリシリコンゲート５１２と位置合わせし、線形イントラセル接続５２８は、第二読み取りパスゲートトランジスタPG-２A’、第二書き込みパスゲートトランジスタPG―２B’、第二プルダウントランジスタPD−２’、及び、第二プルアップトランジスタPU-２’のアクティブ領域を、第一プルアップトランジスタPU-１’のポリシリコンゲート５１０と第一プルダウントランジスタPD−１’のポリシリコンゲート５１２に電気的に結合するようにする。
線形イントラセル接続５２６と５２８は、第一金属化層下、例えば、半導体装置上の第０金属層上に位置する。図１Ａの線形イントラセル接続１２２と１２４と同じように、線形イントラセル接続５２６と５２８は、ゲートを線形イントラセル接続に接続する他のコンタクトが不要となるように、ポリシリコンゲートのように半導体基板上にある。本技術を熟知する者なら分かるように、金属、ポリシリコン、シリサイド、又は、他の導電材料が用いられて、線形イントラセル接続とポリシリコンゲートを形成してもよい。上述の構造は、点線で示されるユニット又はメモリセル５６０を定義する。
トランジスタは、様々なコンタクトにより、メモリセル５００をオーバーレイする第一金属化層に電気的に結合される。第一金属化層は、図１Ｂに記される金属化層と同じか、図１Ｂに関して述べられた各種の代替案の金属化層と同じであってもよい。しかしながら、追加のワードラインとビットラインに適応させるために、第一金属化層上に、少なくとも二つの追加のパッド、及び/又は、トレースが必要とされる。
一実施例において、第一プルアップトランジスタPU−１’のアクティブ領域は、更に、コンタクト５３０により、Vddトレースに電気的に結合される。第一プルダウントランジスタPD−１’のアクティブ領域は、コンタクト５３２により、Vssトレースに電気的に結合される。第一書き込みパスゲートトランジスタPG-１B’のアクティブ領域は、コンタクト５３４により、書き込みビットライン（BBL）トレースに電気的に結合される。第一書き込みパスゲートトランジスタPG−１B’のポリシリコンゲート５１４は、コンタクト５３６により、書き込みワードライン（WL−２）パッドに電気的に結合される。第一読み取りパスゲートトランジスタPG-１A’のアクティブ領域は、コンタクト５３８により、読み取りビットライン（ABL）トレースに電気的に結合される。第一読み取りパスゲートトランジスタPG-１A’のポリシリコンゲート５１６は、コンタクト５４０により、読み取りワードライン（WL−１）パッドに電気的に結合される。
第二プルアップトランジスタPU−２’のアクティブ領域は、更に、コンタクト５４２により、Vddトレースに電気的に結合される。第二プルダウントランジスタPD-２’のアクティブ領域は、コンタクト５４４により、他のVssトレースに電気的に結合される。第二書き込みパスゲートトランジスタPG-２B’のアクティブ領域は、コンタクト５４６により、相補型BBLトレースに電気的に結合される。第二書き込みパスゲートトランジスタPG-２B’のポリシリコンゲート５２２は、コンタクト５４８により、他のWL-２パッドに電気的に結合される。第二読み取りパスゲートトランジスタPG-２A’のアクティブ領域は、コンタクト５５０により、相補型ABLトレースに電気的に結合される。第二読み取りパスゲートトランジスタPG−２A’のポリシリコンゲート５２４は、コンタクト５５２により、他のWL-１パッドに電気的に結合される。
図１Ｂと同じように、図５により示される実施例において、読み取りと書き込みワードライントレースは、第二金属化層が誘電層か内部接続構造中のほかの同等の層により第一金属化層から分離されるように、第一金属化層をオーバーレイする第二金属化層上にある。読み取りワードライントレースは、誘電層か内部接続構造のビアにより、WL-１パッドを電気的に結合し、書き込みワードライントレースは、同じ方法により、WL-２パッドを電気的に結合する。ここで述べられたトレースは、必ずしもこれらの層上にある必要はなく、いかなる層上にあってもよい。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
100〜スタティックランダムアクセスメモリ
110〜第一プルアップトランジスタのポリシリコンゲート
112〜第一プルダウントランジスタのポリシリコンゲート
114〜第一パスゲートトランジスタのポリシリコンゲート
116〜第二プルアップトランジスタのポリシリコンゲート
118〜第二プルダウントランジスタのポリシリコンゲート
120〜第二パスゲートトランジスタのポリシリコンゲート
122、124〜線形イントラセル接続
126、128、130、132、134、136、138、140〜コンタクト
150〜メモリセル
180〜ワードラインパッド
182〜ビットライントレース
184〜Vssトレース
186〜Vddトレース
188〜Vssトレース
190〜相補型ビットライントレース
192〜ワードラインパッド
500〜デュアルポートSRAMメモリセル
510〜第一プルアップトランジスタのポリシリコンゲート
512〜第一プルダウントランジスタのポリシリコンゲート
514〜第一書き込みパスゲートトランジスタのポリシリコンゲート
516〜第一読み取りパスゲートトランジスタのポリシリコンゲート
518〜第二プルアップトランジスタのポリシリコンゲート
520〜第二プルダウントランジスタのポリシリコンゲート
522〜第二書き込みパスゲートトランジスタのポリシリコンゲート
524〜第二読み取りパスゲートトランジスタのポリシリコンゲート
526、528〜線形イントラセル接続
530、532、534、536、538、540、542、544、546、548、550、552〜コンタクト
560〜メモリセル
PD-1、PD-1’〜第一プルダウントランジスタ
PD-2、PD-2’〜第二プルダウントランジスタ
PU-1、PU-1’〜第一プルアップトランジスタ
PU-2、PU-2’〜第二プルアップトランジスタ
PG-1〜第一パスゲートトランジスタ
PG-2〜第二パスゲートトランジスタ
PG-1A’ 〜第一読み取りパスゲートトランジスタ
PG-1B’ 〜第一書き込みパスゲートトランジスタ
PG-2A’ 〜第二読み取りパスゲートトランジスタ
PG-2B’ 〜第二書き込みパスゲートトランジスタ

Claims (10)

  1. 第一プルダウントランジスタと、
    第一プルアップトランジスタと、
    第一パスゲートトランジスタと、
    第二プルダウントランジスタと、
    第二プルアップトランジスタと、
    アクティブ領域がこれらのトランジスタのアクティブ領域と共に基板に配置され、これらのアクティブ領域の縦軸が平行である第二パスゲートトランジスタと、
    前記第一プルダウントランジスタのアクティブ領域、前記第一プルアップトランジスタのアクティブ領域、及び、前記第一パスゲートトランジスタのアクティブ領域を、前記第二プルダウントランジスタのゲート電極と前記第二プルアップトランジスタのゲート電極に電気的に結合する第一線形イントラセル接続と、
    前記第二プルダウントランジスタのアクティブ領域、前記第二プルアップトランジスタのアクティブ領域、及び、前記第二パスゲートトランジスタのアクティブ領域を、前記第一プルダウントランジスタのゲート電極と前記第一プルアップトランジスタのゲート電極に電気的に結合する第二線形イントラセル接続と、
    第一層トレースを含み、前記第一層トレースの第一トレースは、前記第一パスゲートトランジスタの前記アクティブ領域に電気的に結合され、前記第一層トレースの第二トレースは、前記第一プルダウントランジスタの前記アクティブ領域に電気的に結合され、前記第一層トレースの第三トレースは、前記第一プルアップトランジスタの前記アクティブ領域と前記第二プルアップトランジスタの前記アクティブ領域に電気的に結合され、前記第一層トレースの第四トレースは、前記第二プルダウントランジスタの前記アクティブ領域に電気的に結合され、前記第一層トレースの第五トレースは、前記第二パスゲートトランジスタの前記アクティブ領域に電気的に結合される第一金属層と、
    第二層トレースを含み、前記第二層トレースの第一トレースは、前記第一パスゲートトランジスタの前記ゲート電極と電気的に結合され、前記第二層トレースの第二トレースは、前記第二パスゲートトランジスタの前記ゲート電極に電気的に結合される第二金属層と、を備えたことを特徴とするスタティックランダムアクセスメモリ（SRAM）セル。
  2. 更に、
    アクティブ領域が前記第一線形イントラセル接続に電気的に結合される第三パスゲートトランジスタと、
    アクティブ領域が前記第二線形イントラセル接続に電気的に結合される第四パスゲートトランジスタであって、前記第三パスゲートトランジスタおよび第四パスゲートトランジスタの前記アクティブ領域の縦軸が、前記の他のトランジスタの前記アクティブ領域の縦軸に平行であることと、を備えたことを特徴とする請求項１に記載のSRAMセル。
  3. 前記第二プルダウントランジスタの前記ゲート電極と前記第二プルアップトランジスタの前記ゲート電極は、単一で、且つ、連続したゲート電極で、前記第一線形イントラセル接続は、前記の単一で、且つ、連続したゲート電極の一部をオーバーレイ、及び、隣接させることにより、前記の単一で、且つ、連続したゲート電極に電気的に結合されることを特徴とする請求項１に記載のSRAMセル。
  4. 前記第一プルダウントランジスタの前記ゲート電極と前記第一プルアップトランジスタの前記ゲート電極は、単一で、且つ、連続したゲート電極で、前記第二線形イントラセル接続は、前記の単一で、且つ、連続したゲート電極の一部をオーバーレイ、及び、隣接させることにより、前記の単一で、且つ、連続したゲート電極に電気的に結合されることを特徴とする請求項１に記載のSRAMセル。
  5. 前記複数のトランジスタは、フィン電界効果トランジスタを含むことを特徴とする請求項１に記載のSRAMセル。
  6. 半導体基板と平行に配置されたアクティブ領域を有する複数のトランジスタであって、これら複数のトランジスタは、第一パスゲートトランジスタと、第一プルダウントランジスタと、第一プルアップトランジスタと、第二プルアップトランジスタと、第二プルダウントランジスタと、第二パスゲートトランジスタと、を含むことと、
    前記半導体基板上に位置し、前記第一パスゲートトランジスタのアクティブ領域、前記第一プルダウントランジスタのアクティブ領域、前記第一プルアップトランジスタのアクティブ領域を、前記第二プルアップトランジスタのゲートと前記第二プルダウントランジスタのゲートに電気的に結合する第一イントラセル接続であって、この第一イントラセル接続は線形であることと、
    前記半導体基板上に位置し、前記第二パスゲートトランジスタのアクティブ領域、前記第二プルダウントランジスタのアクティブ領域、前記第二プルアップトランジスタのアクティブ領域を、前記第一プルアップトランジスタのゲートと前記第一プルダウントランジスタのゲートに電気的に結合する第二イントラセル接続であって、この第二イントラセル接続は線形であることと、
    前記第一パスゲートトランジスタの前記アクティブ領域に電気的に結合されるビットライントレースと、前記第二パスゲートトランジスタの前記アクティブ領域に電気的に結合される相補型ビットライントレースと、一つのVssトレースが前記第一プルダウントランジスタの前記アクティブ領域に電気的に結合され、他のVssトレースが前記第二プルダウントランジスタの前記アクティブ領域に電気的に結合される少なくとも二つのVssトレースと、前記第一プルアップトランジスタの前記アクティブ領域と前記第二プルアップトランジスタの前記アクティブ領域に電気的に結合されるVddトレースと、を備えた第一金属層と、少なくとも二つのワードライントレースを備えた第二金属層であって、一つのワードライントレースが前記第一パスゲートトランジスタのゲートに電気的に結合され、もう一つのワードライントレースが前記第二パスゲートトランジスタのゲートに電気的に結合されることと、
    を備えたことを特徴とするスタティックランダムアクセスメモリ（SRAM）セル。
  7. 前記の複数のトランジスタは、更に、第三パスゲートトランジスタと第四パスゲートトランジスタと、を含み、前記第一イントラセル接続は、前記第三パスゲートトランジスタのアクティブ領域を電気的に結合し、前記第二イントラセル接続は、前記第四パスゲートトランジスタのアクティブ領域を電気的に結合することを特徴とする請求項６に記載のSRAMセル。
  8. 前記の複数のトランジスタは、フィン電界効果トランジスタを含むことを特徴とする請求項６に記載のSRAMセル。
  9. 半導体装置上に複数のトランジスタを形成するステップであって、前記複数のトランジスタは複数のアクティブ領域の縦軸が平行となるようにアクティブ領域を有し、前記複数のトランジスタは、第一プルダウントランジスタ、第一プルアップトランジスタ、第二プルダウントランジスタ、及び第二プルアップトランジスタを備え、前記第一プルダウントランジスタと前記第一プルアップトランジスタは、第一コモンゲート構造を共用し、第二プルダウントランジスタと第二プルアップトランジスタは、第二コモンゲート構造を共用するステップと、
    第一線形イントラセル接続と第二線形イントラセル接続を形成するステップであって、前記第一線形イントラセル接続は、前記第一プルダウントランジスタと前記第一プルダウントランジスタのアクティブ領域を、前記第二コモンゲート構造に電気的に結合し、前記第二線形イントラセル接続は、前記第二プルダウントランジスタと前記第二プルアップトランジスタのアクティブ領域を、前記第一コモンゲート構造に電気的に結合するステップと、
    第一層トレースを含む第一金属化層を形成するステップであって、前記第一層トレースのそれぞれは、前記トランジスタアクティブ領域の少なくとも一つに電気的に結合されるステップと、
    第二層トレースを含む第二金属化層を形成するステップであって、前記第二層トレースのそれぞれは、第一パスゲートトランジスタのゲート構造か、第二パスゲートトランジスタのゲート構造に電気的に結合されるステップと、
    を備えたスタティックランダムアクセスメモリ(SRAM)セルの形成方法。
  10. 前記複数のトランジスタの形成ステップは、複数のフィン電界効果トランジスタを形成するステップを含むことを特徴とする請求項９に記載の方法。
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