JP2017108031A - 半導体装置 - Google Patents

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Abstract

【課題】ＳＲＡＭにおいて、ウェルと、他のウェルの上面に形成された活性領域の角部との間でリーク電流が流れることを防ぐ。【解決手段】ＳＲＡＭのメモリセルＭＣ内において、負荷用ＭＯＳＦＥＴＱＰ１を構成し、ｙ方向に延在する活性領域ＡＰ１の端部とｐウェルＰＷ１とのｘ方向の距離が、ｘ方向におけるｐウェルＰＷ１と活性領域ＡＰ１との最短距離よりも大きくなるように、ゲート電極Ｇ２側からゲート電極Ｇ４に向かうにつれて、活性領域ＡＰ１の端部を徐々にｐウェルＰＷ１から離す。【選択図】図１

Description

本発明は、半導体装置に関し、特に、ＳＲＡＭ（Static Random Access Memory）を含む半導体装置に適用して有効な技術に関するものである。
半導体記憶装置の１つであるＳＲＡＭは、ＣＭＯＳを有し、ＳＲＡＭの１ポートのメモリセルは、通常６個のトランジスタで構成されている。
特許文献１（特開２０１０−８７４２０号公報）には、ＳＲＡＭのシェアードコンタクトホールの開口不良を抑制するため、チャネル形成領域の延在方向に沿うチャネル形成領域の中心線からずれた位置にシェアードコンタクトホールを開口することが記載されている。
特開２０１０−８７４２０号公報
ＳＲＡＭを微細化させる際、ｐ型ウェルとｎ型ウェルとを分離耐圧を保つため、各ウェルの不純物濃度を高くすると、ｐ型ウェルとｎ型ウェルとのＰＮ接合において電界が大きくなり、一方のウェルと、他方のウェルの上面の活性領域との間でインパクトイオンが発生し、耐圧が低下する問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、基板の上面に第１方向に並ぶ第１ウェルおよび第２ウェルと、第２ウェルの上面に形成され、第１方向に直交する第２方向に延在する活性領域とを有し、第１方向における活性領域の端部と第１ウェルとの距離が、第１方向における活性領域の延在部と第１ウェルとの距離よりも大きいものである。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
本発明の実施の形態１である半導体装置の平面図である。 本発明の実施の形態１であるＳＲＡＭの等価回路図である。 図１のＡ−Ａ線における断面図である。 図１のＢ−Ｂ線における断面図である。 図１の一部を拡大して示す平面図である。 本発明の実施の形態２である半導体装置の平面図である。 図６の一部を拡大して示す平面図である。 比較例である半導体装置の平面図である。 図８のＣ−Ｃ線における断面図である。 図８のＤ−Ｄ線における断面図である。 比較例である半導体装置の平面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
本実施の形態の半導体装置は、ＳＲＡＭを構成するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）を構成する半導体領域のレイアウトに関するものである。
以下に、図１〜図４を用いて、本実施の形態の半導体装置の構造を説明する。図１は、本実施の形態の半導体装置の平面図である。図２は、本実施の形態のＳＲＡＭの等価回路図である。図３は、図１のＡ−Ａ線における断面図である。図４は、図１のＢ−Ｂ線における断面図である。
まず、図１を用いて、本実施の形態におけるＳＲＡＭのレイアウト構成について説明する。図１には、半導体チップの素子領域に形成されたＳＲＡＭを構成する１個のメモリセルＭＣ、つまり１ポートのメモリセルの平面図を示す。ＳＲＡＭのメモリセルＭＣは、半導体基板上に形成された一対の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２、一対の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２および一対の転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２の６つの電界効果トランジスタから構成されている。
なお、ここでは１個のメモリセルＭＣと、その隣りのメモリセルＭＣ（図示しない）との境界を、二点鎖線により区切って示している。図１に示すメモリセルＭＣの隣りのメモリセルＭＣの図示は省略しているが、ｙ方向またはｘ方向において隣り合うメモリセルＭＣ同士は、当該二点鎖線を軸として線対称なレイアウトを有している。例えば、図１には、ｙ方向に延在する活性領域ＡＰ１の一方の端部が示されているが、他方の端部は示されておらず、図の上側の二点鎖線を軸として対称な位置に当該他方の端部が配置されている。なお、ｘ方向およびｙ方向は半導体基板の上面に沿う方向であり、互いに直交する方向である。また、図１では、各ゲート電極に覆われた領域における各活性領域の輪郭を破線で示している。
ＳＲＡＭ構造を有する１つのメモリセルＭＣが形成される領域、つまり図１の二点鎖線で囲む領域（以下では単にメモリセル領域と呼ぶ）において、半導体基板の上面には、ｘ方向に順に並ぶｐウェル（ｐ型ウェル）ＰＷ１、ｎウェル（ｎ型ウェル）ＮＷおよびｐウェル（ｐ型ウェル）ＰＷ２が形成されている。ｎウェルＮＷを挟むように配置されたｐウェルＰＷ１、ＰＷ２は、半導体基板の上面に形成されたｐ型半導体領域であり、ｎウェルＮＷは、半導体基板の上面に形成されたｎ型半導体領域である。活性領域ＡＮ１、ＡＰ１、ＡＰ２およびＡＮ２は、互いに分離している。なお、図を分かりやすくするため、ここではｐウェルＰＷ１、ＰＷ２のそれぞれにハッチングを付している。
駆動用ＭＯＳＦＥＴＱＤ１および転送用ＭＯＳＦＥＴＱＴ１のそれぞれは、ｐウェルＰＷ１上に形成されたｎチャネル型ＭＯＳＦＥＴであり、駆動用ＭＯＳＦＥＴＱＤ２および転送用ＭＯＳＦＥＴＱＴ２のそれぞれは、ｐウェルＰＷ２上に形成されたｎチャネル型ＭＯＳＦＥＴである。また、負荷用ＭＯＳＦＥＴＱＰ１およびＱＰ２は、ｎウェルＮＷ上に形成されたｐチャネル型ＭＯＳＦＥＴである。
半導体基板の上面は、素子分離領域（図示しない）により複数の活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２に区画されている。つまり、活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２のそれぞれの周囲は素子分離領域により囲まれており、これらの活性領域のレイアウトは素子分離領域により規定されている。言い換えれば、素子分離領域から露出する半導体基板の上面を、ここでは活性領域ＡＮ１、ＡＮ２、ＡＰ１またはＡＰ２と呼ぶ。すなわち、図１では、半導体基板上に形成された素子分離領域を透過して、素子分離領域の下のｎウェルＮＷ、ｐウェルＰＷ１およびＰＷ２を示している。本願でいう活性領域とは、素子分離領域から露出する半導体基板の上面を指す。
活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２のそれぞれは、ｙ方向に延在している。また、ｘ方向おいて、活性領域ＡＮ１、ＡＰ１、ＡＰ２およびＡＮ２が順に並んで配置されている。活性領域ＡＮ１はｐウェルＰＷ１の上面に形成され、活性領域ＡＰ１およびＡＰ２はｎウェルＮＷの上面に形成され、活性領域ＡＮ２はｐウェルＰＷ２の上面に形成されている。
活性領域ＡＮ１、ＡＮ２のそれぞれは、ｙ方向においてメモリセル領域の端部から他方の端部に亘って延在している。また、活性領域ＡＰ１は、ｙ方向において、メモリセル領域の一方の第１端部から、メモリセル領域の中央部まで延在しており、他方の第２端部には達していない。また、活性領域ＡＰ２は、ｙ方向において、メモリセル領域の一方の第２端部から、メモリセル領域の中央部まで延在しており、他方の第１端部には達していない。
駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２、転送用ＭＯＳＦＥＴＱＴ１およびＱＴ２が形成された活性領域ＡＮ１およびＡＮ２のそれぞれの内部には、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型不純物を導入することによりｎ型拡散領域が形成されている。当該拡散領域は、ソース領域およびドレイン領域を構成している。そして、ソース領域とドレイン領域との間の活性領域ＡＮ１上およびＡＮ２上にゲート絶縁膜（図示しない）を介してゲート電極Ｇ１、Ｇ２、Ｇ３またはＧ４が形成されている。ゲート電極Ｇ１〜Ｇ４のそれぞれは、活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２のそれぞれが延在するｙ方向に対して直角に交差するｘ方向に延在している。
また、負荷用ＭＯＳＦＥＴＱＰ１およびＱＰ２が形成された活性領域ＡＰ１およびＡＰ２のそれぞれの内部には、Ｂ（ホウ素）などのｐ型不純物を導入することによりｐ型拡散領域が形成されている。当該拡散領域は、ソース領域およびドレイン領域を構成している。そして、活性領域ＡＰ１のソース領域とドレイン領域との間の領域の直上に、ゲート絶縁膜（図示しない）を介してゲート電極Ｇ２が形成され、活性領域ＡＰ２のソース領域とドレイン領域との間の領域の直上に、ゲート絶縁膜（図示しない）を介してゲート電極Ｇ４が形成されている。
すなわち、平面視において、ゲート電極Ｇ１は活性領域ＡＮ１のみと重なり、ゲート電極Ｇ２は活性領域ＡＮ１およびＡＰ１のみと重なり、ゲート電極Ｇ３は活性領域ＡＮ２のみと重なり、ゲート電極Ｇ４は活性領域ＡＮ２およびＡＰ２のみと重なっている。ｘ方向において、ゲート電極Ｇ２の一方の端部はｐウェルＰＷ１の直上で終端し、他方の端部はｎウェルＮＷの直上で終端している。ゲート電極Ｇ４の一方の端部はｐウェルＰＷ２の直上で終端し、他方の端部はｎウェルＮＷの直上で終端している。メモリセル領域内において、ゲート電極Ｇ１はｐウェルＰＷ１の直上にのみ形成され、ゲート電極Ｇ３はｐウェルＰＷ２の直上にのみ形成されている。
活性領域ＡＮ１上に形成されたゲート電極Ｇ１と、平面視において当該ゲート電極Ｇ１を挟むように活性領域ＡＮ１内に形成されたソース・ドレイン領域とにより、転送用ＭＯＳＦＥＴＱＴ１が構成されている。活性領域ＡＮ１上に形成されたゲート電極Ｇ２と、平面視において当該ゲート電極Ｇ２を挟むように活性領域ＡＮ１内に形成されたソース・ドレイン領域とにより、駆動用ＭＯＳＦＥＴＱＤ１が構成されている。駆動用ＭＯＳＦＥＴＱＤ１のドレイン領域と、転送用ＭＯＳＦＥＴＱＴ１のソース・ドレイン領域とは、同一の拡散領域からなる。なお、転送用ＭＯＳＦＥＴＱＴ１のソース領域およびドレイン領域は、転送用ＭＯＳＦＥＴＱＴ１の動作によって入れ替わる場合がある。
活性領域ＡＮ２上に形成されたゲート電極Ｇ３と、平面視において当該ゲート電極Ｇ３を挟むように活性領域ＡＮ２内に形成されたソース・ドレイン領域とにより、転送用ＭＯＳＦＥＴＱＴ２が構成されている。活性領域ＡＮ２上に形成されたゲート電極Ｇ４と、平面視において当該ゲート電極Ｇ４を挟むように活性領域ＡＮ２内に形成されたソース・ドレイン領域とにより、駆動用ＭＯＳＦＥＴＱＤ２が構成されている。駆動用ＭＯＳＦＥＴＱＤ２のドレイン領域と、転送用ＭＯＳＦＥＴＱＴ２のソース・ドレイン領域とは、同一の拡散領域からなる。なお、転送用ＭＯＳＦＥＴＱＴ２のソース領域およびドレイン領域は、転送用ＭＯＳＦＥＴＱＴ２の動作によって入れ替わる場合がある。
活性領域ＡＰ１上に形成されたゲート電極Ｇ２と、平面視において当該ゲート電極Ｇ２を挟むように活性領域ＡＰ１内に形成されたソース・ドレイン領域とにより、負荷用ＭＯＳＦＥＴＱＰ１が構成されている。活性領域ＡＰ２上に形成されたゲート電極Ｇ４と、平面視において当該ゲート電極Ｇ４を挟むように活性領域ＡＰ２内に形成されたソース・ドレイン領域とにより、負荷用ＭＯＳＦＥＴＱＰ２が構成されている。
図１に示すメモリセルＭＣに対して隣り合うメモリセルＭＣの図示は省略しているが、ｘ方向において隣り合うメモリセルＭＣ同士は、転送用ＭＯＳＦＥＴＱＴ１を構成するゲート電極Ｇ１、または、転送用ＭＯＳＦＥＴＱＴ２を構成するゲート電極Ｇ３を共有している。また、ｙ方向において隣り合うメモリセルＭＣ同士は、活性領域ＡＮ１、ＡＮ２を共有しており、さらに活性領域ＡＰ１またはＡＰ２を共有している。なお、活性領域ＡＮ１、ＡＮ２はｘ方向、つまりゲート幅方向において、活性領域ＡＰ１、ＡＰ２よりも広い幅を有している。また、駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２のそれぞれは、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれよりも大きいゲート幅を有している。
本実施の形態では、ｐウェルＰＷ１とｎウェルＮＷとの境界、および、ｎウェルＮＷとｐウェルＰＷ２との境界は、いずれもｙ方向に直線状に延在している。つまり、これらの境界は、ｙ方向におけるメモリセル領域の両端の間において一直線に延びている。活性領域ＡＰ１、ＡＰ２は、平面視において、いずれもｐウェルＰＷ１とｎウェルＮＷとの境界、および、ｎウェルＮＷとｐウェルＰＷ２との境界から離間して配置されている。また、活性領域ＡＰ１、ＡＰ２のそれぞれは、ｙ方向に一直線に延在する形状のみからなるのではなく、ｙ方向の端部において、本実施の形態の特徴である特殊な形状を有している。
すなわち、活性領域ＡＰ１は、メモリセル領域内において、ｙ方向に沿って直線状に延在する延在部と、当該延在部に接続された活性領域ＡＰ１の端部とを有する。平面視において、当該延在部とゲート電極Ｇ２とは重なっており、当該延在部の延在方向の延長線上には、ゲート電極Ｇ２が配置されている。つまり、活性領域ＡＰ１の当該端部は、平面視においてゲート電極Ｇ４およびゲート電極Ｇ２の間に位置する。また、当該端部は、ゲート電極Ｇ２に最も近い領域に、活性領域ＡＰ１の終端部を有している。
活性領域ＡＰ１の当該延在部と、ｐウェルＰＷ１およびｎウェルＮＷの境界線との間のｘ方向の距離は、いずれの箇所でも一定である。これに対し、活性領域ＡＰ１の当該端部と、上記境界線との間のｘ方向の距離は、当該延在部側からゲート電極Ｇ４側に向かうにつれて徐々に大きくなる。言い換えれば、活性領域ＡＰ１と上記境界線との間のｘ方向の距離は、当該延在部側から、活性領域ＡＰ１のｙ方向の終端部側に向かうにつれて徐々に大きくなる。よって、当該終端部と上記ｐウェルＰＷ１とのｘ方向の距離は、活性領域ＡＰ１と上記境界線とのｘ方向の距離のうち、最も大きい。
つまり、活性領域ＡＰ１は、平面視において、ゲート電極Ｇ２側からゲート電極Ｇ４側に近付くにつれて、上記境界線から徐々に離れるような形状を有している。このため、ｘ方向におけるｐウェルＰＷ１と活性領域ＡＰ１の端部との距離は、ｘ方向におけるｐウェルＰＷ１と活性領域ＡＰ１との最短距離よりも大きい。
平面視において活性領域ＡＰ１を構成する辺のうち、上記境界線側の第１辺は、上記延在部の１辺である第２辺と、上記端部の１辺である第３辺とを有しており、第２辺は当該境界線と並行に延在し、第３辺は当該境界線に対して斜めに延在している。ここで、第２辺と第３辺とのなす角度は９０度より大きく、１８０度より小さい。よって、活性領域ＡＰ１と当該境界線との間のｘ方向の距離は、ゲート電極Ｇ２側よりゲート電極Ｇ４側の方が大きい。また、活性領域ＡＰ１の辺であって、ゲート電極Ｇ４と対向する辺と、第３辺とのなす角度は９０度より大きく、１８０度より小さい。
すなわち、活性領域ＡＰ１の複数の角部のうち、活性領域ＡＰ１のｐウェルＰＷ１側の辺に接する角部の角度は、いずれも９０度より大きく、１８０度より小さい。このような活性領域ＡＰ１の形状を採用している理由は、後述するように、ｐウェルＰＷ１と活性領域ＡＰ１との間に流れる電流が、活性領域ＡＰ１の角部に集中することに起因して、ｐウェルＰＷ１と活性領域ＡＰ１との間で大きな電流が流れることを防ぐことにある。
また、活性領域ＡＰ１の上記延在部と、ｎウェルＮＷおよびｐウェルＰＷ２の境界線との間のｘ方向の距離は、いずれの箇所でも一定である。これに対し、活性領域ＡＰ１の上記端部と、当該境界線との間のｘ方向の距離は、当該延在部側からゲート電極Ｇ４側に向かうにつれて小さくなる。つまり、活性領域ＡＰ１は、平面視において、ゲート電極Ｇ２側からゲート電極Ｇ４側に近付くにつれて、上記境界線に徐々に近付くような形状を有している。
平面視において活性領域ＡＰ１を構成する辺のうち、上記境界線側の第４辺は、上記延在部の１辺である第５辺と、上記端部の１辺である第６辺とを有しており、第５辺は当該境界線と並行に延在し、第６辺は当該境界線に対して斜めに延在している。すなわち、活性領域ＡＰ１と当該境界線との間のｘ方向の距離は、ゲート電極Ｇ２側よりゲート電極Ｇ４側の方が小さい。このような活性領域ＡＰ１の形状を採用している理由は、後述するように、コンタクトプラグ（接続部）と活性領域ＡＰ１との接触面積を大きく確保し、コンタクトプラグと活性領域ＡＰ１との間で接続不良が起きることを防ぐことにある。
なお、ここでは活性領域ＡＰ１のレイアウトについて上述したが、活性領域ＡＰ２も、メモリセル領域内において、活性領域ＡＰ１に対して点対称なレイアウトを有している。すなわち、ゲート電極Ｇ４とゲート電極Ｇ２との間における活性領域ＡＰ２の端部は、ゲート電極Ｇ４側からゲート電極Ｇ２側に近付くにつれて、ｎウェルＮＷおよびｐウェルＰＷ２の境界線から離れる形状を有している。すなわち、活性領域ＡＰ２と当該境界線との間のｘ方向の距離は、ゲート電極Ｇ４側よりゲート電極Ｇ２側の方が大きい。
また、図１では活性領域ＡＰ１とゲート電極Ｇ４とが互いに離間し、活性領域ＡＰ２とゲート電極Ｇ２とが互いに離間しているが、平面視において、活性領域ＡＰ１とゲート電極Ｇ４とが互いに接していてもよく、活性領域ＡＰ２とゲート電極Ｇ２とが互いに接していてもよい。
活性領域ＡＮ１、ＡＮ２、ＡＰ１、ＡＰ２およびゲート電極Ｇ１〜Ｇ４のそれぞれの上面には、コンタクトプラグ（接続部）ＣＰが接続されている。活性領域ＡＰ１のｙ方向の端部と、ゲート電極Ｇ４とは、１つのコンタクトプラグＣＰにより電気的に接続されている。つまり、ゲート電極Ｇ４と活性領域ＡＰ１とを接続するコンタクトプラグＣＰは、シェアードコンタクトプラグである。すなわち、このシェアードコンタクトプラグは、ゲート電極Ｇ４と活性領域ＡＰ１とに跨るように配置されている。同様に、活性領域ＡＰ２のｙ方向の端部と、ゲート電極Ｇ２とは、他のコンタクトプラグＣＰにより電気的に接続されている。つまり、ゲート電極Ｇ２と活性領域ＡＰ２とを接続するコンタクトプラグＣＰは、シェアードコンタクトプラグである。すなわち、このシェアードコンタクトプラグは、ゲート電極Ｇ２と活性領域ＡＰ２とに跨るように配置されている。
ここで、活性領域ＡＰ１に接続されたコンタクトプラグＣＰは、ｙ方向に延在している。活性領域ＡＰ１を構成する延在部のｘ方向における中心を通り、ｙ方向に沿う中心線と、当該コンタクトプラグＣＰのｘ方向における中心を通り、ｙ方向に沿う中心線とは、平面視において重ならない。コンタクトプラグＣＰの中心線は、活性領域ＡＰ１の延在部の中心線よりも、ｐウェルＰＷ２側に位置している。ここでいう中心線とは、所定の方向に延在するパターンの中心であって、当該パターンの延在方向に対して直交する方向における中心を、当該延在方向に沿って延びる線である。
同様に、活性領域ＡＰ２に接続されたコンタクトプラグＣＰは、ｙ方向に延在している。活性領域ＡＰ２を構成する延在部のｘ方向における中心を通り、ｙ方向に沿う中心線と、当該コンタクトプラグＣＰのｘ方向における中心を通り、ｙ方向に沿う中心線とは、平面視において重ならない。当該コンタクトプラグＣＰの中心線は、活性領域ＡＰ２の延在部の中心線よりも、ｐウェルＰＷ１側に位置している。
次に、図２を用いて、ＳＲＡＭの回路構成および動作について説明する。まず、ＳＲＡＭを構成する１個のメモリセルＭＣの等価回路を図２に示す。図２に示すように、このメモリセルＭＣは、一対の相補性データ線であるデータ線ＤＬ１およびデータ線ＤＬ２、つまり一対のビット線と、ワード線ＷＬ１との交差部に配置され、駆動用トランジスタ、負荷用トランジスタおよび転送用トランジスタを含んでいる。つまり、ＳＲＡＭのメモリセルＭＣは一対の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２、一対の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２および一対の転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２により構成されている。駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２および転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２はｎチャネル型ＭＯＳＦＥＴにより構成され、負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２はｐチャネル型ＭＯＳＦＥＴにより構成されている。
メモリセルＭＣを構成する上記６個のＭＯＳＦＥＴのうち、駆動用ＭＯＳＦＥＴＱＤ１および負荷用ＭＯＳＦＥＴＱＰ１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＩＮＶ１を構成し、駆動用ＭＯＳＦＥＴＱＤ２および負荷用ＭＯＳＦＥＴＱＰ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子である蓄積ノードＡ、Ｂは、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子である蓄積ノードＡは、転送用ＭＯＳＦＥＴＱＴ１のソース・ドレイン領域のうちの一方に接続され、他方の入出力端子である蓄積ノードＢは、転送用ＭＯＳＦＥＴＱＴ２のソース・ドレイン領域のうちの一方に接続されている。
さらに、転送用ＭＯＳＦＥＴＱＴ１のソース・ドレイン領域の他方はデータ線ＤＬ１に接続され、転送用ＭＯＳＦＥＴＱＴ２のソース・ドレイン領域の他方はデータ線ＤＬ２に接続されている。また、フリップフロップ回路の一端、つまり負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２の各ソース領域は電源電圧Ｖｄｄに接続され、他端、つまり駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２の各ソース領域は基準電圧Ｖｓｓに接続されている。
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（Ｈ）であるときには、駆動用ＭＯＳＦＥＴＱＤ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（Ｌ）になる。したがって、駆動用ＭＯＳＦＥＴＱＤ１がＯＦＦになり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれのゲート電極にはワード線ＷＬ１が接続され、このワード線ＷＬ１によって転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２の導通、非導通が制御される。すなわち、ワード線ＷＬ１が高電位（Ｈ）であるときには、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ１、ＤＬ２）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨまたはＬ）がデータ線ＤＬ１、ＤＬ２に現れ、メモリセルＭＣの情報として読み出される。
読み出し動作において、転送用ＭＯＳＦＥＴＱＴ１ではデータ線ＤＬ１から蓄積ノードＡに電流が流れ、転送用ＭＯＳＦＥＴＱＴ２ではデータ線ＤＬ２から蓄積ノードＢに電流が流れる。つまり、読み出し時において、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれの活性領域は、蓄積ノードＡ、Ｂ側がソース領域となり、データ線ＤＬ１、ＤＬ２側がドレイン領域となる。
メモリセルＭＣに情報を書き込むには、ワード線ＷＬ１を（Ｈ）電位レベル、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２をＯＮ状態にしてデータ線ＤＬ１、ＤＬ２の情報を蓄積ノードＡ、Ｂに伝達する。この書き込み動作において、転送用ＭＯＳＦＥＴＱＴ１では蓄積ノードＡからデータ線ＤＬ１に電流が流れ、転送用ＭＯＳＦＥＴＱＴ２では蓄積ノードＢからデータ線ＤＬ２に電流が流れる。つまり、書き込み時において、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれの活性領域は、データ線ＤＬ１、ＤＬ２側がソース領域となり、蓄積ノードＡ、Ｂ側がドレイン領域となる。以上のようにして、ＳＲＡＭを動作させることができる。
図３には、ゲート電極Ｇ２を含む負荷用ＭＯＳＦＥＴＱＰ１と、ゲート電極Ｇ４とを含む断面図を示す。すなわち、図３には、ｙ方向に沿う断面を示している。図３は、負荷用ＭＯＳＦＥＴＱＰ１の中心線における断面図である。また、図３には、負荷用ＭＯＳＦＥＴＱＰ１のドレイン領域と、ゲート電極Ｇ４とを電気的に接続するコンタクトプラグＣＰも示している。ただし、図３の断面には、ｙ方向における活性領域ＡＰ１の端部は含まれているが、ｙ方向における活性領域ＡＰ１の終端部は含まれていない。
ここでは負荷用ＭＯＳＦＥＴＱＰ１を例として電界効果トランジスタの構造について説明するが、負荷用ＭＯＳＦＥＴＱＰ２も同様の構造を有している。また、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２、駆動用ＭＯＳＦＥＴＱＤ１およびＱＤ２も、導電型が異なる点を除き、負荷用ＭＯＳＦＥＴＱＰ１と同様に、ソース・ドレイン領域とゲート電極を含む構造を有している。
図３に示すように、本実施の形態の半導体装置は、半導体基板ＳＢを有している。半導体基板ＳＢは例えば５００μｍ〜７００μｍ程度の厚さを有し、例えば７５０Ωｃｍ以上の高い抵抗を有する単結晶シリコン基板である。半導体基板ＳＢの上面には、ｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されたｎ型半導体領域であるｎウェルＮＷが形成されている。
半導体基板ＳＢの上面の一部には溝が形成され、当該溝を埋め込む絶縁膜（例えば酸化シリコン膜）からなる素子分離領域ＥＩが形成されている。活性領域ＡＰ１は、素子分離領域ＥＩから露出する領域の半導体基板ＳＢである。すなわち、素子分離領域ＥＩは、半導体基板ＳＢの上面の複数の活性領域を分離している。素子分離領域ＥＩは、例えばＳＴＩ（Shallow Trench Isolation）構造またはＬＯＣＯＳ（Local Oxidation of Silicon）構造を有する。ｎウェルＮＷは、素子分離領域ＥＩよりも深く形成されている。つまり、素子分離領域ＥＩの底面は、ｎウェルＮＷの途中深さまで達している。
負荷用ＭＯＳＦＥＴＱＰ１のゲート電極Ｇ２の直下の半導体基板ＳＢの上面は、ＭＯＳＦＥＴの駆動時に電流が流れるチャネル領域であり、当該チャネル領域を挟むように、ゲート電極Ｇ２の横の半導体基板ＳＢ内の上面には、一対のソース・ドレイン領域が形成されている。一対のソース・ドレイン領域のそれぞれは、ｐ型の半導体領域であり比較的不純物濃度が低いエクステンション領域ＥＸと、ｐ型の半導体領域でありエクステンション領域ＥＸよりも不純物濃度が高い拡散層Ｄ１とを有している。つまり、エクステンション領域ＥＸおよび拡散層Ｄ１は、半導体基板ＳＢの上面に導入された（例えばＢ（ホウ素））が導入されたｐ型半導体領域である。
エクステンション領域ＥＸは、拡散層Ｄ１よりも上記チャネル領域側に形成されている。負荷用ＭＯＳＦＥＴＱＰ１のドレイン領域を構成する拡散層Ｄ１は、素子分離領域ＥＩに接している。エクステンション領域ＥＸおよび拡散層Ｄ１は、素子分離領域ＥＩよりも浅く形成されている。
ゲート電極Ｇ２は、負荷用ＭＯＳＦＥＴＱＰ１のソース・ドレイン領域の間の半導体基板ＳＢの直上に、ゲート絶縁膜ＧＦを介して形成されている。ゲート電極Ｇ４は、負荷用ＭＯＳＦＥＴＱＰ１のドレイン電極と隣接する素子分離領域ＥＩの直上に、ゲート絶縁膜ＧＦを介して形成されている。なお、熱酸化法などによりゲート絶縁膜ＧＦを形成する場合には、素子分離領域ＥＩの直上にゲート絶縁膜ＧＦが形成されないことが考えられるが、ここでは素子分離領域ＥＩとゲート電極Ｇ４との間にゲート絶縁膜ＧＦが形成されている場合について説明する。素子分離領域ＥＩとゲート電極Ｇ４との間のゲート絶縁膜ＧＦは形成されていても形成されていなくてもよい。
ゲート絶縁膜ＧＦおよびゲート電極Ｇ４からなる積層膜、および、ゲート絶縁膜ＧＦおよびゲート電極Ｇ２からなる積層膜のそれぞれの両側の側壁には、自己整合的に形成されたサイドウォールＳＷが形成されている。サイドウォールＳＷは、例えば酸化シリコン膜若しくは窒化シリコン膜またはそれらの積層膜などからなる。拡散層Ｄ１の上面は、サイドウォールＳＷから露出している。なお、ここでは図示を省略するが、拡散層Ｄ１、ゲート電極Ｇ２およびＧ４のそれぞれの上面には、シリサイド層が形成されている。シリサイド層は、例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などからなる。
負荷用ＭＯＳＦＥＴＱＰ１およびゲート電極Ｇ４を覆うように、半導体基板ＳＢ上には層間絶縁膜ＣＬが形成されている。層間絶縁膜ＣＬは、例えば、半導体基板ＳＢ上に順に積層された窒化シリコン膜からなる薄い絶縁膜、および、酸化シリコン膜からなる厚い絶縁膜により構成されている。なお、ここでは層間絶縁膜ＣＬを構成する薄い絶縁膜および厚い絶縁膜を１つの層として図示し、それらの膜を図において区別して示していない。また、層間絶縁膜ＣＬを貫通するように複数のコンタクトホールが形成されており、複数のコンタクトホールのそれぞれの内部には、コンタクトプラグＣＰが形成されている。層間絶縁膜ＣＬおよびコンタクトプラグＣＰのそれぞれの上面は、同じ高さにおいて平坦化されている。
コンタクトプラグＣＰは柱状の導体であり、例えば、コンタクトホール内の側壁および底面を覆うバリア導体膜と、コンタクトホール内に当該バリア導体膜を介して形成され、コンタクトホールを完全に埋め込む主導体膜とからなる。バリア導体膜は例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含み、主導体膜は例えばＷ（タングステン）からなる。一部のコンタクトプラグＣＰは、シリサイド層を介して、負荷用ＭＯＳＦＥＴＱＰ１のソース領域に電気的に接続されている。また、一部のコンタクトプラグＣＰは、シリサイド層を介して、負荷用ＭＯＳＦＥＴＱＰ１のドレイン領域およびゲート電極Ｇ４に電気的に接続されている。
素子分離領域ＥＩと当該ドレイン電極との境界と、ゲート電極Ｇ４の側壁のサイドウォールＳＷとは互いに離間しているため、当該サイドウォールＳＷと当該ドレイン領域との間では、素子分離領域ＥＩの上面が、ゲート電極Ｇ４およびサイドウォールＳＷから露出している。このため、ドレイン領域およびゲート電極Ｇ４に電気的に接続されたコンタクトプラグＣＰの底面の一部は、素子分離領域ＥＩの上面に接している。
図示はしていないが、層間絶縁膜ＣＬ、コンタクトプラグＣＰ上の領域は、層間絶縁膜と、当該層間絶縁膜を貫通する配線溝内の配線とを形成する領域である。各コンタクトプラグＣＰは、当該配線に接続される。
図４に、ｐウェルＰＷ１とｎウェルＮＷとの境界を含み、ｘ方向に沿う断面図を示す。図４には、図１に示す駆動用ＭＯＳＦＥＴＱＤ１のドレイン領域および転送用ＭＯＳＦＥＴＱＴ１のソース・ドレイン領域を構成する拡散層Ｄ２と、活性領域ＡＰ１の端部における半導体基板ＳＢの上面に形成された拡散層Ｄ１とを示している。なお、図４には、活性領域ＡＰ１の延在部および終端部を示していない。言い換えれば、図４に示す活性領域ＡＰ１は、活性領域ＡＰ１の延在部と終端部との間に位置する部分、つまり活性領域ＡＰ１の端部である。
図４に示すように、半導体基板ＳＢの上面には素子分離領域ＥＩが形成されており、半導体基板ＳＢの上面および半導体基板ＳＢ内には、素子分離領域ＥＩよりも形成深さが深いｐウェルＰＷ１とｎウェルＮＷとが形成されている。ｐウェルＰＷ１とｎウェルＮＷとは、素子分離領域ＥＩの直下において、互いに接している。ｐウェルＰＷ１の上面には、活性領域ＡＮ１の拡散層Ｄ２が形成され、ｎウェルＮＷの上面には、活性領域ＡＰ１の拡散層Ｄ１が形成されている。
本実施の形態の半導体装置は、上記した特許文献１に記載された製造方法と同様の製造方法により形成することができる。
以下に、図５および図８〜図１１を用いて、比較例の半導体装置の問題点、および、本実施の形態の半導体装置の効果について説明する。図５は、本実施の形態の半導体装置の平面図である。図８および図１１は、比較例である半導体装置を構成するＳＲＡＭの平面図である。図９は、図８のＣ−Ｃ線における断面図である。図１０は、図８のＤ−Ｄ線における断面図である。なお、ここでは、例えば図８に示す活性領域ＡＰ１とｐウェルＰＷ１との間で生じる問題について説明するが、活性領域ＡＰ２とｐウェルＰＷ２との間でも同様の問題が生じる。
図８に、比較例の半導体装置であるＳＲＡＭを構成するメモリセルＭＣを示す。図８では、図１と同様に１つのメモリセル領域の平面図を示す。比較例のメモリセルＭＣは、活性領域ＡＰ１、ＡＰ２の平面形状を除き、本実施の形態のメモリセルＭＣ（図１参照）と同様の構造を有している。すなわち、比較例のメモリセルＭＣを構成する活性領域ＡＰ１、ＡＰ２のそれぞれは、平面視においてｙ方向に延在するパターンのみからなる。
ｐウェルＰＷ１とｎウェルＮＷとの境界線と、活性領域ＡＰ１の全体とは並行に延在しており、当該境界線と活性領域ＡＰ１との間のｘ方向における距離は、いずれの箇所においても一定である。つまり、当該境界線と活性領域ＡＰ１の端部との間のｘ方向の距離、当該境界線と活性領域ＡＰ１の終端部との間のｘ方向の距離、および、当該境界線と、活性領域ＡＰ１の延在方向の両端部の相互間の活性領域ＡＰ１との間のｘ方向の距離は、いずれも同じ大きさである。
また、活性領域ＡＰ１は平面視において長方形の形状を有しており、活性領域ＡＰ１の４辺のうち、上記境界線側の辺と、ゲート電極Ｇ４側の辺とのなす角度は、９０度である。したがって、比較例では、ｐウェルＰＷ１の近傍において、ｎウェルＮＷの上面の活性領域ＡＰ１の角部が配置されている。
図９に、負荷用ＭＯＳＦＥＴＱＰ１およびゲート電極Ｇ４を含む断面図を示す。図９は、ｙ方向に沿う断面図であり、負荷用ＭＯＳＦＥＴＱＰ１の中心線における断面図である。図９に示す構造は、図３を用いて説明した構造とほぼ同様である。ただし、図３を用いて説明した構造と比較すると、図９に示す比較例では、負荷用ＭＯＳＦＥＴＱＰ１のドレイン電極とゲート電極Ｇ４とに接続されたコンタクトプラグＣＰが、当該ドレイン電極の上面に対して接するｙ方向の幅が大きい。
これに対し、図３に示す本実施の形態の半導体装置では、コンタクトプラグＣＰが、負荷用ＭＯＳＦＥＴＱＰ１のドレイン電極の上面に対して接するｙ方向の幅が小さい。これは、図１に示すように、活性領域ＡＰ１の端部が、活性領域ＡＰ１の延在部に比べ、ｐウェルＰＷ１とｎウェルＮＷとの境界線から離れて形成されているためである。しかし、ここでは当該コンタクトプラグＣＰの中心線が活性領域ＡＰ１の延在部の中心線よりもｐウェルＰＷ２側に位置しており、当該延在部よりもｐウェルＰＷ２側に形成された活性領域ＡＰ１の端部の上面に接続されているため、当該コンタクトプラグＣＰと当該ドレイン電極とは十分な接触面積を有している。
また、仮に比較例に比べて、本実施の形態の当該コンタクトプラグＣＰとドレイン電極との接触面積が小さいとしても、コンタクトプラグＣＰとドレイン電極とがシリサイド層（図示しない）を介して電気的に接続されていれば、問題は生じない。
図１０に、活性領域ＡＰ１の端部を含む断面図を示す。図１０は、ｘ方向に沿う断面図である。図１０に示す構造は、図４を用いて説明した構造とほぼ同様である。ただし、図４を用いて説明した構造と比較すると、図１０に示す比較例では、ｐウェルＰＷ１とｎウェルＮＷとの境界線から、活性領域ＡＰ１までのｘ方向における距離が小さい。
このような比較例では、ｐウェルＰＷ１と活性領域ＡＰ１との間、および、ｐウェルＰＷ２と活性領域ＡＰ２との間において、大きな電流（リーク電流）が流れる問題が生じる。すなわち、ＳＲＡＭの動作においては、図１０に示すｐウェルＰＷ１に例えば２Ｖ程度の電位を印加し、ｎウェルＮＷの上面の活性領域ＡＰ１に形成された拡散層Ｄ１およびｎウェルＮＷのそれぞれに０Ｖの電位を印加する場合がある。これにより拡散層Ｄ１とｐウェルＰＷ１との間に電位差が生じると、拡散層Ｄ１内の電子がｐウェルＰＷ１へ移動し、ｐウェルＰＷ１から拡散層Ｄ１に電流（リーク電流）が流れる。この電流の流れを図８において小さい矢印で示し、図１０に太い矢印で示している。
ただし、このような電流は微量であるため、特定の箇所に集中して流れなければ、ＳＲＡＭの動作に影響を与えない。ここで、比較例では、図８の負荷用ＭＯＳＦＥＴＱＰ１の活性領域ＡＰ１の端部の近傍に矢印で示すように、当該活性領域ＡＰ１の端部の拡散層Ｄ１（図１０参照）に、ｐウェルＰＷ１から流れる電流が集中する。これは、比較例の活性領域ＡＰ１の直角な角部が、ｐウェルＰＷ１の近傍に配置されているためである。また、比較例のような構成では、活性領域ＡＰ１の端部近傍のｐウェルＰＷ１内に電界が集中する。つまり、ｐウェルＰＷ１とｎウェルＮＷとの境界のｐｎ接合に隣接するｐウェルＰＷ１内において、電界が大きくなる。
このように電流および電界が集中した場合、電子が高電界により加速され、インパクトイオン化が起こる。したがって、ｐウェルＰＷ１から上記拡散層Ｄ１に流れる電流が急激に増大し、これによりＳＲＡＭの動作不良が起こるため、半導体装置の信頼性が低下する問題が生じる。
このような問題は、半導体装置の微細化が進むと、より顕著となる。ＳＲＡＭのメモリセルの寸法が大きい場合、ｐウェルとｎウェルとの境界線と、ｎウェルの上面の活性領域との間隔が大きいため、上記のような電流の集中は起きにくい。また、ＳＲＡＭのメモリセルの寸法が大きい場合、ｐウェルおよびｎウェルのそれぞれの不純物濃度が低くても、ウェル同士の間の耐圧（分離耐圧）を保つことができる。
しかし、レイアウトが微細化したＳＲＡＭでは、ｐウェルおよびｎウェルのそれぞれの不純物濃度を高くしなければ、ウェル同士の間のｐｎ接合における耐圧（分離耐圧）を保つことができない。このため、ＳＲＡＭを微細化した場合、各ウェルの不純物濃度を高める必要がある。ウェルの不純物濃度が高くなると、例えばｐウェルから、ｎウェルの上面の活性領域に対してリーク電流が流れやすくなる。また、微細化したＳＲＡＭでは、ｐウェルおよびｎウェルの境界と、活性領域との間の間隔が小さくなる。その結果、ｐウェルから、ｎウェルの上面の活性領域に電流が流れやすくなるため、図８に示すような比較例では、活性領域ＡＰ１の角部にリーク電流が集中し、インパクトイオン化によりＳＲＡＭの動作不良が起こる。
上記の問題が生じることを防ぐため、本実施の形態では、ｐウェルおよびｎウェルの境界近傍の活性領域の角部を丸め、これにより、活性領域の一部に電流が集中することを防いでいる。すなわち、図５に示すように、本実施の形態の活性領域ＡＰ１の辺のうち、当該境界側の辺は、活性領域ＡＰ１の延在部と端部との境界において、９０度より大きく、１８０度より小さい角度を有している。したがって、活性領域ＡＰ１の延在部と端部との接続部分に直角な角部は存在しないため、当該接続部分は、比較例の活性領域ＡＰ１（図８参照）の角部に比べて、ｐウェルＰＷ１から流れる電流が集中しにくい。
また、ｐウェルＰＷ１とｎウェルＮＷとの境界線から、活性領域ＡＰ１までのｘ方向における距離は、ゲート電極Ｇ２側よりもゲート電極Ｇ４側の箇所の方が大きい。活性領域ＡＰ１の辺のうち、当該境界側の辺と、ゲート電極Ｇ４に対向する辺（終端部）との接続部分の角部の角度は、９０度より大きく、１８０度より小さい。また、当該角部は、活性領域ＡＰ１の延在部よりも上記境界から離れている。このため、比較例の活性領域ＡＰ１（図８参照）の角部に比べ、図５に示す本実施の形態の活性領域ＡＰ１の上記角部は、ｐウェルＰＷ１から流れる電流が集中しにくい。
また、図４に示すように、活性領域ＡＰ１の端部に形成された拡散層Ｄ１と、ｐウェルＰＷ１およびｎウェルＮＷの境界線との間のｘ方向における距離は、図１０に示す比較例よりも大きい。
このようにして、図１に示す活性領域ＡＰ１の端部を、ｐウェルＰＷ１に対して離間させることで、ｐウェルＰＷ１と活性領域ＡＰ１との間に流れる電流が、活性領域ＡＰ１の角部に集中することを防ぐことができる。また、活性領域ＡＰ１の端部の近傍のｐウェルＰＷ１内における電界の集中を抑えることができる。また、ｐウェルＰＷ１と活性領域ＡＰ１との間の耐圧を高めることができる。すなわち、ｐウェルＰＷ１とｎウェルＮＷとの間のｐｎ分離耐圧を向上することができる。これにより、ｐウェルＰＷ１と活性領域ＡＰ１との間で、インパクトイオン化に起因して大きな電流が流れることを防ぐことができるため、ＳＲＡＭに動作不良が起きることを防ぐことができる。したがって、半導体装置の信頼性を向上させることができる。
ここで、上記の効果を得るためには、図１１に示す比較例の半導体装置のように、活性領域ＡＰ１が、平面視において、ゲート電極Ｇ２側からゲート電極Ｇ４側に近付くにつれて、上記境界線から徐々に離れるような形状を採用すればよい。当該比較例の半導体装置のＳＲＡＭにおいて、活性領域ＡＰ１の辺のうち、ｐウェルＰＷ２側の辺は、ｙ方向の活性領域ＡＰ１の一方の終端部から他方の終端部に亘って一直線に延在しており、この点は本実施の形態の半導体装置と異なる。つまり、図１１に示す活性領域ＡＰ１は、図８に示す活性領域ＡＰ１の角部が欠けたような形状を有しており、ｙ方向における活性領域ＡＰ１の端部は、活性領域ＡＰ１の延在部に対し、ｐウェルＰＷ２側に突出していない。なお、図１１は、比較例である半導体装置の平面図である。
また、比較例の負荷用ＭＯＳＦＥＴＱＰ１のドレイン電極およびゲート電極Ｇ４に接続されたコンタクトプラグＣＰの中心線は、活性領域ＡＰ１の延在部の中心線と重なっており、この点で本実施の形態の半導体装置と異なっている。
当該比較例では、ｐウェルＰＷ１とｎウェルＮＷとの境界線側の活性領域ＡＰ１の角部を丸めるため、ｙ方向において先細り形状を有する活性領域ＡＰ１の端部にコンタクトプラグＣＰが接続されている。このため、コンタクトプラグＣＰと活性領域ＡＰ１との接触面積は小さい。この場合、半導体装置の製造工程において、コンタクトプラグＣＰを埋め込むコンタクトホールの形成位置の位置ずれなどに起因して、コンタクトプラグＣＰの形成位置と活性領域ＡＰ１とが平面視において重ならない虞がある。このような形成位置のずれが生じると、負荷用ＭＯＳＦＥＴＱＰ１のドレイン電極とコンタクトプラグＣＰとが電気的に接続されずに接触不良が起こるため、ＳＲＡＭが正常に動作せず、これにより半導体装置の信頼性が低下する問題が生じる。
このような接触不良が起こることを防ぐ構造として、当該ドレイン電極に接続するコンタクトプラグＣＰの形成位置をゲート電極Ｇ２側に延長することが考えられるが、この場合、当該コンタクトプラグＣＰとゲート電極Ｇ２とが短絡する虞が生じる。また、当該コンタクトプラグＣＰの形成位置をゲート電極Ｇ２側に延長し、かつ、ｙ方向における活性領域ＡＰ１の長さを大きくすれば、上記短絡の発生を防ぐことができるが、ＳＲＡＭの微細化が妨げられる問題が生じる。
そこで、本実施の形態では、図１に示すように、ｙ方向における活性領域ＡＰ１の端部を、ｐウェルＰＷ１とｎウェルＮＷとの境界線から離れるように形成し、その分、当該端部が、ｎウェルＮＷとｐウェルＰＷ２との境界線に近付くような活性領域ＡＰ１のレイアウトを採用している。つまり、ｙ方向の活性領域ＡＰ１の端部は、平面視において、ゲート電極Ｇ２側からゲート電極Ｇ４側に近付くにつれて、ｎウェルＮＷとｐウェルＰＷ２との境界線に徐々に近付くような形状を有している。
言い換えれば、ｙ方向における活性領域ＡＰ１の端部は、活性領域ＡＰ１の延在部に対し、ｐウェルＰＷ２側に突出している。ここで、活性領域ＡＰ２は活性領域ＡＰ１と点対称なレイアウトを有するため、活性領域ＡＰ１の端部であって、ｐウェルＰＷ２側に突出した部分と、活性領域ＡＰ２の端部であって、ｐウェルＰＷ１側に突出した部分とが、ｙ方向において並んで配置されている。なお、それらの突出する端部同士が互いに近い位置に配置されても、活性領域ＡＰ１、ＡＰ２のそれぞれに印加される電位の相互間の差は小さいため、活性領域ＡＰ１、ＡＰ２の間において問題となるリーク電流は生じない。
これにより、活性領域のＡＰ１の端部のｘ方向の幅が縮小することを防ぐことができる。つまり、活性領域ＡＰ１のｘ方向の幅は、いずれの領域においても一定である。このため、当該端部に形成されたドレイン電極に対するコンタクトプラグＣＰの接触面積を大きく確保することができる。つまり、半導体装置の製造工程において、コンタクトプラグＣＰの形成位置にずれが生じたとしても、当該ドレイン電極に対するコンタクトプラグＣＰの接続不良が生じることを防ぐことができる。また、コンタクトプラグＣＰと活性領域ＡＰ１との接触面積の不足に起因する接続抵抗の増大を防ぐことができる。
ここでは、ｐウェルＰＷ２側に幅を拡げた活性領域ＡＰ１の端部にコンタクトプラグＣＰを接続するため、コンタクトプラグＣＰの中心線が活性領域ＡＰ１の延在部の中心線よりもｐウェルＰＷ２側に位置するように、コンタクトプラグＣＰの形成位置を設定している。
本実施の形態では、当該ドレイン電極に接続するコンタクトプラグＣＰの形成位置をゲート電極Ｇ２側に延長しなくても上記効果を得ることができるため、コンタクトプラグＣＰを介して当該ドレイン電極とゲート電極Ｇ２とが短絡することを防ぐことができる。また、ｙ方向における活性領域ＡＰ１の長さを大きくしなくても、上記効果を得ることができるため、半導体装置の微細化が容易となる。
（実施の形態２）
以下に、図６および図７を用いて、本実施の形態２の半導体装置の構造を説明する。図６および図７は、本実施の形態の半導体装置の平面図である。図７は、図６の一部を拡大して示す平面図である。
本実施の形態の半導体装置であるＳＲＡＭは、ｎウェルの上面の活性領域を直線状に形成し、かつ、当該活性領域の端部から、ｐウェルおよびｎウェルの境界が離れるように当該境界の位置を設定するものである。なお、以下では主に、図６に示す活性領域ＡＰ１と、活性領域ＡＮ１と、ｐウェルＰＷ１およびｎウェルＮＷの境界線とのそれぞれのレイアウトについて説明する。ただし、活性領域ＡＰ２と、活性領域ＡＮ２と、ｎウェルＮＷおよびｐウェルＰＷ２の境界線とは、活性領域ＡＰ１と、活性領域ＡＮ１と、ｐウェルＰＷ１およびｎウェルＮＷの境界線とのそれぞれのレイアウトに対応する点対称なレイアウトを有している。
図６に示す構造は、図１を用いて説明した前記実施の形態１のＳＲＡＭの構造と似ているが、図６に示す活性領域ＡＰ１、ＡＰ２のそれぞれの全体がｙ方向に延在している点で、前記実施の形態１と異なる。また、本実施の形態は、ｐウェルＰＷ１とｎウェルＮＷとの境界およびｐウェルＰＷ２とｎウェルＮＷとの境界のそれぞれの平面レイアウトが前記実施の形態１と異なる。また、本実施の形態は、活性領域ＡＮ１、ＡＮ２のそれぞれの平面レイアウトが前記実施の形態１と異なる。
また、負荷用ＭＯＳＦＥＴＱＰ１のドレイン電極に接続されたコンタクトプラグＣＰの中心線は、平面視において、活性領域ＡＰ１の中心線と重なっている。同様に、負荷用ＭＯＳＦＥＴＱＰ２のドレイン電極に接続されたコンタクトプラグＣＰの中心線は、平面視において、活性領域ＡＰ２の中心線と重なっている。本実施の形態のＳＲＡＭのその他の構造は、前記実施の形態１のＳＲＡＭの構造と同様である。
図６に示すように、本実施の形態では、活性領域ＡＰ１、ＡＰ２のそれぞれの全体が、それらの両端部を含めてｙ方向に直線状に形成されている。活性領域ＡＰ１、ＡＰ２のそれぞれは、ｙ方向に延在する長方形の平面レイアウトを有している。そこで、本実施の形態では、図８〜図１０を用いて説明したような活性領域の端部へのリーク電流の集中が生じることを回避するため、ｐウェルＰＷ１およびｎウェルＮＷの境界を活性領域ＡＰ１の角部から大きく離間させ、ｎウェルＮＷおよびｐウェルＰＷ２の境界を活性領域ＡＰ２の角部から大きく離間させている。
すなわち、活性領域ＡＰ１が、ｙ方向における一方の端部と、他方の端部（図示しない）と、それらの端部同士の相互間に位置する延在部とを有する場合、それら端部と、ｐウェルＰＷ１およびｎウェルＮＷの境界とのｘ方向の距離は、当該延在部分と、ｐウェルＰＷ１およびｎウェルＮＷの境界とのｘ方向の距離よりも大きい。
平面視におけるｐウェルＰＷ１およびｎウェルＮＷの境界線は、ｘ方向において活性領域ＡＰ１の上記延在部と並び、ｙ軸方向に延びる第１境界線と、ｘ方向において活性領域ＡＰ１の上記端部と並び、ｙ軸方向に延びる第２境界線とを有している。ｘ方向における第２境界線と活性領域ＡＰ１の上記延在部との距離は、ｘ方向における第１境界線と活性領域ＡＰ１の上記延在部との距離よりも大きい。第１境界線と第２境界線とは、ｐウェルＰＷ１およびｎウェルＮＷの境界線を構成し、ｘ方向に延在する第３境界線を介して接続されている。
つまり、平面視におけるｐウェルＰＷ１およびｎウェルＮＷの境界線は、第１境界線、第３境界線および第２境界線を順に繋げたクランク状の１本の線により構成される。すなわち、ｘ方向における第２境界線とゲート電極Ｇ４との最短距離は、ｘ方向における第１境界線とゲート電極Ｇ４との最短距離よりも大きい。言い換えれば、ｘ方向における第２境界線と活性領域ＡＰ１との最短距離は、ｘ方向における第１境界線と活性領域ＡＰ１との最短距離よりも大きい。
第１境界線は、ｘ方向において活性領域ＡＰ１の端部と隣り合って並んでいない。言い換えれば、第１境界線は、ｙ方向において、活性領域ＡＰ１の端部よりもゲート電極Ｇ２側に位置し、活性領域ＡＰ１の端部よりもゲート電極Ｇ２側で終端している。つまり、第１境界線および第３境界線は、ｙ方向において、活性領域ＡＰ１の端部よりも活性領域ＡＰ１の延在部側に位置している。また、第１境界線は、平面視においてゲート電極Ｇ２と重なっているが、第２境界線は、ゲート電極Ｇ２とは重なっていない。
前記第２境界線は、ｘ方向において活性領域ＡＰ１の一部と隣り合って並んでいる。言い換えれば、第２境界線は、ｙ方向において、活性領域ＡＰ１の端部よりもゲート電極Ｇ２側で終端している。第１境界線の端部、第２境界線の端部、および、それらの端部同士を繋ぐ第３境界線は、メモリセル領域内において、ゲート電極Ｇ２と、ゲート電極Ｇ１、Ｇ４との間に位置している。
ここで、活性領域ＡＮ１のｎウェルＮＷ側の辺は、ｐウェルＰＷ１およびｎウェルＮＷの境界線に沿ったクランク状の平面レイアウトを有している。ＳＲＡＭのメモリセルの面積を極力縮小するためには、活性領域ＡＮ１とｎウェルＮＷとの間で大きなリーク電流が生じない範囲で、当該境界線に活性領域ＡＮ１を極力近付けることが望ましい。ここでは、上述したように当該境界線を、第１境界線、第３境界線および第２境界線を順に繋げた線、つまり、クランク状に曲がった線により構成しているため、活性領域ＡＮ１のｎウェルＮＷ側の辺を、当該境界線に対してｘ方向およびｙ方向において一定の距離を保つようなレイアウトで構成している。
すなわち、活性領域ＡＮ１のｎウェルＮＷ側の辺に対する活性領域ＡＰ１の端部のｘ方向の距離は、活性領域ＡＮ１のｎウェルＮＷ側の辺に対する活性領域ＡＰ１の延在部分のｘ方向の距離よりも大きい。つまり、平面視において、活性領域ＡＮ１のｎウェルＮＷ側の辺は、ｘ方向において活性領域ＡＰ１の上記延在部と並び、ｙ軸方向に延びる第７辺と、ｘ方向において活性領域ＡＰ１の上記端部と並び、ｙ軸方向に延びる第８辺とを有している。ｘ方向における第８辺と活性領域ＡＰ１の上記延在部との距離は、ｘ方向における第７辺と活性領域ＡＰ１の上記延在部との距離よりも大きい。第７辺と第８辺とは、ｘ方向に延在する第９辺を介して互いに接続されている。
第７辺は、ｘ方向において活性領域ＡＰ１の端部と隣り合って並んでいない。また、第８辺は、ｘ方向において活性領域ＡＰ１の一部と隣り合って並んでいる。第１境界線の端部、第２境界線の端部、および、それらの端部同士を繋ぐ第３境界線は、メモリセル領域内において、ゲート電極Ｇ２と、ゲート電極Ｇ１、Ｇ４との間に位置している。
活性領域ＡＮ１のｎウェルＮＷ側の辺のレイアウトを上記のように設定することで、活性領域ＡＮ１とｎウェルＮＷとの間で大きなリーク電流が流れることを防ぎつつ、半導体装置の微細化を実現することができる。
本実施の形態では、図７に示すように、ｐウェルＰＷ１を、活性領域ＡＰ１の端部に対して離間させることで、図７の複数の矢印で示すように、ｐウェルＰＷ１と活性領域ＡＰ１との間に流れる電流が、活性領域ＡＰ１の角部に集中することを防ぐことができる。また、活性領域ＡＰ１の端部の近傍のｐウェルＰＷ１内における電界の集中を抑えることができる。よって、ｐウェルＰＷ１と活性領域ＡＰ１との間で、インパクトイオン化に起因して大きな電流が流れることを防ぐことができるため、ＳＲＡＭの動作不良が起きることを防ぐことができる。したがって、半導体装置の信頼性を向上させることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態２で説明したｐウェルＰＷ１およびｎウェルＮＷの境界線のレイアウト（図６参照）と、前記実施の形態１で説明した活性領域ＡＰ１および当該活性領域ＡＰ１の端部に接続されたコンタクトプラグＣＰのレイアウト（図１参照）とを共に適用してもよい。
ＡＮ１、ＡＮ２、ＡＰ１、ＡＰ２ 活性領域
ＣＰ コンタクトプラグ
Ｇ１〜Ｇ４ ゲート電極
ＭＣ メモリセル
ＱＤ１、ＱＤ２ 駆動用ＭＯＳＦＥＴ
ＱＰ１、ＱＰ２ 負荷用ＭＯＳＦＥＴ
ＱＴ１、ＱＴ２ 転送用ＭＯＳＦＥＴ

Claims (13)

  1. 半導体基板上に形成されたＳＲＡＭ構造のメモリセルを備え、
    前記メモリセルは、前記半導体基板の上面に形成され、前記半導体基板の主面に沿う第１方向に順に形成された第１ｐ型ウェル、ｎ型ウェルおよび第２ｐ型ウェルと、
    前記第１ｐ型ウェルの上面の第１活性領域に形成された第１ｎ型電界効果トランジスタおよび第２ｎ型電界効果トランジスタと、
    前記ｎ型ウェルの上面の第２活性領域に形成された第１ｐ型電界効果トランジスタと、
    前記ｎ型ウェルの上面の第３活性領域に形成された第２ｐ型電界効果トランジスタと、
    前記第２ｐ型ウェルの上面の第４活性領域に形成された第３ｎ型電界効果トランジスタおよび第４ｎ型電界効果トランジスタと、
    を有し、
    前記第２活性領域は、前記第３活性領域よりも前記第１ｐ型ウェル側に形成されており、
    前記第２活性領域は、平面視において、前記第１ｐ型ウェルおよび前記ｎ型ウェルの境界に沿う第２方向に延在する延在部と、前記第２活性領域の第２方向における端部とを含み、
    前記境界と前記端部との前記第１方向の間隔は、前記境界と前記延在部との前記第１方向の間隔よりも大きい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ｐ型電界効果トランジスタは、前記第２活性領域の前記延在部の直上に形成された第１ゲート電極を有し、
    前記第２ｐ型電界効果トランジスタは、前記第３活性領域の直上に形成された第２ゲート電極を有し、
    前記第１方向に直交する前記第２方向において、前記第２活性領域の前記端部は、前記第１ゲート電極と前記第２ゲート電極との間に位置し、
    前記端部と前記境界との前記第１方向の距離は、前記第１ゲート電極側から前記第２ゲート電極側に近付くにつれて徐々に大きくなる、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記端部と前記境界との前記第１方向の距離は、前記延在部側から、前記第２活性領域の前記第２方向の終端部側に近付くにつれて徐々に大きくなる、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１ｐ型ウェル側の前記延在部の辺と、前記第１ｐ型ウェル側の前記端部の辺とのなす角度は、９０度より大きく、１８０度より小さい、半導体装置。
  5. 請求項２記載の半導体装置において、
    前記第１ｐ型ウェル側の前記端部の辺と、前記第２ゲート電極側の前記端部の辺とのなす角度は、９０度より大きく、１８０度より小さい、半導体装置。
  6. 請求項２記載の半導体装置において、
    前記第２ゲート電極と前記端部とを電気的に接続する接続部をさらに有し、
    前記端部と前記第２ｐ型ウェルとの前記第１方向の距離は、前記第１ゲート電極側から前記第２ゲート電極側に近付くにつれて徐々に小さくなる、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記接続部は、前記第２方向に延在し、
    前記接続部の前記第１方向における中心を通り、前記第２方向に沿う中心線は、前記延在部の前記第１方向における中心を通り、前記第２方向に沿う第１中心線よりも、前記第２ｐ型ウェル側に位置している、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記端部は、前記延在部よりも前記第２ｐ型ウェル側に突出している、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１ｐ型電界効果トランジスタおよび前記第２ｐ型電界効果トランジスタは、負荷用電界効果トランジスタを構成し、
    前記第１ｎ型電界効果トランジスタおよび前記第３ｎ型電界効果トランジスタは、転送用電界効果トランジスタを構成し、
    前記第２ｎ型電界効果トランジスタおよび前記第４ｎ型電界効果トランジスタは、駆動用電界効果トランジスタを構成する、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記境界は、平面視において、前記第２方向に延在する第１境界線と、
    前記第２方向に延在する第２境界線と、
    前記第１境界線および前記第２境界線を互いに繋ぐ第３境界線と、
    を有し、
    前記第１方向において隣り合う前記第２境界線と前記延在部との間隔は、前記第１方向において隣り合う前記第１境界線と前記端部との間隔よりも大きい、半導体装置。
  11. 請求項２記載の半導体装置において、
    前記境界は、平面視において、前記第２方向に延在する第１境界線と、
    前記第２方向に延在する第２境界線と、
    前記第１境界線および前記第２境界線を互いに繋ぐ第３境界線と、
    を有し、
    前記第１方向において前記延在部と隣り合う前記第１境界線は、前記端部よりも前記第１ゲート電極側に位置しており、
    前記第１方向において前記端部と前記第２境界線とは、並んでおり、
    前記第１方向における前記第２境界線と前記第２ゲート電極との間隔は、前記第１方向における前記第１境界線と前記第２ゲート電極との間隔よりも大きい、半導体装置。
  12. 請求項１０記載の半導体装置において、
    前記第２活性領域の平面視における形状は、長方形である、半導体装置。
  13. 請求項１０記載の半導体装置において、
    前記第１境界線および前記第３境界線は、前記第２方向において、前記端部よりも前記延在部側に位置している、半導体装置。
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