JP3386037B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＳＲＡＭ
（static random access memory）のような半導体記憶
装置に関する。
（static random access memory）のような半導体記憶
装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】半導体
記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、ＳＲＡＭは、例え
ば、携帯電話のような携帯機器のメモリに好適に使用さ
れる。携帯機器には、小型化の要請があり、このために
は、ＳＲＡＭのメモリセルサイズを縮小しなければなら
ない。
記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、ＳＲＡＭは、例え
ば、携帯電話のような携帯機器のメモリに好適に使用さ
れる。携帯機器には、小型化の要請があり、このために
は、ＳＲＡＭのメモリセルサイズを縮小しなければなら
ない。
【０００３】本発明の目的は、メモリセルサイズを小型
化することが可能な半導体記憶装置を提供することであ
る。
化することが可能な半導体記憶装置を提供することであ
る。
【０００４】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１導電型の第１駆動トランジスタ、第１導電型の
第２駆動トランジスタ、第２導電型の第１負荷トランジ
スタ、第２導電型の第２負荷トランジスタ、第１導電型
の第１転送トランジスタおよび第１導電型の第２転送ト
ランジスタを含むメモリセル、第１導電型のウェルコン
タクト領域、および第２導電型のウェルコンタクト領
域、を備えた半導体記憶装置であって、前記メモリセ
ル、前記第１導電型のウェルコンタクト領域、前記第２
導電型のウェルコンタクト領域を、それぞれ、複数個づ
つ備え、前記メモリセルは、第１および第２ゲート電極
層、第１および第２ドレイン−ドレイン接続層、第１お
よび第２ドレイン−ゲート接続層を備え、前記第１ゲー
ト電極層は、前記第１駆動トランジスタおよび前記第１
負荷トランジスタのゲート電極を含み、前記第２ゲート
電極層は、前記第２駆動トランジスタおよび前記第２負
荷トランジスタのゲート電極を含み、前記第１ドレイン
−ドレイン接続層は、前記第１駆動トランジスタのドレ
イン領域と前記第１負荷トランジスタのドレイン領域を
接続し、前記第２ドレイン−ドレイン接続層は、前記第
２駆動トランジスタのドレイン領域と前記第２負荷トラ
ンジスタのドレイン領域を接続し、前記第１ドレイン−
ゲート接続層は、前記第１ドレイン−ドレイン接続層と
前記第２ゲート電極層を接続し、前記第２ドレイン−ゲ
ート接続層は、前記第２ドレイン−ドレイン接続層と前
記第１ゲート電極層を接続し、前記ドレイン−ゲート接
続層、前記ドレイン−ドレイン接続層、および前記ゲー
ト電極層は、それぞれ、異なる層にあり、平面的には、
前記第１ドレイン−ドレイン接続層と前記第２ドレイン
−ドレイン接続層との間に、前記第１および前記第２ゲ
ート電極層が位置し、前記第１導電型のウェルコンタク
ト領域は、第１方向に並ぶ所定数のメモリセル毎に一つ
設けられ、前記第２導電型のウェルコンタクト領域は、
第１方向と直角に交わる第２方向に並ぶ２メモリセル毎
に一つ設けられている、ことを特徴とする。
は、第１導電型の第１駆動トランジスタ、第１導電型の
第２駆動トランジスタ、第２導電型の第１負荷トランジ
スタ、第２導電型の第２負荷トランジスタ、第１導電型
の第１転送トランジスタおよび第１導電型の第２転送ト
ランジスタを含むメモリセル、第１導電型のウェルコン
タクト領域、および第２導電型のウェルコンタクト領
域、を備えた半導体記憶装置であって、前記メモリセ
ル、前記第１導電型のウェルコンタクト領域、前記第２
導電型のウェルコンタクト領域を、それぞれ、複数個づ
つ備え、前記メモリセルは、第１および第２ゲート電極
層、第１および第２ドレイン−ドレイン接続層、第１お
よび第２ドレイン−ゲート接続層を備え、前記第１ゲー
ト電極層は、前記第１駆動トランジスタおよび前記第１
負荷トランジスタのゲート電極を含み、前記第２ゲート
電極層は、前記第２駆動トランジスタおよび前記第２負
荷トランジスタのゲート電極を含み、前記第１ドレイン
−ドレイン接続層は、前記第１駆動トランジスタのドレ
イン領域と前記第１負荷トランジスタのドレイン領域を
接続し、前記第２ドレイン−ドレイン接続層は、前記第
２駆動トランジスタのドレイン領域と前記第２負荷トラ
ンジスタのドレイン領域を接続し、前記第１ドレイン−
ゲート接続層は、前記第１ドレイン−ドレイン接続層と
前記第２ゲート電極層を接続し、前記第２ドレイン−ゲ
ート接続層は、前記第２ドレイン−ドレイン接続層と前
記第１ゲート電極層を接続し、前記ドレイン−ゲート接
続層、前記ドレイン−ドレイン接続層、および前記ゲー
ト電極層は、それぞれ、異なる層にあり、平面的には、
前記第１ドレイン−ドレイン接続層と前記第２ドレイン
−ドレイン接続層との間に、前記第１および前記第２ゲ
ート電極層が位置し、前記第１導電型のウェルコンタク
ト領域は、第１方向に並ぶ所定数のメモリセル毎に一つ
設けられ、前記第２導電型のウェルコンタクト領域は、
第１方向と直角に交わる第２方向に並ぶ２メモリセル毎
に一つ設けられている、ことを特徴とする。
【０００５】本発明は、インバータのゲートとなるゲー
ト電極層と、インバータのドレイン同士を接続するドレ
イン−ドレイン接続層と、一方のインバータのゲートと
他方のインバータのドレインとを接続するドレイン−ゲ
ート接続層と、を備えている。本発明によれば、三層
（ゲート電極層、ドレイン−ドレイン接続層、ドレイン
−ゲート接続層）を用いて、フリップフロップが形成さ
れる。このため、二層を用いてフリップフロップを形成
する場合に比べて、各層のパターンを単純化（例えば、
直線状のパターン）することができる。このように、本
発明によれば、各層のパターンを単純化できるので、例
えば、メモリセルサイズが、４．５μｍ2以下の微細な
半導体記憶装置にすることができる。
ト電極層と、インバータのドレイン同士を接続するドレ
イン−ドレイン接続層と、一方のインバータのゲートと
他方のインバータのドレインとを接続するドレイン−ゲ
ート接続層と、を備えている。本発明によれば、三層
（ゲート電極層、ドレイン−ドレイン接続層、ドレイン
−ゲート接続層）を用いて、フリップフロップが形成さ
れる。このため、二層を用いてフリップフロップを形成
する場合に比べて、各層のパターンを単純化（例えば、
直線状のパターン）することができる。このように、本
発明によれば、各層のパターンを単純化できるので、例
えば、メモリセルサイズが、４．５μｍ2以下の微細な
半導体記憶装置にすることができる。
【０００６】また、本発明によれば、平面的には、第１
ドレイン−ドレイン接続層と第２ドレイン−ドレイン接
続層との間に、第１および第２ゲート電極層が位置して
いる。このため、駆動トランジスタのソースコンタクト
層をメモリセル中央部に配置することができる。さら
に、ソースコンタクト層を接地線に接続するための配線
を、ドレイン−ドレイン接続層と同一層で、セル中央部
に配置できる。これにより、第１および第２ドレイン−
ゲート接続層形成の自由度が増すので、この点からも、
メモリセルサイズの小型化に有利となる。なお、本発明
において、ソースコンタクト層とは、駆動トランジスタ
のソース領域と配線層との接続に用いられる導電層であ
る。
ドレイン−ドレイン接続層と第２ドレイン−ドレイン接
続層との間に、第１および第２ゲート電極層が位置して
いる。このため、駆動トランジスタのソースコンタクト
層をメモリセル中央部に配置することができる。さら
に、ソースコンタクト層を接地線に接続するための配線
を、ドレイン−ドレイン接続層と同一層で、セル中央部
に配置できる。これにより、第１および第２ドレイン−
ゲート接続層形成の自由度が増すので、この点からも、
メモリセルサイズの小型化に有利となる。なお、本発明
において、ソースコンタクト層とは、駆動トランジスタ
のソース領域と配線層との接続に用いられる導電層であ
る。
【０００７】また、本発明によれば、ラッチアップを防
ぐことができる。すなわち、本発明の半導体記憶装置
は、駆動トランジスタと転送トランジスタが形成される
第２導電型ウェルに、第２方向に並ぶ２メモリセル毎に
一つ、ウェルコンタクト領域を配置することができる。
一般に、トランジスタが動作し、ドレイン電流が流れる
と、基板電流（ドレイン端からウェルコンタクト領域へ
の電流）が流れる。特に、基板電流が大きいのは、駆動
トランジスタである。基板電流と基板抵抗（ウェル抵
抗）との積である電位の上昇は、ラッチアップの原因と
なる。この構成によれば、基板電流の大きい駆動トラン
ジスタには、メモリセル内にウェルコンタクト領域が形
成され、ウェルコンタクトの位置が近くなるので、基板
抵抗を下げることができる。よって、ラッチアップの発
生を防止できる。
ぐことができる。すなわち、本発明の半導体記憶装置
は、駆動トランジスタと転送トランジスタが形成される
第２導電型ウェルに、第２方向に並ぶ２メモリセル毎に
一つ、ウェルコンタクト領域を配置することができる。
一般に、トランジスタが動作し、ドレイン電流が流れる
と、基板電流（ドレイン端からウェルコンタクト領域へ
の電流）が流れる。特に、基板電流が大きいのは、駆動
トランジスタである。基板電流と基板抵抗（ウェル抵
抗）との積である電位の上昇は、ラッチアップの原因と
なる。この構成によれば、基板電流の大きい駆動トラン
ジスタには、メモリセル内にウェルコンタクト領域が形
成され、ウェルコンタクトの位置が近くなるので、基板
抵抗を下げることができる。よって、ラッチアップの発
生を防止できる。
【０００８】また、本発明の、第２方向に並ぶ２メモリ
セル毎に一つ配置される第２導電型のウェルコンタクト
領域は、第１方向に沿って見れば、各メモリセルに一つ
配置される構造である。第１方向とは、ワード線方向で
ある。一般に、一つのワード線が選択されると、ワード
線に接続される全てのメモリセルが動作する。選択メモ
リセルの駆動トランジスタには、一斉にドレイン電流が
流れ、一斉に基板電流が発生する。本発明では、動作す
る全メモリセルに、セル毎のウェルコンタクト領域が配
置されているので、動作時の全ての駆動トランジスタで
基板抵抗が低く、ラッチアップを防ぐことができる。一
方、負荷トランジスタが形成される第１導電型のウェル
には、第１方向に並ぶ所定メモリセル毎に、ウェルコン
タクト領域が形成される。所定数とは、例えば、３２ま
たは６４である。負荷トランジスタは、セルノードの高
電位を保持させるだけで、駆動トランジスタのような直
流電流が流れないので、基板電流が小さい。従って、第
１導電型のウェルコンタクト領域が、例えば、３２セル
毎になり、ウェル抵抗が大きくなっても（特に、ウェル
コンタクト領域とウェルコンタクト領域との中間に位置
するメモリセルがウェル抵抗が最大となる）、ラッチア
ップは起こらない。
セル毎に一つ配置される第２導電型のウェルコンタクト
領域は、第１方向に沿って見れば、各メモリセルに一つ
配置される構造である。第１方向とは、ワード線方向で
ある。一般に、一つのワード線が選択されると、ワード
線に接続される全てのメモリセルが動作する。選択メモ
リセルの駆動トランジスタには、一斉にドレイン電流が
流れ、一斉に基板電流が発生する。本発明では、動作す
る全メモリセルに、セル毎のウェルコンタクト領域が配
置されているので、動作時の全ての駆動トランジスタで
基板抵抗が低く、ラッチアップを防ぐことができる。一
方、負荷トランジスタが形成される第１導電型のウェル
には、第１方向に並ぶ所定メモリセル毎に、ウェルコン
タクト領域が形成される。所定数とは、例えば、３２ま
たは６４である。負荷トランジスタは、セルノードの高
電位を保持させるだけで、駆動トランジスタのような直
流電流が流れないので、基板電流が小さい。従って、第
１導電型のウェルコンタクト領域が、例えば、３２セル
毎になり、ウェル抵抗が大きくなっても（特に、ウェル
コンタクト領域とウェルコンタクト領域との中間に位置
するメモリセルがウェル抵抗が最大となる）、ラッチア
ップは起こらない。
【０００９】なお、本発明において、第１導電型および
第２導電型としては、例えば、第１導電型がｎ型であ
り、第２導電型がｐ型の場合や、第１導電型がｐ型であ
り、第２導電型がｎ型の場合がある。本発明の半導体記
憶装置では、第１導電型がｎ型であり、第２導電型がｐ
型であるのが好ましい。この構造では、ｎ型ウェルコン
タクト領域は、第１方向に並ぶ所定数のメモリセルに一
つ設けられ、ｐ型ウェルコンタクト領域は、第２方向に
並ぶ２メモリセル毎に一つ設けられている。ｎ型ウェル
には、負荷トランジスタとなるｐチャネルトランジスタ
が形成され、ｐ型ウェルには、駆動トランジスタや転送
トランジスタとなるｎチャネルトランジスタが形成され
る。ここで、基板電流は、一般に、ｎチャネルトランジ
スタのほうがｐチャネルトランジスタよりも大きい。例
えば、単位チャネル長当たり、ｎチャネルトランジスタ
の基板電流が１ｅ−６Ａ／μｍに対して、ｐチャネルト
ランジスタの基板電流が１ｅ−９Ａ／μｍであり、三桁
の差がある。本発明におけるこの構造では、基板電流の
大きいｎチャネルトランジスタ形成領域は、ウェルコン
タクト領域が近い位置にあるので、基板抵抗が下げられ
る。よって、ラッチアップの発生を防止できる。一方、
ｐチャネルトランジスタについては、例えば３２セル毎
のウェルコンタクト領域となり、ｐチャネルトランジス
タの基板抵抗が高くなる。しかし、基板電流が小さいの
で、ラッチアップは起こらない。なお、本発明の半導体
記憶装置では、ｐ型ウェルコンタクト領域は、セル内の
接地線に接続される。従って、ｐ型ウェルコンタクトの
ための専用の接地配線が不要になり、半導体記憶装置の
小型化を実現できる。
第２導電型としては、例えば、第１導電型がｎ型であ
り、第２導電型がｐ型の場合や、第１導電型がｐ型であ
り、第２導電型がｎ型の場合がある。本発明の半導体記
憶装置では、第１導電型がｎ型であり、第２導電型がｐ
型であるのが好ましい。この構造では、ｎ型ウェルコン
タクト領域は、第１方向に並ぶ所定数のメモリセルに一
つ設けられ、ｐ型ウェルコンタクト領域は、第２方向に
並ぶ２メモリセル毎に一つ設けられている。ｎ型ウェル
には、負荷トランジスタとなるｐチャネルトランジスタ
が形成され、ｐ型ウェルには、駆動トランジスタや転送
トランジスタとなるｎチャネルトランジスタが形成され
る。ここで、基板電流は、一般に、ｎチャネルトランジ
スタのほうがｐチャネルトランジスタよりも大きい。例
えば、単位チャネル長当たり、ｎチャネルトランジスタ
の基板電流が１ｅ−６Ａ／μｍに対して、ｐチャネルト
ランジスタの基板電流が１ｅ−９Ａ／μｍであり、三桁
の差がある。本発明におけるこの構造では、基板電流の
大きいｎチャネルトランジスタ形成領域は、ウェルコン
タクト領域が近い位置にあるので、基板抵抗が下げられ
る。よって、ラッチアップの発生を防止できる。一方、
ｐチャネルトランジスタについては、例えば３２セル毎
のウェルコンタクト領域となり、ｐチャネルトランジス
タの基板抵抗が高くなる。しかし、基板電流が小さいの
で、ラッチアップは起こらない。なお、本発明の半導体
記憶装置では、ｐ型ウェルコンタクト領域は、セル内の
接地線に接続される。従って、ｐ型ウェルコンタクトの
ための専用の接地配線が不要になり、半導体記憶装置の
小型化を実現できる。
【００１０】本発明は、第１方向に延びる、複数のワー
ド線を備え、前記ワード線は、前記第１および前記第２
転送トランジスタのゲート電極を含み、前記第１および
前記第２ゲート電極層が位置するワード線間領域と、前
記第２導電型のウェルコンタクト領域が位置するワード
線間領域と、が交互に並ぶ、ことを特徴とする。本発明
は、第２導電型のウェルコンタクト領域が第２方向に並
ぶ２メモリセル毎に一つ設けられている態様の一例であ
る。
ド線を備え、前記ワード線は、前記第１および前記第２
転送トランジスタのゲート電極を含み、前記第１および
前記第２ゲート電極層が位置するワード線間領域と、前
記第２導電型のウェルコンタクト領域が位置するワード
線間領域と、が交互に並ぶ、ことを特徴とする。本発明
は、第２導電型のウェルコンタクト領域が第２方向に並
ぶ２メモリセル毎に一つ設けられている態様の一例であ
る。
【００１１】本発明は、前記ワード線が直線状のパター
ンをしている、ことを特徴とする。本発明によれば、ワ
ード線のパターンは直線状であるので、一部が湾曲した
パターンのワード線に比べて、ワード線の長さを短くで
きる。よって、本発明によれば、ワード線の低抵抗化を
図ることができる。また、一部が湾曲したパターンのワ
ード線は、湾曲部で細ることがあり、これが、サリサイ
ドにおける細線効果の局所的なゲート配線抵抗の上昇の
原因となる。本発明によれば、ワード線のパターンは直
線状であり、湾曲部がないので、湾曲部が原因となる細
線効果の発生、および、これが原因となるワード線抵抗
の上昇を防ぐことができる。
ンをしている、ことを特徴とする。本発明によれば、ワ
ード線のパターンは直線状であるので、一部が湾曲した
パターンのワード線に比べて、ワード線の長さを短くで
きる。よって、本発明によれば、ワード線の低抵抗化を
図ることができる。また、一部が湾曲したパターンのワ
ード線は、湾曲部で細ることがあり、これが、サリサイ
ドにおける細線効果の局所的なゲート配線抵抗の上昇の
原因となる。本発明によれば、ワード線のパターンは直
線状であり、湾曲部がないので、湾曲部が原因となる細
線効果の発生、および、これが原因となるワード線抵抗
の上昇を防ぐことができる。
【００１２】また、本発明によれば、ワード線が直線状
のパターンなので、メモリセル面積を大きくすることな
く、第２導電型のウェルコンタクト領域をワード線間領
域の空スペースに位置させることができる。よって、本
発明によれば、デッドスペース（所定数のメモリセル毎
に設けられ、第２導電型のウェルコンタクト領域と、ウ
ェル電位を供給するための配線を形成するために設けら
れた追加のスペース）が不要となるので、半導体記憶装
置の小型化を実現できる。
のパターンなので、メモリセル面積を大きくすることな
く、第２導電型のウェルコンタクト領域をワード線間領
域の空スペースに位置させることができる。よって、本
発明によれば、デッドスペース（所定数のメモリセル毎
に設けられ、第２導電型のウェルコンタクト領域と、ウ
ェル電位を供給するための配線を形成するために設けら
れた追加のスペース）が不要となるので、半導体記憶装
置の小型化を実現できる。
【００１３】本発明は、複数のソースコンタクト層を備
え、各前記メモリセルにおいて、前記第１および前記第
２ドレイン−ゲート接続層は、前記第１および前記第２
ゲート電極層より上の層に位置し、前記第１ゲート電極
層と前記第２ゲート電極層との間の領域であるゲート電
極層間領域には、前記第１および前記第２駆動トランジ
スタのソース領域が位置し、前記ソースコンタクト層
は、それぞれ、各前記ゲート電極層間領域上に収まって
いる、ことを特徴とする。
え、各前記メモリセルにおいて、前記第１および前記第
２ドレイン−ゲート接続層は、前記第１および前記第２
ゲート電極層より上の層に位置し、前記第１ゲート電極
層と前記第２ゲート電極層との間の領域であるゲート電
極層間領域には、前記第１および前記第２駆動トランジ
スタのソース領域が位置し、前記ソースコンタクト層
は、それぞれ、各前記ゲート電極層間領域上に収まって
いる、ことを特徴とする。
【００１４】本発明によれば、ドレイン−ゲート接続層
が、ゲート電極層およびドレイン−ドレイン接続層より
上の層に位置する。このため、ドレイン−ゲート接続層
とソースコンタクト層との接触を避けつつ、ソースコン
タクト層をゲート電極層間領域上に収めることができ
る。したがって、本発明によれば、駆動トランジスタの
ソース部の寄生抵抗を小さくすることができる。また、
かつソース領域のパターンを単純化（例えば、四角形パ
ターンのような幅が、ほぼ一定なパターン）できるの
で、半導体記憶装置の製造工程での加工余裕、特に、フ
ォト加工マージンを拡大でき、駆動トランジスタのチャ
ネル幅の寸法精度を向上できる。従って、本発明によれ
ば、メモリセルの動作の安定化を図ることができる。
が、ゲート電極層およびドレイン−ドレイン接続層より
上の層に位置する。このため、ドレイン−ゲート接続層
とソースコンタクト層との接触を避けつつ、ソースコン
タクト層をゲート電極層間領域上に収めることができ
る。したがって、本発明によれば、駆動トランジスタの
ソース部の寄生抵抗を小さくすることができる。また、
かつソース領域のパターンを単純化（例えば、四角形パ
ターンのような幅が、ほぼ一定なパターン）できるの
で、半導体記憶装置の製造工程での加工余裕、特に、フ
ォト加工マージンを拡大でき、駆動トランジスタのチャ
ネル幅の寸法精度を向上できる。従って、本発明によれ
ば、メモリセルの動作の安定化を図ることができる。
【００１５】また、本発明によれば、ソースコンタクト
層をゲート電極層間領域上に収めることができるので、
ワード線を直線にできる。その結果、第２方向に互いに
隣接して位置するメモリセルの境界部、すなわち、ワー
ド線間領域に、面積的な余裕ができる。このため、本発
明によれば、メモリセルの小型化を阻害せずに、第２導
電型のウェルコンタクト領域を、第２方向に並ぶ２メモ
リセル毎に一つ設けることができる。ここで、第２方向
では２メモリセル毎の配置であるが、実際に動作する時
に問題となる第１方向では、各メモリセル毎の配置とで
き、本発明では、メモリセルおよび半導体記憶装置の小
型化と、ラッチアップの防止と、を同時に実現できる。
層をゲート電極層間領域上に収めることができるので、
ワード線を直線にできる。その結果、第２方向に互いに
隣接して位置するメモリセルの境界部、すなわち、ワー
ド線間領域に、面積的な余裕ができる。このため、本発
明によれば、メモリセルの小型化を阻害せずに、第２導
電型のウェルコンタクト領域を、第２方向に並ぶ２メモ
リセル毎に一つ設けることができる。ここで、第２方向
では２メモリセル毎の配置であるが、実際に動作する時
に問題となる第１方向では、各メモリセル毎の配置とで
き、本発明では、メモリセルおよび半導体記憶装置の小
型化と、ラッチアップの防止と、を同時に実現できる。
【００１６】本発明は、前記第１導電型のウェルコンタ
クト領域の、第１方向における両側には、前記第１およ
び前記第２負荷トランジスタが形成される領域が位置す
る、ことを特徴とする。本発明によれば、基板抵抗を小
さくすることが可能となる。すなわち、第１導電型のウ
ェルには、第１および第２負荷トランジスタが形成され
る。第１導電型のウェルコンタクト領域を第１導電型の
ウェルと接続させるためには、第１導電型のウェルを延
長しなければならない。第１導電型のウェルコンタクト
領域が、第１および第２負荷トランジスタが形成される
領域と離れていると、第１導電型のウェルの延長する長
さが大きくなる。これが、基板抵抗増大の原因となる。
本発明によれば、第１導電型のウェルコンタクト領域
の、第１方向における両側には、第１および第２負荷ト
ランジスタが形成される領域が位置するので、第１導電
型のウェルの延長する長さを小さくすることできる。よ
って、本発明によれば、基板抵抗を小さくすることが可
能となるのである。
クト領域の、第１方向における両側には、前記第１およ
び前記第２負荷トランジスタが形成される領域が位置す
る、ことを特徴とする。本発明によれば、基板抵抗を小
さくすることが可能となる。すなわち、第１導電型のウ
ェルには、第１および第２負荷トランジスタが形成され
る。第１導電型のウェルコンタクト領域を第１導電型の
ウェルと接続させるためには、第１導電型のウェルを延
長しなければならない。第１導電型のウェルコンタクト
領域が、第１および第２負荷トランジスタが形成される
領域と離れていると、第１導電型のウェルの延長する長
さが大きくなる。これが、基板抵抗増大の原因となる。
本発明によれば、第１導電型のウェルコンタクト領域
の、第１方向における両側には、第１および第２負荷ト
ランジスタが形成される領域が位置するので、第１導電
型のウェルの延長する長さを小さくすることできる。よ
って、本発明によれば、基板抵抗を小さくすることが可
能となるのである。
【００１７】本発明は、第１導電型は、ｎ型であり、第
２導電型は、ｐ型であり、第１層、第２層、第３層およ
び第４層の導電層を備え、前記第１層には、前記第１ゲ
ート電極層、前記第２ゲート電極層、および副ワード線
が位置し、前記第２層には、前記第１ドレイン−ドレイ
ン接続層、前記第２ドレイン−ドレイン接続層、電源
線、第１コンタクトパッド層、第２コンタクトパッド
層、および第３コンタクトパッド層が位置し、前記第３
層には、前記第１ドレイン−ゲート接続層、前記第２ド
レイン−ゲート接続層、主ワード線、第４コンタクトパ
ッド層、第５コンタクトパッド層、および第６コンタク
トパッド層が位置し、前記第４層には、第１ビット線、
第２ビット線、および接地線が位置し、前記副ワード線
は、第１方向に延び、前記電源線は、前記第１負荷トラ
ンジスタのソース領域、前記第２負荷トランジスタのソ
ース領域および前記第１導電型のウェルコンタクト領域
と接続され、前記第１コンタクトパッド層は、前記第１
ビット線と前記第１転送トランジスタのソース／ドレイ
ン領域との接続に用いられ、前記第２コンタクトパッド
層は、前記第２ビット線と前記第２転送トランジスタの
ソース／ドレイン領域との接続に用いられ、前記第３コ
ンタクトパッド層は、前記第２導電型のウェルコンタク
ト領域、前記第１駆動トランジスタのソース領域および
前記第２駆動トランジスタのソース領域を、前記接地線
と接続させるのに用いられ、前記主ワード線は、第１方
向に延び、前記第４コンタクトパッド層は、前記第１ビ
ット線と前記第１転送トランジスタのソース／ドレイン
領域との接続に用いられ、前記第５コンタクトパッド層
は、前記第２ビット線と前記第２転送トランジスタのソ
ース／ドレイン領域との接続に用いられ、前記第６コン
タクトパッド層は、前記第２導電型のウェルコンタクト
領域、前記第１駆動トランジスタのソース領域および前
記第２駆動トランジスタのソース領域を、前記接地線と
接続させるのに用いられ、前記第１ビット線および前記
第２ビット線は、第２方向に延びている、ことを特徴と
する。
２導電型は、ｐ型であり、第１層、第２層、第３層およ
び第４層の導電層を備え、前記第１層には、前記第１ゲ
ート電極層、前記第２ゲート電極層、および副ワード線
が位置し、前記第２層には、前記第１ドレイン−ドレイ
ン接続層、前記第２ドレイン−ドレイン接続層、電源
線、第１コンタクトパッド層、第２コンタクトパッド
層、および第３コンタクトパッド層が位置し、前記第３
層には、前記第１ドレイン−ゲート接続層、前記第２ド
レイン−ゲート接続層、主ワード線、第４コンタクトパ
ッド層、第５コンタクトパッド層、および第６コンタク
トパッド層が位置し、前記第４層には、第１ビット線、
第２ビット線、および接地線が位置し、前記副ワード線
は、第１方向に延び、前記電源線は、前記第１負荷トラ
ンジスタのソース領域、前記第２負荷トランジスタのソ
ース領域および前記第１導電型のウェルコンタクト領域
と接続され、前記第１コンタクトパッド層は、前記第１
ビット線と前記第１転送トランジスタのソース／ドレイ
ン領域との接続に用いられ、前記第２コンタクトパッド
層は、前記第２ビット線と前記第２転送トランジスタの
ソース／ドレイン領域との接続に用いられ、前記第３コ
ンタクトパッド層は、前記第２導電型のウェルコンタク
ト領域、前記第１駆動トランジスタのソース領域および
前記第２駆動トランジスタのソース領域を、前記接地線
と接続させるのに用いられ、前記主ワード線は、第１方
向に延び、前記第４コンタクトパッド層は、前記第１ビ
ット線と前記第１転送トランジスタのソース／ドレイン
領域との接続に用いられ、前記第５コンタクトパッド層
は、前記第２ビット線と前記第２転送トランジスタのソ
ース／ドレイン領域との接続に用いられ、前記第６コン
タクトパッド層は、前記第２導電型のウェルコンタクト
領域、前記第１駆動トランジスタのソース領域および前
記第２駆動トランジスタのソース領域を、前記接地線と
接続させるのに用いられ、前記第１ビット線および前記
第２ビット線は、第２方向に延びている、ことを特徴と
する。
【００１８】本発明によれば、半導体記憶装置に要求さ
れる様々な性能（例えば、小型化、信頼性、安定性、ス
ピード）を、バランスよく高めることが可能となる。こ
こで、小型化とは、メモリセルそのもののサイズの小型
化と、第２導電型のウェルコンタクトのための専用の接
地配線が不要となることによる装置の小型化、の両方の
意味を含む。信頼性とは、ラッチアップ防止による信頼
性の向上を意味する。安定性とは、駆動トランジスタの
ソース寄生抵抗の低減やチャネル幅の精度向上による、
メモリセル動作の安定性の向上を意味する。また、スピ
ードとは、ワード線抵抗低減による、アクセスタイムの
短縮を意味する。
れる様々な性能（例えば、小型化、信頼性、安定性、ス
ピード）を、バランスよく高めることが可能となる。こ
こで、小型化とは、メモリセルそのもののサイズの小型
化と、第２導電型のウェルコンタクトのための専用の接
地配線が不要となることによる装置の小型化、の両方の
意味を含む。信頼性とは、ラッチアップ防止による信頼
性の向上を意味する。安定性とは、駆動トランジスタの
ソース寄生抵抗の低減やチャネル幅の精度向上による、
メモリセル動作の安定性の向上を意味する。また、スピ
ードとは、ワード線抵抗低減による、アクセスタイムの
短縮を意味する。
【００１９】本発明は、前記第１のゲート電極層、前記
第２のゲート電極層、前記第１のドレイン−ドレイン接
続層、および前記第２のドレイン−ドレイン接続層は、
それぞれ、直線状のパターンをし、かつ、これらは、互
いに平行に配置されている、ことを特徴とする。本発明
によれば、パターンが単純なので、微細なメモリセルサ
イズの半導体記憶装置にすることができる。
第２のゲート電極層、前記第１のドレイン−ドレイン接
続層、および前記第２のドレイン−ドレイン接続層は、
それぞれ、直線状のパターンをし、かつ、これらは、互
いに平行に配置されている、ことを特徴とする。本発明
によれば、パターンが単純なので、微細なメモリセルサ
イズの半導体記憶装置にすることができる。
【００２０】
【発明の実施の形態】本発明にかかる半導体記憶装置の
一実施形態について説明する。本実施形態は、本発明に
かかる半導体記憶装置を、ＳＲＡＭに適用したものであ
る。まず、本実施形態の構造の概略を説明し、それから
構造の詳細し、最後に本実施形態の主な効果を説明す
る。
一実施形態について説明する。本実施形態は、本発明に
かかる半導体記憶装置を、ＳＲＡＭに適用したものであ
る。まず、本実施形態の構造の概略を説明し、それから
構造の詳細し、最後に本実施形態の主な効果を説明す
る。
【００２１】［本実施形態の構造の概略］本実施形態の
半導体記憶装置は、６個のＭＯＳ電界効果トランジスタ
により、一つのメモリセルが構成されるタイプである。
本実施形態の構造の概略を、メモリセルのフリップフロ
ップを構成する部分の構造と、メモリセルの構造と、メ
モリセルアレイのパターンと、に分けて説明する。
半導体記憶装置は、６個のＭＯＳ電界効果トランジスタ
により、一つのメモリセルが構成されるタイプである。
本実施形態の構造の概略を、メモリセルのフリップフロ
ップを構成する部分の構造と、メモリセルの構造と、メ
モリセルアレイのパターンと、に分けて説明する。
【００２２】｛メモリセルのフリップフロップを構成す
る部分の構造｝図１は、本実施形態のメモリセルアレイ
の一部における導電層の第１層、第２層および第３層を
示す平面図である。図１の理解を容易にするため、ま
ず、第１層、第２層、第３層について個別に説明する。
る部分の構造｝図１は、本実施形態のメモリセルアレイ
の一部における導電層の第１層、第２層および第３層を
示す平面図である。図１の理解を容易にするため、ま
ず、第１層、第２層、第３層について個別に説明する。
【００２３】第１層は、図３に示すように、ゲート電極
層２１ａ、２１ｂおよび副ワード線２３が配置されてい
る。第２層は、図５に示すように、ドレイン−ドレイン
接続層３１ａ、３１ｂ等が配置されている。第３層は、
図８に示すように、ドレイン−ゲート接続層４１ａ、４
１ｂ等が配置されている。図３に示す構造上に、図５に
示す構造が位置し、図５に示す構造上に、図８に示す構
造が位置している。これを一つの図で表したのが図１で
ある。
層２１ａ、２１ｂおよび副ワード線２３が配置されてい
る。第２層は、図５に示すように、ドレイン−ドレイン
接続層３１ａ、３１ｂ等が配置されている。第３層は、
図８に示すように、ドレイン−ゲート接続層４１ａ、４
１ｂ等が配置されている。図３に示す構造上に、図５に
示す構造が位置し、図５に示す構造上に、図８に示す構
造が位置している。これを一つの図で表したのが図１で
ある。
【００２４】図１には、フリップフロップを構成する部
分が表れている。これを、領域Ａに着目して説明する。
領域Ａは、一つのメモリセルが形成される領域である。
他の図面の領域Ａもこの意味である。
分が表れている。これを、領域Ａに着目して説明する。
領域Ａは、一つのメモリセルが形成される領域である。
他の図面の領域Ａもこの意味である。
【００２５】領域Ａには、６個のＭＯＳ電界効果トラン
ジスタ、つまり、ｎチャネル型の転送トランジスタ
Ｑ1、Ｑ2、ｎチャネル型の駆動トランジスタＱ3、Ｑ4お
よびｐチャネル型の負荷トランジスタＱ5、Ｑ6が形成さ
れている。駆動トランジスタＱ3と負荷トランジスタＱ5
とで、一つのＣＭＯＳインバータが構成されている。ま
た、駆動トランジスタＱ4と負荷トランジスタＱ6とで、
一つのＣＭＯＳインバータが構成されている。この二つ
のＣＭＯＳインバータをクロスカップルすることによ
り、フリップフロップが構成される。領域Ａにある６個
のＭＯＳ電界効果トランジスタで構成される回路を、等
価回路で示すと図１６のようになる。
ジスタ、つまり、ｎチャネル型の転送トランジスタ
Ｑ1、Ｑ2、ｎチャネル型の駆動トランジスタＱ3、Ｑ4お
よびｐチャネル型の負荷トランジスタＱ5、Ｑ6が形成さ
れている。駆動トランジスタＱ3と負荷トランジスタＱ5
とで、一つのＣＭＯＳインバータが構成されている。ま
た、駆動トランジスタＱ4と負荷トランジスタＱ6とで、
一つのＣＭＯＳインバータが構成されている。この二つ
のＣＭＯＳインバータをクロスカップルすることによ
り、フリップフロップが構成される。領域Ａにある６個
のＭＯＳ電界効果トランジスタで構成される回路を、等
価回路で示すと図１６のようになる。
【００２６】再び図１を参照して、ゲート電極層２１
ａ、およびゲート電極層２１ｂは、それぞれ、直線状の
パターンをしている。ゲート電極層２１ａは、駆動トラ
ンジスタＱ3および負荷トランジスタＱ5のゲート電極を
構成し、さらに、これらのゲート電極同士を接続してい
る。また、ゲート電極層２１ｂは、駆動トランジスタＱ
4および負荷トランジスタＱ6のゲート電極を構成し、さ
らに、これらのゲート電極同士を接続している。
ａ、およびゲート電極層２１ｂは、それぞれ、直線状の
パターンをしている。ゲート電極層２１ａは、駆動トラ
ンジスタＱ3および負荷トランジスタＱ5のゲート電極を
構成し、さらに、これらのゲート電極同士を接続してい
る。また、ゲート電極層２１ｂは、駆動トランジスタＱ
4および負荷トランジスタＱ6のゲート電極を構成し、さ
らに、これらのゲート電極同士を接続している。
【００２７】駆動トランジスタＱ3のドレインと負荷ト
ランジスタＱ5のドレインとは、ドレイン−ドレイン接
続層３１ａにより接続される。また、駆動トランジスタ
Ｑ4のドレインと負荷トランジスタＱ6のドレインとは、
ドレイン−ドレイン接続層３１ｂにより接続される。ド
レイン−ドレイン接続層３１ａおよびドレイン−ドレイ
ン接続層３１ｂは、それぞれ、直線状のパターンをして
いる。
ランジスタＱ5のドレインとは、ドレイン−ドレイン接
続層３１ａにより接続される。また、駆動トランジスタ
Ｑ4のドレインと負荷トランジスタＱ6のドレインとは、
ドレイン−ドレイン接続層３１ｂにより接続される。ド
レイン−ドレイン接続層３１ａおよびドレイン−ドレイ
ン接続層３１ｂは、それぞれ、直線状のパターンをして
いる。
【００２８】駆動トランジスタＱ3および負荷トランジ
スタＱ5のゲート電極（ゲート電極層２１ａ）とドレイ
ン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続
層４１ｂにより接続されている。また、駆動トランジス
タＱ4および負荷トランジスタＱ6のゲート電極（ゲート
電極層２１ｂ）とドレイン−ドレイン接続層３１ａと
は、ドレイン−ゲート接続層４１ａにより接続されてい
る。ドレイン−ゲート接続層４１ａおよびドレイン−ゲ
ート接続層４１ｂは、それぞれ、Ｌ字状のパターンをし
ている。Ｌ字状のパターンの第１の辺と第２の辺とで形
成される角度は、ほぼ９０度である。ドレイン−ゲート
接続層４１ａの第１の辺は、ドレイン−ゲート接続層４
１ｂの第１の辺と対向している。ドレイン−ゲート接続
層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂ
の第２の辺と対向している。ドレイン−ゲート接続層４
１ａとドレイン−ゲート接続層４１ｂとは、ほぼ点対称
である。
スタＱ5のゲート電極（ゲート電極層２１ａ）とドレイ
ン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続
層４１ｂにより接続されている。また、駆動トランジス
タＱ4および負荷トランジスタＱ6のゲート電極（ゲート
電極層２１ｂ）とドレイン−ドレイン接続層３１ａと
は、ドレイン−ゲート接続層４１ａにより接続されてい
る。ドレイン−ゲート接続層４１ａおよびドレイン−ゲ
ート接続層４１ｂは、それぞれ、Ｌ字状のパターンをし
ている。Ｌ字状のパターンの第１の辺と第２の辺とで形
成される角度は、ほぼ９０度である。ドレイン−ゲート
接続層４１ａの第１の辺は、ドレイン−ゲート接続層４
１ｂの第１の辺と対向している。ドレイン−ゲート接続
層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂ
の第２の辺と対向している。ドレイン−ゲート接続層４
１ａとドレイン−ゲート接続層４１ｂとは、ほぼ点対称
である。
【００２９】ゲート電極層２１ａ、ゲート電極層２１
ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−
ドレイン接続層３１ｂは、互いに平行に配置されてい
る。そして、ドレイン−ドレイン接続層３１ａとドレイ
ン−ドレイン接続層３１ｂとの間に、ゲート電極層２１
ａ、２１ｂが位置している。
ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−
ドレイン接続層３１ｂは、互いに平行に配置されてい
る。そして、ドレイン−ドレイン接続層３１ａとドレイ
ン−ドレイン接続層３１ｂとの間に、ゲート電極層２１
ａ、２１ｂが位置している。
【００３０】｛メモリセルの構造｝次に、本実施形態の
メモリセルの構造を説明する。本実施形態のメモリセル
は、フィールド上に、第１層、第２層、第３層、第４層
の導電層を、層間絶縁層を介して、順に重ねた構造をし
ている。フィールドは、図２に示すように、活性領域１
１、１３、１５、１７と素子分離領域１９とが位置する
領域である。第４層は、図１０に示すように、ビット線
５１等が位置する層である。本実施形態のメモリセル
は、図２に示すフィールド上に、前述した図１に示す第
１層、第２層、第３層の導電層が位置し、そして、この
上に、図１０に示す第４層の導電層が位置する構造をし
ている。
メモリセルの構造を説明する。本実施形態のメモリセル
は、フィールド上に、第１層、第２層、第３層、第４層
の導電層を、層間絶縁層を介して、順に重ねた構造をし
ている。フィールドは、図２に示すように、活性領域１
１、１３、１５、１７と素子分離領域１９とが位置する
領域である。第４層は、図１０に示すように、ビット線
５１等が位置する層である。本実施形態のメモリセル
は、図２に示すフィールド上に、前述した図１に示す第
１層、第２層、第３層の導電層が位置し、そして、この
上に、図１０に示す第４層の導電層が位置する構造をし
ている。
【００３１】｛メモリセルアレイのパターン｝図１７
は、本実施形態におけるメモリセルアレイのパターンの
一部を示す平面図である。メモリセルアレイ１は、メモ
リセルＭＣが縦および横に多数並んだ構造をしている。
メモリセルアレイ１は、ｎ+型ウェルコンタクト領域１
５ａおよびｐ+型ウェルコンタクト領域１７ａを備え
る。ｎ+型ウェルコンタクト領域１５ａは、ｘ方向に並
ぶ３２メモリセル毎に、一つ設けられている。ｐ+型ウ
ェルコンタクト領域１７ａは、ｙ方向に並ぶ２メモリセ
ル毎に、一つ設けられている。
は、本実施形態におけるメモリセルアレイのパターンの
一部を示す平面図である。メモリセルアレイ１は、メモ
リセルＭＣが縦および横に多数並んだ構造をしている。
メモリセルアレイ１は、ｎ+型ウェルコンタクト領域１
５ａおよびｐ+型ウェルコンタクト領域１７ａを備え
る。ｎ+型ウェルコンタクト領域１５ａは、ｘ方向に並
ぶ３２メモリセル毎に、一つ設けられている。ｐ+型ウ
ェルコンタクト領域１７ａは、ｙ方向に並ぶ２メモリセ
ル毎に、一つ設けられている。
【００３２】メモリセルアレイ１には、ｘ軸方向に延び
た、複数のワード線２３が配置されている。ワード線と
ワード線との間の領域であるワード線間領域９１、９３
は、交互に並んでいる。ワード線間領域９１には、ゲー
ト電極層が位置している。ワード線間領域９３には、ｐ
+型ウェルコンタクト領域１７ａが位置している。
た、複数のワード線２３が配置されている。ワード線と
ワード線との間の領域であるワード線間領域９１、９３
は、交互に並んでいる。ワード線間領域９１には、ゲー
ト電極層が位置している。ワード線間領域９３には、ｐ
+型ウェルコンタクト領域１７ａが位置している。
【００３３】［本実施形態の構造の詳細］本実施形態の
構造の詳細を、下層から順に、図２〜図１５を用いて説
明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１
−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面
を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を
示すのが図１５である。
構造の詳細を、下層から順に、図２〜図１５を用いて説
明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１
−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面
を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を
示すのが図１５である。
【００３４】｛フィールド、第１層｝図１１は、フィー
ルドおよび第１層の導電層を示す平面図である。まず、
フィールドについて、図２、図１４および図１５を用い
て説明する。図２は、フィールドを示す平面図である。
フィールドは、活性領域１１、１３、１５、１７および
素子分離領域１９を有する。活性領域１１、１３、１
５、１７は、シリコン基板の表面に形成されている。
ルドおよび第１層の導電層を示す平面図である。まず、
フィールドについて、図２、図１４および図１５を用い
て説明する。図２は、フィールドを示す平面図である。
フィールドは、活性領域１１、１３、１５、１７および
素子分離領域１９を有する。活性領域１１、１３、１
５、１７は、シリコン基板の表面に形成されている。
【００３５】活性領域１１は、ほぼ口の字型をしてい
る。複数の活性領域１１が、図２中、ｘ軸方向に並んで
いる。活性領域１１には、図１に示す転送トランジスタ
Ｑ1、Ｑ2、駆動トランジスタＱ3、Ｑ4が形成される。
る。複数の活性領域１１が、図２中、ｘ軸方向に並んで
いる。活性領域１１には、図１に示す転送トランジスタ
Ｑ1、Ｑ2、駆動トランジスタＱ3、Ｑ4が形成される。
【００３６】活性領域１３は、ほぼエの字型をしてい
る。複数の活性領域１３が、図２中、ｘ軸方向に並んで
いる。活性領域１３には、図１に示す負荷トランジスタ
Ｑ5、Ｑ6が形成される。
る。複数の活性領域１３が、図２中、ｘ軸方向に並んで
いる。活性領域１３には、図１に示す負荷トランジスタ
Ｑ5、Ｑ6が形成される。
【００３７】活性領域１５は、例えば、ｘ方向に並ぶ３
２メモリセル毎に一つが形成される。活性領域１５に
は、ｎウェルのウェルコンタクト領域が形成される。よ
って、３２メモリセル分に対応するｎウェルが、このウ
ェルコンタクト領域を介して、ＶDD配線（電源線）と接
続される。
２メモリセル毎に一つが形成される。活性領域１５に
は、ｎウェルのウェルコンタクト領域が形成される。よ
って、３２メモリセル分に対応するｎウェルが、このウ
ェルコンタクト領域を介して、ＶDD配線（電源線）と接
続される。
【００３８】活性領域１７は、ｙ方向に並ぶ２メモリセ
ル毎に一つが形成される。活性領域１７には、ｐウェル
のウェルコンタクト領域が形成される。よって、２メモ
リセル分に対応するｐウェルが、このウェルコンタクト
領域を介して、ＶSS配線（接地線）と接続される。
ル毎に一つが形成される。活性領域１７には、ｐウェル
のウェルコンタクト領域が形成される。よって、２メモ
リセル分に対応するｐウェルが、このウェルコンタクト
領域を介して、ＶSS配線（接地線）と接続される。
【００３９】活性領域１１、１３、１５、１７は、それ
ぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）
により、他の活性領域から分離されている。素子分離領
域１９としては、例えば、ＳＴＩ（shallow trench iso
lation）がある。
ぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）
により、他の活性領域から分離されている。素子分離領
域１９としては、例えば、ＳＴＩ（shallow trench iso
lation）がある。
【００４０】図２に示すフィールドのＢ１−Ｂ２断面、
Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すと
おりである。これらの断面には、活性領域１１、１３や
素子分離領域１９が表れている。
Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すと
おりである。これらの断面には、活性領域１１、１３や
素子分離領域１９が表れている。
【００４１】次に、フィールド上に位置する第１層につ
いて、図３、図１１、図１４および図１５を用いて説明
する。図３は、第１層の導電層を示す平面図であり、第
１層には、複数のゲート電極層２１ａ、２１ｂおよび複
数の副ワード線２３（図３には、副ワード線２３ａ、２
３ｂがあらわれている）が配置されている。ゲート電極
層２１ａ、２１ｂおよび副ワード線２３は、例えば、ポ
リシリコン層上にシリサイド層を形成した構造を有す
る。
いて、図３、図１１、図１４および図１５を用いて説明
する。図３は、第１層の導電層を示す平面図であり、第
１層には、複数のゲート電極層２１ａ、２１ｂおよび複
数の副ワード線２３（図３には、副ワード線２３ａ、２
３ｂがあらわれている）が配置されている。ゲート電極
層２１ａ、２１ｂおよび副ワード線２３は、例えば、ポ
リシリコン層上にシリサイド層を形成した構造を有す
る。
【００４２】ゲート電極層２１ａ、２１ｂは、それぞ
れ、図３中、ｙ軸方向に延びた直線状のパターンを有す
る。一組のゲート電極層２１ａ、２１ｂが、互いに平行
に、一つのメモリセル領域に配置される。ゲート電極層
２１ａ、２１ｂは、図１に示す駆動トランジスタＱ3、
Ｑ4、負荷トランジスタＱ5、Ｑ6のゲート電極となる。
駆動トランジスタＱ3、Ｑ4のゲート長は、例えば、０．
１８μｍである。負荷トランジスタＱ5、Ｑ6のゲート長
は、例えば、０．２０μｍである。
れ、図３中、ｙ軸方向に延びた直線状のパターンを有す
る。一組のゲート電極層２１ａ、２１ｂが、互いに平行
に、一つのメモリセル領域に配置される。ゲート電極層
２１ａ、２１ｂは、図１に示す駆動トランジスタＱ3、
Ｑ4、負荷トランジスタＱ5、Ｑ6のゲート電極となる。
駆動トランジスタＱ3、Ｑ4のゲート長は、例えば、０．
１８μｍである。負荷トランジスタＱ5、Ｑ6のゲート長
は、例えば、０．２０μｍである。
【００４３】副ワード線２３は、直線状のパターンを有
し、図３中、ｘ軸方向に延びている。副ワード線２３
は、駆動トランジスタ側に位置している。副ワード線２
３は、上層に位置する主ワード線によって活性化／非活
性化される。副ワード線２３は、転送トランジスタのゲ
ート電極となる（図１に示す転送トランジスタＱ1、Ｑ2
のゲート電極となるのは、副ワード線２３ａであ
る。）。転送トランジスタのゲート長は、例えば、０．
２４μｍである。
し、図３中、ｘ軸方向に延びている。副ワード線２３
は、駆動トランジスタ側に位置している。副ワード線２
３は、上層に位置する主ワード線によって活性化／非活
性化される。副ワード線２３は、転送トランジスタのゲ
ート電極となる（図１に示す転送トランジスタＱ1、Ｑ2
のゲート電極となるのは、副ワード線２３ａであ
る。）。転送トランジスタのゲート長は、例えば、０．
２４μｍである。
【００４４】図３に示す第１層のＢ１−Ｂ２断面、Ｃ１
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。これらの断面には、副ワード線２３ａ、２３ｂ
やゲート電極層２１ｂが表れている。
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。これらの断面には、副ワード線２３ａ、２３ｂ
やゲート電極層２１ｂが表れている。
【００４５】次に、活性領域に形成されるソース／ドレ
イン領域等について説明する。図１１に示すように、活
性領域１１には、ｎ+型ソース／ドレイン領域１１ａが
形成される。活性領域１３には、ｐ+型ソース／ドレイ
ン領域１３ａが形成される。活性領域１５には、ｎ+型
ウェルコンタクト領域１５ａが形成される。活性領域１
７には、ｐ+型ウェルコンタクト領域１７ａが形成され
る。
イン領域等について説明する。図１１に示すように、活
性領域１１には、ｎ+型ソース／ドレイン領域１１ａが
形成される。活性領域１３には、ｐ+型ソース／ドレイ
ン領域１３ａが形成される。活性領域１５には、ｎ+型
ウェルコンタクト領域１５ａが形成される。活性領域１
７には、ｐ+型ウェルコンタクト領域１７ａが形成され
る。
【００４６】ここで、ソース／ドレイン領域とは、ソー
スおよびドレインのうち、少なくとも一方の機能を果た
す領域という意味である。なお、ｎ+型ソース／ドレイ
ン領域１１ａ２は、転送トランジスタＱ1と、副ワード
線２３ｂをゲート電極とする転送トランジスタＱ7と、
で共用されるｎ+型ソース／ドレイン領域１１ａであ
る。ｎ+型ソース／ドレイン領域１１ａ３は、転送トラ
ンジスタＱ2と、副ワード線２３ｂをゲート電極とする
転送トランジスタＱ8と、で共用されるｎ+型ソース／ド
レイン領域１１ａである。
スおよびドレインのうち、少なくとも一方の機能を果た
す領域という意味である。なお、ｎ+型ソース／ドレイ
ン領域１１ａ２は、転送トランジスタＱ1と、副ワード
線２３ｂをゲート電極とする転送トランジスタＱ7と、
で共用されるｎ+型ソース／ドレイン領域１１ａであ
る。ｎ+型ソース／ドレイン領域１１ａ３は、転送トラ
ンジスタＱ2と、副ワード線２３ｂをゲート電極とする
転送トランジスタＱ8と、で共用されるｎ+型ソース／ド
レイン領域１１ａである。
【００４７】フィールドおよび第１層を覆うように、例
えば、シリコン酸化層のような層間絶縁層（図１１中に
は図示せず）が形成されている。図１４および図１５に
示すように、この層間絶縁層６５は、ＣＭＰにより平坦
化の処理がなされている。層間絶縁層６５には、ｎ+型
ソース／ドレイン領域１１ａ等を露出する複数のコンタ
クトホール６３が形成されている。これらのコンタクト
ホール６３には、プラグ６１が埋め込まれている。プラ
グ６１は、ｎ+型ソース／ドレイン領域１１ａ、ｐ+型ソ
ース／ドレイン領域１３ａ、ｎ+型ウェルコンタクト領
域１５ａ、ｐ+型ウェルコンタクト領域１７ａに接続さ
れている。プラグ６１の平面パターンは、図４に示すと
おりである。プラグ６１の材料としては、例えば、タン
グステンがある。なお、コンタクトホール６３の上端部
の径は、例えば、０．３０μｍであり、下端部の径は、
例えば、０．２４μｍである。
えば、シリコン酸化層のような層間絶縁層（図１１中に
は図示せず）が形成されている。図１４および図１５に
示すように、この層間絶縁層６５は、ＣＭＰにより平坦
化の処理がなされている。層間絶縁層６５には、ｎ+型
ソース／ドレイン領域１１ａ等を露出する複数のコンタ
クトホール６３が形成されている。これらのコンタクト
ホール６３には、プラグ６１が埋め込まれている。プラ
グ６１は、ｎ+型ソース／ドレイン領域１１ａ、ｐ+型ソ
ース／ドレイン領域１３ａ、ｎ+型ウェルコンタクト領
域１５ａ、ｐ+型ウェルコンタクト領域１７ａに接続さ
れている。プラグ６１の平面パターンは、図４に示すと
おりである。プラグ６１の材料としては、例えば、タン
グステンがある。なお、コンタクトホール６３の上端部
の径は、例えば、０．３０μｍであり、下端部の径は、
例えば、０．２４μｍである。
【００４８】｛第２層｝第２層は、図１１に示す構造上
に位置する。第２層の導電層は、図５に示すように、複
数のドレイン−ドレイン接続層３１ａ、３１ｂ、ＶDD配
線３３、複数のＢＬ（ビット線、ビット線／）コンタク
トパッド層３５ａ、３５ｂ、複数のＶSS局所配線３７が
配置されている。これらは、例えば、下敷きとなるチタ
ン層（厚さ例えば、８．５ｎｍ）上に、チタンナイトラ
イド層（厚さ例えば、１３５ｎｍ）を形成した構造を有
する。
に位置する。第２層の導電層は、図５に示すように、複
数のドレイン−ドレイン接続層３１ａ、３１ｂ、ＶDD配
線３３、複数のＢＬ（ビット線、ビット線／）コンタク
トパッド層３５ａ、３５ｂ、複数のＶSS局所配線３７が
配置されている。これらは、例えば、下敷きとなるチタ
ン層（厚さ例えば、８．５ｎｍ）上に、チタンナイトラ
イド層（厚さ例えば、１３５ｎｍ）を形成した構造を有
する。
【００４９】ドレイン−ドレイン接続層３１ａ、３１ｂ
は、それぞれ、図５中、ｙ軸方向に延びた直線状のパタ
ーンを有する。ドレイン−ドレイン接続層３１ａの本体
部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの
端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレ
イン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、
ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１
ｂ２の幅より小さい。本体部３１ａ３および本体部３１
ｂ３の幅の値は、設計ルール上の最小値である。一組の
ドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメ
モリセル領域に配置される。ドレイン−ドレイン接続層
３１ａとドレイン−ドレイン接続層３１ｂとの間には、
平面的に見ると、図１に示すように、一組のゲート電極
層２１ａ、２１ｂが位置している。
は、それぞれ、図５中、ｙ軸方向に延びた直線状のパタ
ーンを有する。ドレイン−ドレイン接続層３１ａの本体
部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの
端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレ
イン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、
ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１
ｂ２の幅より小さい。本体部３１ａ３および本体部３１
ｂ３の幅の値は、設計ルール上の最小値である。一組の
ドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメ
モリセル領域に配置される。ドレイン−ドレイン接続層
３１ａとドレイン−ドレイン接続層３１ｂとの間には、
平面的に見ると、図１に示すように、一組のゲート電極
層２１ａ、２１ｂが位置している。
【００５０】ＶSS局所配線３７は、図５中、ｙ軸方向に
延びた直線状のパターンを有する。ＶSS局所配線３７の
端部の幅は、ＶSS局所配線３７の本体部の幅より大き
い。Ｖ SS局所配線３７は、ドレイン−ドレイン接続層３
１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂ
の端部３１ｂ２との間に位置する。そして、この位置か
ら、ＶSS局所配線３７は、図５中、下に位置するメモリ
セルのドレイン−ドレイン接続層３１ａの端部３１ａ２
とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との
間にまで延びている。ＶSS局所配線３７は、二つのメモ
リセルにつき、一つが配置される。
延びた直線状のパターンを有する。ＶSS局所配線３７の
端部の幅は、ＶSS局所配線３７の本体部の幅より大き
い。Ｖ SS局所配線３７は、ドレイン−ドレイン接続層３
１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂ
の端部３１ｂ２との間に位置する。そして、この位置か
ら、ＶSS局所配線３７は、図５中、下に位置するメモリ
セルのドレイン−ドレイン接続層３１ａの端部３１ａ２
とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との
間にまで延びている。ＶSS局所配線３７は、二つのメモ
リセルにつき、一つが配置される。
【００５１】ＢＬコンタクトパッド層３５ａは、ビット
線とｎ+型ソース／ドレイン領域１１ａ２（図１１参
照）とを接続するためのパッド層として機能する。同様
に、ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ
+型ソース／ドレイン領域１１ａ３とを接続するための
パッド層として機能する。
線とｎ+型ソース／ドレイン領域１１ａ２（図１１参
照）とを接続するためのパッド層として機能する。同様
に、ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ
+型ソース／ドレイン領域１１ａ３とを接続するための
パッド層として機能する。
【００５２】ＢＬコンタクトパッド層３５ａは、一メモ
リセルのドレイン−ドレイン接続層３１ａと、図５中、
その下にあるメモリセルのドレイン−ドレイン接続層３
１ａとの間に位置する。同様に、ＢＬコンタクトパッド
層３５ｂは、一メモリセルのドレイン−ドレイン接続層
３１ｂと、図５中、その下にあるメモリセルのドレイン
−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタ
クトパッド層３５ａ、３５ｂは、二つのメモリセルにつ
き、それぞれ、一つが配置される。
リセルのドレイン−ドレイン接続層３１ａと、図５中、
その下にあるメモリセルのドレイン−ドレイン接続層３
１ａとの間に位置する。同様に、ＢＬコンタクトパッド
層３５ｂは、一メモリセルのドレイン−ドレイン接続層
３１ｂと、図５中、その下にあるメモリセルのドレイン
−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタ
クトパッド層３５ａ、３５ｂは、二つのメモリセルにつ
き、それぞれ、一つが配置される。
【００５３】ＶDD配線３３は、図５中、ｘ軸方向に延び
た直線状のパターンを有する。ＶDD配線３３は、ｎ+型
ウェルコンタクト領域１５ａ（図１１参照）と立体的に
交差するように延びている。ＶDD配線３３は、ｎ+型ウ
ェルコンタクト領域１５ａの上方に、分岐部３３ａ、３
３ｂを有する。
た直線状のパターンを有する。ＶDD配線３３は、ｎ+型
ウェルコンタクト領域１５ａ（図１１参照）と立体的に
交差するように延びている。ＶDD配線３３は、ｎ+型ウ
ェルコンタクト領域１５ａの上方に、分岐部３３ａ、３
３ｂを有する。
【００５４】図５に示す第２層に位置するドレイン−ド
レイン接続層３１ａ、３１ｂ、ＶDD配線３３、ＢＬコン
タクトパッド層３５ａ、３５ｂ、ＶSS局所配線３７は、
図１１に示すプラグ６１と接続されている。この接続
を、図５ではコンタクト部６１ｍで表す。
レイン接続層３１ａ、３１ｂ、ＶDD配線３３、ＢＬコン
タクトパッド層３５ａ、３５ｂ、ＶSS局所配線３７は、
図１１に示すプラグ６１と接続されている。この接続
を、図５ではコンタクト部６１ｍで表す。
【００５５】図５に示す第２層のＢ１−Ｂ２断面は、図
１４に示すとおりである。この断面には、ドレイン−ド
レイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが
表れている。
１４に示すとおりである。この断面には、ドレイン−ド
レイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが
表れている。
【００５６】第２層を覆うように、例えば、シリコン酸
化層のような層間絶縁層（図５中には図示せず）が形成
されている。図１４および図１５に示すように、この層
間絶縁層７１は、ＣＭＰにより平坦化の処理がなされて
いる。図１４に示すように、層間絶縁層７１には、ドレ
イン−ドレイン接続層３１ｂ等を露出する複数のスルー
ホール７９が形成されている。スルーホール７９には、
プラグ７５が埋め込まれている。また、図１５に示すよ
うに、層間絶縁層７１、６５には、ゲート電極層２１ｂ
を露出するスルーホール７７が形成されている。スルー
ホール７７には、プラグ７３が埋め込まれている。プラ
グ７３、７５と第２層の導電層との平面的関係を図示し
たのが図１２である。
化層のような層間絶縁層（図５中には図示せず）が形成
されている。図１４および図１５に示すように、この層
間絶縁層７１は、ＣＭＰにより平坦化の処理がなされて
いる。図１４に示すように、層間絶縁層７１には、ドレ
イン−ドレイン接続層３１ｂ等を露出する複数のスルー
ホール７９が形成されている。スルーホール７９には、
プラグ７５が埋め込まれている。また、図１５に示すよ
うに、層間絶縁層７１、６５には、ゲート電極層２１ｂ
を露出するスルーホール７７が形成されている。スルー
ホール７７には、プラグ７３が埋め込まれている。プラ
グ７３、７５と第２層の導電層との平面的関係を図示し
たのが図１２である。
【００５７】プラグ７３について説明する。プラグ７３
の平面パターンは、図６に示すとおりである。プラグ７
３は、ゲート電極層２１ａ、２１ｂ（図３参照）に、接
続されている。プラグ７３の断面を、図１５を用いて説
明する。プラグ７３は、二つの層間絶縁層６５、７１を
貫通するスルーホール７７に埋め込まれている。この断
面において、プラグ７３は、ゲート電極層２１ｂと接続
されている。プラグ７３の材料としては、例えば、タン
グステンを用いることができる。なお、スルーホール７
７の上端部の径は、例えば、０．３２μｍであり、下端
部の径は、例えば、０．２４μｍである。
の平面パターンは、図６に示すとおりである。プラグ７
３は、ゲート電極層２１ａ、２１ｂ（図３参照）に、接
続されている。プラグ７３の断面を、図１５を用いて説
明する。プラグ７３は、二つの層間絶縁層６５、７１を
貫通するスルーホール７７に埋め込まれている。この断
面において、プラグ７３は、ゲート電極層２１ｂと接続
されている。プラグ７３の材料としては、例えば、タン
グステンを用いることができる。なお、スルーホール７
７の上端部の径は、例えば、０．３２μｍであり、下端
部の径は、例えば、０．２４μｍである。
【００５８】プラグ７５について説明する。プラグ７５
の平面パターンは、図７に示すとおりである。プラグ７
５は、図１２に示すように、ドレイン−ドレイン接続層
３１ａ、３１ｂ、ＶDD配線３３の分岐部３３ａ、３３
ｂ、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶSS局所
配線３７に接続されている。プラグ７５の断面を、図１
４を用いて説明する。プラグ７５は、層間絶縁層７１を
貫通するスルーホール７９に埋め込まれている。この断
面において、プラグ７５は、ドレイン−ドレイン接続層
３１ｂ、ＢＬコンタクトパッド層３５ｂと接続されてい
る。プラグ７５の材料としては、例えば、タングステン
を用いることができる。なお、スルーホール７９の上端
部の径は、例えば、０．３０μｍであり、下端部の径
は、例えば、０．２４μｍである。
の平面パターンは、図７に示すとおりである。プラグ７
５は、図１２に示すように、ドレイン−ドレイン接続層
３１ａ、３１ｂ、ＶDD配線３３の分岐部３３ａ、３３
ｂ、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶSS局所
配線３７に接続されている。プラグ７５の断面を、図１
４を用いて説明する。プラグ７５は、層間絶縁層７１を
貫通するスルーホール７９に埋め込まれている。この断
面において、プラグ７５は、ドレイン−ドレイン接続層
３１ｂ、ＢＬコンタクトパッド層３５ｂと接続されてい
る。プラグ７５の材料としては、例えば、タングステン
を用いることができる。なお、スルーホール７９の上端
部の径は、例えば、０．３０μｍであり、下端部の径
は、例えば、０．２４μｍである。
【００５９】｛第３層｝第３層は、図１２に示す構造上
に位置する。第３層の導電層は、図８に示すように、複
数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード
線４３、複数のＢＬコンタクトパッド層４５ａ、４５
ｂ、複数のＶSSコンタクトパッド層４７、複数のＶDDコ
ンタクトパッド層４９が配置されている。これらは、例
えば、下から順に、チタンナイトライド層、アルミニウ
ム−銅合金層、チタン層、チタンナイトライド層が積層
された構造を有する。
に位置する。第３層の導電層は、図８に示すように、複
数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード
線４３、複数のＢＬコンタクトパッド層４５ａ、４５
ｂ、複数のＶSSコンタクトパッド層４７、複数のＶDDコ
ンタクトパッド層４９が配置されている。これらは、例
えば、下から順に、チタンナイトライド層、アルミニウ
ム−銅合金層、チタン層、チタンナイトライド層が積層
された構造を有する。
【００６０】ドレイン−ゲート接続層４１ａは、本体部
４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。
本体部４１ａ３は、図８中、ｘ軸方向に延びている部分
である。端部４１ａ１は、ドレイン−ゲート接続層４１
ｂ側に曲がっている部分である。同様に、ドレイン−ゲ
ート接続層４１ｂは、本体部４１ｂ３と二つの端部４１
ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８
中、ｘ軸方向に延びている部分である。端部４１ｂ１
は、ドレイン−ゲート接続層４１ａ側に曲がっている部
分である。一組のドレイン−ゲート接続層４１ａ、４１
ｂが、一つのメモリセル領域に配置される。
４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。
本体部４１ａ３は、図８中、ｘ軸方向に延びている部分
である。端部４１ａ１は、ドレイン−ゲート接続層４１
ｂ側に曲がっている部分である。同様に、ドレイン−ゲ
ート接続層４１ｂは、本体部４１ｂ３と二つの端部４１
ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８
中、ｘ軸方向に延びている部分である。端部４１ｂ１
は、ドレイン−ゲート接続層４１ａ側に曲がっている部
分である。一組のドレイン−ゲート接続層４１ａ、４１
ｂが、一つのメモリセル領域に配置される。
【００６１】ＢＬコンタクトパッド層４５ａは、ビット
線とｎ+型ソース／ドレイン領域１１ａ２とを接続する
ためのパッド層として機能する。同様に、ＢＬコンタク
トパッド層４５ｂは、ビット線／とｎ+型ソース／ドレ
イン領域１１ａ３とを接続するためのパッド層として機
能する。ＢＬコンタクトパッド層４５ａ、４５ｂは、二
つのメモリセルにつき、それぞれ、一つが配置される。
線とｎ+型ソース／ドレイン領域１１ａ２とを接続する
ためのパッド層として機能する。同様に、ＢＬコンタク
トパッド層４５ｂは、ビット線／とｎ+型ソース／ドレ
イン領域１１ａ３とを接続するためのパッド層として機
能する。ＢＬコンタクトパッド層４５ａ、４５ｂは、二
つのメモリセルにつき、それぞれ、一つが配置される。
【００６２】ＶSSコンタクトパッド層４７は、図８中、
ｙ軸方向に延び、二つの端部を有する。ＶSSコンタクト
パッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬ
コンタクトパッド層４５ｂとの間に位置する。ＶSSコン
タクトパッド層４７は、二つのメモリセルにつき、一つ
が配置される。
ｙ軸方向に延び、二つの端部を有する。ＶSSコンタクト
パッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬ
コンタクトパッド層４５ｂとの間に位置する。ＶSSコン
タクトパッド層４７は、二つのメモリセルにつき、一つ
が配置される。
【００６３】主ワード線４３は、図８中、ｘ軸方向に、
直線状に延びている。主ワード線４３は、図５に示すＶ
DD配線３３の上方に位置する。ＶDDコンタクトパッド層
４９は、図５に示すＶDD配線３３の分岐部３３ａ、３３
ｂの上方に位置する。
直線状に延びている。主ワード線４３は、図５に示すＶ
DD配線３３の上方に位置する。ＶDDコンタクトパッド層
４９は、図５に示すＶDD配線３３の分岐部３３ａ、３３
ｂの上方に位置する。
【００６４】ドレイン−ゲート接続層４１ａの端部４１
ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１
は、それぞれ、図１２に示すプラグ７３と接続されてい
る。この接続を、図８ではコンタクト部７３ｍで表す。
また、ドレイン−ゲート接続層４１ａの端部４１ａ２、
ドレイン−ゲート接続層４１ｂの端部４１ｂ２、ＢＬコ
ンタクトパッド層４５ａ、４５ｂ、ＶSSコンタクトパッ
ド層４７、ＶDDコンタクトパッド層４９は、図１２に示
すプラグ７５と接続されている。この接続を、図８では
コンタクト部７５ｍで表す。
ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１
は、それぞれ、図１２に示すプラグ７３と接続されてい
る。この接続を、図８ではコンタクト部７３ｍで表す。
また、ドレイン−ゲート接続層４１ａの端部４１ａ２、
ドレイン−ゲート接続層４１ｂの端部４１ｂ２、ＢＬコ
ンタクトパッド層４５ａ、４５ｂ、ＶSSコンタクトパッ
ド層４７、ＶDDコンタクトパッド層４９は、図１２に示
すプラグ７５と接続されている。この接続を、図８では
コンタクト部７５ｍで表す。
【００６５】図８に示す第３層のＢ１−Ｂ２断面、Ｃ１
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。この断面には、ドレイン−ゲート接続層４１
ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード
線４３が表れている。これらを含む第３層の導電層上に
は、シリコン酸化層からなるハードマスク層４０が形成
されている。ハードマスク層４０をマスクとして、第３
層の導電層のパターンニングがなされる。これは、メモ
リセルの小型化により、レジストのみをマスクとして、
第３層の導電層のパターンニングをするのが困難だから
である。
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。この断面には、ドレイン−ゲート接続層４１
ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード
線４３が表れている。これらを含む第３層の導電層上に
は、シリコン酸化層からなるハードマスク層４０が形成
されている。ハードマスク層４０をマスクとして、第３
層の導電層のパターンニングがなされる。これは、メモ
リセルの小型化により、レジストのみをマスクとして、
第３層の導電層のパターンニングをするのが困難だから
である。
【００６６】第３層を覆うように、例えば、シリコン酸
化層のような層間絶縁層が形成されている。図１４およ
び図１５に示すように、この層間絶縁層８５は、ＣＭＰ
により平坦化の処理がなされている。層間絶縁層８５に
は、ＢＬコンタクトパッド層４５ａ等が露出するスルー
ホール８３が形成されている。スルーホール８３には、
プラグ８１が埋め込まれている。これを図示した平面図
が図１３である。プラグ８１は、図１３に示すように、
ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶSSコンタク
トパッド層４７、ＶDDコンタクトパッド層４９に接続さ
れている。プラグ８１の平面パターンは、図９に示すと
おりである。プラグ８１の材料としては、例えば、タン
グステンである。なお、スルーホール８３の上端部の径
は、例えば、０．３６μｍであり、下端部の径は、例え
ば、０．２８μｍである。
化層のような層間絶縁層が形成されている。図１４およ
び図１５に示すように、この層間絶縁層８５は、ＣＭＰ
により平坦化の処理がなされている。層間絶縁層８５に
は、ＢＬコンタクトパッド層４５ａ等が露出するスルー
ホール８３が形成されている。スルーホール８３には、
プラグ８１が埋め込まれている。これを図示した平面図
が図１３である。プラグ８１は、図１３に示すように、
ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶSSコンタク
トパッド層４７、ＶDDコンタクトパッド層４９に接続さ
れている。プラグ８１の平面パターンは、図９に示すと
おりである。プラグ８１の材料としては、例えば、タン
グステンである。なお、スルーホール８３の上端部の径
は、例えば、０．３６μｍであり、下端部の径は、例え
ば、０．２８μｍである。
【００６７】｛第４層｝第４層は、図１３に示す構造上
に位置する。第４層は、図１０に示すように、複数のビ
ット線５１、複数のビット線／５３、複数のＶSS配線５
５、ＶDD配線５７が配置されている。ＶSS配線５５は、
ｘ軸方向で見ると、ビット線５１とビット線／５３との
間に位置し、セル中央に配置されている。ＶDD配線５７
は、例えば、ｘ軸方向に並ぶ３２メモリセル毎に一本が
配置される。これらは、図１０中、ｙ軸方向に、直線状
に延びている。これらは、それぞれ、図１３に示すプラ
グ８１と接続されている。この接続を、図１０ではコン
タクト部８１ｍで表す。ビット線５１等は、例えば、下
から順に、チタンナイトライド層、アルミニウム−銅合
金層、チタンナイトライド層が積層された構造を有す
る。
に位置する。第４層は、図１０に示すように、複数のビ
ット線５１、複数のビット線／５３、複数のＶSS配線５
５、ＶDD配線５７が配置されている。ＶSS配線５５は、
ｘ軸方向で見ると、ビット線５１とビット線／５３との
間に位置し、セル中央に配置されている。ＶDD配線５７
は、例えば、ｘ軸方向に並ぶ３２メモリセル毎に一本が
配置される。これらは、図１０中、ｙ軸方向に、直線状
に延びている。これらは、それぞれ、図１３に示すプラ
グ８１と接続されている。この接続を、図１０ではコン
タクト部８１ｍで表す。ビット線５１等は、例えば、下
から順に、チタンナイトライド層、アルミニウム−銅合
金層、チタンナイトライド層が積層された構造を有す
る。
【００６８】図１０に示す第４層のＢ１−Ｂ２断面は、
図１４に示すとおりである。この断面には、ビット線／
５３が表れている。ビット線／５３には、ビット線５１
に流れる信号と相補の信号が流れる。
図１４に示すとおりである。この断面には、ビット線／
５３が表れている。ビット線／５３には、ビット線５１
に流れる信号と相補の信号が流れる。
【００６９】以上が本実施形態の構造の詳細である。な
お、図１〜図１３に示されているパターンは、設計上の
パターンである。これらのパターンは角部を有する。し
かし、実際に半導体基板上に形成されるパターンは、光
の近接効果により、角部を規定する線が曲線になってい
る。
お、図１〜図１３に示されているパターンは、設計上の
パターンである。これらのパターンは角部を有する。し
かし、実際に半導体基板上に形成されるパターンは、光
の近接効果により、角部を規定する線が曲線になってい
る。
【００７０】［本実施形態の主な効果］本実施形態の主
な効果を説明する。
な効果を説明する。
【００７１】｛１｝本実施形態によれば、ＳＲＡＭの小
型化を図ることができる。この理由は、以下のとおりで
ある。本実施形態では、メモリセルのフリップフロップ
で情報の記憶を行う。フリップフロップは、一方のイン
バータの入力端子（ゲート電極）を他方のインバータの
出力端子（ドレイン）に接続し、かつ他方のインバータ
の入力端子（ゲート電極）を一方のインバータの出力端
子（ドレイン）に接続することにより、構成される。つ
まり、フリップフロップは、第１のインバータと第２の
インバータをクロスカップル接続したものである。フリ
ップフロップを二層で作製する場合、例えば、インバー
タのドレイン同士を接続するドレイン−ドレイン接続層
と、インバータのゲートとインバータのドレインを接続
するドレイン−ゲート接続層と、を一つの導電層にする
ことにより、クロスカップル接続ができる。
型化を図ることができる。この理由は、以下のとおりで
ある。本実施形態では、メモリセルのフリップフロップ
で情報の記憶を行う。フリップフロップは、一方のイン
バータの入力端子（ゲート電極）を他方のインバータの
出力端子（ドレイン）に接続し、かつ他方のインバータ
の入力端子（ゲート電極）を一方のインバータの出力端
子（ドレイン）に接続することにより、構成される。つ
まり、フリップフロップは、第１のインバータと第２の
インバータをクロスカップル接続したものである。フリ
ップフロップを二層で作製する場合、例えば、インバー
タのドレイン同士を接続するドレイン−ドレイン接続層
と、インバータのゲートとインバータのドレインを接続
するドレイン−ゲート接続層と、を一つの導電層にする
ことにより、クロスカップル接続ができる。
【００７２】しかし、この構造によれば、この導電層
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン（例えば、Ｔ字状や
ｈ字状のような分岐部を有するパターン）や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、Ｔ字状のパターンとしては、例えば、特開平１０−
４１４０９号公報の図１に開示されている。ｈ字状のパ
ターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ
Ｔech.Ｄigest(1998)、第２０１頁の図４（ｂ）に開示
されている。渦巻き状のパターンとしては、例えば、
Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第
２０１頁の図３（ｂ）に開示されている。このような複
雑なパターンは、パターンが微細化すると、フォトエッ
チング工程での正確な形状再現が困難となるので、所望
のパターンが得られず、メモリセルサイズの小型化の妨
げとなる。
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン（例えば、Ｔ字状や
ｈ字状のような分岐部を有するパターン）や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、Ｔ字状のパターンとしては、例えば、特開平１０−
４１４０９号公報の図１に開示されている。ｈ字状のパ
ターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ
Ｔech.Ｄigest(1998)、第２０１頁の図４（ｂ）に開示
されている。渦巻き状のパターンとしては、例えば、
Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第
２０１頁の図３（ｂ）に開示されている。このような複
雑なパターンは、パターンが微細化すると、フォトエッ
チング工程での正確な形状再現が困難となるので、所望
のパターンが得られず、メモリセルサイズの小型化の妨
げとなる。
【００７３】本実施形態によれば、図１に示すように、
ＣＭＯＳインバータのゲートとなるゲート電極層（２１
ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接
続するドレイン−ドレイン接続層（３１ａ、３１ｂ）、
一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳイ
ンバータのドレインとを接続するドレイン−ゲート接続
層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成し
ている。したがって、フリップフロップを形成するの
に、三層が用いられることになる。よって、二層を用い
てフリップフロップを形成する場合に比べて、各層のパ
ターンを単純化（例えば、直線状に）することができ
る。このように、本実施形態によれば、各層のパターン
を単純化できるので、例えば、０．１８μｍ世代におい
て、メモリセルサイズが、４．５μｍ2以下の微細なＳ
ＲＡＭにすることができる。
ＣＭＯＳインバータのゲートとなるゲート電極層（２１
ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接
続するドレイン−ドレイン接続層（３１ａ、３１ｂ）、
一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳイ
ンバータのドレインとを接続するドレイン−ゲート接続
層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成し
ている。したがって、フリップフロップを形成するの
に、三層が用いられることになる。よって、二層を用い
てフリップフロップを形成する場合に比べて、各層のパ
ターンを単純化（例えば、直線状に）することができ
る。このように、本実施形態によれば、各層のパターン
を単純化できるので、例えば、０．１８μｍ世代におい
て、メモリセルサイズが、４．５μｍ2以下の微細なＳ
ＲＡＭにすることができる。
【００７４】｛２｝本実施形態によれば、駆動トランジ
スタのソース部の寄生抵抗を小さくでき、かつソース領
域のパターンを単純化できる。まず、この理由を説明す
るために使う用語（ゲート電極層間領域、ｎ+型ソース
領域１１ａ１、ソースコンタクト層６１ａ）について説
明し、それからこの理由を説明する。
スタのソース部の寄生抵抗を小さくでき、かつソース領
域のパターンを単純化できる。まず、この理由を説明す
るために使う用語（ゲート電極層間領域、ｎ+型ソース
領域１１ａ１、ソースコンタクト層６１ａ）について説
明し、それからこの理由を説明する。
【００７５】図１１を用いて、上記用語の説明をする。
ゲート電極層間領域とは、ゲート電極層２１ａとゲート
電極層２１ｂとの間の領域、つまり、ゲート電極層２１
ａと、ゲート電極層２１ａの端部２１ａ１とゲート電極
層２１ｂの端部２１ｂ１とを結ぶ線８７と、ゲート電極
層２１ｂと、ゲート電極層２１ｂの端部２１ｂ２とゲー
ト電極層２１ａの端部２１ａ２とを結ぶ線（図示せず）
と、で規定される領域である。ｎ+型ソース領域１１ａ
１とは、ｎ+型ソース／ドレイン領域１１ａのうち、駆
動トランジスタＱ3、Ｑ4のソースとなる領域である。ソ
ースコンタクト層６１ａとは、ソース領域１１ａ１にあ
るプラグ６１である。
ゲート電極層間領域とは、ゲート電極層２１ａとゲート
電極層２１ｂとの間の領域、つまり、ゲート電極層２１
ａと、ゲート電極層２１ａの端部２１ａ１とゲート電極
層２１ｂの端部２１ｂ１とを結ぶ線８７と、ゲート電極
層２１ｂと、ゲート電極層２１ｂの端部２１ｂ２とゲー
ト電極層２１ａの端部２１ａ２とを結ぶ線（図示せず）
と、で規定される領域である。ｎ+型ソース領域１１ａ
１とは、ｎ+型ソース／ドレイン領域１１ａのうち、駆
動トランジスタＱ3、Ｑ4のソースとなる領域である。ソ
ースコンタクト層６１ａとは、ソース領域１１ａ１にあ
るプラグ６１である。
【００７６】つぎに、図１および図１１を用いて、上記
理由の説明をする。ドレイン−ゲート接続層４１ａ、４
１ｂ（図１３）が、ドレイン−ドレイン接続層３１ａ、
３１ｂと同じ第２層にある場合を想定する。この構造で
は、駆動トランジスタＱ3、Ｑ4のソースコンタクト層６
１ａを、ゲート電極層間領域上に収めることができな
い。ソースコンタクト層６１ａがドレイン−ゲート接続
層４１ｂと接触するからである。したがって、これを避
けるため、ソースコンタクト層６１ａの少なくとも一部
が、ゲート電極層間領域からはみだした構造となる（す
なわち、ソースコンタクト層６１ａの少なくとも一部が
線８７を越える構造となる。）。これにより、ソース領
域１１ａ１のパターンが複雑（例えば、ワード線２３側
にとび出した凸状のパターン）になるという問題や、ソ
ースコンタクト層６１ａが駆動トランジスタＱ3、Ｑ4の
チャネルから離れることによるソース寄生抵抗の上昇と
いう問題が生じる。
理由の説明をする。ドレイン−ゲート接続層４１ａ、４
１ｂ（図１３）が、ドレイン−ドレイン接続層３１ａ、
３１ｂと同じ第２層にある場合を想定する。この構造で
は、駆動トランジスタＱ3、Ｑ4のソースコンタクト層６
１ａを、ゲート電極層間領域上に収めることができな
い。ソースコンタクト層６１ａがドレイン−ゲート接続
層４１ｂと接触するからである。したがって、これを避
けるため、ソースコンタクト層６１ａの少なくとも一部
が、ゲート電極層間領域からはみだした構造となる（す
なわち、ソースコンタクト層６１ａの少なくとも一部が
線８７を越える構造となる。）。これにより、ソース領
域１１ａ１のパターンが複雑（例えば、ワード線２３側
にとび出した凸状のパターン）になるという問題や、ソ
ースコンタクト層６１ａが駆動トランジスタＱ3、Ｑ4の
チャネルから離れることによるソース寄生抵抗の上昇と
いう問題が生じる。
【００７７】本実施形態によれば、ドレイン−ゲート接
続層４１ｂ（図１３）が、ドレイン−ドレイン接続層３
１ａ、３１ｂより上の層に位置する。このため、ドレイ
ン−ゲート接続層４１ｂとソースコンタクト層６１ａと
の接触を避けつつ、ソースコンタクト層６１ａをゲート
電極層間領域上に収めることができる。したがって、本
実施形態よれば、駆動トランジスタＱ3、Ｑ4のソース抵
抗を小さくすることができ、かつソース領域１１ａ１の
パターンを単純化（例えば、四角形パターンのような幅
がほぼ一定なパターン）できる。よって、本実施形態に
よれば、半導体記憶装置の製造工程での加工余裕、特
に、フォト加工マージンを拡大でき、駆動トランジスタ
Ｑ3、Ｑ4のチャネル幅の寸法精度を向上できる。この結
果、本実施形態によれば、メモリセルの動作の安定化を
図ることができる。
続層４１ｂ（図１３）が、ドレイン−ドレイン接続層３
１ａ、３１ｂより上の層に位置する。このため、ドレイ
ン−ゲート接続層４１ｂとソースコンタクト層６１ａと
の接触を避けつつ、ソースコンタクト層６１ａをゲート
電極層間領域上に収めることができる。したがって、本
実施形態よれば、駆動トランジスタＱ3、Ｑ4のソース抵
抗を小さくすることができ、かつソース領域１１ａ１の
パターンを単純化（例えば、四角形パターンのような幅
がほぼ一定なパターン）できる。よって、本実施形態に
よれば、半導体記憶装置の製造工程での加工余裕、特
に、フォト加工マージンを拡大でき、駆動トランジスタ
Ｑ3、Ｑ4のチャネル幅の寸法精度を向上できる。この結
果、本実施形態によれば、メモリセルの動作の安定化を
図ることができる。
【００７８】｛３｝本実施形態によれば、副ワード線２
３の低抵抗化を図ることができ、かつ副ワード線２３の
サリサイド細線効果を防止できる。図１１を用いてこの
理由を説明する。先程説明したような、ソースコンタク
ト層６１ａの少なくとも一部が、ゲート電極層間領域か
らはみだした構造だと、副ワード線２３ａがソースコン
タクト層６１ａと接触するのを避けるため、副ワード線
２３ａの一部を、副ワード線２３ｂ側に湾曲させなけれ
ばならない。本実施形態によれば、ソースコンタクト層
６１ａをゲート電極層間領域上に収めることができるの
で、メモリセルサイズを小型化しながらも、副ワード線
２３を直線状のパターンにすることができる。
３の低抵抗化を図ることができ、かつ副ワード線２３の
サリサイド細線効果を防止できる。図１１を用いてこの
理由を説明する。先程説明したような、ソースコンタク
ト層６１ａの少なくとも一部が、ゲート電極層間領域か
らはみだした構造だと、副ワード線２３ａがソースコン
タクト層６１ａと接触するのを避けるため、副ワード線
２３ａの一部を、副ワード線２３ｂ側に湾曲させなけれ
ばならない。本実施形態によれば、ソースコンタクト層
６１ａをゲート電極層間領域上に収めることができるの
で、メモリセルサイズを小型化しながらも、副ワード線
２３を直線状のパターンにすることができる。
【００７９】このように、本実施形態において、副ワー
ド線２３のパターンは直線状であるので、一部が湾曲し
たパターンの副ワード線に比べて、線長を短くできる。
よって、本実施形態によれば、副ワード線２３の低抵抗
化を図ることができるのである。また、一部が湾曲した
パターンの副ワード線は、湾曲部で細ることがあり、こ
れが、サリサイドにおける細線効果の局所的なゲート配
線抵抗の上昇の原因となる。本実施形態によれば、副ワ
ード線２３のパターンは直線状であり、湾曲部がないの
で、湾曲部が原因となる細線効果の発生、および、これ
が原因となる副ワード線２３抵抗の上昇を防ぐことがで
きるのである。なお、本実施形態では、ワード線を副ワ
ード線と主ワード線とに分けた構造をしているが、この
ように分けずに、一層構造のワード線（つまり副ワード
線２３だけのワード線）にしてもよい。
ド線２３のパターンは直線状であるので、一部が湾曲し
たパターンの副ワード線に比べて、線長を短くできる。
よって、本実施形態によれば、副ワード線２３の低抵抗
化を図ることができるのである。また、一部が湾曲した
パターンの副ワード線は、湾曲部で細ることがあり、こ
れが、サリサイドにおける細線効果の局所的なゲート配
線抵抗の上昇の原因となる。本実施形態によれば、副ワ
ード線２３のパターンは直線状であり、湾曲部がないの
で、湾曲部が原因となる細線効果の発生、および、これ
が原因となる副ワード線２３抵抗の上昇を防ぐことがで
きるのである。なお、本実施形態では、ワード線を副ワ
ード線と主ワード線とに分けた構造をしているが、この
ように分けずに、一層構造のワード線（つまり副ワード
線２３だけのワード線）にしてもよい。
【００８０】｛４｝本実施形態によれば、メモリセルの
小型化と同時に、半導体記憶装置全体を小型化すること
ができる。この理由は、以下のとおりである。先程説明
したような、湾曲部を有するパターンの副ワード線だ
と、湾曲部が原因で、副ワード線間に、ウェルコンタク
ト領域を形成する面積的な余裕ができない。よって、所
定数のメモリセル毎に、スペースを設け、そこにウェル
コンタクト領域とウェル電位固定用の配線を形成しなけ
ればならない。しかし、このスペースは、メモリセルが
形成されない、デッドスペースなので、この分だけ、半
導体記憶装置が大きくなってしまう。
小型化と同時に、半導体記憶装置全体を小型化すること
ができる。この理由は、以下のとおりである。先程説明
したような、湾曲部を有するパターンの副ワード線だ
と、湾曲部が原因で、副ワード線間に、ウェルコンタク
ト領域を形成する面積的な余裕ができない。よって、所
定数のメモリセル毎に、スペースを設け、そこにウェル
コンタクト領域とウェル電位固定用の配線を形成しなけ
ればならない。しかし、このスペースは、メモリセルが
形成されない、デッドスペースなので、この分だけ、半
導体記憶装置が大きくなってしまう。
【００８１】本実施形態によれば、図１１に示すよう
に、副ワード線２３が直線状のパターンなので、ｐ+型
ウェルコンタクト領域１７ａを副ワード線２３ａと副ワ
ード線２３ｂとの間に位置させることができる。さら
に、ｐ+型ウェルコンタクト領域１７ａは、ＶSS局所配
線３７（図５）、ＶSSコンタクトパッド層４７（図８）
を介して、ＶSS配線５５に接続され、接地電位に固定さ
れる。この結果、本実施形態によれば、ｐ型ウェルコン
タクトのための専用接地配線が不要となり、半導体記憶
装置の小型化を実現できる。
に、副ワード線２３が直線状のパターンなので、ｐ+型
ウェルコンタクト領域１７ａを副ワード線２３ａと副ワ
ード線２３ｂとの間に位置させることができる。さら
に、ｐ+型ウェルコンタクト領域１７ａは、ＶSS局所配
線３７（図５）、ＶSSコンタクトパッド層４７（図８）
を介して、ＶSS配線５５に接続され、接地電位に固定さ
れる。この結果、本実施形態によれば、ｐ型ウェルコン
タクトのための専用接地配線が不要となり、半導体記憶
装置の小型化を実現できる。
【００８２】｛５｝本実施形態によれば、ラッチアップ
を防ぐことができる。この理由は、課題を解決するため
の手段の欄で説明したとおりである。
を防ぐことができる。この理由は、課題を解決するため
の手段の欄で説明したとおりである。
【図１】本実施形態のメモリセルアレイの一部における
第１層、第２層および第３層の導電層を示す平面図であ
る。
第１層、第２層および第３層の導電層を示す平面図であ
る。
【図２】本実施形態のメモリセルアレイの一部における
フィールドを示す平面図である。
フィールドを示す平面図である。
【図３】本実施形態のメモリセルアレイの一部における
第１層の導電層を示す平面図である。
第１層の導電層を示す平面図である。
【図４】本実施形態のメモリセルアレイの一部における
プラグ６１を示す平面図である。
プラグ６１を示す平面図である。
【図５】本実施形態のメモリセルアレイの一部における
第２層の導電層を示す平面図である。
第２層の導電層を示す平面図である。
【図６】本実施形態のメモリセルアレイの一部における
プラグ７３を示す平面図である。
プラグ７３を示す平面図である。
【図７】本実施形態のメモリセルアレイの一部における
プラグ７５を示す平面図である。
プラグ７５を示す平面図である。
【図８】本実施形態のメモリセルアレイの一部における
第３層の導電層を示す平面図である。
第３層の導電層を示す平面図である。
【図９】本実施形態のメモリセルアレイの一部における
プラグ８１を示す平面図である。
プラグ８１を示す平面図である。
【図１０】本実施形態のメモリセルアレイの一部におけ
る第４層の導電層を示す平面図である。
る第４層の導電層を示す平面図である。
【図１１】本実施形態おける、フィールド、第１層、プ
ラグ６１を示す平面図である。
ラグ６１を示す平面図である。
【図１２】本実施形態おける、第２層、プラグ７３、７
５を示す平面図である。
５を示す平面図である。
【図１３】本実施形態おける、第３層、プラグ８１を示
す平面図である。
す平面図である。
【図１４】本実施形態の平面のＢ１−Ｂ２線に沿った断
面図である。
面図である。
【図１５】本実施形態の平面のＣ１−Ｃ２線に沿った断
面図である。
面図である。
【図１６】本実施形態におけるＳＲＡＭの等価回路図で
ある。
ある。
【図１７】本実施形態におけるメモリセルアレイのパタ
ーンの一部を示す平面図である。
ーンの一部を示す平面図である。
１ メモリセルアレイ
１１、１３、１５、１７ 活性領域
１１ａ ｎ+型ソース／ドレイン領域
１３ａ ｐ+型ソース／ドレイン領域
１５ａ ｎ+型ウェルコンタクト領域
１７ａ ｐ+型ウェルコンタクト領域
１９ 素子分離領域
２１ａ、２１ｂ ゲート電極層
２１ａ１、２１ａ２、２１ｂ１、２１ｂ２ 端部
２３ 副ワード線
２３ａ、２３ｂ 副ワード線
３１ａ、３１ｂ ドレイン−ドレイン接続層
３１ａ１ 端部
３１ａ２ 端部
３１ａ３ 本体部
３１ｂ１ 端部
３１ｂ２ 端部
３１ｂ３ 本体部
３３ ＶDD配線
３３ａ、３３ｂ 分岐部
３５ａ、３５ｂ ＢＬコンタクトパッド層
３７ ＶSS局所配線
４０ ハードマスク層
４１ａ、４１ｂ ドレイン−ゲート接続層
４１ａ１ 端部
４１ａ２ 端部
４１ａ３ 本体部
４１ｂ１ 端部
４１ｂ２ 端部
４１ｂ３ 本体部
４３ 主ワード線
４５ａ、４５ｂ ＢＬコンタクトパッド層
４７ ＶSSコンタクトパッド層
４９ ＶDDコンタクトパッド層
５１ ビット線
５３ ビット線／
５５ ＶSS配線
５７ ＶDD配線
６１ プラグ
６１ａ ソースコンタクト層
６１ｍ コンタクト部
６３ コンタクトホール
６５、７１ 層間絶縁層
７３ プラグ
７３ｍ コンタクト部
７５ プラグ
７５ｍ コンタクト部
７７、７９ スルーホール
８１ プラグ
８１ｍ コンタクト部
８３ スルーホール
８５ 層間絶縁層
８７ 線
９１、９３ ワード線間領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 野田 貴史
長野県諏訪市大和３丁目３番５号 セイ
コーエプソン株式会社内
(56)参考文献 特開 平８−181225（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/11
H01L 21/8244
H01L 21/3205
Claims (8)
- 【請求項１】 第１導電型の第１駆動トランジスタ、第
１導電型の第２駆動トランジスタ、第２導電型の第１負
荷トランジスタ、第２導電型の第２負荷トランジスタ、
第１導電型の第１転送トランジスタおよび第１導電型の
第２転送トランジスタを含むメモリセル、 第１導電型のウェルコンタクト領域、および 第２導電型のウェルコンタクト領域、 を備えた半導体記憶装置であって、 前記メモリセル、前記第１導電型のウェルコンタクト領
域、前記第２導電型のウェルコンタクト領域を、それぞ
れ、複数個づつ備え、 前記メモリセルは、 第１および第２ゲート電極層、第１および第２ドレイン
−ドレイン接続層、第１および第２ドレイン−ゲート接
続層を備え、 前記第１ゲート電極層は、前記第１駆動トランジスタお
よび前記第１負荷トランジスタのゲート電極を含み、 前記第２ゲート電極層は、前記第２駆動トランジスタお
よび前記第２負荷トランジスタのゲート電極を含み、 前記第１ドレイン−ドレイン接続層は、前記第１駆動ト
ランジスタのドレイン領域と前記第１負荷トランジスタ
のドレイン領域を接続し、 前記第２ドレイン−ドレイン接続層は、前記第２駆動ト
ランジスタのドレイン領域と前記第２負荷トランジスタ
のドレイン領域を接続し、 前記第１ドレイン−ゲート接続層は、前記第１ドレイン
−ドレイン接続層と前記第２ゲート電極層を接続し、 前記第２ドレイン−ゲート接続層は、前記第２ドレイン
−ドレイン接続層と前記第１ゲート電極層を接続し、 前記ドレイン−ゲート接続層、前記ドレイン−ドレイン
接続層、および前記ゲート電極層は、それぞれ、異なる
層にあり、 平面的には、前記第１ドレイン−ドレイン接続層と前記
第２ドレイン−ドレイン接続層との間に、前記第１およ
び前記第２ゲート電極層が位置し、 前記第１導電型のウェルコンタクト領域は、第１方向に
並ぶ所定数のメモリセル毎に一つ設けられ、 前記第２導電型のウェルコンタクト領域は、第１方向と
直角に交わる第２方向に並ぶ２メモリセル毎に一つ設け
られている、半導体記憶装置。 - 【請求項２】 請求項１において、 第１方向に延びる、複数のワード線を備え、 前記ワード線は、前記第１および前記第２転送トランジ
スタのゲート電極を含み、 前記第１および前記第２ゲート電極層が位置するワード
線間領域と、前記第２導電型のウェルコンタクト領域が
位置するワード線間領域と、が交互に並ぶ、半導体記憶
装置。 - 【請求項３】 請求項２において、 前記ワード線は、直線状のパターンをしている、半導体
記憶装置。 - 【請求項４】 請求項２または３において、 複数のソースコンタクト層を備え、 各前記メモリセルにおいて、 前記第１および前記第２ドレイン−ゲート接続層は、前
記第１および前記第２ゲート電極層より上の層に位置
し、 前記第１ゲート電極層と前記第２ゲート電極層との間の
領域であるゲート電極層間領域には、前記第１および前
記第２駆動トランジスタのソース領域が位置し、 前記ソースコンタクト層は、それぞれ、各前記ゲート電
極層間領域上に収まっている、半導体記憶装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記第１導電型のウェルコンタクト領域の、第１方向に
おける両側には、前記第１および前記第２負荷トランジ
スタが形成される領域が位置する、半導体記憶装置。 - 【請求項６】 請求項１において、 第１導電型は、ｎ型であり、 第２導電型は、ｐ型であり、 第１層、第２層、第３層および第４層の導電層を備え、 前記第１層には、前記第１ゲート電極層、前記第２ゲー
ト電極層、および副ワード線が位置し、 前記第２層には、前記第１ドレイン−ドレイン接続層、
前記第２ドレイン−ドレイン接続層、電源線、第１コン
タクトパッド層、第２コンタクトパッド層、および第３
コンタクトパッド層が位置し、 前記第３層には、前記第１ドレイン−ゲート接続層、前
記第２ドレイン−ゲート接続層、主ワード線、第４コン
タクトパッド層、第５コンタクトパッド層、および第６
コンタクトパッド層が位置し、 前記第４層には、第１ビット線、第２ビット線、および
接地線が位置し、 前記副ワード線は、第１方向に延び、 前記電源線は、前記第１負荷トランジスタのソース領
域、前記第２負荷トランジスタのソース領域および前記
第１導電型のウェルコンタクト領域と接続され、 前記第１コンタクトパッド層は、前記第１ビット線と前
記第１転送トランジスタのソース／ドレイン領域との接
続に用いられ、 前記第２コンタクトパッド層は、前記第２ビット線と前
記第２転送トランジスタのソース／ドレイン領域との接
続に用いられ、 前記第３コンタクトパッド層は、前記第２導電型のウェ
ルコンタクト領域、前記第１駆動トランジスタのソース
領域および前記第２駆動トランジスタのソース領域を、
前記接地線と接続させるのに用いられ、 前記主ワード線は、第１方向に延び、 前記第４コンタクトパッド層は、前記第１ビット線と前
記第１転送トランジスタのソース／ドレイン領域との接
続に用いられ、 前記第５コンタクトパッド層は、前記第２ビット線と前
記第２転送トランジスタのソース／ドレイン領域との接
続に用いられ、 前記第６コンタクトパッド層は、前記第２導電型のウェ
ルコンタクト領域、前記第１駆動トランジスタのソース
領域および前記第２駆動トランジスタのソース領域を、
前記接地線と接続させるのに用いられ、 前記第１ビット線および前記第２ビット線は、第２方向
に延びている、半導体記憶装置。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１ゲート電極層、前記第２ゲート電極層、前記第
１ドレイン−ドレイン接続層、および前記第２ドレイン
−ドレイン接続層は、それぞれ、直線状のパターンを
し、かつこれらは、互いに平行に配置されている、半導
体記憶装置。 - 【請求項８】 請求項１〜７のいずれかにおいて、 前記メモリセルのサイズが、４．５μｍ2以下である、
半導体記憶装置。
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