JP4064955B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明の第1の実施形態は、SOI(silicon on insulator)基板を用いてバックゲート型マルチフィンFETを形成した半導体装置である。SOI基板10は、図1(b)、(c)に示したように、支持基板12上に形成されたBOX(buried oxide)層14を介してSOI層16を形成した半導体基板である。
第2の実施形態は、図7に示したように、第1の実施形態で使用したSOI基板10に代えて、バルクシリコン基板18を使用してバックゲート型マルチフィンFET200を形成した例である。バルクシリコン基板18を使用する場合には、フィン114領域とシリコン基板18とが絶縁されていないため、フィン114の基底部にチャネル部と反対の導電型を有する不純物をドープした半導体領域40を形成して、チャネルがシリコン基板18に伸びないようにする必要がある。
第1の実施形態の張出し領域116を有する活性領域110を形成したフィンFETは、ダブルゲート型フィンFET300にも適用することができる。
変形例1は、第1の実施形態のSOI基板10を使用したバックゲート型マルチフィンFETにおいて、張出し領域116を片側にのみ形成した場合である。その一例を図12に示す。図12(a)は、平面レイアウト図であり、図12(b)は、図12(a)に切断線12B−12Bで示したゲート電極22に沿った断面図であり、図12(c)は、図12(a)に切断線12C−12Cで示したゲート電極22に垂直な方向の断面図である。
変形例2は、第2の実施形態のバルクシリコン基板18を使用したバックゲート型マルチフィンFETにおいて、張出し領域116を片側にのみ形成した場合である。その一例を図13に示す。図13(a)は、平面レイアウト図であり、図13(b)は、図13(a)に切断線13B−13Bで示したゲート電極22に沿った断面図であり、図13(c)は、図13(a)に切断線13C−13Cで示したゲート電極22に垂直な方向の断面図である。
変形例3は、第1の実施形態のSOI基板10を使用したバックゲート型マルチフィンFETにおいて、張出し領域116を形成しない場合である。その一例を図14に示す。図14(a)は、平面レイアウト図であり、図14(b)は、図14(a)に切断線14B−14Bで示したゲート電極22に沿った断面図であり、図14(c)は、図14(a)に切断線14C−14Cで示したゲート電極22に垂直な方向の断面図である。
変形例4は、第2の実施形態のバルクシリコン基板18を使用したバックゲート型マルチフィンFETにおいて、張出し領域116を形成しない場合である。その一例を図15に示す。図15(a)は、平面レイアウト図であり、図15(b)は、図15(a)に切断線15B−15Bで示したゲート電極22に沿った断面図であり、図15(c)は、図15(a)に切断線15C−15Cで示したゲート電極22に垂直な方向の断面図である。
第3の実施形態のダブルゲート型マルチフィンFETは、第2の実施形態と同様に、SOI基板10に代えてバルクシリコン基板18を使用するように変形することができる。変形例5のダブルゲート型マルチフィンFETの一例を図16に示す。図16(a)は、平面レイアウト図であり、図16(b)は、図16(a)に切断線16B−16Bで示したゲート電極22に沿った断面図であり、図16(c)は、図16(a)に切断線16C−16Cで示したゲート電極22に垂直な方向の断面図である。
変形例6は、第3の実施形態のSOI基板10を使用したダブルゲート型マルチフィンFETにおいて、張出し領域116を片側にのみ形成した場合である。その一例を図17に示す。図17(a)は、平面レイアウト図であり、図17(b)は、図17(a)に切断線17B−17Bで示したゲート電極22に沿った断面図であり、図17(c)は、図17(a)に切断線17C−17Cで示したゲート電極22に垂直な方向の断面図である。
Claims (5)
- 半導体基板上に設けられたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域を接続する複数のフィンと、
前記半導体基板の上方に設けられ、前記各フィンの一方の側面側に設けられた複数の第1のゲート電極と、
前記半導体基板の上方に設けられ、前記フィンに対して前記第1のゲート電極と対向して前記各フィンの他方の側面側に設けられ、前記第1のゲート電極と分離され、前記複数のフィンを挟んで前記第1のゲート電極と交互に配置された複数の第2のゲート電極と、
前記第1及び第2のゲート電極の前記ソース領域側に配置され、前記各々の第1のゲート電極に接続する複数の第1のパッド電極と、
前記複数の第1のパッド電極を接続する第1の配線と、
前記第1及び第2のゲート電極の前記ドレイン領域側に配置され、前記各々の第2のゲート電極に接続する複数の第2のパッド電極と、
前記複数の第2のパッド電極を接続する第2の配線と
を具備することを特徴とする半導体装置。 - 前記第1及び第2のゲート電極は、それぞれ独立して電位が制御されることを特徴とする請求項1に記載の半導体装置。
- 前記ソース領域若しくはドレイン領域から前記第1若しくは第2のゲート電極に向けて交互に張り出し、各々が隣接する2つのフィンに接続して形成された複数の張出し領域を具備することを特徴とする請求項1若しくは2に記載の半導体装置。
- 前記第1及び第2のパッド電極は、前記張り出し領域と平面的に重ならないことを特徴とする請求項3に記載の半導体装置。
- 半導体基板の表面に設けられた活性層上に絶縁膜を形成する工程と、
前記活性層及び絶縁膜に複数のフィンを含む活性領域のパターンを形成する工程と、
前記活性領域のパターン上にゲート電極材料を堆積する工程と、
前記ゲート電極材料を加工して前記各フィンの側面側に対向して互いに分離されかつ交互に配置された複数の第1及び第2のゲート電極を形成する工程と、
前記活性領域の前記第1及び第2のゲート電極に挟まれた部分を除く領域に第1の導電型を有する不純物を導入してソース及びドレインを形成する工程と、
前記第1及び第2のゲート電極のソース側に前記各々の第1のゲート電極に接続する複数の第1のパッド電極を形成する工程と、
前記複数の第1のパッド電極を接続する第1の配線を形成する工程と、
前記第1及び第2のゲート電極のドレイン側に前記各々の第2のゲート電極に接続する複数の第2のパッド電極を形成する工程と、
前記複数の第2のパッド電極を接続する第2の配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
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