JP3328971B2 - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
- Publication number
- JP3328971B2 JP3328971B2 JP32234892A JP32234892A JP3328971B2 JP 3328971 B2 JP3328971 B2 JP 3328971B2 JP 32234892 A JP32234892 A JP 32234892A JP 32234892 A JP32234892 A JP 32234892A JP 3328971 B2 JP3328971 B2 JP 3328971B2
- Authority
- JP
- Japan
- Prior art keywords
- static ram
- word
- inverter
- transistor
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003068 static effect Effects 0.000 title claims description 28
- 238000009792 diffusion process Methods 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 13
- 239000010409 thin film Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 29
- 239000010408 film Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタティックＲＡＭに
関し、特に負荷素子をＴＦＴ（Thin FilmTransistor）
で形成したスプリットワード線型のスタティックＲＡＭ
に関するものである。
関し、特に負荷素子をＴＦＴ（Thin FilmTransistor）
で形成したスプリットワード線型のスタティックＲＡＭ
に関するものである。
【０００２】
【従来の技術】従来のスタティックＲＡＭのメモリセル
を、図７のレイアウト図および図８の回路図により説明
する。図に示すように、メモリセル１１の領域内には、
第１のインバータ１２と第２のインバータ１３とで形成
したフリップフロップ１４が設けられている。このフリ
ップフロップには第１のワードトランジスタ１５と第２
のワードトランジスタ１６とが接続されている。
を、図７のレイアウト図および図８の回路図により説明
する。図に示すように、メモリセル１１の領域内には、
第１のインバータ１２と第２のインバータ１３とで形成
したフリップフロップ１４が設けられている。このフリ
ップフロップには第１のワードトランジスタ１５と第２
のワードトランジスタ１６とが接続されている。
【０００３】上記第１のインバータ１２を構成する第１
のドライバトランジスタ１７のゲート電極２１と上記第
２のインバータ１３を構成する第２のドライバトランジ
スタ１８のゲート電極２２とは、点Ｏを中心とする点対
称になる状態に配設されている。また上記第１のワード
トランジスタ１５のゲート電極を含むワード線２３と上
記第２のワードトランジスタ１６のゲート電極を含むワ
ード線２４とは、上記点Ｏを中心とする点対称になる状
態に配設されている。さらに第１，第２のワードトラン
ジスタ１５，１６の拡散層領域２５，２６とそれらに接
続する上記第１，第２のドライバトランジスタ１７，１
８のそれぞれの拡散層領域２７，２８とが、上記点Ｏを
中心とする点対称になる状態に配設されている。
のドライバトランジスタ１７のゲート電極２１と上記第
２のインバータ１３を構成する第２のドライバトランジ
スタ１８のゲート電極２２とは、点Ｏを中心とする点対
称になる状態に配設されている。また上記第１のワード
トランジスタ１５のゲート電極を含むワード線２３と上
記第２のワードトランジスタ１６のゲート電極を含むワ
ード線２４とは、上記点Ｏを中心とする点対称になる状
態に配設されている。さらに第１，第２のワードトラン
ジスタ１５，１６の拡散層領域２５，２６とそれらに接
続する上記第１，第２のドライバトランジスタ１７，１
８のそれぞれの拡散層領域２７，２８とが、上記点Ｏを
中心とする点対称になる状態に配設されている。
【０００４】さらにまた上記第１のインバータ１２にお
ける第１の負荷素子（この負荷素子はＴＦＴで構成され
るので、以下第１のＴＦＴと記す）１９のゲート電極２
９と上記第２のインバータ１３における第２の負荷素子
２０（この負荷素子はＴＦＴで構成されるので、以下第
２のＴＦＴと記す）のゲート電極３０とは、同メモリセ
ル１１の領域内において上記点Ｏを中心とする点対称に
なる状態に配設されている。
ける第１の負荷素子（この負荷素子はＴＦＴで構成され
るので、以下第１のＴＦＴと記す）１９のゲート電極２
９と上記第２のインバータ１３における第２の負荷素子
２０（この負荷素子はＴＦＴで構成されるので、以下第
２のＴＦＴと記す）のゲート電極３０とは、同メモリセ
ル１１の領域内において上記点Ｏを中心とする点対称に
なる状態に配設されている。
【０００５】また上記第１のＴＦＴ１９のチャネル領域
３１とそれに接続するチャネル配線４１と上記第２のＴ
ＦＴ２０のチャネル領域３２とそれに接続する別のチャ
ネル配線４２とは、同メモリセル１１の領域内において
上記点Ｏを中心とする点対称になる状態に配設されてい
る。しかも上記チャネル配線４１は第１のワード線２３
上に配設されていて、上記別のチャネル配線４２は第２
のワード線２４上に配設されている。
３１とそれに接続するチャネル配線４１と上記第２のＴ
ＦＴ２０のチャネル領域３２とそれに接続する別のチャ
ネル配線４２とは、同メモリセル１１の領域内において
上記点Ｏを中心とする点対称になる状態に配設されてい
る。しかも上記チャネル配線４１は第１のワード線２３
上に配設されていて、上記別のチャネル配線４２は第２
のワード線２４上に配設されている。
【０００６】また図９の概略構成断面図に示すように、
特に負荷素子をＴＦＴで形成したスプリットワード線型
のスタティックＲＡＭ５では、ビットコンタクト用のコ
ンタクトホール１１０はメモリセル１１，１１１間でか
つメモリセル１１の第１のワード線２３とメモリセル１
１１の第２のワード線１１２との間に形成されている。
したがって、第１のワードトランジスタ１５の拡散層３
４には上記コンタクトホール１１０内に形成したプラグ
１１５を介してビット線１２０が接続される。
特に負荷素子をＴＦＴで形成したスプリットワード線型
のスタティックＲＡＭ５では、ビットコンタクト用のコ
ンタクトホール１１０はメモリセル１１，１１１間でか
つメモリセル１１の第１のワード線２３とメモリセル１
１１の第２のワード線１１２との間に形成されている。
したがって、第１のワードトランジスタ１５の拡散層３
４には上記コンタクトホール１１０内に形成したプラグ
１１５を介してビット線１２０が接続される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
造のスタティックＲＡＭでは、１メモリセル領域内に２
本のチャネル配線が配設されている。このため、ＴＦＴ
のゲート電極を形成するｐｏｌｙ−Ｓｉ膜と同ＴＦＴの
チャネル領域を形成するｐｏｌｙ−Ｓｉ膜とで、ソフト
エラー対策用のキャパシタ（Cross Coupled Capacito
r ）を形成するための領域が確保できない。したがっ
て、上記キャパシタを形成することが困難である。もし
十分な容量を有する上記キャパシタを形成するには、キ
ャパシタを形成する層を追加して形成しなければならな
い。
造のスタティックＲＡＭでは、１メモリセル領域内に２
本のチャネル配線が配設されている。このため、ＴＦＴ
のゲート電極を形成するｐｏｌｙ−Ｓｉ膜と同ＴＦＴの
チャネル領域を形成するｐｏｌｙ−Ｓｉ膜とで、ソフト
エラー対策用のキャパシタ（Cross Coupled Capacito
r ）を形成するための領域が確保できない。したがっ
て、上記キャパシタを形成することが困難である。もし
十分な容量を有する上記キャパシタを形成するには、キ
ャパシタを形成する層を追加して形成しなければならな
い。
【０００８】また上記構造のワードトランジスタの拡散
層とビット線との接続では、第１，第２のワード線を形
成する１層目のｐｏｌｙ−Ｓｉ膜の段差を利用して自己
整合的に形成したコンタクトホールを用いている場合特
に、当該コンタクトホールのアスペクト比が非常に大き
くなる。このため、ビット線をカバリッジ良くコンタク
トホール内に埋め込んで形成することが極めて困難であ
る。したがって、ビット線の配線信頼性が低下する。
層とビット線との接続では、第１，第２のワード線を形
成する１層目のｐｏｌｙ−Ｓｉ膜の段差を利用して自己
整合的に形成したコンタクトホールを用いている場合特
に、当該コンタクトホールのアスペクト比が非常に大き
くなる。このため、ビット線をカバリッジ良くコンタク
トホール内に埋め込んで形成することが極めて困難であ
る。したがって、ビット線の配線信頼性が低下する。
【０００９】本発明は、ソフトエラー対策用のキャパシ
タを形成する領域を確保する、ＴＦＴのチャネル長を十
分に確保する、または信頼性の高いビットコンタクトの
形成する等に優れたスタティックＲＡＭを提供すること
を目的とする。
タを形成する領域を確保する、ＴＦＴのチャネル長を十
分に確保する、または信頼性の高いビットコンタクトの
形成する等に優れたスタティックＲＡＭを提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたスタティックＲＡＭである。すな
わち、スタティックＲＡＭを構成する第１のドライバト
ランジスタのパターンと第２のドライバトランジスタの
パターンとを点対称に配設し、また第１のワードトラン
ジスタのパターンと第２のワードトランジスタのパター
ンとを点対称に配設して、さらに第１の負荷素子のパタ
ーンと第２の負荷素子のパターンとを非対称に配置した
ものである。例えば、第１，第２の負荷素子をＴＦＴで
形成し、第１の負荷素子のチャネル領域を当該メモリセ
ルの領域外に延長して形成し、メモリセルの領域内に、
第２の負荷素子のチャネル領域に接続するチャネル配線
を設けたものである。あるいは、上記延長したチャネル
領域の少なくとも一部分にキャパシタを形成したもので
ある。
成するためになされたスタティックＲＡＭである。すな
わち、スタティックＲＡＭを構成する第１のドライバト
ランジスタのパターンと第２のドライバトランジスタの
パターンとを点対称に配設し、また第１のワードトラン
ジスタのパターンと第２のワードトランジスタのパター
ンとを点対称に配設して、さらに第１の負荷素子のパタ
ーンと第２の負荷素子のパターンとを非対称に配置した
ものである。例えば、第１，第２の負荷素子をＴＦＴで
形成し、第１の負荷素子のチャネル領域を当該メモリセ
ルの領域外に延長して形成し、メモリセルの領域内に、
第２の負荷素子のチャネル領域に接続するチャネル配線
を設けたものである。あるいは、上記延長したチャネル
領域の少なくとも一部分にキャパシタを形成したもので
ある。
【００１１】または、一方のワードトランジスタの拡散
層に接続するもので当該ワードトランジスタにオーバラ
ップする状態に配設した配線と当該配線上に形成したビ
ットコンタクト部とを介して、上記拡散層に接続するビ
ット線を設けたものである。
層に接続するもので当該ワードトランジスタにオーバラ
ップする状態に配設した配線と当該配線上に形成したビ
ットコンタクト部とを介して、上記拡散層に接続するビ
ット線を設けたものである。
【００１２】
【作用】上記構造のスタティックＲＡＭでは、各第１，
第２のドライバトランジスタのパターンを点対称に配設
するとともに、各第１，第２のワードトランジスタのパ
ターンを点対称に配設し、かつ各第１，第２の負荷素子
のパターンを非対称に配置したことにより、例えば、第
１の負荷素子のチャネル領域を当該メモリセル領域外に
延長して形成することが可能になる。また、延長したチ
ャネル領域の少なくとも一部分に、例えばソフトエラー
対策用のキャパシタを形成することが可能になる。
第２のドライバトランジスタのパターンを点対称に配設
するとともに、各第１，第２のワードトランジスタのパ
ターンを点対称に配設し、かつ各第１，第２の負荷素子
のパターンを非対称に配置したことにより、例えば、第
１の負荷素子のチャネル領域を当該メモリセル領域外に
延長して形成することが可能になる。また、延長したチ
ャネル領域の少なくとも一部分に、例えばソフトエラー
対策用のキャパシタを形成することが可能になる。
【００１３】また一方のワードトランジスタの拡散層に
接続しかつ当該ワードトランジスタ上に配設した配線
と、当該配線上に形成したビットコンタクト部とを介し
て、上記拡散層に接続するビット線を設けたことによ
り、ビットコンタクト部のアスペクト比が小さくなる。
接続しかつ当該ワードトランジスタ上に配設した配線
と、当該配線上に形成したビットコンタクト部とを介し
て、上記拡散層に接続するビット線を設けたことによ
り、ビットコンタクト部のアスペクト比が小さくなる。
【００１４】
【実施例】本発明の第１の実施例を図１のレイアウト図
および図２の回路図により説明する。図に示すように、
メモリセル１１の領域内に、第１のインバータ１２と第
２のインバータ１３とで形成したフリップフロップ１４
が設けられている。このフリップフロップには第１のワ
ードトランジスタ１５と第２のワードトランジスタ１６
とが接続されている。
および図２の回路図により説明する。図に示すように、
メモリセル１１の領域内に、第１のインバータ１２と第
２のインバータ１３とで形成したフリップフロップ１４
が設けられている。このフリップフロップには第１のワ
ードトランジスタ１５と第２のワードトランジスタ１６
とが接続されている。
【００１５】上記第１のインバータ１２を構成する第１
のドライバトランジスタ１７のゲート電極２１と上記第
２のインバータ１３を構成する第２のドライバトランジ
スタ１８のゲート電極２２とは、点Ｏを中心とする点対
称になる状態に配設されている。また上記第１のワード
トランジスタ１５のゲート電極を含むワード線２３と上
記第２のワードトランジスタ１６のゲート電極を含むワ
ード線２４とは、上記点Ｏを中心とする点対称になる状
態に配設されている。さらに第１，第２のワードトラン
ジスタ１５，１６の拡散層領域２５，２６とそれらに接
続する上記第１，第２のドライバトランジスタ１７，１
８のそれぞれの拡散層領域２７，２８とが、上記点Ｏを
中心とする点対称になる状態に配設されている。
のドライバトランジスタ１７のゲート電極２１と上記第
２のインバータ１３を構成する第２のドライバトランジ
スタ１８のゲート電極２２とは、点Ｏを中心とする点対
称になる状態に配設されている。また上記第１のワード
トランジスタ１５のゲート電極を含むワード線２３と上
記第２のワードトランジスタ１６のゲート電極を含むワ
ード線２４とは、上記点Ｏを中心とする点対称になる状
態に配設されている。さらに第１，第２のワードトラン
ジスタ１５，１６の拡散層領域２５，２６とそれらに接
続する上記第１，第２のドライバトランジスタ１７，１
８のそれぞれの拡散層領域２７，２８とが、上記点Ｏを
中心とする点対称になる状態に配設されている。
【００１６】さらに上記第１のインバータ１２における
第１の負荷素子（この負荷素子はＴＦＴで構成されるの
で、以下第１のＴＦＴと記す）１９のゲート電極２９と
上記第２のインバータ１３における第２の負荷素子（こ
の負荷素子はＴＦＴで構成されるので、以下第２のＴＦ
Ｔと記す）２０のゲート電極３０とは、点Ｏを中心とす
る点対称になる状態に配設されている。
第１の負荷素子（この負荷素子はＴＦＴで構成されるの
で、以下第１のＴＦＴと記す）１９のゲート電極２９と
上記第２のインバータ１３における第２の負荷素子（こ
の負荷素子はＴＦＴで構成されるので、以下第２のＴＦ
Ｔと記す）２０のゲート電極３０とは、点Ｏを中心とす
る点対称になる状態に配設されている。
【００１７】また上記第１のＴＦＴ１９のチャネル領域
３１と上記第２のＴＦＴ２０のチャネル領域３２とは、
非対称になる状態に配設されている。すなわち、上記チ
ャネル領域３１に接続するチャネル配線４１がメモリセ
ル１１の領域内に形成されていて、上記チャネル領域３
２に接続するチャネル配線４２は同メモリセル１１の領
域外に形成されている。さらにチャネル領域３２はチャ
ネル領域３１よりも長く形成されている。上記の如く
に、スタティックＲＡＭ１の各構成部品はレイアウトさ
れている。
３１と上記第２のＴＦＴ２０のチャネル領域３２とは、
非対称になる状態に配設されている。すなわち、上記チ
ャネル領域３１に接続するチャネル配線４１がメモリセ
ル１１の領域内に形成されていて、上記チャネル領域３
２に接続するチャネル配線４２は同メモリセル１１の領
域外に形成されている。さらにチャネル領域３２はチャ
ネル領域３１よりも長く形成されている。上記の如く
に、スタティックＲＡＭ１の各構成部品はレイアウトさ
れている。
【００１８】上記構成のスタティックＲＡＭ１では、第
２のＴＦＴ２０のチャネル長Ｌが長くなる。したがっ
て、メモリセル１１におけるデータの保持安定性が高ま
る。
２のＴＦＴ２０のチャネル長Ｌが長くなる。したがっ
て、メモリセル１１におけるデータの保持安定性が高ま
る。
【００１９】次に第２の実施例を、図３のレイアウト図
により説明する。図に示すように、スタティックＲＡＭ
２は、上記図１，図２で説明したスタティックＲＡＭ
（１）において、第２のＴＦＴ２０の延長したチャネル
領域３３の少なくとも一部分にキャパシタ５０を形成し
たものである。なお、他の構成部品は上記第１の実施例
で説明したと同様なので、ここでの説明は省略する。
により説明する。図に示すように、スタティックＲＡＭ
２は、上記図１，図２で説明したスタティックＲＡＭ
（１）において、第２のＴＦＴ２０の延長したチャネル
領域３３の少なくとも一部分にキャパシタ５０を形成し
たものである。なお、他の構成部品は上記第１の実施例
で説明したと同様なので、ここでの説明は省略する。
【００２０】上記構造のスタティックＲＡＭ２では、第
２のＴＦＴ２０のチャネル領域３３にキャパシタ５０を
設けたことにより、メモリセル１１の静電容量が増大す
ることになる。その結果、メモリセル１１がソフトエラ
ーに対して強くなる。
２のＴＦＴ２０のチャネル領域３３にキャパシタ５０を
設けたことにより、メモリセル１１の静電容量が増大す
ることになる。その結果、メモリセル１１がソフトエラ
ーに対して強くなる。
【００２１】次に第３の実施例を、図４のレイアウト図
および図５のビットコンタクト部の概略構成断面図によ
り説明する。図に示すように、スタティックＲＡＭ３で
は、上記図１，図２で説明したスタティックＲＡＭ
（１）において、ビットコンタクト部の位置を変えてあ
る。すなわち、上記第１，第２のワードトランジスタ１
５，（１６）のうち。例えば第１のワードトランジスタ
１５上には、絶縁膜７１を介して、当該第１のワードト
ランジスタ１５の拡散層３４に接続する配線６１が配設
されている。この配線６１は、例えばＴＦＴゲート電極
７２と同じ層のポリシリコン膜や、また別の例ではＴＦ
Ｔゲート電極７２とは別の記憶ノード８０を形成する３
層目のｐｏｌｙ−Ｓｉ膜７２で形成される。上記３層目
のｐｏｌｙ−Ｓｉ膜７２と上記拡散層３４との接続は、
３層目のｐｏｌｙ−Ｓｉ膜７２を拡散層３４に直接接続
してもよいが、例えば図に示すように、２層目のｐｏｌ
ｙ−Ｓｉ膜７３とその上面に形成した、例えばシリサイ
ドよりなる低抵抗層７４とを介した構造としてもよい。
および図５のビットコンタクト部の概略構成断面図によ
り説明する。図に示すように、スタティックＲＡＭ３で
は、上記図１，図２で説明したスタティックＲＡＭ
（１）において、ビットコンタクト部の位置を変えてあ
る。すなわち、上記第１，第２のワードトランジスタ１
５，（１６）のうち。例えば第１のワードトランジスタ
１５上には、絶縁膜７１を介して、当該第１のワードト
ランジスタ１５の拡散層３４に接続する配線６１が配設
されている。この配線６１は、例えばＴＦＴゲート電極
７２と同じ層のポリシリコン膜や、また別の例ではＴＦ
Ｔゲート電極７２とは別の記憶ノード８０を形成する３
層目のｐｏｌｙ−Ｓｉ膜７２で形成される。上記３層目
のｐｏｌｙ−Ｓｉ膜７２と上記拡散層３４との接続は、
３層目のｐｏｌｙ−Ｓｉ膜７２を拡散層３４に直接接続
してもよいが、例えば図に示すように、２層目のｐｏｌ
ｙ−Ｓｉ膜７３とその上面に形成した、例えばシリサイ
ドよりなる低抵抗層７４とを介した構造としてもよい。
【００２２】さらに配線６１上には、層間絶縁膜７５に
形成したビットコンタクト部６２が設けられている。上
記層間絶縁膜７５上には、上記ビットコンタクト部６２
に接続するビット線６３が配設されている。したがっ
て、ビット線６３は、配線６１とビットコンタクト部６
２とを介して第１のワードトランジスタ１５の拡散層３
４に接続される。なお、ビット線６３の下側にはバリア
メタル７６が形成されている。
形成したビットコンタクト部６２が設けられている。上
記層間絶縁膜７５上には、上記ビットコンタクト部６２
に接続するビット線６３が配設されている。したがっ
て、ビット線６３は、配線６１とビットコンタクト部６
２とを介して第１のワードトランジスタ１５の拡散層３
４に接続される。なお、ビット線６３の下側にはバリア
メタル７６が形成されている。
【００２３】上記構成のスタティックＲＡＭ３では、ビ
ットコンタクト部６２を第１のワードトランジスタ１５
上に設けたことにより、ビットコンタクト部６２のアス
ペクト比が小さくなる。したがって、ビット線６３の配
線信頼性が向上する。
ットコンタクト部６２を第１のワードトランジスタ１５
上に設けたことにより、ビットコンタクト部６２のアス
ペクト比が小さくなる。したがって、ビット線６３の配
線信頼性が向上する。
【００２４】なお上記スタティックＲＡＭ３において、
図６のビットコンタクト部の概略構成断面図に示すよう
に、配線６１は、例えば２層目のｐｏｌｙ−Ｓｉ膜７３
と低抵抗層７４とで形成し、ビットコンタクト６２を介
してビット線６３を接続することも可能である。
図６のビットコンタクト部の概略構成断面図に示すよう
に、配線６１は、例えば２層目のｐｏｌｙ−Ｓｉ膜７３
と低抵抗層７４とで形成し、ビットコンタクト６２を介
してビット線６３を接続することも可能である。
【００２５】また図には示さないが、ワード線とドライ
バトランジスタのゲート電極とを、同層の膜（例えばｐ
ｏｌｙ−Ｓｉ膜）で形成しない場合には、ワード線を先
に形成し、その後ドライバトランジスタのゲート電極を
形成する際に、このゲート電極を形成する膜（例えばｐ
ｏｌｙ−Ｓｉ膜）で配線を形成することも可能である。
バトランジスタのゲート電極とを、同層の膜（例えばｐ
ｏｌｙ−Ｓｉ膜）で形成しない場合には、ワード線を先
に形成し、その後ドライバトランジスタのゲート電極を
形成する際に、このゲート電極を形成する膜（例えばｐ
ｏｌｙ−Ｓｉ膜）で配線を形成することも可能である。
【００２６】
【発明の効果】以上、説明したように請求項１〜３の発
明によれば、各第１，第２のドライバトランジスタのパ
ターン同士と、各第１，第２のワードトランジスタのパ
ターン同士とを互いに点対称になる状態に配設し、各第
１，第２の負荷素子のパターン同士を非対称に配置した
ので、第１のＴＦＴのチャネル領域を当該メモリセル領
域外に延長して形成することができる。よって、第１の
ＴＦＴのチャネル長を長くすることが可能になるので、
メモリセル１１におけるデータ保持安定性が高めること
ができる。またチャネル領域を延長したので、その部分
にキャパシタを形成することができる。よって、このキ
ャパシタによって、メモリセルの静電容量が増大するの
で、ソフトエラー耐性の向上を図ることができる。
明によれば、各第１，第２のドライバトランジスタのパ
ターン同士と、各第１，第２のワードトランジスタのパ
ターン同士とを互いに点対称になる状態に配設し、各第
１，第２の負荷素子のパターン同士を非対称に配置した
ので、第１のＴＦＴのチャネル領域を当該メモリセル領
域外に延長して形成することができる。よって、第１の
ＴＦＴのチャネル長を長くすることが可能になるので、
メモリセル１１におけるデータ保持安定性が高めること
ができる。またチャネル領域を延長したので、その部分
にキャパシタを形成することができる。よって、このキ
ャパシタによって、メモリセルの静電容量が増大するの
で、ソフトエラー耐性の向上を図ることができる。
【００２７】また請求項４の発明によれば、一方のワー
ドトランジスタの拡散層に接続する配線をワードトラン
ジスタ上に配設し、この配線上にビットコンタクト部を
形成してビット線を接続したので、ビットコンタクト部
のアスペクト比が従来よりも小さくなる。よって、ビッ
ト線の配線信頼性の向上が図れる。
ドトランジスタの拡散層に接続する配線をワードトラン
ジスタ上に配設し、この配線上にビットコンタクト部を
形成してビット線を接続したので、ビットコンタクト部
のアスペクト比が従来よりも小さくなる。よって、ビッ
ト線の配線信頼性の向上が図れる。
【図１】第１の実施例のレイアウト図である。
【図２】第１の実施例の回路図である。
【図３】第２の実施例のレイアウト図である。
【図４】第３の実施例のレイアウト図である。
【図５】第３の実施例のビットコンタクト部の概略構成
断面図である。
断面図である。
【図６】ビットコンタクト部の概略構成断面図である。
【図７】従来例のレイアウト図である。
【図８】従来例の回路図である。
【図９】従来例のビットコンタクト部の概略構成断面図
である。
である。
１ スタティックＲＡＭ ２ スタティックＲＡＭ ３ スタティックＲＡＭ １１ メモリセル １２ 第１のインバータ １３ 第２のインバータ １４ フリップフロップ １５ 第１のワードトランジスタ １６ 第２のワードトランジスタ １７ 第１のドライバトランジスタ １８ 第２のドライバトランジスタ １９ 第１の負荷素子（第１のＴＦＴ） ２０ 第２の負荷素子（第１のＴＦＴ） ２１ （第１のドライバトランジスタ）ゲート電極 ２２ （第２のドライバトランジスタ）ゲート電極 ２３ 第１のワード線 ２４ 第２のワード線 ２５ 拡散層領域 ２６ 拡散層領域 ２７ 拡散層領域 ２８ 拡散層領域 ２９ （第１のＴＦＴの）ゲート電極 ３０ （第２のＴＦＴの）ゲート電極 ３１ （第１のＴＦＴの）チャネル領域 ３２ （第２のＴＦＴの）チャネル領域 ３４ （第２のワードトランジスタの）拡散層 ４１ チャネル配線 ５０ キャパシタ ６１ 配線 ６２ ビットコンタクト部 ６３ ビット線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11 H01L 29/786
Claims (4)
- 【請求項１】 メモリセル内に、第１のインバータと第
２のインバータとで形成したフリップフロップと、当該
フリップフロップに接続する第１のワードトランジスタ
と第２のワードトランジスタとを設けたものであって、 前記第１のインバータを構成する第１のドライバトラン
ジスタのパターンと前記第２のインバータを構成する第
２のドライバトランジスタのパターンとを点対称になる
状態に配設するとともに、前記第１のワードトランジス
タのパターンと前記第２のワードトランジスタのパター
ンとを点対称になる状態に配設したスタティックＲＡＭ
において、 前記第１のインバータを構成する第１の負荷素子のパタ
ーンと前記第２のインバータを構成する第２の負荷素子
のパターンとを非対称に形成したことを特徴とするスタ
ティックＲＡＭ。 - 【請求項２】 請求項１記載のスタティックＲＡＭにお
いて、 前記第１，第２の負荷素子を薄膜トランジスタで形成す
るとともに、 前記第１の負荷素子のチャネル領域を当該メモリセルの
外方向に延長して形成し、 当該メモリセル領域内に、前記第２の負荷素子のチャネ
ル領域に接続するチャネル配線を設けたことを特徴とす
るスタティックＲＡＭ。 - 【請求項３】 請求項２記載のスタティックＲＡＭにお
いて、 前記延長したチャネル領域の少なくとも一部分にキャパ
シタを形成したことを特徴とするスタティックＲＡＭ。 - 【請求項４】 前記請求項１，請求項２または請求項３
のスタティックＲＡＭにおいて、 前記一方のワードトランジスタの拡散層に接続するもの
で当該ワードトランジスタにオーバラップする状態に配
設した配線と当該配線上に形成したビットコンタクト部
とを介して、前記拡散層に接続するビット線を設けたこ
とを特徴とするスタティックＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32234892A JP3328971B2 (ja) | 1992-11-06 | 1992-11-06 | スタティックｒａｍ |
| KR1019930022259A KR100286113B1 (ko) | 1992-11-06 | 1993-10-26 | 정적램 |
| US08/509,638 US6246605B1 (en) | 1992-11-06 | 1995-07-31 | Static RAM with improved memory cell pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32234892A JP3328971B2 (ja) | 1992-11-06 | 1992-11-06 | スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151778A JPH06151778A (ja) | 1994-05-31 |
| JP3328971B2 true JP3328971B2 (ja) | 2002-09-30 |
Family
ID=18142642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32234892A Expired - Fee Related JP3328971B2 (ja) | 1992-11-06 | 1992-11-06 | スタティックｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6246605B1 (ja) |
| JP (1) | JP3328971B2 (ja) |
| KR (1) | KR100286113B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126604A (ja) | 1997-07-03 | 1999-01-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4009810B2 (ja) * | 2000-04-11 | 2007-11-21 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP4000436B2 (ja) * | 2000-04-27 | 2007-10-31 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP3386037B2 (ja) * | 2000-06-15 | 2003-03-10 | セイコーエプソン株式会社 | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3032333A1 (de) * | 1980-08-27 | 1982-04-22 | Siemens AG, 1000 Berlin und 8000 München | Monolithische statische speicherzelle und verfahren zu ihrem betrieb |
| JPS58185093A (ja) * | 1982-04-21 | 1983-10-28 | Mitsubishi Electric Corp | マイクロプロセツサ |
| US4841481A (en) * | 1985-10-25 | 1989-06-20 | Hitachi, Ltd. | Semiconductor memory device |
| US4833644A (en) * | 1986-08-26 | 1989-05-23 | General Electric Company | Memory cell circuit having radiation hardness |
| US5018102A (en) * | 1988-12-20 | 1991-05-21 | Texas Instruments, Incorporated | Memory having selected state on power-up |
| US5241204A (en) * | 1990-07-25 | 1993-08-31 | Sony Corporation | Semiconductor memory |
| JPH05235304A (ja) * | 1992-02-25 | 1993-09-10 | Sony Corp | Ｔｆｔ負荷型ｓｒａｍ |
-
1992
- 1992-11-06 JP JP32234892A patent/JP3328971B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-26 KR KR1019930022259A patent/KR100286113B1/ko not_active IP Right Cessation
-
1995
- 1995-07-31 US US08/509,638 patent/US6246605B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151778A (ja) | 1994-05-31 |
| US6246605B1 (en) | 2001-06-12 |
| KR100286113B1 (ko) | 2001-04-16 |
| KR940012639A (ko) | 1994-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3285438B2 (ja) | 半導体記憶装置 | |
| JPH03114256A (ja) | 半導体記憶装置 | |
| JPH11297856A (ja) | スタティック半導体記憶装置 | |
| US6710412B2 (en) | Static semiconductor memory device | |
| JPH06169071A (ja) | 半導体記憶装置 | |
| JP2998679B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3328971B2 (ja) | スタティックｒａｍ | |
| JP2933010B2 (ja) | 半導体装置 | |
| JP3179368B2 (ja) | スタティック型メモリセル | |
| KR100261391B1 (ko) | 반도체 기억 장치 | |
| JP3526164B2 (ja) | 半導体記憶装置のレイアウト構造 | |
| KR100377082B1 (ko) | 반도체 장치 | |
| JP3695906B2 (ja) | 半導体メモリ装置 | |
| JP2000133725A (ja) | 半導体記憶装置 | |
| JP3253782B2 (ja) | 半導体記憶装置 | |
| KR100312144B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JP2001308204A (ja) | 半導体記憶装置 | |
| JP2001203278A (ja) | 半導体記憶装置 | |
| JP3089638B2 (ja) | 半導体メモリ装置 | |
| JP3147144B2 (ja) | 半導体装置及びその製造方法 | |
| JP3319872B2 (ja) | 半導体記憶装置 | |
| JP3132437B2 (ja) | 半導体記憶装置 | |
| JPH06151776A (ja) | 薄膜トランジスタ型スタティックｒａｍ | |
| JPH08130257A (ja) | 半導体メモリー装置 | |
| JPH06132498A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |