JPH06151776A - 薄膜トランジスタ型スタティックｒａｍ - Google Patents
薄膜トランジスタ型スタティックｒａｍInfo
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- JPH06151776A JPH06151776A JP4316031A JP31603192A JPH06151776A JP H06151776 A JPH06151776 A JP H06151776A JP 4316031 A JP4316031 A JP 4316031A JP 31603192 A JP31603192 A JP 31603192A JP H06151776 A JPH06151776 A JP H06151776A
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- film transistor
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Abstract
(57)【要約】
【目的】 本発明は、ＴＦＴ型ＳＲＡＭにおいて、ノー
ドコンタクトの位置を変えることで、ＴＦＴのチャネル
長を長くしてデータの記憶保持特性の向上を図り、ソフ
トエラー対策用のキャパシタの形成を可能にする。 【構成】 ワード線12，13間に駆動トランジスタのゲー
ト電極20，21をワード線12，13に対してほぼ直角方向に
配設したＴＦＴ型ＳＲＡＭ1 であって、ゲート電極20，
21の蓄積ノード25，24側をワード線13，12側に延長し、
蓄積ノード24，25をシェアードコンタクトで形成したも
のである。またＴＦＴ26，28のチャネル領域27，29をワ
ード線13，12側に延長し、駆動トランジスタのゲート電
極20，21を延長した部分にＴＦＴ26，28のノードコンタ
クト34，35を設けたものである。また例えばＴＦＴ26の
チャネル領域27の一部分にキャパシタ（図示せず）を形
成したものである。
ドコンタクトの位置を変えることで、ＴＦＴのチャネル
長を長くしてデータの記憶保持特性の向上を図り、ソフ
トエラー対策用のキャパシタの形成を可能にする。 【構成】 ワード線12，13間に駆動トランジスタのゲー
ト電極20，21をワード線12，13に対してほぼ直角方向に
配設したＴＦＴ型ＳＲＡＭ1 であって、ゲート電極20，
21の蓄積ノード25，24側をワード線13，12側に延長し、
蓄積ノード24，25をシェアードコンタクトで形成したも
のである。またＴＦＴ26，28のチャネル領域27，29をワ
ード線13，12側に延長し、駆動トランジスタのゲート電
極20，21を延長した部分にＴＦＴ26，28のノードコンタ
クト34，35を設けたものである。また例えばＴＦＴ26の
チャネル領域27の一部分にキャパシタ（図示せず）を形
成したものである。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ型ス
タティックＲＡＭに関するものである。
タティックＲＡＭに関するものである。
【０００２】
【従来の技術】負荷素子に薄膜トランジスタ〔以下ＴＦ
Ｔ（Thin Film Transistor）と記す〕を用いた従来の
薄膜トランジスタ型スタティックＲＡＭ〔以下ＴＦＴ型
ＳＲＡＭと記す〕では、ベリードコンタクト（Buried
Contact ）により駆動トランジスタのゲート電極が蓄積
ノード拡散層に接続されている。このようなＴＦＴ型Ｓ
ＲＡＭのメモリセルを、図５のレイアウト図および図６
のレイアウト図により説明する。
Ｔ（Thin Film Transistor）と記す〕を用いた従来の
薄膜トランジスタ型スタティックＲＡＭ〔以下ＴＦＴ型
ＳＲＡＭと記す〕では、ベリードコンタクト（Buried
Contact ）により駆動トランジスタのゲート電極が蓄積
ノード拡散層に接続されている。このようなＴＦＴ型Ｓ
ＲＡＭのメモリセルを、図５のレイアウト図および図６
のレイアウト図により説明する。
【０００３】図に示すように、ＴＦＴ型ＳＲＡＭのメモ
リセル７１では、１メモリセル内に２本のワード線７
２，７３が配設されている。各ワード線７２，７３に
は、ワードトランジスタ７４，７５が形成されている。
このワードトランジスタ７４，７５は、ワード線７２，
７３の一部分をゲート電極７６，７７としている。
リセル７１では、１メモリセル内に２本のワード線７
２，７３が配設されている。各ワード線７２，７３に
は、ワードトランジスタ７４，７５が形成されている。
このワードトランジスタ７４，７５は、ワード線７２，
７３の一部分をゲート電極７６，７７としている。
【０００４】また各ワード線７２，７３間には、駆動ト
ランジスタ７８，７９が配設されている。これらの駆動
トランジスタ７８，７９のゲート電極８０，８１は、上
記各ワード線７２，７３に対してほぼ直角に配設されて
いる。さらに各ゲート電極８０，８１のそれぞれの一端
は、他方の駆動トランジスタ７９，７８のゲート電極８
１，８０の一方側に形成される蓄積ノード拡散層８２，
８３に接続されている。この接続部分が蓄積ノード８
４，８５になる。各蓄積ノード８４，８５はベリードコ
ンタクトにより形成されている。
ランジスタ７８，７９が配設されている。これらの駆動
トランジスタ７８，７９のゲート電極８０，８１は、上
記各ワード線７２，７３に対してほぼ直角に配設されて
いる。さらに各ゲート電極８０，８１のそれぞれの一端
は、他方の駆動トランジスタ７９，７８のゲート電極８
１，８０の一方側に形成される蓄積ノード拡散層８２，
８３に接続されている。この接続部分が蓄積ノード８
４，８５になる。各蓄積ノード８４，８５はベリードコ
ンタクトにより形成されている。
【０００５】上記各ゲート電極８０，８１上には、当該
各ゲート電極８０，８１方向に沿ってＴＦＴ８６，８７
のチャネル領域８８，８９が形成されている。各チャネ
ル領域８８，８９には、ワード線７２，７３上に配設し
たチャネル配線９０，９１が接続されている。ＴＦＴ８
６，８７のゲート電極９２，９３は、上記チャネル配線
９０，９１に対して平行にかつ各チャネル領域８８，８
９にオーバラップする状態に配設されている。したがっ
て、ＴＦＴ８６，８７のチャネル長は、上記駆動トラン
ジスタ７８，７９のゲート電極８０，８１に沿った方向
になる。
各ゲート電極８０，８１方向に沿ってＴＦＴ８６，８７
のチャネル領域８８，８９が形成されている。各チャネ
ル領域８８，８９には、ワード線７２，７３上に配設し
たチャネル配線９０，９１が接続されている。ＴＦＴ８
６，８７のゲート電極９２，９３は、上記チャネル配線
９０，９１に対して平行にかつ各チャネル領域８８，８
９にオーバラップする状態に配設されている。したがっ
て、ＴＦＴ８６，８７のチャネル長は、上記駆動トラン
ジスタ７８，７９のゲート電極８０，８１に沿った方向
になる。
【０００６】またＴＦＴ８６，８７のゲート電極９２，
９３は、上記ゲート電極８０，８１に設けたノードコン
タクト９４，９５によって、当該ゲート電極８０，８１
に接続されている。
９３は、上記ゲート電極８０，８１に設けたノードコン
タクト９４，９５によって、当該ゲート電極８０，８１
に接続されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成のＴＦＴ型ＳＲＡＭでは、ワード線や駆動トランジス
タのゲート電極を形成するための１層目のｐｏｌｙ−Ｓ
ｉ膜をエッチングする際に、蓄積ノード拡散層の上層が
エッチングされる。このため、駆動トランジスタのゲー
ト電極と蓄積ノード拡散層との段差が大きくなる。
成のＴＦＴ型ＳＲＡＭでは、ワード線や駆動トランジス
タのゲート電極を形成するための１層目のｐｏｌｙ−Ｓ
ｉ膜をエッチングする際に、蓄積ノード拡散層の上層が
エッチングされる。このため、駆動トランジスタのゲー
ト電極と蓄積ノード拡散層との段差が大きくなる。
【０００８】また駆動トランジスタのゲート電極と蓄積
ノード拡散層とは蓄積ノードを介してなされていて、Ｔ
ＦＴのゲート電極と駆動トランジスタのゲート電極との
接続はノードコンタクトとを介してなされている。この
ため、ＴＦＴのゲート電極がコンタクト部の形成位置に
よって制約されるために、ＴＦＴのチャネル長を長くす
る状態に、当該ゲート電極を形成することができない。
したがって、高い記憶保持特性が得られない。
ノード拡散層とは蓄積ノードを介してなされていて、Ｔ
ＦＴのゲート電極と駆動トランジスタのゲート電極との
接続はノードコンタクトとを介してなされている。この
ため、ＴＦＴのゲート電極がコンタクト部の形成位置に
よって制約されるために、ＴＦＴのチャネル長を長くす
る状態に、当該ゲート電極を形成することができない。
したがって、高い記憶保持特性が得られない。
【０００９】さらに、α線によって、蓄積ノード拡散層
に不必要なキャリアが発生した場合には、ソフトエラー
を引き起こす。この結果、ＴＦＴ型ＳＲＡＭは誤動作を
起こす。そこでＴＦＴのゲート電極とチャネルとよりな
るソフトエラー対策用のキャパシタを形成しようとして
も、このキャパシタの形成領域の確保が難しい。このた
め、ソフトエラー対策が十分に行えない。
に不必要なキャリアが発生した場合には、ソフトエラー
を引き起こす。この結果、ＴＦＴ型ＳＲＡＭは誤動作を
起こす。そこでＴＦＴのゲート電極とチャネルとよりな
るソフトエラー対策用のキャパシタを形成しようとして
も、このキャパシタの形成領域の確保が難しい。このた
め、ソフトエラー対策が十分に行えない。
【００１０】本発明は、データ保持の安定性に優れてい
るとともにソフトエラー耐性に優れた薄膜トランジスタ
型スタティックＲＡＭを提供することを目的とする。
るとともにソフトエラー耐性に優れた薄膜トランジスタ
型スタティックＲＡＭを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた薄膜トランジスタ型スタティック
ＲＡＭ（ＴＦＴ型ＳＲＡＭ）である。すなわち、第１の
ＴＦＴ型ＳＲＡＭとしては、駆動トランジスタと薄膜ト
ランジスタとよりなるインバータを対にしてフリップフ
ロップが構成されている。また各インバータにおける駆
動トランジスタと薄膜トランジスタとを接続する蓄積ノ
ードにはワードトランジスタが接続されている。これら
のワードトランジスタのゲート電極はワード線の一部分
で形成されている。各駆動トランジスタのゲート電極
は、ワード線に対してほぼ直角に配設されていて、蓄積
ノード側がワード線方向に延長されている。また各蓄積
ノードはシェアードコンタクト（SharedContact ）によ
り形成されている。
成するためになされた薄膜トランジスタ型スタティック
ＲＡＭ（ＴＦＴ型ＳＲＡＭ）である。すなわち、第１の
ＴＦＴ型ＳＲＡＭとしては、駆動トランジスタと薄膜ト
ランジスタとよりなるインバータを対にしてフリップフ
ロップが構成されている。また各インバータにおける駆
動トランジスタと薄膜トランジスタとを接続する蓄積ノ
ードにはワードトランジスタが接続されている。これら
のワードトランジスタのゲート電極はワード線の一部分
で形成されている。各駆動トランジスタのゲート電極
は、ワード線に対してほぼ直角に配設されていて、蓄積
ノード側がワード線方向に延長されている。また各蓄積
ノードはシェアードコンタクト（SharedContact ）によ
り形成されている。
【００１２】第２のＴＦＴ型ＳＲＡＭとしては、ＴＦＴ
のチャネル領域をワード線側に延長して形成するととも
に、駆動トランジスタのゲート電極を延長した部分にＴ
ＦＴのノードコンタクトを設けたものである。
のチャネル領域をワード線側に延長して形成するととも
に、駆動トランジスタのゲート電極を延長した部分にＴ
ＦＴのノードコンタクトを設けたものである。
【００１３】また第３のＴＦＴ型ＳＲＡＭとしては、上
記ＴＦＴ型ＳＲＡＭにおいて、上記ＴＦＴのチャネル領
域の一部分に、当該チャネル領域と当該ＴＦＴのゲート
電極とでキャパシタを形成したものである。
記ＴＦＴ型ＳＲＡＭにおいて、上記ＴＦＴのチャネル領
域の一部分に、当該チャネル領域と当該ＴＦＴのゲート
電極とでキャパシタを形成したものである。
【００１４】さらに第４のＴＦＴ型ＳＲＡＭとしては、
上記ＴＦＴ型ＳＲＡＭにおいて、一方のＴＦＴのチャネ
ル領域に接続するチャネル配線を当該メモリセル領域内
に形成するとともに、他方のＴＦＴのチャネル領域に接
続するチャネル配線を当該メモリセル領域外に形成し
て、ＴＦＴのチャネル領域の一部分に、当該チャネル領
域と当該ＴＦＴのゲート電極とでキャパシタを形成した
ものである。
上記ＴＦＴ型ＳＲＡＭにおいて、一方のＴＦＴのチャネ
ル領域に接続するチャネル配線を当該メモリセル領域内
に形成するとともに、他方のＴＦＴのチャネル領域に接
続するチャネル配線を当該メモリセル領域外に形成し
て、ＴＦＴのチャネル領域の一部分に、当該チャネル領
域と当該ＴＦＴのゲート電極とでキャパシタを形成した
ものである。
【００１５】
【作用】第１のＴＦＴ型ＳＲＡＭでは、各駆動トランジ
スタのゲート電極をワード線に対してほぼ直角に配設
し、その蓄積ノード側をワード線方向に延長するととも
に、各蓄積ノードをシェアードコンタクト（Shared Co
ntact ）により形成したことにより、駆動トランジスタ
のゲート電極を形成する際に、基板に形成した蓄積ノー
ドの上層がエッチングされることがなくなる。
スタのゲート電極をワード線に対してほぼ直角に配設
し、その蓄積ノード側をワード線方向に延長するととも
に、各蓄積ノードをシェアードコンタクト（Shared Co
ntact ）により形成したことにより、駆動トランジスタ
のゲート電極を形成する際に、基板に形成した蓄積ノー
ドの上層がエッチングされることがなくなる。
【００１６】第２のＴＦＴ型ＳＲＡＭでは、ＴＦＴのチ
ャネル領域をワード線側に延長して形成するとともに、
駆動トランジスタのゲート電極を延長した部分にＴＦＴ
のノードコンタクトを設けたことにより、ＴＦＴの実効
チャネル長が長くなる。
ャネル領域をワード線側に延長して形成するとともに、
駆動トランジスタのゲート電極を延長した部分にＴＦＴ
のノードコンタクトを設けたことにより、ＴＦＴの実効
チャネル長が長くなる。
【００１７】第３のＴＦＴ型ＳＲＡＭでは、ＴＦＴのチ
ャネル領域の一部分に、当該チャネル領域と当該ＴＦＴ
のゲート電極とでキャパシタを形成したことにより、十
分な容量のキャパシタが形成される。したがって、ソフ
トエラー耐性が高まる。
ャネル領域の一部分に、当該チャネル領域と当該ＴＦＴ
のゲート電極とでキャパシタを形成したことにより、十
分な容量のキャパシタが形成される。したがって、ソフ
トエラー耐性が高まる。
【００１８】第４のＴＦＴ型ＳＲＡＭでは、一方のＴＦ
Ｔのチャネル領域に接続するチャネル配線を当該メモリ
セル領域内に形成するとともに、他方のＴＦＴのチャネ
ル領域に接続するチャネル配線を当該メモリセル領域外
に形成して、ＴＦＴのチャネル領域の一部分に、当該チ
ャネル領域と当該ＴＦＴのゲート電極とキャパシタとを
形成したことにより、十分な容量のキャパシタが形成さ
れる。したがって、上記第３のＴＦＴ型ＳＲＡＭよりも
ソフトエラー耐性がさらに高まる。
Ｔのチャネル領域に接続するチャネル配線を当該メモリ
セル領域内に形成するとともに、他方のＴＦＴのチャネ
ル領域に接続するチャネル配線を当該メモリセル領域外
に形成して、ＴＦＴのチャネル領域の一部分に、当該チ
ャネル領域と当該ＴＦＴのゲート電極とキャパシタとを
形成したことにより、十分な容量のキャパシタが形成さ
れる。したがって、上記第３のＴＦＴ型ＳＲＡＭよりも
ソフトエラー耐性がさらに高まる。
【００１９】
【実施例】本発明の第１の実施例を、図１のレイアウト
図および図２の回路図により説明する。図に示すよう
に、ＴＦＴ型ＳＲＡＭのメモリセル１１には、２本のワ
ード線１２，１３が配設されている。各ワード線１２，
１３には、当該ワード線１２，１３にはワードトランジ
スタ１４，１５が接続されている。各ワードトランジス
タ１４，１５は、ワード線１２，１３の一部分をゲート
電極１６，１７として形成されている。
図および図２の回路図により説明する。図に示すよう
に、ＴＦＴ型ＳＲＡＭのメモリセル１１には、２本のワ
ード線１２，１３が配設されている。各ワード線１２，
１３には、当該ワード線１２，１３にはワードトランジ
スタ１４，１５が接続されている。各ワードトランジス
タ１４，１５は、ワード線１２，１３の一部分をゲート
電極１６，１７として形成されている。
【００２０】また各ワード線１２，１３間には、インバ
ータ５，６を構成する駆動トランジスタ１８，１９が配
設されている。これらの駆動トランジスタ１８，１９の
ゲート電極２０，２１は、上記各ワード線１２，１３に
対してほぼ直角に配設されている。さらに上記ゲート電
極２０は、従来の駆動トランジスタのゲート電極（図示
せず）と比較して、ワード線１２側（ワードトランジス
タ１５側）に延長して形成されている。同様に、上記ゲ
ート電極２１は、ワード線１３側（ワードトランジスタ
１４側）に延長して形成されている。またゲート電極２
０の一方側に形成されている蓄積ノード拡散層２２に
は、ゲート電極２１が接続されている。この接続部分が
蓄積ノード２４になる。さらにゲート電極２１の一方側
に形成されている蓄積ノード拡散層２３には、ゲート電
極２０が接続されている。この接続部分が蓄積ノード２
５になる。しかも上記各蓄積ノード２４，２５はシェア
ードコンタクトで形成されている。
ータ５，６を構成する駆動トランジスタ１８，１９が配
設されている。これらの駆動トランジスタ１８，１９の
ゲート電極２０，２１は、上記各ワード線１２，１３に
対してほぼ直角に配設されている。さらに上記ゲート電
極２０は、従来の駆動トランジスタのゲート電極（図示
せず）と比較して、ワード線１２側（ワードトランジス
タ１５側）に延長して形成されている。同様に、上記ゲ
ート電極２１は、ワード線１３側（ワードトランジスタ
１４側）に延長して形成されている。またゲート電極２
０の一方側に形成されている蓄積ノード拡散層２２に
は、ゲート電極２１が接続されている。この接続部分が
蓄積ノード２４になる。さらにゲート電極２１の一方側
に形成されている蓄積ノード拡散層２３には、ゲート電
極２０が接続されている。この接続部分が蓄積ノード２
５になる。しかも上記各蓄積ノード２４，２５はシェア
ードコンタクトで形成されている。
【００２１】上記ゲート電極２０上には、当該ゲート電
極２０方向に沿って、しかもワード線１２に接近した状
態に、インバータ５を構成するＴＦＴ２６のチャネル領
域２７が形成されている。一方上記ゲート電極２１上に
は、当該ゲート電極２１方向に沿って、しかもワード線
１３に接近した状態に、インバータ６を構成するＴＦＴ
２８のチャネル領域２９が形成されている。上記チャネ
ル領域２７には、ワード線１２上に配設したチャネル配
線３０が接続されている。またチャネル領域２９には、
ワード線１２上に配設したチャネル配線３１が接続され
ている。
極２０方向に沿って、しかもワード線１２に接近した状
態に、インバータ５を構成するＴＦＴ２６のチャネル領
域２７が形成されている。一方上記ゲート電極２１上に
は、当該ゲート電極２１方向に沿って、しかもワード線
１３に接近した状態に、インバータ６を構成するＴＦＴ
２８のチャネル領域２９が形成されている。上記チャネ
ル領域２７には、ワード線１２上に配設したチャネル配
線３０が接続されている。またチャネル領域２９には、
ワード線１２上に配設したチャネル配線３１が接続され
ている。
【００２２】またＴＦＴ２６，２８のゲート電極３２，
３３は、当該チャネル領域２７，２９にオーバラップす
る状態に配設されている。したがって、ＴＦＴ２６，２
８のチャネル長Ｌ１，Ｌ２は、各チャネル領域２７，２
９をワード線１３，１２に接近させた分だけ長く形成さ
れる。
３３は、当該チャネル領域２７，２９にオーバラップす
る状態に配設されている。したがって、ＴＦＴ２６，２
８のチャネル長Ｌ１，Ｌ２は、各チャネル領域２７，２
９をワード線１３，１２に接近させた分だけ長く形成さ
れる。
【００２３】また、ＴＦＴ２６，２８のゲート電極３
２，３３は駆動トランジスタ１８，１９のゲート電極２
０，２１を延長した部分に設けたノードコンタクト３
４，３５によって、ゲート電極２０，２１に接続され
る。したがって、ゲート電極３２，３３は、ノードコン
タクト３４，３５、ゲート電極２１，２０、蓄積ノード
２４，２５とを介して蓄積ノード拡散層２２，２３に接
続される。
２，３３は駆動トランジスタ１８，１９のゲート電極２
０，２１を延長した部分に設けたノードコンタクト３
４，３５によって、ゲート電極２０，２１に接続され
る。したがって、ゲート電極３２，３３は、ノードコン
タクト３４，３５、ゲート電極２１，２０、蓄積ノード
２４，２５とを介して蓄積ノード拡散層２２，２３に接
続される。
【００２４】したがって、駆動トランジスタ１８とＴＦ
Ｔ２８とによってインバータ５が構成されるとともに、
駆動トランジスタ１９とＴＦＴ２６とによってインバー
タ６が構成され、各インバータ５，６によってフリップ
フロップ７が構成されている。なお上記説明において、
接地線，ビット線の説明は省略した。上記の如くに、Ｔ
ＦＴ型ＳＲＡＭ１は構成されている。
Ｔ２８とによってインバータ５が構成されるとともに、
駆動トランジスタ１９とＴＦＴ２６とによってインバー
タ６が構成され、各インバータ５，６によってフリップ
フロップ７が構成されている。なお上記説明において、
接地線，ビット線の説明は省略した。上記の如くに、Ｔ
ＦＴ型ＳＲＡＭ１は構成されている。
【００２５】上記ＴＦＴ型ＳＲＡＭ１では、蓄積ノード
２４，２５をシェアードコンタクトにより形成したこと
により、エッチングによりパターニングして駆動トラン
ジスタ１９，１８のゲート電極２１，２２を形成する際
に、蓄積ノード拡散層２２，２３はゲート絶縁膜（図示
せず）とゲート電極２１，２２を形成する膜（例えばｐ
ｏｌｙ−Ｓｉ膜）とによって覆われているので、蓄積ノ
ード拡散層２２，２３の上層がエッチングによって除去
されることがなくなる。
２４，２５をシェアードコンタクトにより形成したこと
により、エッチングによりパターニングして駆動トラン
ジスタ１９，１８のゲート電極２１，２２を形成する際
に、蓄積ノード拡散層２２，２３はゲート絶縁膜（図示
せず）とゲート電極２１，２２を形成する膜（例えばｐ
ｏｌｙ−Ｓｉ膜）とによって覆われているので、蓄積ノ
ード拡散層２２，２３の上層がエッチングによって除去
されることがなくなる。
【００２６】またゲート電源２０，２１が延長して形成
され、ＴＦＴ２６，２８のチャネル領域２７，２９もワ
ード線１２，１３側に接近させた状態に形成されるの
で、ＴＦＴ２６，２８のチャネル長Ｌ１，Ｌ２が長くな
る。
され、ＴＦＴ２６，２８のチャネル領域２７，２９もワ
ード線１２，１３側に接近させた状態に形成されるの
で、ＴＦＴ２６，２８のチャネル長Ｌ１，Ｌ２が長くな
る。
【００２７】次に第２の実施例として、上記説明したＴ
ＦＴ型ＳＲＡＭ１にキャパシタを形成したＴＦＴ型ＳＲ
ＡＭを、図３のレイアウト図により説明する。なお図で
は、上記第１の実施例で説明したと同様の構成部品には
同一番号を付し、その詳細な説明は省略する。図に示す
ように、ＴＦＴ型ＳＲＡＭ２のメモリセル１１では、例
えばＴＦＴ２６のチャネル領域２７の一部分に、当該チ
ャネル領域２７と当該ＴＦＴ２６のゲート電極３２とで
キャパシタ４１を形成したものである。このキャパシタ
４１は蓄積ノード拡散層２３側に形成される。なお、上
記同様の構造をＴＦＴ２８側に形成することによって、
キャパシタを設けることも可能である。
ＦＴ型ＳＲＡＭ１にキャパシタを形成したＴＦＴ型ＳＲ
ＡＭを、図３のレイアウト図により説明する。なお図で
は、上記第１の実施例で説明したと同様の構成部品には
同一番号を付し、その詳細な説明は省略する。図に示す
ように、ＴＦＴ型ＳＲＡＭ２のメモリセル１１では、例
えばＴＦＴ２６のチャネル領域２７の一部分に、当該チ
ャネル領域２７と当該ＴＦＴ２６のゲート電極３２とで
キャパシタ４１を形成したものである。このキャパシタ
４１は蓄積ノード拡散層２３側に形成される。なお、上
記同様の構造をＴＦＴ２８側に形成することによって、
キャパシタを設けることも可能である。
【００２８】上記ＴＦＴ型ＳＲＡＭ２では、キャパシタ
４１を形成したことにより、例えばα線によって発生し
たキャリアによって、蓄積ノード拡散層２２，２３のう
ちの高電位側の電位が低下した場合に、蓄積ノード拡散
層２２，２３のうちの低電位側の電位が低下する。この
ため、当該ＴＦＴ型ＳＲＡＭ２のソフトエラー耐性が高
まる。
４１を形成したことにより、例えばα線によって発生し
たキャリアによって、蓄積ノード拡散層２２，２３のう
ちの高電位側の電位が低下した場合に、蓄積ノード拡散
層２２，２３のうちの低電位側の電位が低下する。この
ため、当該ＴＦＴ型ＳＲＡＭ２のソフトエラー耐性が高
まる。
【００２９】次に第３の実施例として、上記説明したＴ
ＦＴ型ＳＲＡＭ２において、１メモリセル内に配設され
るチャネル配線を１本にして、キャパシタ４１の形成領
域を拡大したＴＦＴ型ＳＲＡＭを、図４のレイアウト図
により説明する。なお図では、上記第１，第２の実施例
で説明したと同様の構成部品には同一番号を付し、その
詳細な説明は省略する。
ＦＴ型ＳＲＡＭ２において、１メモリセル内に配設され
るチャネル配線を１本にして、キャパシタ４１の形成領
域を拡大したＴＦＴ型ＳＲＡＭを、図４のレイアウト図
により説明する。なお図では、上記第１，第２の実施例
で説明したと同様の構成部品には同一番号を付し、その
詳細な説明は省略する。
【００３０】図に示すように、ＴＦＴ型ＳＲＡＭ３のメ
モリセル１１では、一方のＴＦＴ２６に接続するチャネ
ル配線（図示せず）を当該メモリセル１１の領域外に形
成するとともに、他方のＴＦＴ２８に接続するチャネル
配線３１を当該メモリセル１１の領域内に形成して、Ｔ
ＦＴ２６のチャネル領域２７の一部分に、当該チャネル
領域２７と当該ＴＦＴ２６のゲート電極３２とでキャパ
シタ４１（破線の斜線で示す領域）を形成したものであ
る。
モリセル１１では、一方のＴＦＴ２６に接続するチャネ
ル配線（図示せず）を当該メモリセル１１の領域外に形
成するとともに、他方のＴＦＴ２８に接続するチャネル
配線３１を当該メモリセル１１の領域内に形成して、Ｔ
ＦＴ２６のチャネル領域２７の一部分に、当該チャネル
領域２７と当該ＴＦＴ２６のゲート電極３２とでキャパ
シタ４１（破線の斜線で示す領域）を形成したものであ
る。
【００３１】上記ＴＦＴ型ＳＲＡＭ３では、ＴＦＴ２６
に接続するチャネル配線をメモリセル１１の領域外に形
成して、キャパシタ４１の形成領域を拡大したことによ
り、形成されるキャパシタ４１は十分な容量が確保され
る。したがって、ソフトエラー耐性が、上記第２の実施
例で説明したＴＦＴ型ＳＲＡＭ２よりもさらに高まる。
に接続するチャネル配線をメモリセル１１の領域外に形
成して、キャパシタ４１の形成領域を拡大したことによ
り、形成されるキャパシタ４１は十分な容量が確保され
る。したがって、ソフトエラー耐性が、上記第２の実施
例で説明したＴＦＴ型ＳＲＡＭ２よりもさらに高まる。
【００３２】
【発明の効果】以上、説明したように請求項１の発明に
よれば、各駆動トランジスタのゲート電極をワード線に
対してほぼ直角に配設し、その蓄積ノード側をワード線
方向に延長するとともに、各蓄積ノードをシェアードコ
ンタクトにより形成したので、駆動トランジスタのゲー
ト電極を形成する際に、蓄積ノードの上層をエッチング
によって除去されることがなくなる。
よれば、各駆動トランジスタのゲート電極をワード線に
対してほぼ直角に配設し、その蓄積ノード側をワード線
方向に延長するとともに、各蓄積ノードをシェアードコ
ンタクトにより形成したので、駆動トランジスタのゲー
ト電極を形成する際に、蓄積ノードの上層をエッチング
によって除去されることがなくなる。
【００３３】請求項２の発明によれば、ＴＦＴのチャネ
ル領域をワード線側に延長して形成するとともに、駆動
トランジスタのゲート電極を延長した部分にＴＦＴのノ
ードコンタクトを設けたので、ＴＦＴのチャネル長を長
く形成することができる。このため、データの保持特性
の向上が図れる。
ル領域をワード線側に延長して形成するとともに、駆動
トランジスタのゲート電極を延長した部分にＴＦＴのノ
ードコンタクトを設けたので、ＴＦＴのチャネル長を長
く形成することができる。このため、データの保持特性
の向上が図れる。
【００３４】請求項３の発明によれば、ＴＦＴのチャネ
ル領域の一部分に、当該チャネル領域と当該ＴＦＴのゲ
ート電極とでキャパシタを形成したので、十分な容量の
キャパシタが形成される。したがって、ソフトエラー耐
性が高まり、ＴＦＴ型ＳＲＡＭの信頼性の向上を図るこ
とができる。
ル領域の一部分に、当該チャネル領域と当該ＴＦＴのゲ
ート電極とでキャパシタを形成したので、十分な容量の
キャパシタが形成される。したがって、ソフトエラー耐
性が高まり、ＴＦＴ型ＳＲＡＭの信頼性の向上を図るこ
とができる。
【００３５】請求項４の発明によれば、一方のＴＦＴの
チャネル領域に接続するチャネル配線を当該メモリセル
領域内に形成するとともに、他方のＴＦＴのチャネル領
域に接続するチャネル配線を当該メモリセル領域外に形
成して、ＴＦＴのチャネル領域の一部分に、当該チャネ
ル領域と当該ＴＦＴのゲート電極とキャパシタとを形成
したので、十分な容量のキャパシタを形成することがで
きる。したがって、ソフトエラー耐性が、請求項３のＴ
ＦＴ型ＳＲＡＭよりもさらに高まるので、ＴＦＴ型ＳＲ
ＡＭの信頼性もさらに向上させることが可能になる。
チャネル領域に接続するチャネル配線を当該メモリセル
領域内に形成するとともに、他方のＴＦＴのチャネル領
域に接続するチャネル配線を当該メモリセル領域外に形
成して、ＴＦＴのチャネル領域の一部分に、当該チャネ
ル領域と当該ＴＦＴのゲート電極とキャパシタとを形成
したので、十分な容量のキャパシタを形成することがで
きる。したがって、ソフトエラー耐性が、請求項３のＴ
ＦＴ型ＳＲＡＭよりもさらに高まるので、ＴＦＴ型ＳＲ
ＡＭの信頼性もさらに向上させることが可能になる。
【図１】第１の実施例のレイアウト図である。
【図２】第１の実施例の回路図である。
【図３】第２の実施例のレイアウト図である。
【図４】第３の実施例のレイアウト図である。
【図５】従来例のレイアウト図である。
【図６】従来例の回路図である。
１ ＴＦＴ型ＳＲＡＭ ２ ＴＦＴ型ＳＲＡＭ ３ ＴＦＴ型ＳＲＡＭ ５ インバータ ６ インバータ ７ フリップフロップ １１ メモリセル １２ ワード線 １３ ワード線 １４ ワードトランジスタ １５ ワードトランジスタ １６ （ワードトランジスタ１４の）ゲート電極 １７ （ワードトランジスタ１５の）ゲート電極 １８ 駆動トランジスタ １９ 駆動トランジスタ ２０ （駆動トランジスタ１８の）ゲート電極 ２１ （駆動トランジスタ１９の）ゲート電極 ２４ 蓄積ノード ２５ 蓄積ノード ２６ ＴＦＴ ２７ （ＴＦＴ２６の）チャネル領域 ２８ ＴＦＴ ２９ （ＴＦＴ２８の）チャネル領域 ３１ チャネル配線 ３２ （ＴＦＴ２６）のゲート電極 ３３ （ＴＦＴ２８）のゲート電極 ３４ ノードコンタクト ３５ ノードコンタクト ４１ キャパシタ
Claims (4)
- 【請求項１】 駆動トランジスタと薄膜トランジスタと
よりなるインバータを対にしてなるフリップフロップ
と、前記各インバータを構成する駆動トランジスタと薄
膜トランジスタとを接続する蓄積ノードに接続したワー
ドトランジスタと、前記各ワードトランジスタのゲート
電極を形成するワード線とを設けたもので、前記各駆動
トランジスタのゲート電極を前記ワード線に対してほぼ
直角に配設した薄膜トランジスタ型スタティックＲＡＭ
において、 前記各インバータにおける駆動トランジスタのゲート電
極を、他方のインバータの蓄積ノードに接続するワード
トランジスタ側に延長して形成し、 かつ前記各蓄積ノードをシェアードコンタクトにより形
成したことを特徴とする薄膜トランジスタ型スタティッ
クＲＡＭ。 - 【請求項２】 請求項１記載の薄膜トランジスタ型スタ
ティックＲＡＭにおいて、 前記薄膜トランジスタのチャネル領域をワード線側に延
長して形成するとともに、前記駆動トランジスタのゲー
ト電極の延長した部分に、前記薄膜トランジスタのノー
ドコンタクトを設けたことを特徴とする薄膜トランジス
タ型スタティックＲＡＭ。 - 【請求項３】 請求項１または請求項２記載の薄膜トラ
ンジスタ型スタティックＲＡＭにおいて、 前記薄膜トランジスタのチャネル領域の一部分に、当該
チャネル領域と当該薄膜トランジスタのゲート電極とよ
りなるキャパシタを設けたことを特徴とする薄膜トラン
ジスタ型スタティックＲＡＭ。 - 【請求項４】 請求項３記載の薄膜トランジスタ型スタ
ティックＲＡＭにおいて、 前記一方の薄膜トランジスタの蓄積ノード領域に接続さ
れるチャネル配線を当該メモリセル領域内に設けるとと
もに、前記他方の薄膜トランジスタの蓄積ノード領域に
接続されるチャネル配線を当該メモリセル領域外に設け
て、 前記薄膜トランジスタのチャネル領域の一部分に、当該
チャネル領域と当該薄膜トランジスタのゲート電極とよ
りなるキャパシタを形成したことを特徴とする薄膜トラ
ンジスタ型スタティックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316031A JPH06151776A (ja) | 1992-10-30 | 1992-10-30 | 薄膜トランジスタ型スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316031A JPH06151776A (ja) | 1992-10-30 | 1992-10-30 | 薄膜トランジスタ型スタティックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151776A true JPH06151776A (ja) | 1994-05-31 |
Family
ID=18072487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316031A Pending JPH06151776A (ja) | 1992-10-30 | 1992-10-30 | 薄膜トランジスタ型スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151776A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677097A (en) * | 1996-01-18 | 1997-10-14 | Fuji Xerox Co., Ltd. | Electrophotographic photoreceptor |
| US6525382B1 (en) * | 1999-05-14 | 2003-02-25 | Sony Corporation | Semiconductor memory device and method of manufacturing the same |
-
1992
- 1992-10-30 JP JP4316031A patent/JPH06151776A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677097A (en) * | 1996-01-18 | 1997-10-14 | Fuji Xerox Co., Ltd. | Electrophotographic photoreceptor |
| US6525382B1 (en) * | 1999-05-14 | 2003-02-25 | Sony Corporation | Semiconductor memory device and method of manufacturing the same |
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