JPH10209300A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10209300A JPH10209300A JP9006053A JP605397A JPH10209300A JP H10209300 A JPH10209300 A JP H10209300A JP 9006053 A JP9006053 A JP 9006053A JP 605397 A JP605397 A JP 605397A JP H10209300 A JPH10209300 A JP H10209300A
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Abstract
(57)【要約】
【課題】 低電圧動作安定性とセル面積の低減を両立さ
せられる半導体記憶装置を提供する。 【解決手段】 ドライバトランジスタとその負荷素子と
からなり且つ互いに交差接続された第１および第２のイ
ンバータと、上記第１および第２のインバータを交差接
続した２箇所のノードとビット線対との間に接続され且
つ各ゲートがワード線に接続された第１および第２のア
クセストランジスタと、を有するＳＷＬ型のＳＲＡＭセ
ルであって、上記第１および第２のドライバトランジス
タが互いに反平行に配置され且つそれら各々においてア
クティブ領域１９、２１とゲート電極１１、１３とが斜
めに配置されて該第１および第２のドライバトランジス
タそれぞれのチャネル領域１１ａ、１３ａの平面形状が
略平行四辺形又は略台形に形成されている。従って、低
電圧動作安定性とセル面積の低減を両立できる。
せられる半導体記憶装置を提供する。 【解決手段】 ドライバトランジスタとその負荷素子と
からなり且つ互いに交差接続された第１および第２のイ
ンバータと、上記第１および第２のインバータを交差接
続した２箇所のノードとビット線対との間に接続され且
つ各ゲートがワード線に接続された第１および第２のア
クセストランジスタと、を有するＳＷＬ型のＳＲＡＭセ
ルであって、上記第１および第２のドライバトランジス
タが互いに反平行に配置され且つそれら各々においてア
クティブ領域１９、２１とゲート電極１１、１３とが斜
めに配置されて該第１および第２のドライバトランジス
タそれぞれのチャネル領域１１ａ、１３ａの平面形状が
略平行四辺形又は略台形に形成されている。従って、低
電圧動作安定性とセル面積の低減を両立できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係わり、特に、低電圧動作安定性とセル面積の低減を
両立させられるＳＷＬ(Split WordLine)型のＳＲＡＭセ
ルに関する。
に係わり、特に、低電圧動作安定性とセル面積の低減を
両立させられるＳＷＬ(Split WordLine)型のＳＲＡＭセ
ルに関する。
【０００２】
【従来の技術】図３（ａ）は、従来のＳＷＬ型のＳＲＡ
Ｍセルのレイアウト・パタンを示す平面図であり、図３
（ｂ）は、図３（ａ）に示すＳＲＡＭセルの等価回路図
である。
Ｍセルのレイアウト・パタンを示す平面図であり、図３
（ｂ）は、図３（ａ）に示すＳＲＡＭセルの等価回路図
である。
【０００３】図３（ａ）に示すように、メモリセルの外
枠１００に囲まれた領域には、負荷素子、電源線、ＧＮ
Ｄ配線、およびビット線以外のＳＷＬセルの特徴を良く
示すアクティブ領域、ゲート電極層、および各種コンタ
クトについて図示している。
枠１００に囲まれた領域には、負荷素子、電源線、ＧＮ
Ｄ配線、およびビット線以外のＳＷＬセルの特徴を良く
示すアクティブ領域、ゲート電極層、および各種コンタ
クトについて図示している。
【０００４】すなわち、ドライバトランジスタのゲート
電極１０１、１０３がメモリセルの中央に２本平行に位
置し、更にその外側にワードトランジスタ（アクセスト
ランジスタ）のゲートであるワード線（ゲート電極）１
０５、１０７が２本、ドライバトランジスタのゲート１
０１、１０３と平行に位置している（これにより、スプ
リットワード線の一種と見なせる）。アクティブ領域１
０９、１１１は、１メモリセル構成する２個のインバー
タに対応した２個の分離した領域から成り、それぞれが
ワード線１０５、１０７とこれと隣り合わないドライバ
トランジスタのゲート１０１、１０３の１本ずつと交差
することにより、１個のインバータを成すワードトラン
ジスタとドライバトランジスタを構成する。
電極１０１、１０３がメモリセルの中央に２本平行に位
置し、更にその外側にワードトランジスタ（アクセスト
ランジスタ）のゲートであるワード線（ゲート電極）１
０５、１０７が２本、ドライバトランジスタのゲート１
０１、１０３と平行に位置している（これにより、スプ
リットワード線の一種と見なせる）。アクティブ領域１
０９、１１１は、１メモリセル構成する２個のインバー
タに対応した２個の分離した領域から成り、それぞれが
ワード線１０５、１０７とこれと隣り合わないドライバ
トランジスタのゲート１０１、１０３の１本ずつと交差
することにより、１個のインバータを成すワードトラン
ジスタとドライバトランジスタを構成する。
【０００５】このワード線１０５、１０７とドライバト
ランジスタのゲート１０３、１０１とにより挟まれてい
るアクティブ領域１１１、１０９は記憶ノードの拡散層
１１３、１１５であり、ここで他方のドライバトランジ
スタのゲート１０１、１０３とコンタクト１１３ａ、１
１５ａを取る。ドライバトランジスタのソース、すなわ
ち記憶ノードのドライバトランジスタのゲート１０１、
１０３を挟んで反対側のノードはＧＮＤノード１１７、
１１９であり上層に設ける配線層とコンタクト１１７
ａ、１１９ａを取りＧＮＤ電位のバイアスをする。ここ
では、ドライバトランジスタのゲート１０１、１０３と
ワード線１０５、１０７とで挟んで構成したセルフアラ
イン・コンタクトを用いている。また、ＧＮＤノード１
１７、１１９のアクティブ領域はワード線１０５、１０
７の下部にも延ばしており、マスクの合わせずれがあっ
てもＧＮＤノードの拡散層１１７、１１９およびそこで
のコンタクト１１７ａ、１１９ａの形成が確実にでき
る。
ランジスタのゲート１０３、１０１とにより挟まれてい
るアクティブ領域１１１、１０９は記憶ノードの拡散層
１１３、１１５であり、ここで他方のドライバトランジ
スタのゲート１０１、１０３とコンタクト１１３ａ、１
１５ａを取る。ドライバトランジスタのソース、すなわ
ち記憶ノードのドライバトランジスタのゲート１０１、
１０３を挟んで反対側のノードはＧＮＤノード１１７、
１１９であり上層に設ける配線層とコンタクト１１７
ａ、１１９ａを取りＧＮＤ電位のバイアスをする。ここ
では、ドライバトランジスタのゲート１０１、１０３と
ワード線１０５、１０７とで挟んで構成したセルフアラ
イン・コンタクトを用いている。また、ＧＮＤノード１
１７、１１９のアクティブ領域はワード線１０５、１０
７の下部にも延ばしており、マスクの合わせずれがあっ
てもＧＮＤノードの拡散層１１７、１１９およびそこで
のコンタクト１１７ａ、１１９ａの形成が確実にでき
る。
【０００６】ワード線１０５、１０７の外側の拡散層は
ビット線ノードであり、上下に隣り合うセルと共有して
いる。よって、ここへのコンタクト（ビット線コンタク
ト、ＳＡＣ）１２１、１２３はワード線に挟まれた拡散
層へのコンタクトであり、セルフアライン・コンタクト
が適用される。
ビット線ノードであり、上下に隣り合うセルと共有して
いる。よって、ここへのコンタクト（ビット線コンタク
ト、ＳＡＣ）１２１、１２３はワード線に挟まれた拡散
層へのコンタクトであり、セルフアライン・コンタクト
が適用される。
【０００７】上述のセルは、ドライバトランジスタ対お
よびアクセルトランジスタ対がそれぞれ反平行に配置さ
れ、対称なレイアウトをなしている。また、ドライバト
ランジスタとアクセストランジスタが互いに同じ向きに
配置されている。尚、反平行とは、第１のトランジスタ
のソース・ドレイン領域と第２のトランジスタのソース
・ドレイン領域が互いに平行に配置され、且つソース領
域とドレイン領域の位置が互いに逆向きに配置されてい
ることをいう。
よびアクセルトランジスタ対がそれぞれ反平行に配置さ
れ、対称なレイアウトをなしている。また、ドライバト
ランジスタとアクセストランジスタが互いに同じ向きに
配置されている。尚、反平行とは、第１のトランジスタ
のソース・ドレイン領域と第２のトランジスタのソース
・ドレイン領域が互いに平行に配置され、且つソース領
域とドレイン領域の位置が互いに逆向きに配置されてい
ることをいう。
【０００８】
【発明が解決しようとする課題】ところで、ＭＯＳＦＥ
Ｔの微細化あるいは高集積化に伴って、高信頼性および
消費電力低減の観点から、半導体装置の電源電圧は低電
圧化されて来ている。したがって、ＳＲＡＭセルにおい
ても、より低電圧で動作することが要求されている。メ
モリセル面積の小さい高抵抗あるいはＴＦＴ(Thin Film
Transistor)負荷型セルにおいては、特に、対をなす各
トランジスタを対称に配置した、スプリットワード線型
メモリセル（ＳＷＬセル）などの対称レイアウトを有す
るメモリセルが、レイアウトパタン形状がより単純なも
のにできるために低電圧動作の安定性に優れている。こ
こで、ＳＷＬセルは１個のメモリセル内に２本のワード
線を有するためにセル面積がその分大きくなる傾向があ
り、これを抑制しようとする場合、低電圧動作安定性を
犠牲にしてドライバトランジスタのサイズＷD(ドライバ
トランジスタのチャネル幅）／ＬD(ドライバトランジス
タのチャネル長）とアクセストランジスタのサイズＷA
(アクセストランジスタのチャネル幅）／ＬA(アクセス
トランジスタのチャネル長）との比であるセル比を削減
することが行われて来た。
Ｔの微細化あるいは高集積化に伴って、高信頼性および
消費電力低減の観点から、半導体装置の電源電圧は低電
圧化されて来ている。したがって、ＳＲＡＭセルにおい
ても、より低電圧で動作することが要求されている。メ
モリセル面積の小さい高抵抗あるいはＴＦＴ(Thin Film
Transistor)負荷型セルにおいては、特に、対をなす各
トランジスタを対称に配置した、スプリットワード線型
メモリセル（ＳＷＬセル）などの対称レイアウトを有す
るメモリセルが、レイアウトパタン形状がより単純なも
のにできるために低電圧動作の安定性に優れている。こ
こで、ＳＷＬセルは１個のメモリセル内に２本のワード
線を有するためにセル面積がその分大きくなる傾向があ
り、これを抑制しようとする場合、低電圧動作安定性を
犠牲にしてドライバトランジスタのサイズＷD(ドライバ
トランジスタのチャネル幅）／ＬD(ドライバトランジス
タのチャネル長）とアクセストランジスタのサイズＷA
(アクセストランジスタのチャネル幅）／ＬA(アクセス
トランジスタのチャネル長）との比であるセル比を削減
することが行われて来た。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、低電圧動作安定性とセ
ル面積の低減を両立させられる半導体記憶装置を提供す
ることにある。
されたものであり、その目的は、低電圧動作安定性とセ
ル面積の低減を両立させられる半導体記憶装置を提供す
ることにある。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、上記課題を解決するため、ドライバトランジ
スタとその負荷素子とからなり且つ互いに交差接続され
た第１および第２のインバータと、上記第１および第２
のインバータを交差接続した２箇所のノードとビット線
対との間に接続され且つ各ゲートがワード線に接続され
た第１および第２のアクセストランジスタと、を有する
半導体記憶装置であって、上記第１および第２のドライ
バトランジスタが互いに反平行に配置され且つ該第１お
よび第２のドライバトランジスタそれぞれのチャネル領
域の平面形状が略平行四辺形又は略台形に形成されたこ
とを特徴とする。
憶装置は、上記課題を解決するため、ドライバトランジ
スタとその負荷素子とからなり且つ互いに交差接続され
た第１および第２のインバータと、上記第１および第２
のインバータを交差接続した２箇所のノードとビット線
対との間に接続され且つ各ゲートがワード線に接続され
た第１および第２のアクセストランジスタと、を有する
半導体記憶装置であって、上記第１および第２のドライ
バトランジスタが互いに反平行に配置され且つ該第１お
よび第２のドライバトランジスタそれぞれのチャネル領
域の平面形状が略平行四辺形又は略台形に形成されたこ
とを特徴とする。
【００１１】この半導体記憶装置では、ドライバトラン
ジスタのチャネル領域を略平行四辺形又は略台形に形成
しているため、ドライバトランジスタのチャネル幅（Ｗ
D)を等価的に大きくすることができる。この結果、従来
の半導体記憶装置に対して、セル面積が同等であればセ
ル比を大きくすることができ、低電圧動作安定性に優れ
たものとできる。あるいはセル比が同等であれば、セル
面積が小さくなる。したがって、低電圧動作安定性とセ
ル面積の低減を両立させることができる。
ジスタのチャネル領域を略平行四辺形又は略台形に形成
しているため、ドライバトランジスタのチャネル幅（Ｗ
D)を等価的に大きくすることができる。この結果、従来
の半導体記憶装置に対して、セル面積が同等であればセ
ル比を大きくすることができ、低電圧動作安定性に優れ
たものとできる。あるいはセル比が同等であれば、セル
面積が小さくなる。したがって、低電圧動作安定性とセ
ル面積の低減を両立させることができる。
【００１２】また、上記第１、第２のドライバトランジ
スタおよび上記第１、第２のアクセストランジスタそれ
ぞれのアクティブ領域及びゲート電極の各頂点が各トラ
ンジスタのチャネル領域よりも最小加工寸法程度離して
レイアウトされていることが好ましい。これにより、半
導体記憶装置の製造過程におけるアクティブ層およびゲ
ート電極層のパタンの角の鈍りや両層間のマスクの合わ
せずれが生じた場合においても、各トランジスタのチャ
ネル形状は変動を生じ難く、マスクの合わせずれによる
特性への影響を少なくできる。
スタおよび上記第１、第２のアクセストランジスタそれ
ぞれのアクティブ領域及びゲート電極の各頂点が各トラ
ンジスタのチャネル領域よりも最小加工寸法程度離して
レイアウトされていることが好ましい。これにより、半
導体記憶装置の製造過程におけるアクティブ層およびゲ
ート電極層のパタンの角の鈍りや両層間のマスクの合わ
せずれが生じた場合においても、各トランジスタのチャ
ネル形状は変動を生じ難く、マスクの合わせずれによる
特性への影響を少なくできる。
【００１３】また、この発明に係る半導体記憶装置は、
メモリセルの中央に互いに平行に形成された第１および
第２のドライバトランジスタのゲート電極と、これらゲ
ート電極の外側に該ゲート電極と平行に形成された第１
および第２のアクセストランジスタのゲート電極と、を
有する半導体記憶装置であって、上記第１および第２の
ドライバトランジスタが互いに反平行に配置され且つ該
第１および第２のドライバトランジスタそれぞれのアク
ティブ領域が上記ゲート電極の垂直方向に対して斜めに
形成されていることを特徴とする。
メモリセルの中央に互いに平行に形成された第１および
第２のドライバトランジスタのゲート電極と、これらゲ
ート電極の外側に該ゲート電極と平行に形成された第１
および第２のアクセストランジスタのゲート電極と、を
有する半導体記憶装置であって、上記第１および第２の
ドライバトランジスタが互いに反平行に配置され且つ該
第１および第２のドライバトランジスタそれぞれのアク
ティブ領域が上記ゲート電極の垂直方向に対して斜めに
形成されていることを特徴とする。
【００１４】この半導体記憶装置では、ドライバトラン
ジスタのアクティブ領域を斜めに形成しているため、ド
ライバトランジスタのチャネル領域を略平行四辺形又は
略台形に形成することができる。したがって、低電圧動
作安定性とセル面積の低減を両立させることができる。
ジスタのアクティブ領域を斜めに形成しているため、ド
ライバトランジスタのチャネル領域を略平行四辺形又は
略台形に形成することができる。したがって、低電圧動
作安定性とセル面積の低減を両立させることができる。
【００１５】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。この発明の第１の実施の形態に
よるＳＷＬ型のＳＲＡＭセルは、ドライバトランジスタ
とその負荷素子とからなり且つ互いに交差接続された第
１および第２のインバータと、上記第１および第２のイ
ンバータを交差接続した２箇所のノードとビット線対と
の間に接続され且つ各ゲートがワード線に接続された第
１および第２のアクセストランジスタと、を有するもの
であって、上記第１および第２のドライバトランジスタ
が互いに反平行に配置され且つ該第１および第２のドラ
イバトランジスタそれぞれのチャネル領域の平面形状が
略平行四辺形又は略台形に形成されたことを特徴とする
ものである。
実施の形態を説明する。この発明の第１の実施の形態に
よるＳＷＬ型のＳＲＡＭセルは、ドライバトランジスタ
とその負荷素子とからなり且つ互いに交差接続された第
１および第２のインバータと、上記第１および第２のイ
ンバータを交差接続した２箇所のノードとビット線対と
の間に接続され且つ各ゲートがワード線に接続された第
１および第２のアクセストランジスタと、を有するもの
であって、上記第１および第２のドライバトランジスタ
が互いに反平行に配置され且つ該第１および第２のドラ
イバトランジスタそれぞれのチャネル領域の平面形状が
略平行四辺形又は略台形に形成されたことを特徴とする
ものである。
【００１６】図１は、この発明の第１の実施の形態によ
るＳＷＬ型のＳＲＡＭセルのレイアウト・パタンを示す
平面図である。このＳＷＬ型のＳＲＡＭセルは、その本
来的に優れた低電圧動作安定性とセル面積の低減とを両
立させたものであり、１個のメモリセル内における２個
のドライバトランジスタが互いに反平行に配置され且つ
それら各々においてアクティブ領域とゲート電極とが斜
めに配置されて略平行四辺形もしくは略台形のチャネル
領域が形成されたものである。
るＳＷＬ型のＳＲＡＭセルのレイアウト・パタンを示す
平面図である。このＳＷＬ型のＳＲＡＭセルは、その本
来的に優れた低電圧動作安定性とセル面積の低減とを両
立させたものであり、１個のメモリセル内における２個
のドライバトランジスタが互いに反平行に配置され且つ
それら各々においてアクティブ領域とゲート電極とが斜
めに配置されて略平行四辺形もしくは略台形のチャネル
領域が形成されたものである。
【００１７】図１に示すように、メモリセルの外枠１０
に囲まれた領域には、負荷素子、ＧＮＤ配線、およびビ
ット線以外のＳＷＬセルの特徴を良く示すアクティブ領
域、ゲート電極層、および各種コンタクトについて図示
している。
に囲まれた領域には、負荷素子、ＧＮＤ配線、およびビ
ット線以外のＳＷＬセルの特徴を良く示すアクティブ領
域、ゲート電極層、および各種コンタクトについて図示
している。
【００１８】すなわち、第１、第２のドライバトランジ
スタのゲート電極１１、１３がメモリセルの中央に２本
平行に位置し、更にその外側に第１、第２のアクセスト
ランジスタのゲートである第１、第２のワード線（ゲー
ト電極）１７、１５が２本、ドライバトランジスタのゲ
ート１１、１３と平行に位置している。第１、第２のア
クティブ領域１９、２１は、１メモリセル構成する２個
のインバータに対応した２個の分離した領域から成り、
それぞれがワード線１５、１７とこれと隣り合わないド
ライバトランジスタのゲート１３、１１の１本ずつと交
差することにより、１個のインバータを成すワードトラ
ンジスタとドライバトランジスタを構成する。
スタのゲート電極１１、１３がメモリセルの中央に２本
平行に位置し、更にその外側に第１、第２のアクセスト
ランジスタのゲートである第１、第２のワード線（ゲー
ト電極）１７、１５が２本、ドライバトランジスタのゲ
ート１１、１３と平行に位置している。第１、第２のア
クティブ領域１９、２１は、１メモリセル構成する２個
のインバータに対応した２個の分離した領域から成り、
それぞれがワード線１５、１７とこれと隣り合わないド
ライバトランジスタのゲート１３、１１の１本ずつと交
差することにより、１個のインバータを成すワードトラ
ンジスタとドライバトランジスタを構成する。
【００１９】第１のワード線１７と第１のドライバトラ
ンジスタのゲート１１とにより挟まれている第１のアク
ティブ領域１９は第１の記憶ノードの拡散層２５であ
り、第２のワード線１５と第２のドライバトランジスタ
のゲート１３とにより挟まれている第２のアクティブ領
域２１は第２の記憶ノードの拡散層２３である。第１の
記憶ノードの拡散層２５は第２のドライバトランジスタ
のゲート１３とコンタクト２５ａを取り、第２の記憶ノ
ードの拡散層２３は第１のドライバトランジスタのゲー
ト１１とコンタクト２３ａを取る。
ンジスタのゲート１１とにより挟まれている第１のアク
ティブ領域１９は第１の記憶ノードの拡散層２５であ
り、第２のワード線１５と第２のドライバトランジスタ
のゲート１３とにより挟まれている第２のアクティブ領
域２１は第２の記憶ノードの拡散層２３である。第１の
記憶ノードの拡散層２５は第２のドライバトランジスタ
のゲート１３とコンタクト２５ａを取り、第２の記憶ノ
ードの拡散層２３は第１のドライバトランジスタのゲー
ト１１とコンタクト２３ａを取る。
【００２０】ドライバトランジスタのソース、すなわち
記憶ノードのドライバトランジスタのゲート１１、１３
を挟んで反対側のノードはＧＮＤノード２７、２９であ
り上層に設ける配線層とコンタクト２７ａ、２９ａを取
りＧＮＤ電位のバイアスをする。ここでは、ドライバト
ランジスタのゲート１１、１３とワード線１５、１７と
で挟んで構成したセルフアライン・コンタクトを用いて
いる。また、ＧＮＤノード２７、２９のアクティブ領域
はワード線１５、１７の下部にも延ばしており、マスク
の合わせずれがあってもＧＮＤノードの拡散層２７、２
９およびそこでのコンタクト２７ａ、２９ａの形成が確
実にできる。
記憶ノードのドライバトランジスタのゲート１１、１３
を挟んで反対側のノードはＧＮＤノード２７、２９であ
り上層に設ける配線層とコンタクト２７ａ、２９ａを取
りＧＮＤ電位のバイアスをする。ここでは、ドライバト
ランジスタのゲート１１、１３とワード線１５、１７と
で挟んで構成したセルフアライン・コンタクトを用いて
いる。また、ＧＮＤノード２７、２９のアクティブ領域
はワード線１５、１７の下部にも延ばしており、マスク
の合わせずれがあってもＧＮＤノードの拡散層２７、２
９およびそこでのコンタクト２７ａ、２９ａの形成が確
実にできる。
【００２１】第１、第２のワード線１５、１７の外側の
拡散層はビット線ノードであり、上下に隣り合うセルと
共有している。よって、ここへのコンタクト（ビット線
コンタクト、ＳＡＣ）３１、３３はワード線に挟まれた
拡散層へのコンタクトであり、セルフアライン・コンタ
クトが適用される。
拡散層はビット線ノードであり、上下に隣り合うセルと
共有している。よって、ここへのコンタクト（ビット線
コンタクト、ＳＡＣ）３１、３３はワード線に挟まれた
拡散層へのコンタクトであり、セルフアライン・コンタ
クトが適用される。
【００２２】上述のセルは、ドライバトランジスタ対お
よびアクセルトランジスタ対がそれぞれ反平行に配置さ
れ、対称なレイアウトをなしている。また、第１、第２
のアクティブ領域１９、２１それぞれのうちのドライバ
トランジスタを構成する部分は、図１に示すように、ド
ライバトランジスタのゲート電極１１、１３の垂直方向
に対して斜めにレイアウトされている。このようにアク
ティブ領域１９、２１を配置すると、ドライバトランジ
スタのチャネル領域１１ａ、１３ａが略平行四辺形ある
いは略台形に形成される。このようにチャネル領域の形
状を平行四辺形とすると、このＭＯＳＦＥＴ（ドライバ
トランジスタ）は、ドライバトランジスタのようなＷD
（ドライバトランジスタのチャネル幅）＞ＬD(ドライバ
トランジスタのチャネル長）の場合には等価的にＷD が
拡がったものとなる。つまり、従来のＳＲＡＭセルのよ
うにドライバトランジスタのチャネル領域が長方形であ
ると、このドライバトランジスタのチャネル幅（ＷD)は
アクティブ領域のドライバトランジスタの部分の幅と同
じになるのに対して、図１に示すＳＲＡＭセルのように
ドライバトランジスタのチャネル領域１１ａ、１３ａが
略平行四辺形（あるいは略台形）であると、このドライ
バトランジスタのチャネル幅（ＷD)はアクティブ領域の
ドライバトランジスタの部分の幅より大きくなる。この
ため、チャネル領域の形状を平行四辺形とすると、等価
的にチャネル幅（ＷD)が拡がったものとなる。
よびアクセルトランジスタ対がそれぞれ反平行に配置さ
れ、対称なレイアウトをなしている。また、第１、第２
のアクティブ領域１９、２１それぞれのうちのドライバ
トランジスタを構成する部分は、図１に示すように、ド
ライバトランジスタのゲート電極１１、１３の垂直方向
に対して斜めにレイアウトされている。このようにアク
ティブ領域１９、２１を配置すると、ドライバトランジ
スタのチャネル領域１１ａ、１３ａが略平行四辺形ある
いは略台形に形成される。このようにチャネル領域の形
状を平行四辺形とすると、このＭＯＳＦＥＴ（ドライバ
トランジスタ）は、ドライバトランジスタのようなＷD
（ドライバトランジスタのチャネル幅）＞ＬD(ドライバ
トランジスタのチャネル長）の場合には等価的にＷD が
拡がったものとなる。つまり、従来のＳＲＡＭセルのよ
うにドライバトランジスタのチャネル領域が長方形であ
ると、このドライバトランジスタのチャネル幅（ＷD)は
アクティブ領域のドライバトランジスタの部分の幅と同
じになるのに対して、図１に示すＳＲＡＭセルのように
ドライバトランジスタのチャネル領域１１ａ、１３ａが
略平行四辺形（あるいは略台形）であると、このドライ
バトランジスタのチャネル幅（ＷD)はアクティブ領域の
ドライバトランジスタの部分の幅より大きくなる。この
ため、チャネル領域の形状を平行四辺形とすると、等価
的にチャネル幅（ＷD)が拡がったものとなる。
【００２３】上記第１の実施の形態によれば、アクティ
ブ領域１９、２１のうちのドライバトランジスタを構成
する部分を斜めにレイアウトしているため、ドライバト
ランジスタのチャネル領域１１ａ、１３ａを略平行四辺
形（あるいは略台形）に形成することができる。このた
め、ドライバトランジスタのチャネル幅（ＷD)を等価的
に大きくすることができる。この結果、従来のＳＲＡＭ
セルに対して、セル面積が同等であればセル比（ドライ
バトランジスタのサイズＷD ／ＬD とアクセストランジ
スタのサイズＷA ＬA との比）が大きくなり低電圧動作
安定性に優れたものとなる。あるいはセル比が同等であ
れば、セル面積が小さくなる。したがって、低電圧動作
安定性とセル面積の低減を両立させることができる（セ
ル動作の対称性が生かせて、セル面積がシュリンクでき
る）。
ブ領域１９、２１のうちのドライバトランジスタを構成
する部分を斜めにレイアウトしているため、ドライバト
ランジスタのチャネル領域１１ａ、１３ａを略平行四辺
形（あるいは略台形）に形成することができる。このた
め、ドライバトランジスタのチャネル幅（ＷD)を等価的
に大きくすることができる。この結果、従来のＳＲＡＭ
セルに対して、セル面積が同等であればセル比（ドライ
バトランジスタのサイズＷD ／ＬD とアクセストランジ
スタのサイズＷA ＬA との比）が大きくなり低電圧動作
安定性に優れたものとなる。あるいはセル比が同等であ
れば、セル面積が小さくなる。したがって、低電圧動作
安定性とセル面積の低減を両立させることができる（セ
ル動作の対称性が生かせて、セル面積がシュリンクでき
る）。
【００２４】図２は、この発明の第２の実施の形態によ
るＳＷＬ型のＳＲＡＭセルのレイアウト・パタンを示す
平面図であり、図１と同一部分には同一符号を付し、異
なる部分についてのみ説明する。
るＳＷＬ型のＳＲＡＭセルのレイアウト・パタンを示す
平面図であり、図１と同一部分には同一符号を付し、異
なる部分についてのみ説明する。
【００２５】第１、第２のドライバトランジスタのゲー
ト電極１１、１３がメモリセルの中央に２本平行に位置
し、更にその外側に第１、第２のアクセストランジスタ
のゲートである第１、第２のワード線（ゲート電極）１
７、１５が２本、ドライバトランジスタのゲート１１、
１３と垂直に位置している。つまり、図２に示すＳＲＡ
Ｍセルのドライバトランジスタの向きは図１に示すそれ
と角度が９０°異なるものである。
ト電極１１、１３がメモリセルの中央に２本平行に位置
し、更にその外側に第１、第２のアクセストランジスタ
のゲートである第１、第２のワード線（ゲート電極）１
７、１５が２本、ドライバトランジスタのゲート１１、
１３と垂直に位置している。つまり、図２に示すＳＲＡ
Ｍセルのドライバトランジスタの向きは図１に示すそれ
と角度が９０°異なるものである。
【００２６】また、ドライバトランジスタのチャネル領
域１１ａ、１３ａは完全な平行四辺形とされている。
域１１ａ、１３ａは完全な平行四辺形とされている。
【００２７】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００２８】尚、上記第１、第２の実施の形態において
は、アクティブ領域１９、２１およびゲート電極１１、
１３、１５、１７の各頂点が各トランジスタ（第１、第
２のドライバトランジスタおよび第１、第２のアクティ
ブトランジスタ）のチャネル領域よりも最小加工寸法程
度離してレイアウトされている。そのために、半導体記
憶装置の製造過程におけるアクティブ層およびゲート電
極層のパタンの角の鈍りや両層間のマスクの合わせずれ
が生じた場合においても、各トランジスタのチャネル形
状すなわち各トランジスタサイズは変動を生じ難く、マ
スクの合わせずれによる特性への影響の少ない優れた低
電圧安定性を実現できる。
は、アクティブ領域１９、２１およびゲート電極１１、
１３、１５、１７の各頂点が各トランジスタ（第１、第
２のドライバトランジスタおよび第１、第２のアクティ
ブトランジスタ）のチャネル領域よりも最小加工寸法程
度離してレイアウトされている。そのために、半導体記
憶装置の製造過程におけるアクティブ層およびゲート電
極層のパタンの角の鈍りや両層間のマスクの合わせずれ
が生じた場合においても、各トランジスタのチャネル形
状すなわち各トランジスタサイズは変動を生じ難く、マ
スクの合わせずれによる特性への影響の少ない優れた低
電圧安定性を実現できる。
【００２９】
【発明の効果】以上説明したようにこの発明によれば、
ドライバトランジスタのチャネル領域を略平行四辺形又
は略台形に形成している。したがって、低電圧動作安定
性とセル面積の低減を両立させられる半導体記憶装置を
提供することができる。
ドライバトランジスタのチャネル領域を略平行四辺形又
は略台形に形成している。したがって、低電圧動作安定
性とセル面積の低減を両立させられる半導体記憶装置を
提供することができる。
【図１】この発明の第１の実施の形態によるＳＷＬ型の
ＳＲＡＭセルのレイアウト・パタンを示す平面図であ
る。
ＳＲＡＭセルのレイアウト・パタンを示す平面図であ
る。
【図２】この発明の第２の実施の形態によるＳＷＬ型の
ＳＲＡＭセルのレイアウト・パタンを示す平面図であ
る。
ＳＲＡＭセルのレイアウト・パタンを示す平面図であ
る。
【図３】図３（ａ）は、従来のＳＷＬ型のＳＲＡＭセル
のレイアウト・パタンを示す平面図であり、図３（ｂ）
は、図３（ａ）に示すＳＲＡＭセルの等価回路図であ
る。
のレイアウト・パタンを示す平面図であり、図３（ｂ）
は、図３（ａ）に示すＳＲＡＭセルの等価回路図であ
る。
１０…メモリセルの外枠、１１…第１のドライバトラン
ジスタのゲート電極、１３…第２のドライバトランジス
タのゲート電極、１１ａ、１３ａ…ドライバトランジス
タのチャネル領域、１５…第２のワード線（ゲート電
極）、１７…第１のワード線（ゲート電極）、１９…第
１のアクティブ領域、２１…第２のアクティブ領域、２
３…第２の記憶ノードの拡散層、２３ａ、２５ａ…ゲー
トと拡散層のコンタクト、ノードとゲート電極間コンタ
クト（ベリッドコンタクト）、２５…第１の記憶ノード
の拡散層、２７、２９…ＧＮＤノード、２７ａ、２９ａ
…ＧＮＤ線コンタクト（ＳＡＣ）、３１、３３…ビット
線コンタクト（ＳＡＣ）、ＬD …チャネル長、ＷD …チ
ャネル幅、１０１、１０３…ドライバトランジスタのゲ
ート電極、１０５、１０７…ワード線（ゲート電極）、
１０９、１１１…アクティブ領域、１１３、１１５…記
憶ノードの拡散層、１１３ａ、１１５ａ…ゲートと拡散
層のコンタクト（ベリッドコンタクト）、１１７、１１
９…ＧＮＤノード、１１７ａ、１１９ａ…ＧＮＤコンタ
クト（ＳＡＣ）、１２１、１２３…ビット線コンタクト
（ＳＡＣ）。
ジスタのゲート電極、１３…第２のドライバトランジス
タのゲート電極、１１ａ、１３ａ…ドライバトランジス
タのチャネル領域、１５…第２のワード線（ゲート電
極）、１７…第１のワード線（ゲート電極）、１９…第
１のアクティブ領域、２１…第２のアクティブ領域、２
３…第２の記憶ノードの拡散層、２３ａ、２５ａ…ゲー
トと拡散層のコンタクト、ノードとゲート電極間コンタ
クト（ベリッドコンタクト）、２５…第１の記憶ノード
の拡散層、２７、２９…ＧＮＤノード、２７ａ、２９ａ
…ＧＮＤ線コンタクト（ＳＡＣ）、３１、３３…ビット
線コンタクト（ＳＡＣ）、ＬD …チャネル長、ＷD …チ
ャネル幅、１０１、１０３…ドライバトランジスタのゲ
ート電極、１０５、１０７…ワード線（ゲート電極）、
１０９、１１１…アクティブ領域、１１３、１１５…記
憶ノードの拡散層、１１３ａ、１１５ａ…ゲートと拡散
層のコンタクト（ベリッドコンタクト）、１１７、１１
９…ＧＮＤノード、１１７ａ、１１９ａ…ＧＮＤコンタ
クト（ＳＡＣ）、１２１、１２３…ビット線コンタクト
（ＳＡＣ）。
Claims (3)
- 【請求項１】 ドライバトランジスタとその負荷素子と
からなり且つ互いに交差接続された第１および第２のイ
ンバータと、上記第１および第２のインバータを交差接
続した２箇所のノードとビット線対との間に接続され且
つ各ゲートがワード線に接続された第１および第２のア
クセストランジスタと、を有する半導体記憶装置であっ
て、 上記第１および第２のドライバトランジスタが互いに反
平行に配置され且つ該第１および第２のドライバトラン
ジスタそれぞれのチャネル領域の平面形状が略平行四辺
形又は略台形に形成されたことを特徴とする半導体記憶
装置。 - 【請求項２】 上記第１、第２のドライバトランジスタ
および上記第１、第２のアクセストランジスタそれぞれ
のアクティブ領域及びゲート電極の各頂点が各トランジ
スタのチャネル領域よりも最小加工寸法程度離してレイ
アウトされていることを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】 メモリセルの中央に互いに平行に形成さ
れた第１および第２のドライバトランジスタのゲート電
極と、これらゲート電極の外側に該ゲート電極と平行に
形成された第１および第２のアクセストランジスタのゲ
ート電極と、を有する半導体記憶装置であって、 上記第１および第２のドライバトランジスタが互いに反
平行に配置され且つ該第１および第２のドライバトラン
ジスタそれぞれのアクティブ領域が上記ゲート電極の垂
直方向に対して斜めに形成されていることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9006053A JPH10209300A (ja) | 1997-01-17 | 1997-01-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9006053A JPH10209300A (ja) | 1997-01-17 | 1997-01-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209300A true JPH10209300A (ja) | 1998-08-07 |
Family
ID=11627883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9006053A Pending JPH10209300A (ja) | 1997-01-17 | 1997-01-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209300A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000074263A (ko) * | 1999-05-19 | 2000-12-15 | 김영환 | 반도체장치 및 그의 제조방법 |
| KR100658617B1 (ko) | 2004-05-24 | 2006-12-15 | 삼성에스디아이 주식회사 | 발광표시 장치용 정적램 코어 셀 |
| US9917138B1 (en) | 2016-09-14 | 2018-03-13 | Toshiba Memory Corporation | Semiconductor device and semiconductor memory device |
-
1997
- 1997-01-17 JP JP9006053A patent/JPH10209300A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000074263A (ko) * | 1999-05-19 | 2000-12-15 | 김영환 | 반도체장치 및 그의 제조방법 |
| KR100658617B1 (ko) | 2004-05-24 | 2006-12-15 | 삼성에스디아이 주식회사 | 발광표시 장치용 정적램 코어 셀 |
| US7733306B2 (en) | 2004-05-24 | 2010-06-08 | Samsung Mobile Display Co., Ltd. | SRAM core cell for light-emitting display |
| US9917138B1 (en) | 2016-09-14 | 2018-03-13 | Toshiba Memory Corporation | Semiconductor device and semiconductor memory device |
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