KR0165406B1 - 에스 렘 셀 - Google Patents

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KR0165406B1 KR1019950017598A KR19950017598A KR0165406B1 KR 0165406 B1 KR0165406 B1 KR 0165406B1 KR 1019950017598 A KR1019950017598 A KR 1019950017598A KR 19950017598 A KR19950017598 A KR 19950017598A KR 0165406 B1 KR0165406 B1 KR 0165406B1
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Abstract

본 발명은 에스 렘 셀에 관한 것으로서, 엑세스 트랜지스터의 채널길이가 그 게이트전극과 수직한 부분과 수평한 부분으로 형성된 에스 렘 셀에 관해 개시한다. 본 발명의 에스 렘 셀은 두 개의 풀 다운 트랜지스터와 두 개의 엑세스 트랜지스터 및 두 개의 로드저항으로 구성되는 에스 렘 셀에 있어서, 상기 엑세스 트랜지스터의 게이트전극과 상기 풀다운 트랜지스터의 게이트전극을 연결하는 채널길이는 상기 엑세스 트랜지스터의 게이트전극과 수직한 부분과 평행한 부분으로 형성된다.
본 발명에 의하면, 엑세스 트랜지스터의 게이트전극의 채널길이에 따른 누설전류를 감소시킬 수 있고, 셀 면적을 감소시켜 메모리 셀의 고접적화를 이룰 수 있다.

Description

에스 렘 셀
제1도는 종래 기술에 의한 에스 렘 셀의 개략도이다.
제2a도 내지 제2h도는 본 발명에 의한 에스 렘 셀의 공정별 평면도이다.
제3도는 에스 렘 셀의 수직단면도를 나타낸다.(제2g도의 a-a'방향)
제4도는 본 발명에 의한 에스 렘 셀의 특징부분을 확대한 개략도이다.
* 도면의 주요부분에 대한 부호의 설명
28 : 반도체기판 38 : 풀다운 트랜지스터 게이트전극
42 : 엑세스 트랜지스터 게이트전극 48 : TFT채널
본 발명은 에스 렘 셀에 관한 것으로서, 특히 엑세스 트랜지스터의 게이트전극의 채널길이를 길게 하여 누설전류를 감소시키는 에스 렘 셀에 관한 것이다.
에스 렘 셀은 네 개의 트랜지스터와 두 개의 로드저항이 한 개의 셀내에 형성된다. 반면 디렘(DRAM)은 한 개의 커패시터와 한 개의 트랜지스터로 구성된다. 따라서 디렘(DRAM)에 비해 셀당의 전용면적이 커지므로 에스 렘 셀의 집적도를 높이기 위해서는 셀을 구성하는 소자들이 크기를 줄여야 한다. 하지만 이렇게 할 경우 셀내의 게이트전극의 채널길이는 더욱 작아지게 되고 누설전류는 증가하게 된다.
제1도는 종래 기술에 의한 에스 렘 셀의 개략도인데, 10은 엑세스 트랜지스터(박막 트랜지스터 이하 TFT라 한다.)의 게이트전극을 나타내고, 12는 게이트전극이 채널길이를 나타내며, 14는 외부전원선(Vcc:14)을 나타낸다. 도시된 바와 같이 에스 렘 셀 내의 TFT 게이트전극과 TFT채널이 서로 수직하게 형성된다. 따라서 고집적도의 에스 렘의 경우에는 TFT채널길이가 TFT게이트전극의 폭이 되므로 충분한 채널길이 확보가 어렵게 된다. 이것은 TFT의 누설전류를 증가시키는 요인이 된다. 따라서 에스 렘 셀의 고집적도를 유지하면서 셀 내의 TFT의 누설전류를 감소시킬 필요가 있다.
본 발명의 목적은 상술한 종래의 문제점은 해결하기 위해 TFT 채널길이가 TFT의 게이트전극과 수직한 부분과 수평한 부분으로 구성되는 에스 렘을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 에스 렘 셀은 두 개의 풀다운 트랜지스터, 두 개의 엑세스 트랜지스터 및 두 개의 로드저항으로 구성되는 에스 렘 셀에 있어서, 상기 셀은 ㄱ자 형태의 활성영역, 상기 활성영역을 반시계 방향으로 180도 회전한 형태로 상기 활성영역과 대각으로 마주보는 형태로 형성된 또 하나의 활성영역, 상기 활성영역상을 가로 방향으로 지나는 워드 라인, 상기 워드라인을 수직하게 지나고 상기 활성영역과 그 인접한 활성영역 사이의 필드영역 및 필드산화막을 포함하는 영역상에 형성된 두 개의 풀 다운 트랜지스터의 게이트전극, 상기 풀 다운 트랜지스터의 게이트전극과 셀 노드를 연결하고 상기 풀 다운 트랜지스터의 게이트전극과 평행하게 형성된 엑세스 트랜지스터의 게이트전극, 상기 셀의 중앙부분을 지나는 외부전원선(Vcc), 이와 연결되고 일부분이 상기 엑세스 트랜지스터의 게이트전극과 수직한 부분과 수평한 부분으로 이루어지며 또한 상기 풀다운 트랜지스터의 게이트전극과 연결된 엑세스 트랜지스터의 채널을 구비한다.
상기 두 개의 엑세스 트랜지스터는 TFT로 구성한다.
본 발명은 엑세스 트랜지스터의 게이트전극의 채널길이에 따른 누설전류를 감소시킬 수 있고, 셀 면적을 감소시킬 수 있다. 따라서 메모리 셀의 고적화를 이룰 수 있다.
이하, 본 발명의 실시예를 첨부된 도면과 함께 상세하게 설명한다.
제2a도 내지 제2h도는 본 발명에 의한 에스 렘 셀의 공정별 평면도이다.
제2a도는 에스 렘 셀의 활성영역, 필드산화막 미 풀 다운 트랜지스터를 구비하는 평면도이다. 그 주요내용은 반도체기판 상에 한정된 셀 상부의 ㄱ자 및 셀 하부의 ㄴ자형의 활성영역(30)과 필드영역(32), 상기 필드영역에 형성된 필드산화막(34), 상기 필드산화막(34) 위로 상기 필드산화막(34)과 평행하고 상기 셀의 상·하부에 가로방향으로 형성된 워드라인(패스 트랜지스터: 36)과, 상기 워드라인과 상기 워드라인에 수직하게 형성된 두 개의 풀 다운 트랜지스터의 게이트전극(38)으로 구성된다. 이 때, 풀 다운 트랜지스터는 셀 노드와 연결될 부분과 게이트전극으로 작용될 부분 및 이후에 형성되는 TFT 채널과 연결될 부분으로 구성된다.
제2b도는 제2a도의 평면도에 TFT 게이트전극이 추가된 평면도이다. 자세히 설명하면, 본 평면도는 셀 노드부분에 형성된 제1 콘택(40)과 제1 콘택(40)을 통하여 상기 풀다운 트랜지스터의 게이트전극(38)과 평행한 방향으로 형성된 TFT게이트전극(42)으로 구성되어 있다. 상기 제1 콘택(40)은 상기 활성영역(30)과 풀다운 트랜지스터의 게이트(38)에 버팅(butting)으로 형성한다.
제2c도는 제2a도 및 제2b도가 중첩된 평면도상에 계속해서 외부전원선(Vcc) 및 TFT채널을 구성한 평면도이다.
구체적인 본 평면도의 구성은 셀 중앙을 가로지르고 복수개의 TFT게이트전극(42)에 공통으로 접속된 외부전원선(Vcc: 44)과 이에 연결되고 상기 TFT게이트전극(42) 위로 지나서 상기 풀다운 트랜지스터의 게이트전극(38)과 제2 콘택(46)을 통해서 연결된 TFT채널(48)이 더 구성되어 있다. 상기 TFT채널(48)은 상기 TFT게이트전극(42)과 평행한 부분(제2d도의 H)과 수직한 부분(제2d도의 V)으로 구성된다.
제2d도는 제2c도를 간단히 나타낸 평면도이다. 구체적으로는 제2c에서 풀다운 트랜지스터의 게이트전극(38), TFT게이트전극(42), 제1 콘택(40) 및 제2 콘택(46)만을 나타낸 평면도이다.
도시된 부호 중 V는 상기 TFT 게이트전극(42)과 수직한 TFT 채널부분이고, H는 수평한 채널부분이다.
제2e도는 제2c도의 평면도에 제3 콘택(50), Vss판(52) 및 패드(54)를 추가한 평면도이다. 구체적으로, 본 평면도는 풀 다운 트랜지스터의 소오스부분에 Vss 및 비트라인 연결을 위한 제3 콘택(50)이 형성되어 있다. 그리고 상기 제3 콘택(50)을 통하여 상기 비트라인과 상기 풀 다운 트랜지스터의 소오스를 연결하기 위하여 상기 제3 콘택(50)을 채우며 동일한 도전막의 Vss판 및 패드(52, 54)가 구비되어 있다.
제2f도는 제2e도에서 상기 Vss판 및 패드(52, 54)와 제3 콘택(50)만을 나타낸 평면도이다.
제2g도는 제2e도의 평면도에 비트라인이 구비된 평면도이다. 구체적으로, 상기 패드(54)에 제4 콘택(56)이 형성되어 있다. 또한, 상기 워드라인을 수직하게 지나고 상기 제4 콘택(56)을 통해 상기 패드(54)에 연결되는 비트라인(58)이 구비되어 있다.
제2h도는 제2g도를 간단히 나타낸 평면도이다. 구체적으로, Vss판(52), 패드(54) 및 비트라인(58)과 비트라인 콘택을 위한 제4 콘택(50)을 구비한다.
제3도는 에스 렘 셀의 수직단면도를 나타낸다.(제2g도의 a-a'방향) 구체적으로, 반도체기판(60)과 상기 기판(60) 상의 필드영역에 형성된 필드산화막(62), 상기 반도체기판(60) 상에 형성된 풀 다운 트랜지스터의 게이트전극(64), 상기 풀 다운 게이트전극(64) 상에 형성된 게이트전극 보호절연막(66), 상기 게이트전극 및 보호절연막(64, 66) 측벽에 형성된 스페이서(68), 상기 풀다운 트랜지스터의 게이트전극(64) 상에 콘택홀을 갖는 제1 절연막(70), 상기 콘택홀을 매립하여 형성된 TFT 게이트전극(72), 상기 TFT 게이트전극(72)이 형성된 상기 반도체기판(60) 전면에 형성된 제2 절연막(74), 상기 TFT 게이트전극(72) 상에 형성된 TFT채널(76), 상기 TFT 채널(76)을 갖는 상기 반도체기판(60) 전면에 형성된 제3 절연막(78), 상기 제3 절연막(78) 전면에 형성된 Vss판(80), 상기 Vss판(80) 전면에 형성된 제4 절연막(82) 및 그 위에 형성된 4개의 비트라인(84)으로 구성된다.
제4도는 본 발명에 의한 에스 렘 셀의 특징부분을 확대한 개략도이다. 즉, TFT 게이트전극(90)을 지나는 TFT채널(92)은 수직한 부분(V) 및 수평한 부분(H)으로 이루어진 것을 볼 수 있다.
이상, 본 발명은 TFT 게이트전극의 채널이 ㄱ자 또는 ㄴ자 형태로 트랜지스터의 게이트전극과 수직한 부분과 수평한 부분으로 형성함으로서, TFT 게이트전극의 채널길이에 따른 누설전류를 감소시킬 수 있고, 셀 면적을 감소시켜 메모리 셀의 고접적화를 이룰 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 , 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시가능함은 명백하다.

Claims (2)

  1. 두 개의 풀다운 트랜지스터, 두 개의 엑세스 트랜지스터 및 두 개의 로드저항으로 구성되는 에스 렘 셀에 있어서, 상기 셀은 ㄱ자 형태의 활성영역, 상기 활성영역을 반시계 방향으로 180도 회전한 형태로 상기 활성영역과 대각으로 마주보는 형태로 형성된 또 하나의 활성영역, 상기 활성영역상을 가로 방향으로 지나는 워드 라인. 상기 워드라인을 수직하게 지나고 상기 활성영역과 그 인접한 활성영역 사이의 필드영역 및 필드산화막을 포함하는 영역상에 형성된 두 개의 풀 다운 트랜지스터의 게이트전극. 상기 풀 다운 트랜지스터의 게이트전극과 셀 노드를 연결하고 상기 풀 다운 트랜지스터의 게이트전극과 평행하게 형성된 엑세스 트랜지스터의 게이트전극, 상기 셀의 중앙부분을 지나는 외부전원선(Vcc), 이와 연결되고 일부분이 상기 엑세스 트랜지스터의 게이트전극과 수직한 부분과 수평한 부분으로 이루어지며 또한 상기 풀 다운 트랜지스터의 게이트전극과 연결된 엑세스 트랜지스터의 채널을 구비하는 것을 특징으로 하는 에스 렘 셀.
  2. 제1항에 있어서, 상기 엑세스 트랜지스터는 박막 트랜지스터인 것을 특징으로 하는 에스 렘 셀.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077674A (ko) * 1997-04-22 1998-11-16 김영환 에스램 반도체 장치
KR100437143B1 (ko) * 2000-03-10 2004-06-25 인피네온 테크놀로지스 아게 집적된 디램 메모리 셀 및 디램 메모리

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