JP2000004000A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Abstract
(57)【要約】
【課題】 下部電極と上部電極との間に強誘電体膜を介
在させた強誘電体キャパシタをメモリセルに配置した強
誘電体メモリ装置の信頼性を向上させる。 【解決手段】 活性領域ＯＤ内には、ワード線ＷＬをゲ
ートとするメモリセルトランジスタが設けられ、素子分
離領域の上に、下部電極，強誘電体膜及び上部電極ＴＥ
からなる強誘電体キャパシタが設けられている。上部電
極ＴＥとメモリセルトランジスタの一方の不純物拡散層
とを接続するストレージ配線２０と、他方の不純物拡散
層に接続されるビット線ＢＬとにより第１の配線層が構
成されている。平面図において、ストレージ配線２０は
上部電極ＴＥの１つの辺のみと交差しており、ビット線
ＢＬは上部電極ＴＥとはオーバーラップしていない。こ
れにより、強誘電体キャパシタに対する第１の配線層の
ストレスなどに起因する強誘電体キャパシタのリテンシ
ョン等の特性などを改善することができる。
在させた強誘電体キャパシタをメモリセルに配置した強
誘電体メモリ装置の信頼性を向上させる。 【解決手段】 活性領域ＯＤ内には、ワード線ＷＬをゲ
ートとするメモリセルトランジスタが設けられ、素子分
離領域の上に、下部電極，強誘電体膜及び上部電極ＴＥ
からなる強誘電体キャパシタが設けられている。上部電
極ＴＥとメモリセルトランジスタの一方の不純物拡散層
とを接続するストレージ配線２０と、他方の不純物拡散
層に接続されるビット線ＢＬとにより第１の配線層が構
成されている。平面図において、ストレージ配線２０は
上部電極ＴＥの１つの辺のみと交差しており、ビット線
ＢＬは上部電極ＴＥとはオーバーラップしていない。こ
れにより、強誘電体キャパシタに対する第１の配線層の
ストレスなどに起因する強誘電体キャパシタのリテンシ
ョン等の特性などを改善することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ装
置に係り、特に信頼性の向上対策に関するものである。
置に係り、特に信頼性の向上対策に関するものである。
【０００２】
【従来の技術】近年、携帯端末機器やＩＣカード等が普
及し、電子機器に搭載される半導体装置としての不揮発
性メモリ装置においても低電圧，低消費電力および高速
動作の要望が高まっている。そして、低電圧，低消費電
力，高速動作を実現できる不揮発性メモリ装置として
は、強誘電体メモリ装置が注目されている。この強誘電
体メモリ装置は、強誘電体膜を２つの電極で挟んだキャ
パシタを有するものであって、キャパシタ内の強誘電体
膜の分極方向の正負の相違によって不揮発性データを記
憶するものである。したがって、データの書換には強誘
電体膜の分極方向を反転させるための電界をかけるだけ
でよいため、低電圧，低消費電力，高速動作を容易に実
現できる利点がある。
及し、電子機器に搭載される半導体装置としての不揮発
性メモリ装置においても低電圧，低消費電力および高速
動作の要望が高まっている。そして、低電圧，低消費電
力，高速動作を実現できる不揮発性メモリ装置として
は、強誘電体メモリ装置が注目されている。この強誘電
体メモリ装置は、強誘電体膜を２つの電極で挟んだキャ
パシタを有するものであって、キャパシタ内の強誘電体
膜の分極方向の正負の相違によって不揮発性データを記
憶するものである。したがって、データの書換には強誘
電体膜の分極方向を反転させるための電界をかけるだけ
でよいため、低電圧，低消費電力，高速動作を容易に実
現できる利点がある。
【０００３】図４は、従来の強誘電体メモリ装置のメモ
リセルアレイをビット線が形成されている層から下方に
向かって見た状態を示す平面図である。図５は、図４の
Ｖ−Ｖ線断面における縦断面図である。
リセルアレイをビット線が形成されている層から下方に
向かって見た状態を示す平面図である。図５は、図４の
Ｖ−Ｖ線断面における縦断面図である。
【０００４】図５に示すように、Ｓｉ基板５１上には、
ＬＯＣＯＳ膜５２によって囲まれる活性領域ＯＤが設け
られている。この活性領域ＯＤ内に、ソース領域，ドレ
イン領域となる不純物拡散層５３と、ポリシリコン膜か
らなるゲート５４とが形成されている。また、Ｓｉ基板
５１の上には、第１の層間絶縁膜５５が形成されてお
り、この第１の層間絶縁膜５５の上でＬＯＣＯＳ膜５２
の上方に相当する領域には、プラチナやイリジウム系金
属からなる下部電極５６と、強誘電体材料からなる強誘
電体膜５７と、プラチナやイリジウム系金属からなる上
部電極５８とにより構成されるメモリセルキャパシタが
設けられている。また、第１の層間絶縁膜５５の上には
第２の層間絶縁膜５９が形成されていて、この第２の層
間絶縁膜５９の上に、銅を含むアルミニウムからなるス
トレージ配線６０が形成されている。
ＬＯＣＯＳ膜５２によって囲まれる活性領域ＯＤが設け
られている。この活性領域ＯＤ内に、ソース領域，ドレ
イン領域となる不純物拡散層５３と、ポリシリコン膜か
らなるゲート５４とが形成されている。また、Ｓｉ基板
５１の上には、第１の層間絶縁膜５５が形成されてお
り、この第１の層間絶縁膜５５の上でＬＯＣＯＳ膜５２
の上方に相当する領域には、プラチナやイリジウム系金
属からなる下部電極５６と、強誘電体材料からなる強誘
電体膜５７と、プラチナやイリジウム系金属からなる上
部電極５８とにより構成されるメモリセルキャパシタが
設けられている。また、第１の層間絶縁膜５５の上には
第２の層間絶縁膜５９が形成されていて、この第２の層
間絶縁膜５９の上に、銅を含むアルミニウムからなるス
トレージ配線６０が形成されている。
【０００５】図４において、上記ゲート５４はワード線
ＷＬ０〜ＷＬ３としてメモリセルアレイの行方向に延び
ており、上記下部電極５６はセルプレート線としてメモ
リセルアレイの行方向に延びている。また、メモリセル
アレイの列方向に延びるビット線群ＢＬ０，／ＢＬ０，
ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬが設けられている
が、このうち１つのビット線ＤＢＬは図５において破線
で示されている。図５に示される上部電極５８はＤＲＡ
Ｍでいうところのデータストレージノードに相当するも
のであり、図４においてはＴＥで示されている。さら
に、上記ストレージ配線６０と上部電極５８との間はコ
ンタクトＣＥにより接続されている。また、ストレージ
配線６０とメモリセルトランジスタの不純物拡散層５３
との間はコンタクトＣＷ１により、ビット線群ＢＬ０，
／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬと不純
物拡散層５３との間はコンタクトＣＷ２により、それぞ
れ接続されている。上記ストレージ配線６０とビット線
群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／Ｄ
ＢＬとにより第１の配線層が構成されている。
ＷＬ０〜ＷＬ３としてメモリセルアレイの行方向に延び
ており、上記下部電極５６はセルプレート線としてメモ
リセルアレイの行方向に延びている。また、メモリセル
アレイの列方向に延びるビット線群ＢＬ０，／ＢＬ０，
ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬが設けられている
が、このうち１つのビット線ＤＢＬは図５において破線
で示されている。図５に示される上部電極５８はＤＲＡ
Ｍでいうところのデータストレージノードに相当するも
のであり、図４においてはＴＥで示されている。さら
に、上記ストレージ配線６０と上部電極５８との間はコ
ンタクトＣＥにより接続されている。また、ストレージ
配線６０とメモリセルトランジスタの不純物拡散層５３
との間はコンタクトＣＷ１により、ビット線群ＢＬ０，
／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬと不純
物拡散層５３との間はコンタクトＣＷ２により、それぞ
れ接続されている。上記ストレージ配線６０とビット線
群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／Ｄ
ＢＬとにより第１の配線層が構成されている。
【０００６】以上により、不純物拡散層５３を介して供
給されるビット線の電圧とセルプレート線の電圧との高
低関係の相違に応じて、強誘電体膜５７内の分極状態を
正負いずれかに保持することで、”１”，”０”のデー
タを保持することができるように構成されている。
給されるビット線の電圧とセルプレート線の電圧との高
低関係の相違に応じて、強誘電体膜５７内の分極状態を
正負いずれかに保持することで、”１”，”０”のデー
タを保持することができるように構成されている。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
強誘電体メモリ装置において、強誘電体キャパシタの初
期不良やリテンション等の特性の劣化により、信頼性が
低下するという現象が見られた。そこで、その解決策を
試みた結果、理由は明らかではないが、ストレージ配線
６０が強誘電体キャパシタの上部電極５８の上方を広く
覆っているためではないかということを示唆する実験結
果が得られた。
強誘電体メモリ装置において、強誘電体キャパシタの初
期不良やリテンション等の特性の劣化により、信頼性が
低下するという現象が見られた。そこで、その解決策を
試みた結果、理由は明らかではないが、ストレージ配線
６０が強誘電体キャパシタの上部電極５８の上方を広く
覆っているためではないかということを示唆する実験結
果が得られた。
【０００８】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、平面的に見たときの上部電極とスト
レージ配線とのオーバーラップ状態を調整することによ
り、強誘電体キャパシタの特性の劣化のない信頼性の高
い強誘電体メモリ装置の提供を図ることにある。
あり、その目的は、平面的に見たときの上部電極とスト
レージ配線とのオーバーラップ状態を調整することによ
り、強誘電体キャパシタの特性の劣化のない信頼性の高
い強誘電体メモリ装置の提供を図ることにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、平面的に見たときの第１の配
線層がメモリセルの上部電極の少なくとも１つの辺の上
に存在していない構造とすることになる。
に本発明が講じた手段は、平面的に見たときの第１の配
線層がメモリセルの上部電極の少なくとも１つの辺の上
に存在していない構造とすることになる。
【００１０】本発明の強誘電体メモリ装置は、上部電
極，下部電極及び上記上部電極−下部電極間に介在する
強誘電体膜により構成される強誘電体キャパシタと、第
１の不純物拡散層，第２の不純物拡散層及びゲートを有
し、上記強誘電体キャパシタの上記上部電極への電圧の
供給を制御するためのメモリセルトランジスタと、上記
メモリセルトランジスタ及び強誘電体キャパシタの上方
に形成された層間絶縁膜と、上記層間絶縁膜の上に形成
された第１の配線層とを備え、上記第１の配線層と上記
強誘電体キャパシタの上部電極とは平面的に見て互いに
オーバーラップしているとともに、上記上部電極のうち
少なくとも１つの辺の上には上記第１の配線層が存在し
ていない。
極，下部電極及び上記上部電極−下部電極間に介在する
強誘電体膜により構成される強誘電体キャパシタと、第
１の不純物拡散層，第２の不純物拡散層及びゲートを有
し、上記強誘電体キャパシタの上記上部電極への電圧の
供給を制御するためのメモリセルトランジスタと、上記
メモリセルトランジスタ及び強誘電体キャパシタの上方
に形成された層間絶縁膜と、上記層間絶縁膜の上に形成
された第１の配線層とを備え、上記第１の配線層と上記
強誘電体キャパシタの上部電極とは平面的に見て互いに
オーバーラップしているとともに、上記上部電極のうち
少なくとも１つの辺の上には上記第１の配線層が存在し
ていない。
【００１１】これにより、強誘電体キャパシタに対して
第１の配線層が与えるストレスが小さくなり、あるい
は、第１の配線層間のリークが低減することなどによ
り、リーク不良などに起因する初期歩留まりの低下や、
リテンション特性の劣化を防止することができ、信頼性
の向上を図ることができる。
第１の配線層が与えるストレスが小さくなり、あるい
は、第１の配線層間のリークが低減することなどによ
り、リーク不良などに起因する初期歩留まりの低下や、
リテンション特性の劣化を防止することができ、信頼性
の向上を図ることができる。
【００１２】上記第１の配線層が上記強誘電体キャパシ
タの上部電極及び上記メモリセルトランジスタの第１の
不純物拡散層につながるストレージ配線と、上記メモリ
セルトランジスタの第２の不純物拡散層につながるビッ
ト線とを含んでいる場合には、上記ストレージ配線が平
面的に見て上記強誘電体キャパシタの１辺のみと交差し
ている構造であってもよいし、上記ビット線が平面的に
見て上記強誘電体キャパシタとオーバーラップしていな
い構造であってもよい。また、平面的に見たときに、上
記ストレージ配線が上記強誘電体キャパシタの１辺のみ
と交差しているとともに、上記ビット線が上記強誘電体
キャパシタとオーバーラップしていない構造であっても
よい。
タの上部電極及び上記メモリセルトランジスタの第１の
不純物拡散層につながるストレージ配線と、上記メモリ
セルトランジスタの第２の不純物拡散層につながるビッ
ト線とを含んでいる場合には、上記ストレージ配線が平
面的に見て上記強誘電体キャパシタの１辺のみと交差し
ている構造であってもよいし、上記ビット線が平面的に
見て上記強誘電体キャパシタとオーバーラップしていな
い構造であってもよい。また、平面的に見たときに、上
記ストレージ配線が上記強誘電体キャパシタの１辺のみ
と交差しているとともに、上記ビット線が上記強誘電体
キャパシタとオーバーラップしていない構造であっても
よい。
【００１３】上記強誘電体メモリ装置において、上記ス
トレージ配線の上記上部電極の上方に位置する部分のう
ち上記上部電極の１つの辺との交差している部分が、他
の部分よりも狭い幅を有するように設けることにより、
さらにストレスの低減などによる顕著な効果を発揮する
ことができる。
トレージ配線の上記上部電極の上方に位置する部分のう
ち上記上部電極の１つの辺との交差している部分が、他
の部分よりも狭い幅を有するように設けることにより、
さらにストレスの低減などによる顕著な効果を発揮する
ことができる。
【００１４】上記第１の配線層は、アルミニウム及び銅
のうち少なくともいずれか１つを含む配線材料により構
成されていることが好ましい。
のうち少なくともいずれか１つを含む配線材料により構
成されていることが好ましい。
【００１５】上記強誘電体メモリ装置において、上記第
１の配線層の上に設けられた上層の層間絶縁膜と、上記
上層の層間絶縁膜の上に設けられた第２の配線層とをさ
らに設け、上記第２の配線層により、上記強誘電体キャ
パシタの上部電極の上方をすべて覆っておくことができ
る。
１の配線層の上に設けられた上層の層間絶縁膜と、上記
上層の層間絶縁膜の上に設けられた第２の配線層とをさ
らに設け、上記第２の配線層により、上記強誘電体キャ
パシタの上部電極の上方をすべて覆っておくことができ
る。
【００１６】上記強誘電体メモリ装置において、上記第
１の配線層の上に設けられた上層の層間絶縁膜と、上記
上層の層間絶縁膜の上に設けられた第２の配線層とをさ
らに設け、上記第２の配線層により、上記強誘電体キャ
パシタの下部電極の上方をすべて覆っておくことができ
る。
１の配線層の上に設けられた上層の層間絶縁膜と、上記
上層の層間絶縁膜の上に設けられた第２の配線層とをさ
らに設け、上記第２の配線層により、上記強誘電体キャ
パシタの下部電極の上方をすべて覆っておくことができ
る。
【００１７】これらにより、第２の配線層の製造工程の
前に施されるアニール処理等に起因する強誘電体キャパ
シタの特性劣化を防ぐ効果や、第２の配線層の形成時に
おける強誘電体キャパシタへのストレスを緩和する効果
が得られる。
前に施されるアニール処理等に起因する強誘電体キャパ
シタの特性劣化を防ぐ効果や、第２の配線層の形成時に
おける強誘電体キャパシタへのストレスを緩和する効果
が得られる。
【００１８】上記第２の配線層も、アルミニウム及び銅
のうち少なくともいずれか１つを含む配線材料により構
成されていることが好ましい。
のうち少なくともいずれか１つを含む配線材料により構
成されていることが好ましい。
【００１９】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態に係る強誘電体メモリ装置のメモリ
セルアレイをビット線が形成されている層から下方に向
かって見た状態を示す平面図である。図２は、図４のII
−II線断面における縦断面図である。
明の第１の実施形態に係る強誘電体メモリ装置のメモリ
セルアレイをビット線が形成されている層から下方に向
かって見た状態を示す平面図である。図２は、図４のII
−II線断面における縦断面図である。
【００２０】図２に示すように、Ｓｉ基板１１上には、
ＬＯＣＯＳ膜１２によって囲まれる活性領域ＯＤが設け
られている。この活性領域ＯＤ内に、ソース領域，ドレ
イン領域となる不純物拡散層１３と、ポリシリコン膜か
らなるゲート１４とが形成されている。また、Ｓｉ基板
１１の上には、第１の層間絶縁膜１５が形成されてお
り、この第１の層間絶縁膜１５の上でＬＯＣＯＳ膜１２
の上方に相当する領域には、プラチナやイリジウム系金
属からなる下部電極１６と、後述するような強誘電体材
料からなる強誘電体膜１７と、プラチナやイリジウム系
金属からなる上部電極１８とにより構成されるメモリセ
ルキャパシタが設けられている。また、第１の層間絶縁
膜１５の上には第２の層間絶縁膜１９が形成されてい
て、この第２の層間絶縁膜１９の上に、銅を含むアルミ
ニウムからなるストレージ配線２０が形成されている。
ＬＯＣＯＳ膜１２によって囲まれる活性領域ＯＤが設け
られている。この活性領域ＯＤ内に、ソース領域，ドレ
イン領域となる不純物拡散層１３と、ポリシリコン膜か
らなるゲート１４とが形成されている。また、Ｓｉ基板
１１の上には、第１の層間絶縁膜１５が形成されてお
り、この第１の層間絶縁膜１５の上でＬＯＣＯＳ膜１２
の上方に相当する領域には、プラチナやイリジウム系金
属からなる下部電極１６と、後述するような強誘電体材
料からなる強誘電体膜１７と、プラチナやイリジウム系
金属からなる上部電極１８とにより構成されるメモリセ
ルキャパシタが設けられている。また、第１の層間絶縁
膜１５の上には第２の層間絶縁膜１９が形成されてい
て、この第２の層間絶縁膜１９の上に、銅を含むアルミ
ニウムからなるストレージ配線２０が形成されている。
【００２１】図１において、上記ゲート１４はワード線
ＷＬ０〜ＷＬ３としてメモリセルアレイの行方向に延び
ており、上記下部電極１６はセルプレート線としてメモ
リセルアレイの行方向に延びている。また、メモリセル
アレイの列方向に延びるビット線群ＢＬ０，／ＢＬ０，
ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬが設けられている
が、このうち１つのビット線ＤＢＬは図２において破線
で示されている。図２に示される上部電極１８はＤＲＡ
Ｍでいうところのデータストレージノードに相当するも
のであり、図１においては文字ＴＥで示されている。さ
らに、上記ストレージ配線２０と上部電極１８との間は
コンタクトＣＥにより接続されている。また、ストレー
ジ配線２０とメモリセルトランジスタの不純物拡散層１
３との間はコンタクトＣＷ１により、ビット線群ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬと
不純物拡散層１３との間はコンタクトＣＷ２により、そ
れぞれ接続されている。上記ストレージ配線２０とビッ
ト線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，
／ＤＢＬとにより第１の配線層が構成されている。
ＷＬ０〜ＷＬ３としてメモリセルアレイの行方向に延び
ており、上記下部電極１６はセルプレート線としてメモ
リセルアレイの行方向に延びている。また、メモリセル
アレイの列方向に延びるビット線群ＢＬ０，／ＢＬ０，
ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬが設けられている
が、このうち１つのビット線ＤＢＬは図２において破線
で示されている。図２に示される上部電極１８はＤＲＡ
Ｍでいうところのデータストレージノードに相当するも
のであり、図１においては文字ＴＥで示されている。さ
らに、上記ストレージ配線２０と上部電極１８との間は
コンタクトＣＥにより接続されている。また、ストレー
ジ配線２０とメモリセルトランジスタの不純物拡散層１
３との間はコンタクトＣＷ１により、ビット線群ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬと
不純物拡散層１３との間はコンタクトＣＷ２により、そ
れぞれ接続されている。上記ストレージ配線２０とビッ
ト線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，
／ＤＢＬとにより第１の配線層が構成されている。
【００２２】以上により、不純物拡散層１３を介して供
給されるビット線の電圧とセルプレート線の電圧との高
低関係の相違に応じて、強誘電体膜１７内の分極状態を
正負いずれかに保持することで、”１”，”０”のデー
タを保持することができるように構成されている。
給されるビット線の電圧とセルプレート線の電圧との高
低関係の相違に応じて、強誘電体膜１７内の分極状態を
正負いずれかに保持することで、”１”，”０”のデー
タを保持することができるように構成されている。
【００２３】ここで、本実施形態の特徴は、上部電極１
８（ＴＥ）とストレージ配線層２０とのオーバーラップ
する態様を従来の構造とは変えた点である。すなわち、
従来の強誘電体メモリ装置の構造においては、図５に示
すように、ストレージ配線６０の先端が上部電極５８の
対応する辺よりも外方にまで突出している。また、図４
の平面図では、ストレージ配線６０が上部電極５８の２
つの辺と交差している。それに対し、本実施形態に係る
強誘電体メモリ装置においては、図２に示すように、ス
トレージ配線２０の先端は上部電極１８の対応する辺よ
りも外方には突出していない。そして、図１の平面図で
は、ストレージ配線２０は上部電極１８の１辺のみと交
差している。さらに、図４に示す構造ではビット線が上
部電極の２つの辺の上を覆っている。それに対し、本実
施形態では、図１に示すように、ビット線（例えばＢＬ
１）と上部電極２０とが平面的に見たときにオーバーラ
ップしないように構成している。言い換えると、図４に
示す従来の強誘電体メモリ装置の第１の配線層が、強誘
電体キャパシタの４つの辺のすべてを覆っていたのに対
し、本実施形態に係る強誘電体メモリ装置においては、
上部電極の少なくとも１つの辺の上方には第１の配線層
が存在していない。
８（ＴＥ）とストレージ配線層２０とのオーバーラップ
する態様を従来の構造とは変えた点である。すなわち、
従来の強誘電体メモリ装置の構造においては、図５に示
すように、ストレージ配線６０の先端が上部電極５８の
対応する辺よりも外方にまで突出している。また、図４
の平面図では、ストレージ配線６０が上部電極５８の２
つの辺と交差している。それに対し、本実施形態に係る
強誘電体メモリ装置においては、図２に示すように、ス
トレージ配線２０の先端は上部電極１８の対応する辺よ
りも外方には突出していない。そして、図１の平面図で
は、ストレージ配線２０は上部電極１８の１辺のみと交
差している。さらに、図４に示す構造ではビット線が上
部電極の２つの辺の上を覆っている。それに対し、本実
施形態では、図１に示すように、ビット線（例えばＢＬ
１）と上部電極２０とが平面的に見たときにオーバーラ
ップしないように構成している。言い換えると、図４に
示す従来の強誘電体メモリ装置の第１の配線層が、強誘
電体キャパシタの４つの辺のすべてを覆っていたのに対
し、本実施形態に係る強誘電体メモリ装置においては、
上部電極の少なくとも１つの辺の上方には第１の配線層
が存在していない。
【００２４】なお、上部電極１８とストレージ配線２０
とのコンタクト部ＣＥにおいて、コンタクト部ＣＥとス
トレージ配線２０とのマスクずれなどを考慮した重なり
マージンをプロセスのデザインルールの最小寸法として
いる。
とのコンタクト部ＣＥにおいて、コンタクト部ＣＥとス
トレージ配線２０とのマスクずれなどを考慮した重なり
マージンをプロセスのデザインルールの最小寸法として
いる。
【００２５】このように、ストレージ配線２０が上部電
極１８の上方を覆う領域をなるべく低減した結果、以下
のような効果が得られた。すなわち、ビット線とストレ
ージ配線との間におけるリーク不良などに起因する初期
歩留まりの低下や、強誘電体キャパシタの特性劣化が改
善された。特性の改善とは、具体的には、例えば強誘電
体キャパシタの分極値の改善などによるリテンション
（データ保持）特性の大幅な改善である。現在のとこ
ろ、このような効果が得られる理由は、強誘電体キャパ
シタに対してストレージ配線２０が与えるストレスが小
さくなること、あるいは、ストレージ配線２０の長さが
短くなることよりストレージ配線２０とビット線（例え
ばＢＬ１）との間のリークが低減することに起因するも
のと推定される。さらに、ストレージ配線層２０の上に
形成される第３の層間絶縁膜（図示せず）を構成する物
質が強誘電体キャパシタに与える好影響を助長すること
にもよる可能性もある。
極１８の上方を覆う領域をなるべく低減した結果、以下
のような効果が得られた。すなわち、ビット線とストレ
ージ配線との間におけるリーク不良などに起因する初期
歩留まりの低下や、強誘電体キャパシタの特性劣化が改
善された。特性の改善とは、具体的には、例えば強誘電
体キャパシタの分極値の改善などによるリテンション
（データ保持）特性の大幅な改善である。現在のとこ
ろ、このような効果が得られる理由は、強誘電体キャパ
シタに対してストレージ配線２０が与えるストレスが小
さくなること、あるいは、ストレージ配線２０の長さが
短くなることよりストレージ配線２０とビット線（例え
ばＢＬ１）との間のリークが低減することに起因するも
のと推定される。さらに、ストレージ配線層２０の上に
形成される第３の層間絶縁膜（図示せず）を構成する物
質が強誘電体キャパシタに与える好影響を助長すること
にもよる可能性もある。
【００２６】ただし、平面的に見てストレージ配線２０
が上部電極１８（ＴＥ）の１つの辺のみと交差している
のであれば、上部電極１８とビット線とが平面的にオー
バーラップしていてもよい。また、平面的に見て上部電
極１８とビット線（例えばＢＬ１）とがオーバーラップ
していなければ、ストレージ配線２０が上部電極１８の
２つの辺と交差していてもよい。ただし、本実施形態の
ような構造とすることで、第１の配線層による上部電極
１８へのストレスが大幅に低減されるので、上述のリテ
ンション特性の改善効果がより大きくなる。
が上部電極１８（ＴＥ）の１つの辺のみと交差している
のであれば、上部電極１８とビット線とが平面的にオー
バーラップしていてもよい。また、平面的に見て上部電
極１８とビット線（例えばＢＬ１）とがオーバーラップ
していなければ、ストレージ配線２０が上部電極１８の
２つの辺と交差していてもよい。ただし、本実施形態の
ような構造とすることで、第１の配線層による上部電極
１８へのストレスが大幅に低減されるので、上述のリテ
ンション特性の改善効果がより大きくなる。
【００２７】また、メモリセルアレイの端部にはダミー
ビット線ＤＢＬ，／ＤＢＬを配置し、メモリセルアレイ
端部の強誘電体キャパシタを回路の動作上使用しないよ
うにしている。これは、メモリセルアレイ端部のメモリ
セルとそれ以外のメモリセルとは、同じ構造を有してい
るが、メモリセルアレイ端部のメモリセルはメモリセル
が存在しない領域に隣接しているために、それ以外のメ
モリセルとは異なる特性を示し、本実施形態の構造によ
る特性の改善が得られないおそれがあるからである。
ビット線ＤＢＬ，／ＤＢＬを配置し、メモリセルアレイ
端部の強誘電体キャパシタを回路の動作上使用しないよ
うにしている。これは、メモリセルアレイ端部のメモリ
セルとそれ以外のメモリセルとは、同じ構造を有してい
るが、メモリセルアレイ端部のメモリセルはメモリセル
が存在しない領域に隣接しているために、それ以外のメ
モリセルとは異なる特性を示し、本実施形態の構造によ
る特性の改善が得られないおそれがあるからである。
【００２８】さらに、図面には表示されていないが、ス
トレージ配線２０の上方に第３の層間絶縁膜を形成し、
さらにその上に第２の配線層を形成するようなプロセス
を用いて強誘電体メモリ装置を製造する場合、この第２
の配線層により上部電極１８または下部電極１６を覆う
構成とすることができる。これにより、第２の配線層の
製造工程の前に施されるアニール処理等に起因する強誘
電体キャパシタの特性劣化を防ぐ効果や、第２の配線層
の形成時における強誘電体キャパシタへのストレスを緩
和する効果がある。
トレージ配線２０の上方に第３の層間絶縁膜を形成し、
さらにその上に第２の配線層を形成するようなプロセス
を用いて強誘電体メモリ装置を製造する場合、この第２
の配線層により上部電極１８または下部電極１６を覆う
構成とすることができる。これにより、第２の配線層の
製造工程の前に施されるアニール処理等に起因する強誘
電体キャパシタの特性劣化を防ぐ効果や、第２の配線層
の形成時における強誘電体キャパシタへのストレスを緩
和する効果がある。
【００２９】特に、第２の配線層を、アルミニウムや銅
を含む配線材料により構成した場合には、以下の効果が
得られる。第２の配線層は、回路上、例えばポリシリコ
ンで形成されたワード線（例えばＷＬ０，ＷＬ１）の抵
抗値を低減するための裏打ち配線に使用したり、強誘電
体キャパシタの下部電極１６でもあるセルプレート線
（例えばＣＰ０，ＣＰ１）の抵抗値低減のための裏打ち
配線と使用することもできる。したがって、抵抗値低減
による高速動作が可能となり、万一製造工程によるワー
ド線の断線等が生じたときでも裏打ち用の第２の配線層
との接続点が多くとられているため、電気的不良が生じ
にくいという効果もある。
を含む配線材料により構成した場合には、以下の効果が
得られる。第２の配線層は、回路上、例えばポリシリコ
ンで形成されたワード線（例えばＷＬ０，ＷＬ１）の抵
抗値を低減するための裏打ち配線に使用したり、強誘電
体キャパシタの下部電極１６でもあるセルプレート線
（例えばＣＰ０，ＣＰ１）の抵抗値低減のための裏打ち
配線と使用することもできる。したがって、抵抗値低減
による高速動作が可能となり、万一製造工程によるワー
ド線の断線等が生じたときでも裏打ち用の第２の配線層
との接続点が多くとられているため、電気的不良が生じ
にくいという効果もある。
【００３０】（第２の実施形態）図３は、第２の実施形
態に係るメモリセルアレイをビット線が形成されている
層から下方に向かって見た状態を示す平面図である。
態に係るメモリセルアレイをビット線が形成されている
層から下方に向かって見た状態を示す平面図である。
【００３１】本実施形態の強誘電体メモリ装置の特徴
は、ストレージノード配線２０のうち上部電極１８（Ｔ
Ｅ）と平面的にオーバーラップする領域が、上記第１の
実施形態よりもさらに小さくなっている点である。すな
わち、図３に示すように、ストレージ配線２０は中央で
くびれた平面形状を有しており、このくびれている部分
の幅は、ストレージ配線の製造プロセスのデザインルー
ルの最小値となっている。この特徴部分以外の部分の構
造は、上記第１の実施形態で説明したとおりとなってい
る。
は、ストレージノード配線２０のうち上部電極１８（Ｔ
Ｅ）と平面的にオーバーラップする領域が、上記第１の
実施形態よりもさらに小さくなっている点である。すな
わち、図３に示すように、ストレージ配線２０は中央で
くびれた平面形状を有しており、このくびれている部分
の幅は、ストレージ配線の製造プロセスのデザインルー
ルの最小値となっている。この特徴部分以外の部分の構
造は、上記第１の実施形態で説明したとおりとなってい
る。
【００３２】本実施形態に係る強誘電体メモリ装置によ
れば、ストレージ配線２０が上部電極１８を覆う領域
を、上記第１の実施形態に係る強誘電体メモリ装置より
もさらに低減するようにしたので、上記第１の実施形態
の効果をより顕著に発揮することができる。
れば、ストレージ配線２０が上部電極１８を覆う領域
を、上記第１の実施形態に係る強誘電体メモリ装置より
もさらに低減するようにしたので、上記第１の実施形態
の効果をより顕著に発揮することができる。
【００３３】なお、本実施形態においても、上記第１の
実施形態において説明したのと同様に、ストレージ配線
２０の上方に第３の層間絶縁膜を介して第２の配線層を
形成するプロセスを用いることが可能である。
実施形態において説明したのと同様に、ストレージ配線
２０の上方に第３の層間絶縁膜を介して第２の配線層を
形成するプロセスを用いることが可能である。
【００３４】また、本実施形態においても、平面的に見
てストレージ配線２０が上部電極１８（ＴＥ）の１つの
辺のみと交差しているのであれば、上部電極１８とビッ
ト線とが平面的にオーバーラップしていてもよい。ま
た、平面的に見て上部電極１８とビット線（例えばＢＬ
１）とがオーバーラップしていなければ、ストレージ配
線２０が上部電極１８の２つの辺と交差していてもよ
い。ただし、本実施形態のような構造とすることで、第
１の配線層による上部電極１８へのストレスが大幅に低
減されるので、上述のリテンション特性の改善効果がよ
り大きくなる。
てストレージ配線２０が上部電極１８（ＴＥ）の１つの
辺のみと交差しているのであれば、上部電極１８とビッ
ト線とが平面的にオーバーラップしていてもよい。ま
た、平面的に見て上部電極１８とビット線（例えばＢＬ
１）とがオーバーラップしていなければ、ストレージ配
線２０が上部電極１８の２つの辺と交差していてもよ
い。ただし、本実施形態のような構造とすることで、第
１の配線層による上部電極１８へのストレスが大幅に低
減されるので、上述のリテンション特性の改善効果がよ
り大きくなる。
【００３５】上記各実施形態において、上記強誘電体膜
を構成する強誘電体材料としては、ＫＮＯ3 、ＰｂＬａ
2 Ｏ3 −ＺｒＯ2 −ＴｉＯ2 、ＰｂＴｉＯ3 −ＰｂＺｒ
Ｏ3などがあり、いずれを用いてもよいものとする。
を構成する強誘電体材料としては、ＫＮＯ3 、ＰｂＬａ
2 Ｏ3 −ＺｒＯ2 −ＴｉＯ2 、ＰｂＴｉＯ3 −ＰｂＺｒ
Ｏ3などがあり、いずれを用いてもよいものとする。
【００３６】
【発明の効果】本発明の強誘電体メモリ装置によれば、
強誘電体キャパシタの上部電極の少なくとも１つの辺の
上には、ストレージ配線，ビット線などを含む第１の配
線層が存在していない構造としたので、強誘電体キャパ
シタに対する第１の配線層のストレス，第１の配線層間
のリークの低減などにより、強誘電体キャパシタのリテ
ンション等の特性の大幅な改善を図ることができる。
強誘電体キャパシタの上部電極の少なくとも１つの辺の
上には、ストレージ配線，ビット線などを含む第１の配
線層が存在していない構造としたので、強誘電体キャパ
シタに対する第１の配線層のストレス，第１の配線層間
のリークの低減などにより、強誘電体キャパシタのリテ
ンション等の特性の大幅な改善を図ることができる。
【図１】本発明の第１の実施形態に係る強誘電体メモリ
装置を第１の配線層から下方に向かって見た平面図であ
る。
装置を第１の配線層から下方に向かって見た平面図であ
る。
【図２】図１のII-II線における断面図である。
【図３】本発明の第２の実施形態に係る強誘電体メモリ
装置を第１の配線層から下方に向かって見た平面図であ
る。
装置を第１の配線層から下方に向かって見た平面図であ
る。
【図４】従来の強誘電体メモリ装置を第１の配線層から
下方に向かって見た平面図である。
下方に向かって見た平面図である。
【図５】図４のＶ-Ｖ線における断面図である。
１１ Ｓｉ基板 １２ ＬＯＣＯＳ膜 １３ 不純物拡散層 １４ ゲート １５ 第１の層間絶縁膜 １６ 下部電極 １７ 強誘電体膜 １８ 上部電極 １９ 第２の層間絶縁膜 ２０ ストレージ配線 ＯＤ 活性領域 ＷＬ ワード線 ＣＰ セルプレート線 ＴＥ 上部電極 ＣＥ コンタクト ＣＷ コンタクト ＢＬ ビット線 ＤＢＬ ダミービット線
Claims (9)
- 【請求項１】 上部電極，下部電極及び上記上部電極−
下部電極間に介在する強誘電体膜により構成される強誘
電体キャパシタと、 第１の不純物拡散層，第２の不純物拡散層及びゲートを
有し、上記強誘電体キャパシタの上記上部電極への電圧
の供給を制御するためのメモリセルトランジスタと、 上記メモリセルトランジスタ及び強誘電体キャパシタの
上方に形成された層間絶縁膜と、 上記層間絶縁膜の上に形成された第１の配線層とを備
え、 上記第１の配線層と上記強誘電体キャパシタの上部電極
とは平面的に見て互いにオーバーラップしているととも
に、上記上部電極のうち少なくとも１つの辺の上には上
記第１の配線層が存在していないことを特徴とする強誘
電体メモリ装置。 - 【請求項２】 請求項１記載の強誘電体メモリ装置にお
いて、 上記第１の配線層は、上記強誘電体キャパシタの上部電
極及び上記メモリセルトランジスタの第１の不純物拡散
層につながるストレージ配線と、上記メモリセルトラン
ジスタの第２の不純物拡散層につながるビット線とを含
み、 上記ストレージ配線が平面的に見て上記強誘電体キャパ
シタの１辺のみと交差していることを特徴とする強誘電
体メモリ装置。 - 【請求項３】 請求項１記載の強誘電体メモリ装置にお
いて、 上記第１の配線層は、上記強誘電体キャパシタの上部電
極及び上記メモリセルトランジスタの第１の不純物拡散
層につながるストレージ配線と、上記メモリセルトラン
ジスタの第２の不純物拡散層につながるビット線とを含
み、 上記ビット線は平面的に見て上記強誘電体キャパシタと
オーバーラップしていないことを特徴とする強誘電体メ
モリ装置。 - 【請求項４】 請求項１記載の強誘電体メモリ装置にお
いて、 上記第１の配線層は、上記強誘電体キャパシタの上部電
極及び上記メモリセルトランジスタの第１の不純物拡散
層につながるストレージ配線と、上記メモリセルトラン
ジスタの第２の不純物拡散層につながるビット線とを含
み、 平面的に見たときに、上記ストレージ配線が上記強誘電
体キャパシタの１辺のみと交差しているとともに、上記
ビット線が上記強誘電体キャパシタとオーバーラップし
ていないことを特徴とする強誘電体メモリ装置。 - 【請求項５】 請求項２〜４のうちいずれか１つに記載
の強誘電体メモリ装置において、 上記ストレージ配線の上記上部電極の上方に位置する部
分のうち上記上部電極の１つの辺との交差している部分
は、他の部分よりも狭い幅を有するように設けられてい
ることを特徴とする強誘電体メモリ装置。 - 【請求項６】 請求項１〜５のうちいずれか１つに記載
の強誘電体メモリ装置において、 上記第１の配線層は、アルミニウム及び銅のうち少なく
ともいずれか１つを含む配線材料により構成されている
ことを特徴とする強誘電体メモリ装置。 - 【請求項７】 請求項１〜６のうちいずれか１つの強誘
電体メモリ装置において、 上記第１の配線層の上に設けられた上層の層間絶縁膜
と、 上記上層の層間絶縁膜の上に設けられた第２の配線層と
をさらに備え、 上記第２の配線層は、上記強誘電体キャパシタの上部電
極の上方をすべて覆っていることを特徴とする強誘電体
メモリ装置。 - 【請求項８】 請求項１〜６のうちいずれか１つの強誘
電体メモリ装置において、 上記第１の配線層の上に設けられた上層の層間絶縁膜
と、 上記上層の層間絶縁膜の上に設けられた第２の配線層と
をさらに備え、 上記第２の配線層は、上記強誘電体キャパシタの下部電
極の上方をすべて覆っていることを特徴とする強誘電体
メモリ装置。 - 【請求項９】 請求項８記載の強誘電体メモリ装置にお
いて、 上記第２の配線層は、アルミニウム及び銅のうち少なく
ともいずれか１つを含む配線材料により構成されている
ことを特徴とする強誘電体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16785798A JP3236262B2 (ja) | 1998-06-16 | 1998-06-16 | 強誘電体メモリ装置 |
| US09/333,049 US6872998B2 (en) | 1998-06-16 | 1999-06-15 | Ferroelectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16785798A JP3236262B2 (ja) | 1998-06-16 | 1998-06-16 | 強誘電体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000004000A true JP2000004000A (ja) | 2000-01-07 |
| JP3236262B2 JP3236262B2 (ja) | 2001-12-10 |
Family
ID=15857387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16785798A Expired - Lifetime JP3236262B2 (ja) | 1998-06-16 | 1998-06-16 | 強誘電体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6872998B2 (ja) |
| JP (1) | JP3236262B2 (ja) |
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1998
- 1998-06-16 JP JP16785798A patent/JP3236262B2/ja not_active Expired - Lifetime
-
1999
- 1999-06-15 US US09/333,049 patent/US6872998B2/en not_active Expired - Fee Related
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