JP4068585B2

JP4068585B2 - 強誘電体メモリ装置

Info

Publication number: JP4068585B2
Application number: JP2004089474A
Authority: JP
Inventors: 昌弘鴨志田; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-03-25
Filing date: 2004-03-25
Publication date: 2008-03-26
Anticipated expiration: 2024-03-25
Also published as: US7193260B2; US20050212019A1; JP2005277170A

Description

本発明は、強誘電体キャパシタを用いてデータを不揮発に記憶する強誘電体メモリ装置に関する。

近年、半導体メモリの一つとして強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）が注目されている。このＦｅＲＡＭは、不揮発性で書き換え回数が１０の１２乗、読み出し或いは書き込み時間がＤＲＡＭ程度、２．５Ｖ〜５Ｖの低電圧動作等の長所があるため、全メモリ市場を置き換える可能性がある。

ＦｅＲＡＭの一例として、本出願人が特開平１０−２５５４８３号公報で開示したＦｅＲＡＭがある。このＦｅＲＡＭは、セルトランジスタのソース、ドレイン間に強誘電体キャパシタの両端をそれぞれ接続し、これをメモリセルＭＣとし、このメモリセルＭＣを複数直列に接続してメモリセルブロックを構成している（以下、「ＴＣ並列ユニット直列接続型強誘電体メモリ」と称する）。

図７は、ＴＣ並列ユニット直列接続型強誘電体メモリの構成の一例を示すレイアウト図である。図８は、図７に示したVIII−VIII線に沿った断面図である。

半導体基板３０の上には、ゲート酸化膜４２を介してゲート電極３２が設けられている。このゲート電極３２は、ワード線ＷＬとなる。ゲート電極３２の両側の半導体基板３０内には、セルトランジスタのソース或いはドレイン電極となる拡散層（ＡＡ：Active Area）３１が設けられている。

セルトランジスタの上方には、下部電極３３、強誘電体膜３４及び上部電極３５を有する強誘電体キャパシタが設けられている。強誘電体キャパシタは、下部電極１３、強誘電体膜１４、上部電極１５の順に順次積層されて形成されている。下部電極３３と拡散層３１とは、ＡＡ−ＬＥコンタクト３６により接続されている。

上記他方に隣接する２つの強誘電体キャパシタの上部電極３５は、金属配線３８により接続されている。また、金属配線３８と拡散層３１とは、ＡＡ−Ｍコンタクト３９により接続されている。メモリセルＭＣの上方には、ビット線４０が配設されている。半導体基板３０の上には、層間絶縁層４１が形成されている。

上記のように構成された上記強誘電体メモリにおいて、ＡＡ−Ｍコンタクト３９は、同一メモリセルブロック内の上部電極３５間に設けられている。したがって、ＡＡ−Ｍコンタクト３９を配設することにより、上記強誘電体メモリのビット線４０の延伸方向の面積が増加する。

これにより、ビット線４０が長くなり、ビット線の寄生容量が増加してしまう。また、ビット線の寄生容量が増加する結果、ビット線の読み出し信号量が低下してしまう。
特開平１０−２５５４８３号公報

本発明は、上記のような事情に鑑みてなされたもので、１つのメモリセル当たりの占有面積を小さくすることで、強誘電体メモリ装置の回路面積を縮小させることができ、またビット線の長さを短くすることでビット線の寄生容量を低減し、これによりビット線の読み出し信号量を増加させることができる強誘電体メモリ装置を提供することを目的とする。

本発明の一視点に係る半導体記憶装置は、第１の方向に延在する第１のビット線と、前記第１の方向に延在し、且つ前記第１のビット線に離間して配設された第２のビット線と、第１の端子と第２の端子との間に直列に接続され且つ前記第１の方向に沿って配列された複数の第１のメモリセルと、前記第１の端子と前記第１のビット線との間に接続された第１の選択トランジスタとを有し、前記第１のメモリセルは、第１の上部電極、強誘電体膜及び第１の下部電極を有する第１の強誘電体キャパシタと、この第１の強誘電体キャパシタに並列に接続された第１のセルトランジスタとを有する、第１のメモリセルブロックと、第３の端子と第４の端子との間に直列に接続され且つ前記第１の方向に沿って配列された複数の第２のメモリセルと、前記第３の端子と前記第２のビット線との間に接続された第２の選択トランジスタとを有し、前記第２のメモリセルは、第２の上部電極、強誘電体膜及び第２の下部電極を有する第２の強誘電体キャパシタと、この第２の強誘電体キャパシタに並列に接続された第２のセルトランジスタとを有する、第２のメモリセルブロックと、隣接する２個の第１の強誘電体キャパシタの第１の上部電極同士を接続し、且つ前記第２のメモリセルブロック側に突出した第１のオーバーハングを含む第１の配線部と、隣接する２個の第２の強誘電体キャパシタの第２の上部電極同士を接続し、且つ前記第１の配線部に対して前記第１の方向と直交する第２の方向に隣接し、且つ前記第１のメモリセルブロック側に突出し且つ前記第１のオーバーハングに対して前記第１の方向に隣接する第２のオーバーハングを含む第２の配線部と、前記第１のオーバーハングと前記第１のセルトランジスタのソース／ドレイン電極とを接続する第１のコンタクトと、前記第２のオーバーハングと前記第２のセルトランジスタのソース／ドレイン電極とを接続する第２のコンタクトとを具備する。

本発明によれば、１つのメモリセル当たりの占有面積を小さくすることで、強誘電体メモリ装置の回路面積を縮小することができ、またビット線の長さを短くすることでビット線の寄生容量を低減し、これによりビット線の読み出し信号量を増加させることができる強誘電体メモリ装置を提供することができる。

以下、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

図１は、本発明の第1の実施形態に係るＦｅＲＡＭの回路図である。このＦｅＲＡＭは、ＴＣ並列ユニット直列接続型強誘電体メモリからなる。

同図において、セルトランジスタ１のソース−ドレイン電極間には、強誘電体キャパシタ２の両端がそれぞれ接続され、１つのメモリセルＭＣが構成されている。このメモリセルＭＣが複数直列に接続されてメモリセルブロック５を構成している。各メモリセルブロックの一方の端子は、ブロック選択トランジスタ３を介してビット線ＢＬまたは/ＢＬに接続されている。各メモリセルブロックの他方の端子は、プレート線ＰＬに接続されている。

ブロック選択トランジスタ３のゲート電極は、ブロック選択線ＢＳに接続されている。ブロック選択トランジスタ３のゲート電極には、ブロック選択信号が供給される。セルトランジスタ１のゲート電極には、ワード線ＷＬｎが接続されている。ビット線ＢＬと/ＢＬとからなるビット線対は、センスアンプ回路（ＳＡ）４に接続されている。

図２は、図１に示したＦｅＲＡＭの構成を示すレイアウト図である。図３は、図２に示したIII−III線に沿った断面図である。

半導体基板１０の上には、ゲート酸化膜２２を介してゲート電極１２が設けられている。このゲート電極１２は、ワード線ＷＬとなる。ゲート電極１２の両側の半導体基板１０内には、セルトランジスタ１のソース或いはドレイン電極となる拡散層（ＡＡ：Active Area）１１が設けられている。前述したように、同一メモリセルブロック内のセルトランジスタ１は、直列に接続されている。すなわち、１つのセルトランジスタ１のソース或いはドレイン電極と、当該セルトランジスタ１に隣接するセルトランジスタのソース或いはドレイン電極とは、接続されている。本実施形態では、２つの隣接するセルトランジスタのソース或いはドレイン電極は、共通の拡散層１１に形成されている。

なお、これに限定されるものではないが、２つの隣接するセルトランジスタ１のソース或いはドレイン電極が別々の拡散層１１に形成されている場合は、セルトランジスタ１と強誘電体キャパシタ２とのコンタクトは、拡散層１１毎に必要となる。

セルトランジスタ１の上方には、下部電極（ＬＥ：Lower Electrode）１３、強誘電体膜１４及び上部電極（ＵＥ：Upper Electrode）１５を有する強誘電体キャパシタ２が設けられている。強誘電体キャパシタ２は、下部電極１３、強誘電体膜１４、上部電極１５の順に順次積層されて形成されている。また、一方に隣接する２つの強誘電体キャパシタ２の下部電極１３は、共有されている。下部電極１３と拡散層１１とは、ＡＡ−ＬＥコンタクト１６により接続されている。ＡＡ−ＬＥコンタクト１６は、下部電極１３に対応した数が設けられている。

上記他方に隣接する２つの強誘電体キャパシタ２の上部電極１５は、金属配線１８により接続されている。すなわち、１つの強誘電体キャパシタ２は、下部電極１３が一方に隣接する強誘電体キャパシタ２の下部電極１３と共有され、上部電極１５が他方に隣接する強誘電体キャパシタ２の上部電極１５と接続されている。上部電極１５と金属配線１８とは、ＵＥ−Ｍコンタクト１７により接続されている。また、金属配線１８と拡散層１１とは、ＡＡ−Ｍコンタクト１９により接続されている。ＡＡ−Ｍコンタクト１９は、金属配線１８に対応した数が設けられている。

メモリセルＭＣの上方には、ビット線２０が配設されている。メモリセルブロック５は、ブロック選択トランジスタ３を介してビット線２０に接続されている。また、ビット線ＢＬ２０と、ビット線／ＢＬ２０とは、隣接し且つ略並行に配設されている。半導体基板１０の上には、層間絶縁層２１が形成されている。

ところで、ＡＡ−Ｍコンタクト１９は、同一メモリセルブロック５内の上部電極１５間に設けられていない。具体的には、ビット線ＢＬ側のメモリセルブロック５に接続されたＡＡ−Ｍコンタクト１９と、ビット線／ＢＬ側のメモリセルブロック５に接続されたＡＡ−Ｍコンタクト１９とは、互いのメモリセルブロック５の上部電極１５間に設けられている。

また、ビット線ＢＬ側のメモリセルブロック５に接続されたＡＡ−Ｍコンタクト１９と、ビット線／ＢＬ側のメモリセルブロック５に接続されたＡＡ−Ｍコンタクト１９とは、ビット線ＢＬの延伸方向に対して垂直方向に重ならないように、互いに相補的な位置に配置されている。また、ＡＡ−Ｍコンタクト１９は、当該ＡＡ−Ｍコンタクト１９に接続された２つの上部電極１５間の中間点と、下部電極１３が共有された２つの上部電極の中間点との間に配置されている。

各金属配線１８は、２つの上部電極１５と１つのＡＡ−Ｍコンタクト１９とを接続する形状を有している。具体的には、ビット線ＢＬ側の金属配線１８は、ビット線／ＢＬ側に突出したオーバーハングを有している。ＡＡ−Ｍコンタクト１９は、金属配線１８のオーバーハングに接続されている。また、ＡＡ−Ｍコンタクト１９に接続される拡散層１１は、金属配線１８と略同様の形状を有している。

次に、本実施形態で説明した構造を有するＦｅＲＡＭが、面積を削減できる理由について説明する。図４は、ビット線ＢＬ側の下部電極が共有された２つの強誘電体キャパシタ２と、上記２つの強誘電体キャパシタ２に隣接するビット線／ＢＬ側の２つの強誘電体キャパシタ２とを簡略的に示したレイアウト図である。なお、図４は、下部電極と上部電極のみを表している。図５は、図４に示したV−V線に沿った断面図である。図６は、図４に示したVI−VI線に沿った断面図である。

図４において、破線で囲んだ領域は、１つのメモリセルＭＣ当たりの占有面積を表している。“Ｘ”は上記占有面積の横の長さ（ビット線の延伸方向）を、“Ｙ”は上記占有面積の縦の長さを表している。強誘電体キャパシタ２は、ＦｅＲＡＭ製造プロセスの都合上、図５及び６に示すようなテーパー形状を有しているため（１）式が成立する。

Ｘ＜Ｙ・・・（１）
ＡＡ−Ｍコンタクト１９を追加することにより増える距離を“ｃｄ”とする。従来のように、同一メモリセルブロック内の上部電極間にＡＡ−Ｍコンタクト１９を配置した場合、１つのメモリセルＭＣ当たりの占有面積Ａｃは、次式のようになる。

Ａｃ＝Ｙ（Ｘ＋ｃｄ）・・・（２）
これに対し、本実施形態の上記占有面積Ａｃは、次式のようになる。

Ａｐ＝Ｘ（Ｙ＋ｃｄ）・・・（３）
よって、式（１）の関係より、次式の関係が成り立つ。

Ａｐ＜Ａｃ
したがって、同一メモリセルブロック内の上部電極間にＡＡ−Ｍコンタクト１９を配置した場合と比べて、本実施形態の上記占有面積を小さくすることができる。

以上詳述したように本実施形態では、強誘電体キャパシタ２の上部電極１５とセルトランジスタ１の拡散層１１とを接続するＡＡ−Ｍコンタクト１９を２つの隣接するメモリセルブロック５間に配置する。また、１つの強誘電体キャパシタ２に対して一方に隣接する強誘電体キャパシタ２の上部電極１５を金属配線１８で接続する。また、他方に隣接する強誘電体キャパシタ２の下部電極１３を共有する。さらに、強誘電体キャパシタ２を上部電極１５に向かって幅が狭くなるようなテーパー形状にしている。

したがって本実施形態によれば、１つのメモリセルＭＣ当たりの占有面積を小さくすることができる。これにより、ＦｅＲＡＭの回路面積を縮小することができる。

また、同一メモリセルブロック内の上部電極間にＡＡ−Ｍコンタクト１９を配置していないため、ビット線の延伸方向の長さを短くすることができる。これにより、ビット線の寄生容量の低減が可能となり、結果としてビット線の読み出し信号量を増加させることができる。

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。

本発明の第1の実施形態に係るＦｅＲＡＭの回路図。図１に示したＦｅＲＡＭの構成を示すレイアウト図。図２に示したIII−III線に沿った断面図。ビット線ＢＬ側の２つの強誘電体キャパシタ２と、ビット線／ＢＬ側の２つの強誘電体キャパシタ２とを簡略的に示したレイアウト図。図４に示したV−V線に沿った断面図。図４に示したVI−VI線に沿った断面図。ＴＣ並列ユニット直列接続型強誘電体メモリの構成の一例を示すレイアウト図。図７に示したVIII−VIII線に沿った断面図。

符号の説明

ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、ＰＬ…プレート線、ＢＳ…ブロック選択線、１…セルトランジスタ、２…強誘電体キャパシタ、３…ブロック選択トランジスタ、４…センスアンプ回路、５…メモリセルブロック、１０，３０…半導体基板、１１，３１…拡散層、１２，３２…ゲート電極、１３，３３…下部電極、１４，３４…強誘電体膜、１５，３５…上部電極、１６，３６…ＡＡ−ＬＥコンタクト、１７，３７…ＵＥ−Ｍコンタクト、１８，３８…金属配線、１９，３９…ＡＡ−Ｍコンタクト、２０，４０…ビット線、２１，４１…層間絶縁層、２２，４２…ゲート酸化膜。

Claims

第１の方向に延在する第１のビット線と、
前記第１の方向に延在し、且つ前記第１のビット線に離間して配設された第２のビット線と、
第１の端子と第２の端子との間に直列に接続され且つ前記第１の方向に沿って配列された複数の第１のメモリセルと、前記第１の端子と前記第１のビット線との間に接続された第１の選択トランジスタとを有し、前記第１のメモリセルは、第１の上部電極、強誘電体膜及び第１の下部電極を有する第１の強誘電体キャパシタと、この第１の強誘電体キャパシタに並列に接続された第１のセルトランジスタとを有する、第１のメモリセルブロックと、
第３の端子と第４の端子との間に直列に接続され且つ前記第１の方向に沿って配列された複数の第２のメモリセルと、前記第３の端子と前記第２のビット線との間に接続された第２の選択トランジスタとを有し、前記第２のメモリセルは、第２の上部電極、強誘電体膜及び第２の下部電極を有する第２の強誘電体キャパシタと、この第２の強誘電体キャパシタに並列に接続された第２のセルトランジスタとを有する、第２のメモリセルブロックと、
隣接する２個の第１の強誘電体キャパシタの第１の上部電極同士を接続し、且つ前記第２のメモリセルブロック側に突出した第１のオーバーハングを含む第１の配線部と、
隣接する２個の第２の強誘電体キャパシタの第２の上部電極同士を接続し、且つ前記第１の配線部に対して前記第１の方向と直交する第２の方向に隣接し、且つ前記第１のメモリセルブロック側に突出し且つ前記第１のオーバーハングに対して前記第１の方向に隣接する第２のオーバーハングを含む第２の配線部と、
前記第１のオーバーハングと前記第１のセルトランジスタのソース／ドレイン電極とを接続する第１のコンタクトと、
前記第２のオーバーハングと前記第２のセルトランジスタのソース／ドレイン電極とを接続する第２のコンタクトと、
を具備することを特徴とする強誘電体メモリ装置。
前記第１のコンタクトは、前記隣接する第１の上部電極の中間点と、前記隣接する第２の上部電極の中間点とを結んだ直線に対して一方の側に配置され、
前記第２のコンタクトは、前記直線に対して他方の側に配置されることを特徴とする請求項１記載の強誘電体メモリ装置。
前記２個の第１の強誘電体キャパシタとは反対側に隣接する２個の第１の強誘電体キャパシタは、第１の下部電極を共有し、
前記２個の第２の強誘電体キャパシタとは反対側に隣接する２個の第２の強誘電体キャパシタは、第２の下部電極を共有することを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
前記第１の下部電極と前記第１のセルトランジスタのドレイン／ソース電極とを接続する第３のコンタクトと、
前記第２の下部電極と前記第２のセルトランジスタのドレイン／ソース電極とを接続する第４のコンタクトとをさらに具備することを特徴とする請求項１乃至３のいずれかに記載の強誘電体メモリ装置。