JP4005764B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、強誘電体キャパシタを用いた不揮発性の半導体記憶装置に関する。
【0002】
【従来の技術】
近年、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のDRAM(Dynamic RAM)やSRAM(Static RAM)、不揮発性のMROM(Mask ROM)やフラッシュ(Flash)E2PROM等が市場に出まわっている。特に、DRAMは揮発性メモリであるにも拘わらず、その低コスト性(SRAMに比べてセル面積が1/4)、高速性(フラッシュE2PROMに比べて)の点で優れており、市場の殆どを占めているのが現状である。書き換え可能で不揮発性のフラッシュE2PROMは、不揮発で電源を切ることが可能ではあるが、書き換え回数(W/E回数)が10の6乗程度しかなく、書き込む時間がマイクロ秒程度かかり、さらに書き込みに高電圧(12V〜22V)を印加する必要がある等の欠点があるため、DRAM程は市場がひらけていない。
【0003】
これに対して、強誘電体キャパシタ(Ferroelectric Capacitor)を用いた不揮発性メモリ(Ferroelectric RAM)は、1980年に提案されて以来、不揮発性で、しかも書き換え回数が10の12乗、読み出し書き込み時間がDRAM程度、3V〜5V動作等の多くの長所があるため、全メモリ市場を置き換える可能性があり、各メーカが開発を行っている。
【0004】
図28に、従来の強誘電体メモリにおける1トランジスタ(transistor)+1キャパシタ(capacitor)構成のメモリセルと、そのセルアレイ構成を示す。従来の強誘電体メモリにおけるメモリセルMCの構成は、セルトランジスタCTとセルキャパシタ(強誘電体キャパシタ)FCを直列接続する構成である。セルアレイ(Cell Array)CAは、データを読み出すビット線/BL,BLと、セルトランジスタCTを選択するワード線WL0,WL1と、強誘電体キャパシタFCの一方の電極を駆動するプレート線PL0,PL1から構成され、セルアレイCA端に、上記ワード線WL0,WL1とプレート線PL0,PL1を駆動するローデコーダ(正確には、ローデコーダとプレートドライバ(Row Decoder & Plate Driver))RDが配置された構成となる。
【0005】
図29には、上記メモリセルMCの構成例を示す。強誘電体キャパシタFCは、下部電極BE(プレート電極PL)、強誘電体材料膜FE、及び上部電極TEで構成され、上部電極TEは、コンタクトTWを介して金属配線M1に接続される。この金属配線M1は、コンタクトAWを介して、セルトランジスタCTにおけるドレインとしてのアクティブエリア(Active Area)AAに接続される。セルトランジスタCTのソースとしてのアクティブエリアAAは、コンタクトAWを介して金属配線M1に接続され、この金属配線M1は、コンタクトVIAを介して金属配線M2で形成されたビット線/BLに接続された構成となる。
【0006】
この様な、図28のセルアレイ構成、並びに図29のメモリセル構成においては、次のような問題点が存在した。即ち、ワード線WL0,WL1はセルトランジスタCTのゲート電極GCが延設されて構成されるため、低抵抗のゲート配線層の形成が難しく、結果として、シート抵抗は数オーム/□以上になってしまう。よって、メモリセルアレイマットの面積を大きくして、ローデコーダRDの面積比率を下げ、チップサイズを縮小しようとすると、ゲート遅延が非常に大きな値になってしまう。同様に、プレート線PL0,PL1はPt,Ir,IrO2,Ru,StRuO等の材料で形成されるため、やはりシート抵抗は数オーム/□以上になってしまう。よって、メモリセルアレイマットの面積を大きくして、ローデコーダRDの面積比率を下げ、チップサイズを縮小しようとすると、プレート線PL0,PL1による遅延が非常に大きな値になってしまう。
【0007】
この問題を解決する一つの解は、DRAM等で用いられるワード線シャント(shunt)方式や、図30に示すような階層ワード線方式を採用することである。
【0008】
図30は、上記階層ワード線方式を採用した強誘電体メモリのセルアレイを示すブロック図である。セルアレイ(Cell Array)CAは複数のサブアレイSCAに分割され、各サブアレイSCAに対応して、サブローデコーダ(Sub RD)SRDが配置される。サブアレイSCA内のメモリセルトランジスタのゲートとなるサブワード線SWL0〜SWL3を駆動する回路は、上記サブローデコーダSRD内に配置される。このセルアレイCAの端部にはメインローデコーダ(MainRD)MRDが配置され、メインワード線MWL0,MWL1は上記メインローデコーダMRDからセルアレイCA上を延設され、各々のサブローデコーダSRDに接続される。サブローデコーダSRDでは、このメインワード線MWL0,MWL1の信号と、ビット線方向に延設されたワード線駆動信号線WDV0〜WDV7の信号(ワード線駆動信号)の論理積を取って、サブワード線SWL0〜SWL3の駆動信号を生成している。たとえばメインワード線MWL0=Highレベルで、ワード線駆動信号線WDV0=Highレベルの時、サブワード線SWL0がHighレベルとなるわけである。
【0009】
この様な構成にすると、サブローデコーダSRDには、簡単なデコード回路とドライバ(driver)回路のみ配置し、外部アドレス(address)から複数のメインワード線MWLi(i=0,1,…)のうち、どれを選ぶかのデコード(decode)回路等は、メインローデコーダMRDに共通化して配置すれば良い。この結果、図28に示したセルアレイ構成に比べて、動作速度を保ちつつ、各ローデコーダの回路を減らし、サブローデコーダSRDの面積を小さくすることが出来、チップサイズを縮小できる。同様に、プレート線駆動回路においてもサブローデコーダSRDの面積が低減出来る。
【0010】
しかしながら、この方式においては、図31のメモリセルMCの断面図に示すように、金属配線M2の上に、金属配線M3を新設して、メインワード線MWLを引き回すしかなく、結果として、金属配線層を一層追加したプロセスが必要となり、プロセスコストが上昇してしまう。
【0011】
このように、従来の強誘電体メモリにおいては、階層ワード線方式を適用しないと、チップ(chip)面積が大きくなり、階層ワード線方式を適用すると、プロセスコストが上昇してしまうという問題があった。
【0012】
また、本発明者は、先願である特願平9−153137号(特開平10−255483号公報)において、不揮発性の強誘電体メモリで、(1)小さい4F2サイズのメモリセル、(2)製造が容易な平面トランジスタ、(3)汎用性のあるランダムアクセス機能、の3点が両立出来る、新しい強誘電体メモリを提案している。
【0013】
図32(a),(b)に、この先願に係る強誘電体メモリの構成例と動作例を示す。先願においては、1個のメモリセルMCは、セルトランジスタCTと強誘電体キャパシタFCが並列接続されて構成され、1つのメモリセルブロックMCBは、この並列接続のメモリセルMCが複数個直列接続され、一端がブロック選択トランジスタBSTを介してビット線/BLまたはBLに接続され、他端がプレート線PLまたは/PLに接続されて構成されている。上記各セルトランジスタCTは、ローデコーダ(Row Decoder)RDの出力でワード線WL0〜WL7が選択的に駆動されることによりON/OFF制御される。また、上記各ブロック選択トランジスタBSTは、上記ローデコーダRDの出力でブロック選択線BS0,BS1が選択的に駆動されることによりON/OFF制御される。上記プレート線PL,/PLは、プレートドライバ(PL Driver)PLDにより駆動される。そして、上記ビット線/BL,BLの電位差がセンスアンプSAで増幅されるようになっている。この構成により、平面トランジスタを用いて、最小4F2サイズのメモリセルが実現出来る。
【0014】
上記の様な構成において、スタンドバイ(stand-by)時には、全てのワード線WL0〜WL7をHighレベルにして、セルトランジスタCTをONにしておき、ブロック選択線BS0,BS1をLowレベルにして、ブロック選択トランジスタBSTをOFFにしておく。こうすることにより、強誘電体キャパシタFCの両端は、ONしているセルトランジスタCTにより電気的にショート(short)されるため、この強誘電体キャパシタFCの両端に電位差は発生せず、記憶分極は安定に保持される。
【0015】
これに対し、アクティブ(active)時は、読み出したい強誘電体キャパシタFCに並列に接続されているメモリセルトランジスタCTのみOFFにして、ブロック選択トランジスタBSTをONにする。例えば、メモリセルキャパシタFCとして、図32(a)に示す強誘電体キャパシタC1を選択する場合、図32(b)に示すようにワード線WL6をLowレベルにする。その後、強誘電体キャパシタC1側のプレート線/PLをHighレベル、強誘電体キャパシタC1側のブロック選択線BS0をHighレベルにすることにより、プレート線/PLとビット線/BL間の電位差が、OFFしたメモリセルトランジスタCTに並列接続した強誘電体キャパシタC1の両端にのみ印加され、この強誘電体キャパシタC1の分極情報がビット線/BLに読み出される。よって、メモリセルMCを直列接続しても、任意のワード線を選択することにより、任意の強誘電体キャパシタFCのセル情報を読み出すことができ、完全なランダムアクセスが実現出来るわけである。
【0016】
しかしながら、先願で開示した種々の構成の強誘電体メモリにおいても、図28〜図31に示した構成と同様な問題は発生する。図32(a)の回路構成のメモリセルのパターンレイアウト(pattern layout)を図33に、この図33の断面図を図34にそれぞれ示す。図34において、メモリセルトランジスタのゲート電極GC(ゲート配線)には高低抗材料しか使えず、メモリセルの内部配線(Cell Interconnection)には金属配線M1を用い、ビット線BL,/BLには金属配線M2を用いてしまっている。このため、図30に示したような階層ワード線方式や階層プレート線方式を適用しようとすると、図34に示すように、上層に新たなメインブロック選択線やメインワード線MWL0,MWL1のような金属配線M3が必要になってしまう。
【0017】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、階層ワード線方式や階層プレート線方式を適用して、チップ面積を削減しようとすると、新たな配線層が必要となり、プロセスコストが増大してしまうという問題点があった。
【0018】
この問題点は、製造の容易化とランダムアクセス機能を保ちつつ、高集積化を実現する先願の強誘電体メモリにおいても解決することはできず、階層ワード線方式や階層プレート線方式を適用して、チップ面積を削減しようとすると、やはり新たな配線層が必要となり、プロセスコストが増大してしまう。
【0019】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、配線層を増加させること無く、階層ワード線や階層ブロック選択線方式を適用してチップ面積を削減することが出来、プロセスコストを低減出来る半導体記憶装置を提供することにある。
【0020】
また、本発明の他の目的は、製造の容易化と高速ランダムアクセス機能を確保しつつ高集積化を実現でき、更なるチップ面積の縮小とプロセスコストの低減を可能にする半導体記憶装置を提供することにある。
【0021】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、次のような構成を採用している。
【0022】
即ち、本発明[請求項1]は、
セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に1個以上の選択トランジスタを直列接続してメモリセルブロックを構成して、前記各々のメモリセルブロックの一端をビット線に接続し、他端をプレート電極に接続し、且つ前記セルトランジスタのゲート端子をサブワード線にそれぞれ接続し、
複数の前記サブワード線、複数の前記ビット線、複数の前記プレート線、及び複数の前記メモリセルブロックで構成され、前記サブワード線方向に複数個配置されたサブアレイと、これらサブアレイ間に配置され前記サブワード線をそれぞれ駆動する複数のサブローデコーダと、前記複数のサブアレイのサブワード線方向の端に配置されるメインローデコーダと、このメインローデコーダの出力を、前記サブローデコーダにそれぞれ入力する複数のメインブロック選択線とからメモリセルアレイを構成した半導体記憶装置であって、
前記セルトランジスタと前記強誘電体キャパシタの並列接続に用いる金属配線と同一の金属配線層で、前記メインブロック選択線を構成することを特徴としている。
【0023】
また、本発明[請求項2]は、
セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に1個以上の選択トランジスタを直列接続してメモリセルブロックを構成して、前記各々のメモリセルブロックの一端をビット線に接続し、他端をプレート電極に接続し、且つ前記セルトランジスタのゲート端子をサブワード線にそれぞれ接続し、
複数の前記サブワード線、複数の前記ビット線、複数の前記プレート線、及び複数の前記メモリセルブロックで構成され、前記サブワード線方向に複数個配置されたサブアレイと、これらサブアレイ間に配置され前記サブワード線をそれぞれ駆動する複数のサブローデコーダと、前記複数のサブアレイのサブワード線方向の端に配置されるメインローデコーダと、このメインローデコーダの出力を、前記サブローデコーダにそれぞれ入力する複数のメインブロック選択線とからメモリセルアレイを構成した半導体記憶装置であって、
前記プレート線に用いる金属配線と同一の金属配線層で、前記メインブロック選択線を構成することを特徴としている。
【0024】
また、本発明[請求項3]は、
セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に1個以上の選択トランジスタを直列接続してメモリセルブロックを構成して、前記各々のメモリセルブロックの一端をビット線に接続し、他端をプレート電極に接続し、且つ前記セルトランジスタのゲート端子をサブワード線にそれぞれ接続し、
複数の前記サブワード線、複数の前記ビット線、複数の前記プレート線、及び複数の前記メモリセルブロックで構成され、前記サブワード線方向に複数個配置されたサブアレイと、これらサブアレイ間に配置され前記サブワード線をそれぞれ駆動する複数のサブローデコーダと、前記複数のサブアレイのサブワード線方向の端に配置されるメインローデコーダと、このメインローデコーダの出力を、前記サブローデコーダにそれぞれ入力する複数のメインブロック選択線とからメモリセルアレイを構成した半導体記憶装置であって、
前記セルトランジスタと前記強誘電体キャパシタの並列接続に用いる金属配線、前記プレート線に用いる金属配線、及び前記メインブロック選択線に用いる金属配線を、同一の金属配線層で構成することを特徴としている。
【0025】
更に、本発明[請求項4]は、
セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に1個以上の選択トランジスタを直列接続してメモリセルブロックを構成して、前記各々のメモリセルブロックの一端をビット線に接続し、他端をプレート電極に接続し、且つ前記セルトランジスタのゲート端子をサブワード線にそれぞれ接続し、
複数の前記サブワード線、複数の前記ビット線、複数の前記プレート線、及び複数の前記メモリセルブロックで構成され、前記サブワード線方向に複数個配置されたサブアレイと、これらサブアレイ間に配置され前記サブワード線をそれぞれ駆動する複数のサブローデコーダと、前記複数のサブアレイのサブワード線方向の端に配置されるメインローデコーダと、このメインローデコーダの出力を、前記サブローデコーダにそれぞれ入力する複数のメインブロック選択線とからメモリセルアレイを構成した半導体記憶装置であって、
前記メインブロック選択線は、少なくとも一部が、前記選択トランジスタのソース、ドレイン、ゲート電極上に形成されることを特徴としている。
【0026】
また、本発明[請求項5]は、請求項1と5、請求項2と5を組み合わせたことを特徴とし、前記メインブロック選択線は、少なくとも一部が前記選択トランジスタのソース、ドレイン、ゲート電極上に形成される。
【0027】
また、本発明[請求項6]は、請求項5と6を組み合わせたことを特徴とし、前記選択トランジスタは2個のトランジスタが直列接続されて構成され、2個の内1個のトランジスタは閾値電圧が負のトランジスタで構成される。
【0028】
また、本発明[請求項7]は、請求項5と7を組み合わせたことを特徴とし、前記選択トランジスタは、フィールドトランジスタとトランジスタとの2個のトランジスタが直列接続されて構成され、前記フィールドトランジスタのソース、ドレイン間は、前記強誘電体キャパシタの下部電極を介して接続される。
【0029】
また、本発明[請求項8]は、請求項1と8、請求項2と8を組み合わせたことを特徴とし、前記メインブロック選択線は、前記強誘電体キャパシタの上部電極に接続される金属配線と同一の金属配線層で形成される。
【0030】
また、本発明[請求項9]は、請求項1と9、請求項2と9を組み合わせたことを特徴とし、隣接ビット線方向に配置されるメモリセルは、ビット線方向に前記サブワード線のピッチだけずれて配置される。
【0031】
また、本発明[請求項10]は、請求項1と10、請求項2と10、請求項9と10を組み合わせたことを特徴とし、ビット線方向に対して、前記メモリセルブロック毎に、1本或いは2本のメインブロック選択線を配置する。
【0034】
(作用)
本発明(請求項1)によれば、セルブロック内のメモリセル、メモリセル間に使用する金属配線と同じ配線層を用いて、メインローデコーダとサブローデコーダを接続し、どのメモリセルブロックを選択するかを決めるメインブロック選択線を実現するため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。これにより、サブローデコーダには、アレイ内のどのセルブロックを選択するかを決めるデコーダ回路が不要になる。このデコーダ回路は、複数のサブローデコーダで共有化されたメインローデコーダに配置すれば良く、結果として、このデコーダ回路数を大幅に低減出来る。即ち、プロセスコストを上げること無くチップサイズを縮小出来る。また、本方式を適用することにより、プロセスコストを上げること無く、サブローデコーダ面積が小さくなることを利用して、サブアレイサイズを小さく出来、結果として、消費電力の低減、ワード線の遅延時間低減による高速化が実現できる。
【0035】
本発明(請求項2)によれば、プレート線に使用する金属配線と同じ配線層を用いて、メインローデコーダとサブローデコーダを接続し、どのメモリセルブロックを選択するかを決めるメインブロック選択線を実現するため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。これにより、サブローデコーダには、セルアレイ内のどのセルブロックを選択するかを決めるデコーダ回路が不要になる。このデコーダ回路は、複数のサブローデコーダで共有化されたメインローデコーダに配置すれば良く、結果として、このデコーダ回路数を大幅に低減出来る。即ち、プロセスコストを上げること無くチップサイズを縮小出来る。また、本方式を適用することにより、プロセスコストを上げること無く、サブローデコーダ面積が小さくなることを利用して、サブアレイサイズを小さく出来、結果として、消費電力の低減、プレート線の遅延時間低減による高速化が実現できる。
【0036】
本発明(請求項3)によれば、セルブロック内のメモリセル、メモリセル間に使用する金属配線、及びプレート線に使用する金属配線と同じ配線層を用いて、メインローデコーダとサブローデコーダを接続し、どのメモリセルブロックを選択するかを決めるメインブロック選択線を実現するため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。これにより、サブローデコーダには、アレイ内のどのセルブロックを選択するかを決めるデコーダ回路が不要になる。このデコーダ回路は、複数のサブローデコーダで共有化されたメインローデコーダに配置すれば良く、結果として、このデコーダ回路数を大幅に低減出来る。即ち、プロセスコストを上げること無くチップサイズを縮小出来る。また、本方式を適用することにより、プロセスコストを上げること無く、サブローデコーダ面積が小さくなることを利用して、サブアレイサイズを小さく出来、結果として、消費電力の低減、ワード線やプレート線の遅延時間低減による高速化が実現できる。
【0037】
本発明(請求項4)によれば、メインブロック選択線を、メモリセル間の金属配線が必要でない選択トランジスタ上に形成することにより、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。これにより、サブローデコーダには、アレイ内のどのセルブロックを選択するかを決めるデコーダ回路が不要になる。このデコーダ回路は、複数のサブローデコーダで共有化されたメインローデコーダに配置すれば良く、結果として、このデコーダ回路数を大幅に低減出来る。即ち、プロセスコストを上げること無くチップサイズを縮小出来る。また、本方式を適用することにより、プロセスコストを上げること無く、サブローデコーダ面積が小さくなることを利用して、サブアレイサイズを小さく出来る。
【0038】
本発明(請求項5)によれば、メインローデコーダとサブローデコーダを接続し、どのメモリセルブロックを選択するかを決めるメインブロック選択線を、ブロック内のメモリセル、メモリセル間に使用する金属配線と同じ配線層を用いて、メモリセル間の金属配線が必要でない選択トランジスタ上に形成することにより実現するため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。
【0039】
本発明(請求項6)によれば、通過選択トランジスタをディプリション(depletion)型トランジスタで構成することにより、通過選択トランジスタを形成するのに、このトランジスタのソース、ドレイン間を短格する金属配線を無くして、金属配線の無い広い領域が作れ、ブロック内のメモリセル、メモリセル間に使用する金属配線と同じ配線を用いて、メインローデコーダとサブローデコーダを接続し、どのメモリセルブロックを選択するかを決めるメインブロック選択線を実現出来るため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。
【0040】
本発明(請求項7)によれば、通過選択トランジスタをフィールドトランジスタで構成し、このトランジスタのソース、ドレイン間を短絡するのに、メモリセルの強誘電体キャパシタの下部電極配線を用いる。これにより、金属配線の無い広い領域が作れ、ブロック内のメモリセル、メモリセル間に使用する金属配線と同じ配線を用いて、メインローデコーダとサブローデコーダを接続し、どのメモリセルブロックを選択するかを決めるメインブロック選択線を実現出来るため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。
【0041】
本発明(請求項8)によれば、セルブロック内のメモリセル、メモリセル間に使用する配線である、強誘電体キャパシタの上部電極に接続される金属配線と同じ配線層を用いて、メインローデコーダとサブローデコーダを接続し、どのメモリセルブロックを選択するかを決めるメインブロック選択線を実現出来るため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。
【0042】
本発明(請求項9)によれば、セルブロック内のメモリセル、メモリセル間に使用する配線である、強誘電体キャパシタの上部電極に接続される金属配線と同じ配線層を用いて、メインローデコーダとサブローデコーダを援続し、どのメモリセルブロックを選択するかを決めるメインブロック選択線を実現出来るため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。
【0043】
本発明(請求項10)によれば、強誘電体キャパシタの上部電極に接続される金属配線から、拡散層へ接続するコンタクトに隣接して、隣接したセルの強誘電体キャパシタが配置されず、セルサイズが縮小出来る。また、セルブロックのプレート線接続部の面積を小さくすることが出来る。
【0046】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図1は本発明の第1の実施例に係る半導体記憶装置を示すもので、図1(a)は強誘電体メモリにおけるセルアレイの回路構成を示し、図1(b)はその効果を示す。本発明は、先願である特願平9−153137号(特開平10−255483号公報)と同様に、1個のメモリセルMCは、セルトランジスタCTと強誘電体キャパシタFCの並列接続で構成され、1つのメモリセルブロックMCBは、このメモリセルMCが複数個直列接続されて、一端がブロック選択トランジスタBSTを介してビット線/BLまたはBLに接続され、他端がプレート線PLまたは/PLに接続されて構成される。この構成により、平面トランジスタを用いて、4F2サイズのメモリセルが実現出来る。
【0047】
また、図1(a)に示す如く、メモリセルアレイCAは複数のサブアレイSCAに分割され(この例では2分割)、各サブアレイSCAに対応してサブローデコーダSRDが配置されている。これらのサブローデコーダSRD内には、各サブアレイSCA中のメモリセルブロックMCBに接続されるサブワード線WL0〜WL15及びブロック選択線BS0〜BS3を駆動する回路(Sub RD)とプレート線PL,/PLを駆動する回路(Sub PLD)が配置される。サブワード線方向のメモリセルアレイCA端には、メインローデコーダ(Main RD)MRDが配置される。このメインローデコーダMRDからは、ビット線方向に配置された複数のメモリセルブロックMCBの内の1つを選択するためのメインブロック選択線(MBSi、i=0,1,…)がサブワード線方向に延設され、複数の各サブローデコーダSRDに接続される。
【0048】
図1(a)に示す様に、ブロック選択トランジスタBSTとブロック選択線BS0,BS1(またはBS2,BS3)を、ビット線/BL用とBL用に2種類設けて、ブロック選択線BS0,BS1(またはBS2,BS3)のどちらか一方をHighレベルにすると、隣接する2つのメモリセルブロックMCBの一方のデータしかビット線に読み出されず、ビット線対の他方を基準(refrence)ビット線とするフォールデッド(folded)ビット線構造が実現出来、1個のセルトランジスタCTと1個の強誘電体キャパシタFCで1ビットのデータを記憶する1T/1Cセルが構成出来る。さらに、プレート線も2種類(PL,/PL)用意して、選択したビット線側のプレート線のみを駆動することにより、基準(reference)側の非選択のメモリセルMCに電圧が印加されるのを阻止できる。
【0049】
1つのメモリセルブロックMCBに着目して簡単に動作を説明すると、スタンドバイ(stand-by)時には、全てのサブワード線WL0〜WL7をHighレベルにして、メモリセルトランジスタCTをONにしておき、ブロック選択線BS0,BS1をLowレベルにして、ブロック選択トランジスタBSTをOFFにしておく。こうすることにより、強誘電体キャパシタFCの両端は、ONしているセルトランジスタCTにより電気的にショート(short)されるため、この強誘電体キャパシタFCの両端に電位差は発生せず、記憶分極は安定に保持される。
【0050】
一方、アクティブ(active)時は、読み出したい強誘電体キャパシタFCに並列に接続されるメモリセルトランジスタCTのみOFFにして、ブロック選択トランジスタBSTをONにする。例えば、図1(a)中のメモリセルキャパシタFCとして強誘電体キャパシタC1を選択する場合、サブワード線WL6をLowレベルにする。その後、強誘電体キャパシタC1側のプレート線/PLをHighレベル、強誘電体キャパシタC1側のブロック選択線BS0をHighレベルにすることにより、プレート線/PLとビット線/BL間の電位差が、OFFしたメモリセルトランジスタCTに並列接続されている強誘電体キャパシタC1の両端にのみ印加され、この強誘電体キャパシタC1の分極情報がビット線に読み出される。よって、メモリセルMCを直列接続しても、任意のサブワード線を選択することにより、任意の強誘電体キャパシタのセル情報を読み出すことができ、完全なランダムアクセスが実現出来る。
【0051】
この構成により、サブローデコーダSRDには、セルアレイCA内のどのセルブロックMCBを選択するかを決めるデコーダ回路が不要になる。このデコーダ回路は、複数のサブローデコーダSRDで共有化されたメインローデコーダMRD内に配置すれば良く、結果として、このデコーダ回路数を大幅に低減出来る。さらに、このメインブロック選択線MBSiを、セルブロック内の各メモリの強誘電体キャパシタFCとセルトランジスタCTとを接続する配線や、セルブロックMCB内の各メモリセルMC間を結ぶ配線と同じ金属配線層を用いることにより、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現でき、チップサイズを縮小出来る。
【0052】
より具体的には、図1(a)に示すように、セルブロックMCB内のセル内、セル間配線(金属配線層)の要らない、ブロック選択トランジスタBST上に、この金属配線層をサブワード線方向に沿って配設し、これを階層ワード線方式や階層ブロック線方式用のメインブロック選択線MBSiとすれば良いわけである。また、本方式を適用することにより、プロセスコストを上げること無く、サブローデコーダSRDの面積が小さくなることを利用して、サブアレイサイズを小さく出来、結果として、消費電力の低減、サブワード線やサブプレート線の遅延時間低減による高速化が実現できる。
【0053】
図1(b)は、本発明の効果を示しており、横軸に、1本のサブワード線と交差するビット線の数(サブワード線駆動回路に接続されるビット線の本数)、即ち、1本のサブプレート線と交差するビット線の数(サブプレート線駆動回路に接続されるビット線の本数)を示し、縦紬に、本発明で言えば、チップ全体に占めるサブローデコーダSRDとメインローデコーダMRDの割合、従来方式で言えば、チップ全体に占めるローデコーダの割合を示す。
【0054】
図1(b)に示す如く、(サブ)ワード線駆動回路当り128本のビット線が接続された場合(128BL/(S)RD)、プロセスコストを上昇させる事無く、チップサイズを5%も縮小出来ることが分かる。
【0055】
なお、図示していないが、勿論、先願で示した各種の変形例に適用しても、プロセスコスト増無く、階層ブロック線方式を適用できる。例えば、ブロック選択線が1種類、プレート線が一種類の2T2C専用構成においても本発明は適用できる。
【0056】
図2は本発明の第2の実施例を示す、強誘電体メモリの構造が分かるセルブロックMCBのレイアウト図を示す。図2(a)は全体のレイアウトを示し、図2(b)〜(d)はその内の一部のレイアウトを示す。図2(a)〜(d)において、WLi(i=0,1,2,…)はサブワード線(Sub-Wordline)、CIはセルブロック内のセル内、セル間配線(Cell Interconnection)、BLはビット線(Bitline)、MBSはメインブロック選択線(Main-Block Selecting line)、BS0,BS1はブロック選択線(Block Selecting line)、/PL、PLはサブプレート線(Sub-Plate line)を示す。
【0057】
また、各レイアウト層として図2(b)において、AAは拡散層(Active Area)、cAA−M1は拡散層(アクティブエリア)AA−第1の金属配線M1間コンタクト、GCはトランジスタのゲート層(Gate Conductor)を示す。
【0058】
図2(c)においては、M1は第1の金属配線(Metal 1)、M2は第2の金属配線(Metal 2)、cM1−M2は第1の金属配線−第2の金属配線間コンタクト、TEは強誘電体キャパシタの上部電極(Top Electrode)、BEは強誘電体キャパシタの下部電極(Bottom Electrode)、cTE−M1は強誘電体キャパシタの上部電極−第1の金属配線間コンタクト、cBE−M1は強誘電体キャパシタの下部電極−第1の金属配線間コンタクトを示す。
【0059】
図2(d)において、AAは拡散層(Active Area)、cAA−M1は拡散層(アクティブエリア)AA−第1の金属配線間コンタクト、GCはトランジスタのゲート層(Gate Conductor)、M1は第1の金属配線(Metal 1)、cTE−M1は強誘電体キャパシタの上部電極−第1の金属配線間コンタクト、cBE−M1は強誘電体キャパシタの下部電極−第1の金属配線間コンタクトを示す。
【0060】
図3は本発明の第3の実施例を示すもので、図2に示した強誘電体メモリの断面図を示す。WLs(s=0,1,…)はサブワード線、CIはセルブロック内のセル内、セル間配線、BLはビット線、MBSはメインブロック選択線、BS0,BS1はブロック選択線、/PL,PLはサブプレート線を示し、符号の後にカッコを付けて付加したM1は第1の金属配線、M2は第2の金属配線をそれぞれ示している。
【0061】
図2、図3においては、図1と同じ回路構成を示し、図1と同じ効果があり、金属配線層を増加すること無く、階層ブロック線方式を実現して、サブローデコーダの面積低減とチップサイズの縮小を実現している。図2、図3はより具体的な実施例を示しており、強誘電体キャパシタの下部電極BEから、コンタクトcBE−M1を介して金属配線M1と接続して、この金属配線M1はコンタクトcAA−M1を介してセルトランジスタCTのアクティブエリアAAと接続する構成例である。このとき、セル内配線が無い領域を利用して、金属配線M1を用いて、サブプレート線/PL,PLを配設し、ブロック選択トランジスタBST上に、1本のメインブロック選択線MBSを配設している。
【0062】
フォールデッドビット線構成をとるため、図2(b)に示したように、ブロック選択線は2種類(BS0,BS1)が用いられている。通過側のブロック選択線は、金属配線M1のブリッジ(bridge)で、フィールド(field)上のゲート層GCと立体交差されているため、この実施例でのメインブロック選択線MBSは、このブリッジの金属配線M1を避けるように、くねくねと曲がりながら配設されている。また図2に示すように、本実施例のセルは、隣接ビット線方向では、メモリセルMCがサブワード線WLsの1ピッチ(pitch)分シフトして配置されている。これにより、強誘電体キャパシタの上部電極に接続される金属配線から、拡散層に接続するコンタクトに隣接して、隣接したセルの強誘電体キャパシタが配置されず、セルサイズが縮小出来る。また、セルブロックのプレート線接続部の面積を小さくすることが出来る。
【0063】
図4は本発明の第4の実施例を示し、図1の変形例である。図4において、図1と同一部分には同じ符号を付してその詳細な説明は省略する。この第4の実施例は、図1と同様な効果がある。さらに図1に比べて、セルブロック上に2本のメインブロック選択線MBS0とMBS1、MBS2とMBS3、…をそれぞれ通過させることにより、より設計の自由度が上がり、結果として、サブローデコーダSRDの回路素子数、回路面積を低減出来る。
【0064】
図5は本発明の第5の実施例を示し、図4の回路構成を実現するセルブロックのパターンレイアウトの一部を示す。図6は、本発明の第6の実施例を示し、図1の回路を実現するセルブロックのパターンレイアウトの一部を示す。図7は、図5の断面図を示し、図8は図6の断面図を示している。
【0065】
図5(a)〜(d)及び図6(a)〜(d)はそれぞれ、図2(a)〜(d)と同じレイアウト(Layout)層を示しており、さらに、図5(a),(b),(d)と図6(a),(b),(d)においては、閾値電圧が負であるディプリション(depletion)型トランジスタを形成するためのDepletion Implantation(Dimp)のマスク(mask)データが存在している。
【0066】
図5、図6においては、セル部の構成は図2、図3と同じで、異なる点はブロック選択トランジスタBST0,BST1上に、金属配線M1用の広い配線領域を空けることである。
【0067】
図5のセル部には、図4に示すように複数本のメインブロック選択線MBS0とMBS1、MBS2とMBS3、…を配設するために、通過ブロック選択トランジスタBST0を形成するのに、ディプリション型(Dタイプ)のトランジスタを採用している。即ち、金属配線M1のブリッジに代えて、このDタイプのブロック選択トランジスタBST0を介在してビット線BLに接続する。Dタイプのトランジスタは、閾値電圧が負であるため、トランジスタBST0のソース、ドレイン間には電流が常に流れるので、ビット線BLに接続するための金属配線M1のブリッジが不要になり、メインブロック選択線MBS0,MBS1としての金属配線M1用の広い配線領域を確保できている。
【0068】
図6の場合は、Dタイプのブロック選択トランジスタBST0を利用しているが、余裕をもって1本のメインブロック選択線MBSを配設している。これによって、メインブロック選択線の寄生容量を減らせ高速動作が可能となる。図5〜図8において、その他主な効果は、図1〜図4と同じである。
【0069】
図9〜図13は本発明の第9〜第13の実施例を示す、レイアウト平面図を示し、図1、図4の等価回路を実現できる。また図14〜図17は、図9〜図13の断面図を示す。図18〜図20は、本発明の第18〜図20の実施例を示す、レイアウト平面図を示し、図1、図4の等価回路を実現できる。この断面図も、図14〜図17と同様である。勿論これらの主な効果は、図1〜図8と同様である。
【0070】
上記図9〜図20は、下部電極BEから、金属配線M1を介さずに直接、アクティブエリアAAにコンタクト(cAA−BE)を取るスタック型のセルの場合を示しており、コンタクトcBE−M1、金属配線M1、コンタクトcAA−M1を介さない分、セルサイズを縮小出来る。
【0071】
図9〜図13のセルは、隣接したビット線方向に、同じセル配置をしており、図18〜図20のセルは、隣接したビット線方向のセルが、サブワード線の1ピッチ分、ビット線方向にシフトしたセル構成である点が異なる。使用レイヤ層、使用コンタクトの種類は、コンタクトcBE−M1が無くなり、コンタクトcAA−BEが存在する点を除けば、図2、図3、及び図5〜図8と同じである。
【0072】
より具体的に言うと、図14〜図17に示すように、下部電極BEはコンタクトcAA−BEを介して、セルトランジスタCTのアクティブエリアAAに接続され、上部電極TEはコンタクトcTE−M1を介して金属配線M1に接続され、この金属配線M1はコンタクトcAA−M1を介してアクティブエリアAAと接続され、強誘電体キャパシタFCとセルトランジスタCTの並列接続を実現している。コンタクトcAA−M1,cAA−BEは、隣接したセルで共有化して、セルサイズを縮小している。
【0073】
また、各種メインブロック選択線の構成を詳細に言うと、図9は、図15に対応して、Dタイプの通過ブロック選択トランジスタBST1を形成し、このトランジスタBST1の上に金属配線M1の空き領域を作り、1本の金属配線M1でのメインブロック選択線MBSを配設している。
【0074】
図10は、図14に対応して、Dタイプの通過ブロック選択トランジスタBST1を形成し、このトランジスタBST1の上に金属配線M1の空き領域を作り、2本の金属配線M1でのメインブロック選択線MBS0,MBS1を配設している。
【0075】
図11、図12は、図17に対応して、コンタクトcAA−BE、下部電極BE、コンタクトcAA−BEのブリッジを形成し、フィールドトランジスタ(field transistor)からなる通過ブロック選択トランジスタBST1fを形成し、このトランジスタBST1fの上に金属配線M1の空き領域を作り、1本の金属配線M1でのメインブロック選択線MBSを配設している。図11においては、さらに、金属配線M1のブリッジと、下部電極BEのブリッジを両方利用している。
【0076】
図13は、図16に対応して、コンタクトcAA−BE、下部電極BE、コンタクトcAA−BEのブリッジを作り、フィールドトランジスタからなる通過ブロック選択トランジスタBST1fを形成し、このトランジスタBST1fの上に金属配線M1の空き領域を作り、2本の金属配線M1でのメインブロック選択線MBS0,MBS1を配設している。
【0077】
図18は、図14に対応して、Dタイプの通過ブロック選択トランジスタを形成し、このトランジスタの上に金属配線M1の空き領域を作り、2本の金属配線M1でのメインブロック選択線MBS0,MBS1を配設している。勿論、1本のメインブロック選択線でも実現できる。
【0078】
図19は、図17に対応して、コンタクトcAA−BE、下部電極BE、コンタクトcAA−BEのブリッジを作り、フィールドトランジスタの通過ブロック選択トランジスタを形成し、このトランジスタの上に金属配線M1の空き領域を作り、1本の金属配線M1でのメインブロック選択線MBSを配設している。さらに金属配線M1のブリッジと、下部電極BEのブリッジを両方利用している。
【0079】
図20は、図16に対応して、コンタクトcAA−BE、下部電極BE、コンタクトcAA−BEのブリッジを作り、フィールドトランジスタの通過ブロック選択トランジスタを形成し、このトランジスタの上に金属配線M1の空き領域を作り、2本の金属配線M1でのメインブロック選択線MBS0,MBS1を配設している。
【0080】
勿論、これらの発明は各種変形が可能であり、例えば、第2の金属配線M2の形成後に、第1の金属配線M1を形成した構造でも、セル配線、プレート線、及びメインブロック選択線を同じ配線層で形成する分は、本発明の趣旨と異なることは無い。
【0081】
図9〜図20においては、上記発明に追加して、新たな発明が追加されている。勿論、下部電極BEから、コンタクトcAA−BEを介して、アクティブエリアAAに接続するスタックセル構成にしている分、コンタクトcBE−M1が無くなり、且つセルサイズが縮小できるが、セルブロック全体でみると、先願について説明した図33、図34で示すように、金属配線M1のプレート線PL,/PLと最終端のセルとを接続する場合、金属配線M1から、最終端のセルの下部電極BEヘコンタクト(cBE−M1)を落とす必要が生じる。特にフォールデッドビット線構成では、2本のプレート線PL,/PLを交互に、隣接したセルブロックの最終端と接続する必要があるため、下部電極BEのブリッジが必要となるためである。即ち、セルにはコンタクトcBE−M1が不要になっても、プレート線PL,/PLとの接続で、コンタクトcBE−M1が必要になったのでは、プロセスコストを低減出来ない。さらに、コンタクトcBE−M1は強誘電体膜の形成後に空けて、導電体を埋めるため、ダメージ等が入り、強誘電体膜の特性を劣化させる問題がある。
【0082】
この問題を解決するため、図9〜図20においては、例えば図14のプレート線コンタクト部に示すように、セルブロック最終端のセルの下部電極BEは、コンタクトcAA−BEを介してアクティブエリアAAに接続して、さらにアクティブエリアAAから、コンタクトcAA−M1を介して、プレート線/PL(M1)に接続して、コンタクトcBE−M1を無くしている。このとき、前記コンタクトcAA−BE上に、相互の金属配線M1からなるプレート線PLを通過させることにより、サイズオーバヘッドを最小に抑え、フォールデッドビット線構成を実現している。これらの実施例により、コンタクトcBE−M1の完全な削減により、コストを低減し、ダメージを無くしつつ、面積増加を抑えている。
【0083】
特に、セルをビット線方向に1ピッチシフトする図9〜図13の実施例では、前記コンタクトcAA−BE上の金属配線M1からなるプレート線PLの通過を、交互に、隣接したブロック間で対称に出来るため、プレートコンタクト部でのコンタクト数を、隣接したブロック間で、2個のみ形成するだけで実現できる(1個のコンタクトcAA−M1と、1個のコンタクトcAA−BE)。図18〜図20の場合では、3個必要になる(1個のコンタクトcAA−M1と、2個のコンタクトcAA−BE)。この構成は、本発明の階層ブロック選択方式と同時に実現しても良いし、別々に実現しても良い。また上記各断面図において、点線は、サブワード線方向に少しずれた位置の断面を表している。
【0084】
図21、図22は本発明の第21、22の実施例を示すもので、図1の変形例を示す。主な効果は、図1と同様である。図21においては、サブアレイSCA間に配設されたサブローデコーダSRDからのサブワード線の出力は、サブローデコーダSRDの両側から、その両側に配置されたサブアレイSCAに引き出されている。これにより、ワード線駆動回路を両側のサブアレイSCAで共有化して、回路素子数を削減できている。
【0085】
図22においては、図21と同様に、サブアレイSCA間に配設されたサブローデコーダSRDからのサブワード線SWLの出力は、サブローデコーダSRDの両側から、その両側に配置されたサブアレイSCAに引き出されている。これにより、ワード線駆動回路を両側のサブアレイSCAで共有化しているのみならず、ワード線駆動回路の回路配置ピッチを緩和するため、サブアレイSCAのサブワード線SWLを、両側に配置されたワード線駆動回路で交互に駆動している。同様に、サブプレート線においても、サブプレート線駆動回路の共有化や、サブプレート線の交互駆動が可能である。
【0086】
なお、図21、図22において、MRDはメインローデコーダ、MBSはメインブロック選択線、SAはセンスアンプ、BLはビット線である。
【0087】
図23は、本発明の第23の実施例を示し、図1のサブローデコーダ部(Sub RD)の回路構成例を示す。また、図24は本発明の第24の実施例を示し、図23の具体的な動作例を示す。複数のセルブロックから選択されたセルブロックにおいて、メインブロック選択線MBS0がHighレベルになり、セルブロック内の8本のサブワード線WL0〜WL7から選択したサブワード線を選ぶための、ワード線駆動信号線WLDV3がHighレベルになると、サブワード線WL3のみHighレベルからLowレベルに下がり、選択セルのセルトランジスタがOFFになる。その後、ビット線/BL側のブロック選択駆動信号BSE0、プレート選択駆動信号PLE0がHighレベルになると、メインブロック選択線MBS0がHighレベルであるため、ブロック選択線BS0及びプレート線PL0がHighレベルになり、セルデータがビット線に読み出される。このとき、プレート選択駆動信号PLE0,PLE1とブロック選択駆動信号BSE0,BSE1が全てHighレベルになると、ブロック選択線BS0,BS1とプレート線PL0,PL1が全てHighレベルとなり、2T2C動作が可能となる。なおプレート信号は、隣接したセルブロックで共有化しているため、メインブロック選択線MBS0,MBS1のどちらか一方がHighレベルの時動作するような回路になっている。
【0088】
図25は、本発明の第25の実施例を示し、図4のサブローデコーダ部の回路構成例を示す。この回路は、ほぼ図23と同じであるが、メインブロック選択線MBS0,MBS1がセルブロック当り2本あるのを利用して、ビット線/BLとBLで異なるプレート線を選ぶプレート選択駆動信号PLE0,PLE1を1つに減らしつつ、メインブロック選択線MBS0,MBS1でORを取っていた回路を削り、直接、隣接したセルブロックがどちらか選ばれ、且つビット線/BLが選ばれる場合にメインブロック選択線MBS1をHighレベル、隣接したセルブロックがどちらか選ばれ、且つビット線BLが選ばれる場合にメインブロック選択線MBS3をHighレベルにする回路をメインローデコーダに搭載することにより、サブローデコーダの素子数を削減出来る。
【0089】
図26は、本発明の第26の実施例を示し、図4のサブローデコーダSRD部の回路構成例を示す。図27は本発明の第27の実施例を示し、図26の具体的な動作例を示す。メインブロック選択線をセルブロック当り2本に増加したことを利用して、メインブロック選択線MBS0が選択された場合、ワード線WL0〜WL3を選択して、メインブロック選択線MBS1が選択された場合、ワード線WL4〜WL7が選択されるように制御している。これにより、図23では、8本存在した、ワード線駆動信号線WLDVi(i=0,1,2,…)を半分の4本に削減できる。
【0090】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0091】
【発明の効果】
以上詳述してきたように本発明によれば、不揮発性で、平面トランジスタで容易に製造出来、しかも、ランダムアクセス機能を保ちつつ、高集積化を実現出来、セルブロック内のメモリセル、メモリセル間に使用する金属配線や、プレート配線と同じ配線層を用いて、メインローデコーダとサブローデコーダを接続するメインブロック選択線を実現するため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。これにより、デコーダの面積が大幅に削減できチップサイズを縮小出来る。
【0092】
また、本方式を適用することにより、プロセスコストを上げること無く、サブローデコーダ面積が小さくなることを利用して、サブアレイサイズを小さく出来、結果として、消費電力の低減、ワード線の遅延時間低減による高速化が実現できる。
【0093】
更に、セルブロック全てにおいて、強誘電体キャパシタの下部電極から、より上層に形成した、金属配線を介さずに、拡散層に接続できるため、下部電極−金属配線間コンタクトを無くし、コストを低減しつつ、このコンタクト形成によるプロセスダメージによる強誘電体キャパシタの劣化を無くすることが出来る。
【0094】
従って、配線層を増加させること無く、階層ワード線や階層ブロック選択線方式を適用してチップ面積を削減することが出来、プロセスコストを低減出来る半導体記憶装置を提供することができる。
【0095】
また、製造の容易化と高速ランダムアクセス機能を確保しつつ高集積化を実現でき、更なるチップ面積の縮小とプロセスコストの低減を可能にする半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す、強誘電体メモリのセルブロック回路構成と効果を表す図。
【図2】本発明の第2の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図3】本発明の第3の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図4】本発明の第4の実施例を示す、強誘電体メモリのセルブロック回路構成と効果を表す図。
【図5】本発明の第5の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図6】本発明の第6の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図7】本発明の第7の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図8】本発明の第8の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図9】本発明の第9の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図10】本発明の第10の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図11】本発明の第11の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図12】本発明の第12の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図13】本発明の第13の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図14】本発明の第14の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図15】本発明の第15の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図16】本発明の第16の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図17】本発明の第17の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図18】本発明の第18の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図19】本発明の第19の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図20】本発明の第20の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図21】本発明の第21の実施例を示す、階層ブロック線方式のブロック配置図。
【図22】本発明の第22の実施例を示す、階層ブロック線方式のブロック配置図。
【図23】本発明の第23の実施例を示す、サブローデコーダの回路図。
【図24】本発明の第24の実施例を示す、サブローデコーダ動作タイミングチャート図。
【図25】本発明の第25の実施例を示す、サブローデコーダの回路図。
【図26】本発明の第26の実施例を示す、サブローデコーダの回路図。
【図27】本発明の第27の実施例を示す、サブローデコーダ動作タイミングチャート図。
【図28】従来の強誘電体メモリの構成図。
【図29】従来の強誘電体メモリのメモリセル断面図。
【図30】従来の強誘電体メモリで階層ワード線を構成した場合のブロック図。
【図31】従来の強誘電体メモリで階層ワード線を構成した場合のメモリセルの断面図。
【図32】先願で開示した強誘電体メモリのセルブロック構成と動作例について説明するための図。
【図33】先願の強誘電体メモリのセルブロックレイアウト図。
【図34】先願の強誘電体メモリのセルブロックに階層ワード線を適用した場合の断面図。
【符号の説明】
MC…メモリセル、
CT…セルトランジスタ、
FC…強誘電体キャパシタ、
TE…強誘電体キャパシタの上部電極、
BE…強誘電体キャパシタの下部電極、
FE…強誘電体材料膜、
BST,BST0,BST1…ブロック選択トランジスタ(選択トランジスタ)、
MCB…メモリセルブロック、
RD…ローデコーダ、
MRD…メインローデコーダ、
SRD…サブローデコーダ、
PLD…プレートドライバ、
SA…センスアンプ、
CA…セルアレイ、
SCA…サブアレイ、
/BL,BL…ビット線、
PL,/PL…プレート電極、
WL,WLi‥ワード線、
SWL,SWL0〜SWL3,WLs…サブワード線、
MWL0,MWL1,MWLi…メインワード線、
MBS0,MBS1,MBS2,MBS3…メインブロック選択線、
BS0,BS1,BS2,BS3…ブロック選択線、
CI…セルブロック内のセル内、セル間配線、
AA…拡散層(アクティブエリア)、
GC…トランジスタのゲート層、
M1…第1の金属配線、
M2…第2の金属配線、
cAA−M1…拡散層(アクティブエリア)−第1の金属配線間コンタクト、
cM1−M2…第1の金属配線−第2の金属配線間コンタクト、
cTE−M1…上部電極−第1の金属配線間コンタクト、
cBE−M1…下部電極−第1の金属配線間コンタクト。
Claims (10)
- セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に1個以上の選択トランジスタを直列接続してメモリセルブロックを構成して、前記各々のメモリセルブロックの一端をビット線に接続し、他端をプレート電極に接続し、且つ前記セルトランジスタのゲート端子をサブワード線にそれぞれ接続し、
複数の前記サブワード線、複数の前記ビット線、複数の前記プレート線、及び複数の前記メモリセルブロックで構成され、前記サブワード線方向に複数個配置されたサブアレイと、これらサブアレイ間に配置され前記サブワード線をそれぞれ駆動する複数のサブローデコーダと、前記複数のサブアレイのサブワード線方向の端に配置されるメインローデコーダと、このメインローデコーダの出力を、前記サブローデコーダにそれぞれ入力する複数のメインブロック選択線とからメモリセルアレイを構成した半導体記憶装置であって、
前記セルトランジスタと前記強誘電体キャパシタの並列接続に用いる金属配線と同一の金属配線層で、前記メインブロック選択線を構成することを特徴とする半導体記憶装置。 - セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に1個以上の選択トランジスタを直列接続してメモリセルブロックを構成して、前記各々のメモリセルブロックの一端をビット線に接続し、他端をプレート電極に接続し、且つ前記セルトランジスタのゲート端子をサブワード線にそれぞれ接続し、
複数の前記サブワード線、複数の前記ビット線、複数の前記プレート線、及び複数の前記メモリセルブロックで構成され、前記サブワード線方向に複数個配置されたサブアレイと、これらサブアレイ間に配置され前記サブワード線をそれぞれ駆動する複数のサブローデコーダと、前記複数のサブアレイのサブワード線方向の端に配置されるメインローデコーダと、このメインローデコーダの出力を、前記サブローデコーダにそれぞれ入力する複数のメインブロック選択線とからメモリセルアレイを構成した半導体記憶装置であって、
前記プレート線に用いる金属配線と同一の金属配線層で、前記メインブロック選択線を構成することを特徴とする半導体記憶装置。 - セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に1個以上の選択トランジスタを直列接続してメモリセルブロックを構成して、前記各々のメモリセルブロックの一端をビット線に接続し、他端をプレート電極に接続し、且つ前記セルトランジスタのゲート端子をサブワード線にそれぞれ接続し、
複数の前記サブワード線、複数の前記ビット線、複数の前記プレート線、及び複数の前記メモリセルブロックで構成され、前記サブワード線方向に複数個配置されたサブアレイと、これらサブアレイ間に配置され前記サブワード線をそれぞれ駆動する複数のサブローデコーダと、前記複数のサブアレイのサブワード線方向の端に配置されるメインローデコーダと、このメインローデコーダの出力を、前記サブローデコーダにそれぞれ入力する複数のメインブロック選択線とからメモリセルアレイを構成した半導体記憶装置であって、
前記セルトランジスタと前記強誘電体キャパシタの並列接続に用いる金属配線、前記プレート線に用いる金属配線、及び前記メインブロック選択線に用いる金属配線を、同一の金属配線層で構成することを特徴とする半導体記憶装置。 - セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に1個以上の選択トランジスタを直列接続してメモリセルブロックを構成して、前記各々のメモリセルブロックの一端をビット線に接続し、他端をプレート電極に接続し、且つ前記セルトランジスタのゲート端子をサブワード線にそれぞれ接続し、
複数の前記サブワード線、複数の前記ビット線、複数の前記プレート線、及び複数の前記メモリセルブロックで構成され、前記サブワード線方向に複数個配置されたサブアレイと、これらサブアレイ間に配置され前記サブワード線をそれぞれ駆動する複数のサブローデコーダと、前記複数のサブアレイのサブワード線方向の端に配置されるメインローデコーダと、このメインローデコーダの出力を、前記サブローデコーダにそれぞれ入力する複数のメインブロック選択線とからメモリセルアレイを構成した半導体記憶装置であって、
前記メインブロック選択線は、少なくとも一部が、前記選択トランジスタのソース、ドレイン、ゲート電極上に形成されることを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、前記メインブロック選択線は、少なくとも一部が、前記選択トランジスタのソース、ドレイン、ゲート電極上に形成されることを特徴とする半導体記憶装置。
- 請求項5記載の半導体記憶装置において、前記選択トランジスタは2個のトランジスタが直列接続されて構成され、2個の内1個のトランジスタは閾値電圧が負のトランジスタで構成されることを特徴とする半導体記憶装置。
- 請求項5記載の半導体記憶装置において、前記選択トランジスタは、フィールドトランジスタとトランジスタとの2個のトランジスタが直列接続されて構成され、前記フィールドトランジスタのソース、ドレイン間は、前記強誘電体キャパシタの下部電極を介して接続されることを特徴とする半導体記憶装置。
- 請求項1または2に記載の半導体記憶装置において、前記メインブロック選択線は、前記強誘電体キャパシタの上部電極に接続される金属配線と同一の金属配線層で形成されることを特徴とする半導体記憶装置。
- 請求項1または2に記載の半導体記憶装置において、隣接ビット線方向に配置されるメモリセルは、ビット線方向に前記サブワード線のピッチだけずれて配置されることを特徴とする半導体記憶装置。
- 請求項1、または2、または9に記載の半導体記憶装置において、ビット線方向に対して、前記メモリセルブロック毎に、1本或いは2本のメインブロック選択線を配置することを特徴とする半導体記憶装置。
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