JP2007066448A

JP2007066448A - 強誘電体半導体記憶装置

Info

Publication number: JP2007066448A
Application number: JP2005252358A
Authority: JP
Inventors: Sumiko Domae; 須弥子堂前; Daizaburo Takashima; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-08-31
Filing date: 2005-08-31
Publication date: 2007-03-15
Also published as: US20070047341A1; US7298657B2

Abstract

【課題】本発明は、リダンダンシ用メモリセルブロック内における電位の伝わり方を早くする。
【解決手段】メモリセルトランジスタとメモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、ブロック選択トランジスタ２４を介してビット線ＢＬとプレート線ＰＬとの間に接続されたメモリセルブロック２１と、リダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、メモリセルブロック２１内のユニットセルよりも少ない数の複数個のメモリセルが直列接続され、スペアブロック選択トランジスタ２５を介してビット線ＢＬとスペアプレート線ＳＰＬとの間に接続され、メモリセルブロック２１内に不良のユニットセルが存在する際にメモリセルブロックと置き換えて使用されるリダンダンシ用メモリセルブロック２２を具備する。
【選択図】図２

Description

本発明は、強誘電体記憶素子（強誘電体キャパシタ）を用いた強誘電体半導体記憶装置に係り、特に不良救済用の冗長機能を備えた強誘電体半導体記憶装置に関する。

不揮発性の半導体記憶装置として、強誘電体キャパシタ（Ferroelectric Capacitor）を用いた強誘電体メモリ（Ferroelectric Random Access Memory : FeRAM）が知られている。また、FeRAMとして、特許文献１〜３に開示されているようなチェーン構造のFeRAM（Chain FeRAM）（登録商標）が知られている。このChain FeRAMでは、セルトランジスタと強誘電体キャパシタとが並列接続されて１個のユニットセルが構成され、複数個のユニットセルが直列接続されてメモリセルブロックが構成される。Chain FeRAMでは、サイズが小さいメモリセル、製造が容易な平面トランジスタ、汎用性のある高速ランダムアクセス機能、が実現できる。

Chain FeRAMでは、信頼性を保証するために、信号量が大きなチップを取得することが重要である。十分な信号量を確保するためには、動作時に、パルス長がある程度長いパルス信号で動作させることが有効である。メモリセルブロック内で直列接続されているユニットセルの数が多いと、所望の電位がセルに印加されるまでの時間が長くなり、信号量に影響し、高速化の妨げとなる。

一方、記憶容量が大きい半導体記憶装置では、不良救済用の冗長機能を持たせることが一般的になっている。これは、本体セルに不良が存在する場合、不良セルをリダンダンシセルに置き換えることで製造歩留まりの向上を図るものである。Chain FeRAMにおいても、リダンダンシ用メモリセルブロックを設けて、不良救済用の冗長機能を持たせるようにしている。

しかし、リダンダンシ用メモリセルブロックが形成されるリダンダンシ領域は、通常、セルアレイの端に位置することが多く、セルアレイ端に位置することにより、リダンダンシ用メモリセルブロック内のユニットセルの特性が、置き換え前の本体ユニットセルの特性よりも悪くなる場合がある。リダンダンシ用メモリセルブロック内のユニットセルの特性が悪いと、救済効率が落ちる可能性がある。

また、救済できても、リダンダンシ領域を使用することで、チップとしての実力が悪くなってしまうことがある。特許文献１の例えば図４０に開示されている従来のChain FeRAMでは、本体メモリセルブロック内で直列接続されているユニットセルと同数のユニットセルがリダンダンシ用メモリセルブロック内で直列に接続されている。リダンダンシ用メモリセルブロックの一端はブロック選択トランジスタを介してビット線に接続されており、他端はスペア用のプレート線に接続されている。

Chain FeRAMにおいて、選択されたユニットセルからデータの読み出しを行う場合、ビット線が低電位、例えば０Ｖに設定され、プレート線が低電位から高電位、例えば３Ｖにキックアップされる。他方、選択されたユニットセルにデータの書込みを行う場合、書込みデータに応じてビット線及びプレート線の一方が低電位、例えば０Ｖに設定され、他方が高電位、例えば３Ｖに設定される。

リダンダンシ用メモリセルブロック内の複数個のユニットセルの内、ビット線から最も離れた場所に位置するユニットセルからデータの読み出しを行う場合、選択セルの分極状態が多数のセルトランジスタを介してビット線に読み出されるので、選択セルからの信号の読み出し速度が遅くなる。他方、ビット線から最も離れた場所に位置するユニットセルにデータの書込み、特に“１”データの書込みを行う場合、ビット線に印加された３Ｖの電位が多数のセルトランジスタを介して選択セルに伝達されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が短くなり、書込みが十分に行えなくなる。

プレート線から最も離れた場所に位置するユニットセルからデータの読み出しを行う場合、プレート線に印加された３Ｖの電位が多数のセルトランジスタを介して選択セルに伝達されるので、この場合にも選択セルからの信号の読み出し速度が遅くなる。他方、プレート線から最も離れた場所に位置するユニットセルにデータの書込みを行う場合、“０”データの書込みでは、プレート線に印加された０Ｖの電位が多数のセルトランジスタを介して選択セルに伝達されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が短くなる。“１”データの書込みでは、プレート線に印加された３Ｖの電位が多数のセルトランジスタを介して選択セルに伝達されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が短くなる。すなわち、プレート線から最も離れた場所に位置するユニットセルにデータの書込みを行う場合、“０”、“１”データの書込み共に、書込みが十分に行えなくなる。

なお、特許文献４には、冗長メモリ部分の置換単位が設定可能な冗長機能を有するスタテックＲＡＭが開示されている。
特開平１０−２５５４８３号公報特開平１１−１７７０３６号公報特開２０００−２２０１０号公報特開平６−２０３５９４号公報

本発明は、リダンダンシ用メモリセルブロックの特性をより向上させることで、歩留まりをより向上させ、かつ信頼性の向上を一層図ることができる強誘電体半導体記憶装置を提供しようとするものである。

本発明の強誘電体半導体記憶装置は、ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、ブロック選択トランジスタを介してビット線とプレート線との間に接続されたメモリセルブロックと、ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記メモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、スペアブロック選択トランジスタを介して前記ビット線とスペアプレート線との間に接続され、前記メモリセルブロック内に不良のユニットセルが存在する際に前記メモリセルブロックと置き換えて使用されるリダンダンシ用メモリセルブロックを具備したことを特徴とする。

本発明の強誘電体半導体記憶装置は、ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、第１のブロック選択トランジスタを介して第１のビット線と第１のプレート線との間に接続された第１のメモリセルブロックと、ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、第２のブロック選択トランジスタを介して、前記第１のビット線及び第１のプレート線それぞれと対をなす第２のビット線と第２のプレート線の間に接続された第２のメモリセルブロックと、ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第１のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第１のスペアブロック選択トランジスタを介して前記第１のビット線と第１のスペアプレート線との間に接続され、前記第１のメモリセルブロック内に不良のユニットセルが存在する際に前記第１のメモリセルブロックと置き換えて使用される第１のリダンダンシ用メモリセルブロックと、ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第２のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第２のスペアブロック選択トランジスタを介して前記第２のビット線と第２のスペアプレート線との間に接続され、前記第２のメモリセルブロック内に不良のユニットセルが存在する際に前記第２のメモリセルブロックと置き換えて使用される第２のリダンダンシ用メモリセルブロックを具備したことを特徴とする。

本発明によれば、歩留まりをより向上させることができ、かつ信頼性の向上を一層図ることができる強誘電体半導体記憶装置を提供することができる。

以下、図面を参照して本発明を実施の形態により説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るChain FeRAMのチップ内部の構成を示すブロック図である。メインメモリセルアレイ（本体メモリセルアレイ）１１内には、メモリセルトランジスタと強誘電体キャパシタとが並列接続されて１個のユニットセルが構成され、ｎ個（ｎは正の整数）のユニットセルが直列接続されて構成された複数のメモリセルブロックが行列状に配置されている。メインメモリセルアレイ１１のカラム方向における端部には、メインメモリセルアレイ１１のユニットセルに不良が存在する場合に、その不良ユニットセルがカラム単位で置き換えられるカラムリダンダンシ用アレイ１２が配置されている。また、メインメモリセルアレイ１１のロウ方向における端部には、メインメモリセルアレイ１１のユニットセルに不良が存在する場合に、その不良ユニットセルがロウ単位で置き換えられるロウリダンダンシ用アレイ１３が配置されている。さらにカラムリダンダンシ用アレイ１２に隣接してカラムリダンダンシ用のセンスアンプ回路（ＳＡ）１４が配置され、ロウリダンダンシ用アレイ１３に隣接してセンスアンプ回路（ＳＡ）１５が配置されている。

ここで、メインメモリセルアレイ１１内の各メモリセルブロックが、例えば８個（ｎ＝８）のユニットセルで構成されている場合、ロウリダンダンシ用アレイ１３は、それぞれ８個の半分の数である４個のユニットセルで構成されているロウリダンダンシ用メモリセルブロックが設けられた第１、第２のロウリダンダンシ用アレイ１３ａ、１３ｂからなる２種類のロウリダンダンシ用アレイを含む。

図２は、図１中のメインメモリセルアレイ１１内のロウリダンダンシ用アレイ１３側で最も端に位置する１個のメモリセルブロック２１、第１のロウリダンダンシ用アレイ１３ａ内の１個のリダンダンシ用メモリセルブロック２２、及び第２のロウリダンダンシ用アレイ１３ｂ内の１個のリダンダンシ用メモリセルブロック２３の詳細な回路構成を示している。なお、実際のチップではメモリセルブロック２１の左側に多数のメモリセルブロックが配置されているが、図１では図示を省略している。

メモリセルブロック２１は、それぞれソース、ドレインを有するメモリセルトランジスタとメモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された８個のユニットセルＭＣ０〜ＭＣ７を含む。メモリセルブロック２１の一端はブロック選択トランジスタ２４を介してビット線ＢＬに接続され、他端はプレート線ＰＬに接続されている。

リダンダンシ用メモリセルブロック２２は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された４個のスペアユニットセルＣ０〜Ｃ３を含む。リダンダンシ用メモリセルブロック２２の一端はブロック選択トランジスタ２５を介してビット線ＢＬに接続され、他端はスペアプレート線ＳＰＬに接続されている。

リダンダンシ用メモリセルブロック２３は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された４個のスペアユニットセルＣ４〜Ｃ７を含む。リダンダンシ用メモリセルブロック２３の一端はブロック選択トランジスタ２６を介してビット線ＢＬに接続され、他端はスペアプレート線ＳＰＬに接続されている。

すなわち、リダンダンシ用メモリセルブロック２２または２３は、ソース、ドレインを有するリダンダンシセルトランジスタと、リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、メモリセルブロック２１内のユニットセルよりも少ない数の複数個の直列接続されたスペアユニットセルＣ０〜Ｃ３またはＣ４〜Ｃ７を含む。

メモリセルブロック２１内にはｎ本、本例では８本のワード線ＷＬ０〜ＷＬ７がロウ方向に延長して形成されており、これら８本のワード線ＷＬ０〜ＷＬ７は８個のユニットセルＭＣ０〜ＭＣ８内のセルトランジスタのゲート電極に接続されている。さらに、メモリセルブロック２１内には１本のブロック選択線ＢＳがロウ方向に延長して形成されており、このブロック選択線ＢＳはブロック選択トランジスタ２４のゲート電極に接続されている。

リダンダンシ用メモリセルブロック２２内には（ｎ／２）本、本例では４本のスペアワード線ＳＷＬ０〜ＳＷＬ３がロウ方向に延長して形成されており、これら４本のスペアワード線ＳＷＬ０〜ＳＷＬ３は４個のユニットセルＣ０〜Ｃ３内のセルトランジスタのゲート電極に接続されている。さらに、リダンダンシ用メモリセルブロック２２内には１本のスペアブロック選択線ＳＢＳ０がロウ方向に延長して形成されており、このスペアブロック選択線ＳＢＳ０はブロック選択トランジスタ２５のゲート電極に接続されている。

リダンダンシ用メモリセルブロック２３内には（ｎ／２）本、本例では４本のスペアワード線ＳＷＬ４〜ＳＷＬ７がロウ方向に延長して形成されており、これら４本のスペアワード線ＳＷＬ４〜ＳＷＬ７は４個のユニットセルＣ４〜Ｃ７内のリダンダンシセルトランジスタのゲート電極に接続されている。さらに、リダンダンシ用メモリセルブロック２３内には１本のスペアブロック選択線ＳＢＳ１がロウ方向に延長して形成されており、このスペアブロック選択線ＳＢＳ１はブロック選択トランジスタ２６のゲート電極に接続されている。

上記のような構成のChain FeRAMにおいて、メモリセルブロック２１内に不良のユニットセルが存在する場合、このメモリセルブロック２１は、それぞれ４個のユニットセルからなるリダンダンシ用メモリセルブロック２２または２３に置き換えられる。例えば、メモリセルブロック２１内の８個のユニットセルの内、４個のユニットセルＭＣ０〜ＭＣ３内のいずれか１個あるいはそれ以上のユニットセルが不良の場合、これら４個のユニットセルＭＣ０〜ＭＣ３はリダンダンシ用メモリセルブロック２２内の４個のユニットセルＣ０〜Ｃ３に置き換えられる。メモリセルブロック２１内の８個のユニットセルの内、４個のユニットセルＭＣ４〜ＭＣ７内のいずれか１個あるいはそれ以上のユニットセルが不良の場合、これら４個のユニットセルＭＣ４〜ＭＣ７はリダンダンシ用メモリセルブロック２３内の４個のユニットセルＣ４〜Ｃ７に置き換えられる。

メモリセルブロック２１がリダンダンシ用メモリセルブロック２２または２３に置き換えられている場合、データの読み出し時あるいは書込み時に、ブロック選択線ＢＳの替わりにスペアブロック選択線ＳＢＳ０またはＳＢＳ１が選択されて、リダンダンシ用メモリセルブロック２２または２３が選択される。さらにスペアワード線ＳＷＬ０〜ＳＷＬ３またはＳＷＬ４〜ＳＷＬ７が選択駆動されてリダンダンシ用メモリセルブロック２２または２３内の１個のユニットセルが選択され、この選択セルからデータの読み出し、あるいは選択セルに対するデータの書込みが行われる。

いま、メモリセルブロック２１内の４個のユニットセルＭＣ４〜ＭＣ７がリダンダンシ用メモリセルブロック２３に置き換えられており、ユニットセルＭＣ７がアクセスされる場合を考える。この場合、メモリセルブロック２１内の４個のユニットセルＭＣ４〜ＭＣ７がリダンダンシ用メモリセルブロック２３に置き換えられているので、ユニットセルＭＣ７がアクセスされるときは、図示しない冗長用制御回路、例えばアドレス比較回路、スペアロウデコーダ回路、ブロック選択回路等により、ユニットセルＭＣ７の替わりにリダンダンシ用メモリセルブロック２３内のユニットセルＣ７がアクセスされる。

このユニットセルＣ７は、従来のChain FeRAMにおいてビット線から最も離れた場所に位置するスペアユニットセルに相当する。

次に、このユニットセルＣ７からデータの読み出しを行うデータ読み出し動作（Read）を、図３の回路図及び図６の波形図を用いて説明する。

ユニットセルＣ７がアクセスされる場合、図６に示すように、スペアロウデコーダ回路によって４本のスペアワード線ＳＷＬ４〜ＳＷＬ７の内、１本のスペアワード線ＳＷＬ７のみが高電位から低電位、例えば３Ｖから０Ｖに立ち下げられ、残り３本のスペアワード線は全て高電位、例えば３Ｖに駆動される。さらに、ブロック選択回路によってスペアブロック選択線ＳＢＳ１が高電位、例えば３Ｖに駆動され、リダンダンシ用メモリセルブロック２３内のブロック選択トランジスタ２６がオン状態（ＯＮ）にされる。

データ読み出し時には、この後、図６に示すように、スペアプレート線ＳＰＬが低電位から高電位、例えば０Ｖから３Ｖにキックアップされる。なお、データ読み出し時、ビット線ＢＬは低電位、例えば０Ｖに設定されている。

なお、他方のリダンダンシ用メモリセルブロック２２については、図３に示すように、ブロック選択トランジスタ２５がオフ状態（ＯＦＦ）にされ、４個のユニットセル内のリダンダンシセルトランジスタは全てオン状態（ＯＮ）にされる。

スペアプレート線ＳＰＬが３Ｖにキックアップされることにより、選択セルＣ７の強誘電体キャパシタの分極状態が、３個のセルトランジスタ及び１個のブロック選択トランジスタ２６からなる合計４個のトランジスタを介してビット線ＢＬに読み出される。従来では、７個のセルトランジスタ及び１個のブロック選択トランジスタからなる合計８個のトランジスタを介して信号電位がビット線ＢＬに読み出される。すなわち、従来に比べて少ない数のトランジスタを経由してビット線ＢＬに信号電位が読み出される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、ビット線ＢＬ電位の立ち上がりは、図６中に実線で示すように、破線で示す従来の場合よりも早くできる。なお、リダンダンシ用メモリセルブロック２３において、ユニットセルＣ７が選択される場合が、データ読み出し時の最悪の条件となる。このため、リダンダンシ用メモリセルブロック２３内のユニットセルＣ７以外のユニットセルからデータが読み出される場合は、ユニットセルＣ７よりも早くビット線ＢＬに信号電位が読み出される。

このように、ビット線ＢＬから最も離れた場所に位置するユニットセルＣ７からデータの読み出しを行う場合、選択セルの分極状態が従来よりも少ない数のトランジスタを介してビット線ＢＬに読み出されるので、選択セルからの信号の読み出し速度を従来よりも早くすることができる。

次に、選択セルＣ７に対してデータの書込みを行うデータ書込み動作（Write）を、図４、図５の回路図及び図６の波形図を用いて説明する。

図４は、選択セルＣ７に“０”データを書き込む際の動作を説明するための回路図である。“０”データの書き込み時には、図６に示すように、スペアプレート線ＳＰＬが低電位から高電位キックアップされる。ビット線ＢＬは低電位、例えば０Ｖに設定される。

なお、他方のリダンダンシ用メモリセルブロック２２については、図４に示すように、ブロック選択トランジスタ２５がオフ状態（ＯＦＦ）にされ、４個のユニットセル内のリダンダンシセルトランジスタが全てオン状態（ＯＮ）にされる。

“０”データの書き込み時は、ビット線ＢＬの低電位が選択セルＣ７に供給され、選択セルＣ７の分極状態が書込み前の状態から反転する。

図５は、選択セルＣ７に“１”データを書き込む際の動作を説明するための回路図である。“１”データの書き込み時は、図６に示すように、スペアプレート線ＳＰＬが高電位から低電位に落とされ、ビット線ＢＬが高電位に立ち上げられる。

ビット線ＢＬが高電位に立ち上げられることにより、ビット線ＢＬの電位が１個のブロック選択トランジスタ２６及び３個のリダンダンシセルトランジスタからなる合計４個のトランジスタを介して、選択セルＣ７の強誘電体キャパシタに印加される。従来では、１個のブロック選択トランジスタ及び７個のリダンダンシセルトランジスタからなる合計８個のトランジスタを介してビット線の電位が選択セルに印加される。すなわち、従来に比べて少ない数のトランジスタを経由して、ビット線ＢＬの電位が選択セルに印加される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、ビット線ＢＬの電位が早く選択セルに印加され、ビット線ＢＬの電位は、図６中に実線で示すように、破線で示す従来の場合よりも早く立ち上がる。このため、選択セルＣ７の強誘電体キャパシタに書込み電位が印加される時間が従来よりも長くなり、“１”データの書込みを十分に行うことができる。

このように、ビット線ＢＬから最も離れた場所に位置するユニットセルＣ７に対して“１”データの書込みを行う場合、ビット線ＢＬの電位が早く選択セルに印加されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が長くなり、書込みを十分に行うことができる。

次に、図２に示すメモリセルブロック２１内の４個のユニットセルＭＣ０〜ＭＣ３がリダンダンシ用メモリセルブロック２２に置き換えられており、ユニットセルＭＣ０がアクセスされる場合を考える。この場合、メモリセルブロック２１内の４個のユニットセルＭＣ０〜ＭＣ３はリダンダンシ用メモリセルブロック２２に置き換えられているので、ユニットセルＭＣ０がアクセスされるときは、図示しない冗長用制御回路、例えばアドレス比較回路、スペアロウデコーダ回路、ブロック選択回路等により、ユニットセルＭＣ０の替わりにリダンダンシ用メモリセルブロック２２内のユニットセルＣ０がアクセスされる。

このユニットセルＣ０は、従来のChain FeRAMにおいてスペアプレート線から最も離れた場所に位置するスペア用のユニットセルに相当する。

次に、このユニットセルＣ０からデータの読み出しを行うデータ読み出し動作（Read）を、図７の回路図及び図１０の波形図を用いて説明する。

ユニットセルＣ０がアクセスされる場合、図１０に示すように、スペアロウデコーダ回路によって４本のスペアワード線ＳＷＬ０〜ＳＷＬ３の内、１本のスペアワード線ＳＷＬ０のみが高電位から低電位、例えば３Ｖから０Ｖに立ち下げられ、残り３本のスペアワード線は全て高電位、例えば３Ｖに駆動される。さらに、ブロック選択回路によってスペアブロック選択線ＳＢＳ０が高電位、例えば３Ｖに駆動され、リダンダンシ用メモリセルブロック２２内のブロック選択トランジスタ２５がオン状態（ＯＮ）にされる。

データ読み出し時には、この後、図１０に示すように、スペアプレート線ＳＰＬが低電位から高電位、例えば０Ｖから３Ｖにキックアップされる。なお、データ読み出し時、ビット線ＢＬは低電位、例えば０Ｖに設定されている。

なお、他方のリダンダンシ用メモリセルブロック２３については、図７に示すように、ブロック選択トランジスタ２６がオフ状態（ＯＦＦ）にされ、４個のユニットセル内のリダンダンシセルトランジスタは全てオン状態（ＯＮ）にされる。

スペアプレート線ＳＰＬが３Ｖにキックアップされることにより、スペアプレート線ＳＰＬの電位が３個のリダンダンシセルトランジスタを介して選択セルＣ０に伝達される。従来では、７個のリダンダンシセルトランジスタを介してスペアプレート線の電位が選択セルに伝達される。すなわち、従来に比べて少ない数のトランジスタを経由して、選択セルＣ０にスペアプレート線ＳＰＬの電位が伝達される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、スペアプレート線ＳＰＬの電位が選択セルＣ０に早く伝わり、スペアプレート線ＳＰＬの電位の立ち上がりは、図１０中に実線で示すように、破線で示す従来の場合よりも早くできる。なお、リダンダンシ用メモリセルブロック２２において、ユニットセルＣ０が選択される場合が、データ読み出し時の最悪の条件となる。このため、リダンダンシ用メモリセルブロック２２内のユニットセルＣ０以外のユニットセルからデータが読み出される場合は、ユニットセルＣ０の場合よりもスペアプレート線ＳＰＬの電位が早く立ち上がり、より早くデータの読み出しを行うことができる。

このように、スペアプレートＳＰＬから最も離れた場所に位置するユニットセルＣ０からデータの読み出しを行う場合、スペアプレートＳＰＬの電位が選択セルに早く伝わるので、選択セルからの信号の読み出し速度を従来よりも早くすることができる。

次に、選択セルＣ０に対してデータの書込みを行うデータ書込み動作（Write）を、図８、図９の回路図及び図１０の波形図を用いて説明する。

図８は、選択セルＣ０に“０”データを書き込む際の動作を説明するための回路図である。“０”データの書き込み時には、図１０に示すように、スペアプレート線ＳＰＬが低電位から高電位キックアップされる。ビット線ＢＬは低電位、例えば０Ｖに設定される。

なお、他方のリダンダンシ用メモリセルブロック２３については、図８に示すように、ブロック選択トランジスタ２６がオフ状態（ＯＦＦ）にされ、４個のユニットセル内のリダンダンシセルトランジスタが全てオン状態（ＯＮ）にされる。

“０”データの書き込み時は、スペアプレート線ＳＰＬの高電位が、３個のリダンダンシセルトランジスタを介して、選択セルＣ０の強誘電体キャパシタに印加される。従来では、７個のリダンダンシセルトランジスタを介してスペアプレート線の電位が選択セルに印加される。すなわち、従来に比べて少ない数のトランジスタを経由して、スペアプレート線ＳＰＬの電位が選択セルに印加される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、スペアプレート線ＰＬの電位が早く選択セルに印加され、スペアプレート線ＰＬの電位は、図１０中に実線で示すように、破線で示す従来の場合よりも早く立ち上がる。このため、選択セルＣ０の強誘電体キャパシタに書込み電位が印加される時間が従来よりも長くなり、“０”データの書込みを十分に行うことができる。

図９は、選択セルＣ０に“１”データを書き込む際の動作を説明するための回路図である。“１”データの書き込み時は、図１０に示すように、スペアプレート線ＳＰＬが高電位から低電位に落とされ、ビット線ＢＬが高電位に立ち上げられる。

スペアプレート線ＳＰＬの電位が低電位に下げられることにより、スペアプレート線ＳＰＬの電位が３個のリダンダンシセルトランジスタを介して、選択セルＣ０の強誘電体キャパシタに印加される。従来では、７個のリダンダンシセルトランジスタを介してスペアプレート線の電位が選択セルに印加される。すなわち、従来に比べて少ない数のトランジスタを経由して、スペアプレート線ＳＰＬの電位が選択セルに印加される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、スペアプレート線ＳＰＬの電位が早く選択セルに印加され、スペアプレート線ＳＰＬの電位は、図１０中に実線で示すように、破線で示す従来の場合よりも早く立ち下がる。このため、選択セルＣ０の強誘電体キャパシタに書込み電位が印加される時間が従来よりも長くなり、“１”データの書込みを十分に行うことができる。

このように、スペアプレート線ＳＰＬから最も離れた場所に位置するユニットセルＣ０に対してデータの書込みを行う場合、スペアプレート線ＳＰＬの電位が早く選択セルに印加されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が長くなり、書込みを十分に行うことができる。

（第２の実施の形態）
次に、本発明の第２の実施の形態に係るChain FeRAMについて説明する。上記第１の実施の形態に係るChain FeRAMは、１個のメモリセルトランジスタと１個の強誘電体キャパシタとでユニットセルを構成し、１個のユニットセルに１ビットのデータを記憶させる、いわゆる１Ｔ１Ｃ動作を行うChain FeRAMである場合を説明した。

これに対し、ビット線、プレート線としてそれぞれ一対のビット線ＢＬ，／ＢＬ、プレート線ＰＬ，／ＰＬを設け、１個のメモリセルトランジスタと１個の強誘電体キャパシタとでユニットセルを構成し、２個のユニットセルに１ビットのデータを記憶させる、いわゆる２Ｔ２Ｃ動作を行うChain FeRAMに本発明を実施することができる。

図１１は、本発明を２Ｔ２Ｃ動作を行うChain FeRAMに実施した場合の図１中のメインメモリセルアレイ１１内のロウリダンダンシ用アレイ１３側で最も端に位置する２個のメモリセルブロック３１、３２、第１のロウリダンダンシ用アレイ１３ａ内の２個のリダンダンシ用メモリセルブロック３３、３４、及び第２のロウリダンダンシ用アレイ１３ｂ内の２個のリダンダンシ用メモリセルブロック３５、３６の詳細な回路構成を示している。なお、実際のチップではメモリセルブロック３１、３２それぞれの左側に多数のメモリセルブロックが配置されているが、図１１では図示を省略している。

メモリセルブロック３１は、それぞれソース、ドレインを有するメモリセルトランジスタとメモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続されたｎ個、例えば８個のユニットセルＭＣ00〜ＭＣ07を含む。メモリセルブロック３１の一端はブロック選択トランジスタ３７を介してビット線ＢＬに接続され、他端はプレート線ＰＬに接続されている。

メモリセルブロック３２は、それぞれソース、ドレインを有するメモリセルトランジスタとメモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続されたｎ個、例えば８個のユニットセルＭＣ10〜ＭＣ17を含む。メモリセルブロック３２の一端はブロック選択トランジスタ３８を介してビット線／ＢＬに接続され、他端はプレート線／ＰＬに接続されている。

リダンダンシ用メモリセルブロック３３は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された（ｎ／２）個、例えば４個のスペアユニットセルＣ00〜Ｃ03を含む。リダンダンシ用メモリセルブロック３３の一端はブロック選択トランジスタ３９を介してビット線ＢＬに接続され、他端はスペアプレート線ＳＰＬ０に接続されている。

リダンダンシ用メモリセルブロック３４は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された（ｎ／２）個、例えば４個のスペアユニットセルＣ10〜Ｃ13を含む。リダンダンシ用メモリセルブロック３４の一端はブロック選択トランジスタ４０を介してビット線／ＢＬに接続され、他端はスペアプレート線ＳＰＬ１に接続されている。

リダンダンシ用メモリセルブロック３５は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された４個のスペアユニットセルＣ04〜Ｃ07を含む。リダンダンシ用メモリセルブロック３５の一端はブロック選択トランジスタ４１を介してビット線ＢＬに接続され、他端はスペアプレート線ＳＰＬ０に接続されている。

リダンダンシ用メモリセルブロック３６は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された４個のスペアユニットセルＣ14〜Ｃ17を含む。リダンダンシ用メモリセルブロック３６の一端はブロック選択トランジスタ４２を介してビット線／ＢＬに接続され、他端はスペアプレート線ＳＰＬ１に接続されている。

すなわち、リダンダンシ用メモリセルブロック３３または３５は、ソース、ドレインを有するリダンダンシセルトランジスタと、リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、メモリセルブロック３１内のユニットセルよりも少ない数の複数個の直列接続されたスペアユニットセルＣ00〜Ｃ03またはＣ04〜Ｃ07を含み、かつリダンダンシ用メモリセルブロック３４または３６は、ソース、ドレインを有するリダンダンシセルトランジスタと、リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、メモリセルブロック３２内のユニットセルよりも少ない数の複数個の直列接続されたスペアユニットセルＣ10〜Ｃ13またはＣ14〜Ｃ17を含む。

メモリセルブロック３１、３２内にはｎ本、本例では８本のワード線ＷＬ０〜ＷＬ７がロウ方向に延長して形成されており、これら８本のワード線ＷＬ０〜ＷＬ７はメモリセルブロック３１、３２内のそれぞれ８個のユニットセルＭＣ00〜ＭＣ07、ＭＣ10〜ＭＣ17の内、対応する各２個のセルトランジスタのゲート電極に共通に接続されている。さらに、メモリセルブロック３１、３２内には２本のブロック選択線ＢＳ00、ＢＳ01がロウ方向に延長して形成されており、一方のブロック選択線ＢＳ00はブロック選択トランジスタ３７のゲート電極に接続され、他方のブロック選択線ＢＳ01はブロック選択トランジスタ３８のゲート電極に接続されている。

リダンダンシ用メモリセルブロック３３、３４内には（ｎ／２）本、本例では４本のスペアワード線ＳＷＬ０〜ＳＷＬ３がロウ方向に延長して形成されており、これら４本のスペアワード線ＳＷＬ０〜ＳＷＬ３はリダンダンシ用メモリセルブロック３３、３４内それぞれ４個のユニットセルＣ00〜Ｃ03、Ｃ10〜Ｃ13の内、対応する各２個のセルトランジスタのゲート電極に共通に接続されている。さらに、リダンダンシ用メモリセルブロック３３、３４内には２本のスペアブロック選択線ＳＢＳ00、ＳＢＳ01がロウ方向に延長して形成されており、一方のスペアブロック選択線ＳＢＳ00はブロック選択トランジスタ３９のゲート電極に接続され、他方のスペアブロック選択線ＳＢＳ01はブロック選択トランジスタ４０のゲート電極に接続されている。

リダンダンシ用メモリセルブロック３５、３６内には（ｎ／２）本、本例では４本のスペアワード線ＳＷＬ４〜ＳＷＬ７がロウ方向に延長して形成されており、これら４本のスペアワード線ＳＷＬ４〜ＳＷＬ７はリダンダンシ用メモリセルブロック３５、３６内それぞれ４個のユニットセルＣ04〜Ｃ07、Ｃ14〜Ｃ17の内、対応する各２個のセルトランジスタのゲート電極に共通に接続されている。さらに、リダンダンシ用メモリセルブロック３５、３６内には２本のスペアブロック選択線ＳＢＳ10、ＳＢＳ11がロウ方向に延長して形成されており、一方のスペアブロック選択線ＳＢＳ10はブロック選択トランジスタ４１のゲート電極に接続され、他方のスペアブロック選択線ＳＢＳ11はブロック選択トランジスタ４２のゲート電極に接続されている。

このような構成のChain FeRAMでは、データアクセス時に、共通のワード線に接続されたメモリセルブロック３１、３２内のそれぞれ１個、合計２個のユニットセルが選択される。データ読み出し時には、２個の選択セルに予め記憶されている互いに異なるデータが一対のビット線ＢＬ、／ＢＬに読み出される。データの書込み時は、メモリセルブロック３１、３２に接続されるビット線、及びプレート線に対し、互いに異なる電位が供給されることで、２個の選択セルに互いに異なるデータが書き込まれる。

メモリセルブロック３１内に不良のユニットセルが存在する場合、このメモリセルブロック３１は、それぞれ４個のユニットセルからなるリダンダンシ用メモリセルブロック３３または３５に置き換えられる。また、メモリセルブロック３２内に不良のユニットセルが存在する場合、このメモリセルブロック３２は、それぞれ４個のユニットセルからなるリダンダンシ用メモリセルブロック３４または３６に置き換えられる。

ここで、リダンダンシ用メモリセルブロック３３または３５、及びリダンダンシ用メモリセルブロック３４または３６では、メモリセルブロック３１または３２の半分の数のユニットセルが直列接続されている。このため、第１の実施形態のChain FeRAMの場合と同様に、メモリセルブロックがリダンダンシ用メモリセルブロックに置き換えが行われた場合、従来に比べて、リダンダンシ用メモリセルブロックで、より早くデータの読み出しを行うことができると共に十分な書込みを行うことができる。

第１の実施の形態に係るChain FeRAMのチップ内部の構成を示すブロック図。図１中の一部の詳細な構成を示す回路図。図２の回路の一方のリダンダンシ用メモリセルブロック内のユニットセルからデータを読み出す際の動作を説明するための回路図。図２の回路の一方のリダンダンシ用メモリセルブロック内のユニットセルに対して“０”データを書き込む際の動作を説明するための回路図。図２の回路の一方のリダンダンシ用メモリセルブロック内のユニットセルに対して“１”データを書き込む際の動作を説明するための回路図。図３、図４、図５の各動作の波形図。図２の回路の他方のリダンダンシ用メモリセルブロック内のユニットセルからデータを読み出す際の動作を説明するための回路図。図２の回路の他方のリダンダンシ用メモリセルブロック内のユニットセルに対して“０”データを書き込む際の動作を説明するための回路図。図２の回路の一方のリダンダンシ用メモリセルブロック内のユニットセルに対して“１”データを書き込む際の動作を説明するための回路図。図７、図８、図９の各動作の波形図。第２の実施の形態に係るChain FeRAMの一部の詳細な構成を示す回路図。

符号の説明

１１…メインメモリセルアレイ、１２…カラムリダンダンシ用アレイ、１３…ロウリダンダンシ用アレイ、１４…カラムリダンダンシ用のセンスアンプ回路、１５…センスアンプ回路、２１…メモリセルブロック、２２，２３…リダンダンシ用メモリセルブロック、２４，２５，２６…ブロック選択トランジスタ、ＢＬ…ビット線、ＷＬ０〜ＷＬ７…ワード線、ＰＬ…プレート線、ＢＳ…ブロック選択線、ＳＷＬ０〜ＳＷＬ７…スペアワード線、ＳＰＬ…スペアプレート線、ＳＢＳ０，ＳＢＳ１…スペアブロック選択線。

Claims

ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、ブロック選択トランジスタを介してビット線とプレート線との間に接続されたメモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記メモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、スペアブロック選択トランジスタを介して前記ビット線とスペアプレート線との間に接続され、前記メモリセルブロック内に不良のユニットセルが存在する際に前記メモリセルブロックと置き換えて使用されるリダンダンシ用メモリセルブロック
を具備したことを特徴とする強誘電体半導体記憶装置。
前記リダンダンシ用メモリセルブロックは、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記メモリセルブロック内のユニットセルよりも少ない数の複数個のメモリセルが直列接続され、第１のスペアブロック選択トランジスタを介して前記ビット線と前記スペアプレート線との間に接続され、前記メモリセルブロック内に不良のユニットセルが存在する際に前記メモリセルブロックと置き換えて使用される第１のリダンダンシ用メモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記メモリセルブロック内のユニットセルよりも少ない数の複数個のメモリセルが直列接続され、第２のスペアブロック選択トランジスタを介して前記ビット線と前記スペアプレート線との間に接続され、前記メモリセルブロック内に不良のユニットセルが存在する際に前記メモリセルブロックと置き換えて使用される第２のリダンダンシ用メモリセルブロックとからなる２種類のリダンダンシ用メモリセルブロックを有することを特徴とする請求項１記載の強誘電体半導体記憶装置。
前記第１のリダンダンシ用メモリセルブロックの一端は前記第１のスペアブロック選択トランジスタを介して前記ビット線に接続され、前記第１のリダンダンシ用メモリセルブロックの他端は前記スペアプレート線に接続され、
前記第２のリダンダンシ用メモリセルブロックの一端は前記第２のスペアブロック選択トランジスタを介して前記ビット線に接続され、前記第２のリダンダンシ用メモリセルブロックの他端は前記スペアプレート線に接続されていることを特徴とする請求項２記載の強誘電体半導体記憶装置。
ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、第１のブロック選択トランジスタを介して第１のビット線と第１のプレート線との間に接続された第１のメモリセルブロックと、
ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、第２のブロック選択トランジスタを介して、前記第１のビット線及び第１のプレート線それぞれと対をなす第２のビット線と第２のプレート線の間に接続された第２のメモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第１のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第１のスペアブロック選択トランジスタを介して前記第１のビット線と第１のスペアプレート線との間に接続され、前記第１のメモリセルブロック内に不良のユニットセルが存在する際に前記第１のメモリセルブロックと置き換えて使用される第１のリダンダンシ用メモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第２のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第２のスペアブロック選択トランジスタを介して前記第２のビット線と第２のスペアプレート線との間に接続され、前記第２のメモリセルブロック内に不良のユニットセルが存在する際に前記第２のメモリセルブロックと置き換えて使用される第２のリダンダンシ用メモリセルブロック
を具備したことを特徴とする強誘電体半導体記憶装置。
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第１のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第３のスペアブロック選択トランジスタを介して前記第１のビット線と前記第１のスペアプレート線との間に接続され、前記第１のメモリセルブロック内に不良のユニットセルが存在する際に前記第１のメモリセルブロックと置き換えて使用される第３のリダンダンシ用メモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第２のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第４のスペアブロック選択トランジスタを介して前記第２のビット線と前記第２のスペアプレート線との間に接続され、前記第２のメモリセルブロック内に不良のユニットセルが存在する際に前記第２のメモリセルブロックと置き換えて使用される第４のリダンダンシ用メモリセルブロック
をさらに具備したことを特徴とする請求項４記載の強誘電体半導体記憶装置。