JP2007066448A - 強誘電体半導体記憶装置 - Google Patents
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Abstract
【課題】本発明は、リダンダンシ用メモリセルブロック内における電位の伝わり方を早くする。
【解決手段】メモリセルトランジスタとメモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、ブロック選択トランジスタ24を介してビット線BLとプレート線PLとの間に接続されたメモリセルブロック21と、リダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、メモリセルブロック21内のユニットセルよりも少ない数の複数個のメモリセルが直列接続され、スペアブロック選択トランジスタ25を介してビット線BLとスペアプレート線SPLとの間に接続され、メモリセルブロック21内に不良のユニットセルが存在する際にメモリセルブロックと置き換えて使用されるリダンダンシ用メモリセルブロック22を具備する。
【選択図】 図2
【解決手段】メモリセルトランジスタとメモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、ブロック選択トランジスタ24を介してビット線BLとプレート線PLとの間に接続されたメモリセルブロック21と、リダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、メモリセルブロック21内のユニットセルよりも少ない数の複数個のメモリセルが直列接続され、スペアブロック選択トランジスタ25を介してビット線BLとスペアプレート線SPLとの間に接続され、メモリセルブロック21内に不良のユニットセルが存在する際にメモリセルブロックと置き換えて使用されるリダンダンシ用メモリセルブロック22を具備する。
【選択図】 図2
Description
本発明は、強誘電体記憶素子(強誘電体キャパシタ)を用いた強誘電体半導体記憶装置に係り、特に不良救済用の冗長機能を備えた強誘電体半導体記憶装置に関する。
不揮発性の半導体記憶装置として、強誘電体キャパシタ(Ferroelectric Capacitor)を用いた強誘電体メモリ(Ferroelectric Random Access Memory : FeRAM)が知られている。また、FeRAMとして、特許文献1〜3に開示されているようなチェーン構造のFeRAM(Chain FeRAM)(登録商標)が知られている。このChain FeRAMでは、セルトランジスタと強誘電体キャパシタとが並列接続されて1個のユニットセルが構成され、複数個のユニットセルが直列接続されてメモリセルブロックが構成される。Chain FeRAMでは、サイズが小さいメモリセル、製造が容易な平面トランジスタ、汎用性のある高速ランダムアクセス機能、が実現できる。
Chain FeRAMでは、信頼性を保証するために、信号量が大きなチップを取得することが重要である。十分な信号量を確保するためには、動作時に、パルス長がある程度長いパルス信号で動作させることが有効である。メモリセルブロック内で直列接続されているユニットセルの数が多いと、所望の電位がセルに印加されるまでの時間が長くなり、信号量に影響し、高速化の妨げとなる。
一方、記憶容量が大きい半導体記憶装置では、不良救済用の冗長機能を持たせることが一般的になっている。これは、本体セルに不良が存在する場合、不良セルをリダンダンシセルに置き換えることで製造歩留まりの向上を図るものである。Chain FeRAMにおいても、リダンダンシ用メモリセルブロックを設けて、不良救済用の冗長機能を持たせるようにしている。
しかし、リダンダンシ用メモリセルブロックが形成されるリダンダンシ領域は、通常、セルアレイの端に位置することが多く、セルアレイ端に位置することにより、リダンダンシ用メモリセルブロック内のユニットセルの特性が、置き換え前の本体ユニットセルの特性よりも悪くなる場合がある。リダンダンシ用メモリセルブロック内のユニットセルの特性が悪いと、救済効率が落ちる可能性がある。
また、救済できても、リダンダンシ領域を使用することで、チップとしての実力が悪くなってしまうことがある。特許文献1の例えば図40に開示されている従来のChain FeRAMでは、本体メモリセルブロック内で直列接続されているユニットセルと同数のユニットセルがリダンダンシ用メモリセルブロック内で直列に接続されている。リダンダンシ用メモリセルブロックの一端はブロック選択トランジスタを介してビット線に接続されており、他端はスペア用のプレート線に接続されている。
Chain FeRAMにおいて、選択されたユニットセルからデータの読み出しを行う場合、ビット線が低電位、例えば0Vに設定され、プレート線が低電位から高電位、例えば3Vにキックアップされる。他方、選択されたユニットセルにデータの書込みを行う場合、書込みデータに応じてビット線及びプレート線の一方が低電位、例えば0Vに設定され、他方が高電位、例えば3Vに設定される。
リダンダンシ用メモリセルブロック内の複数個のユニットセルの内、ビット線から最も離れた場所に位置するユニットセルからデータの読み出しを行う場合、選択セルの分極状態が多数のセルトランジスタを介してビット線に読み出されるので、選択セルからの信号の読み出し速度が遅くなる。他方、ビット線から最も離れた場所に位置するユニットセルにデータの書込み、特に“1”データの書込みを行う場合、ビット線に印加された3Vの電位が多数のセルトランジスタを介して選択セルに伝達されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が短くなり、書込みが十分に行えなくなる。
プレート線から最も離れた場所に位置するユニットセルからデータの読み出しを行う場合、プレート線に印加された3Vの電位が多数のセルトランジスタを介して選択セルに伝達されるので、この場合にも選択セルからの信号の読み出し速度が遅くなる。他方、プレート線から最も離れた場所に位置するユニットセルにデータの書込みを行う場合、“0”データの書込みでは、プレート線に印加された0Vの電位が多数のセルトランジスタを介して選択セルに伝達されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が短くなる。“1”データの書込みでは、プレート線に印加された3Vの電位が多数のセルトランジスタを介して選択セルに伝達されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が短くなる。すなわち、プレート線から最も離れた場所に位置するユニットセルにデータの書込みを行う場合、“0”、“1”データの書込み共に、書込みが十分に行えなくなる。
なお、特許文献4には、冗長メモリ部分の置換単位が設定可能な冗長機能を有するスタテックRAMが開示されている。
特開平10−255483号公報
特開平11−177036号公報
特開2000−22010号公報
特開平6−203594号公報
本発明は、リダンダンシ用メモリセルブロックの特性をより向上させることで、歩留まりをより向上させ、かつ信頼性の向上を一層図ることができる強誘電体半導体記憶装置を提供しようとするものである。
本発明の強誘電体半導体記憶装置は、ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、ブロック選択トランジスタを介してビット線とプレート線との間に接続されたメモリセルブロックと、ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記メモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、スペアブロック選択トランジスタを介して前記ビット線とスペアプレート線との間に接続され、前記メモリセルブロック内に不良のユニットセルが存在する際に前記メモリセルブロックと置き換えて使用されるリダンダンシ用メモリセルブロックを具備したことを特徴とする。
本発明の強誘電体半導体記憶装置は、ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、第1のブロック選択トランジスタを介して第1のビット線と第1のプレート線との間に接続された第1のメモリセルブロックと、ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、第2のブロック選択トランジスタを介して、前記第1のビット線及び第1のプレート線それぞれと対をなす第2のビット線と第2のプレート線の間に接続された第2のメモリセルブロックと、ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第1のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第1のスペアブロック選択トランジスタを介して前記第1のビット線と第1のスペアプレート線との間に接続され、前記第1のメモリセルブロック内に不良のユニットセルが存在する際に前記第1のメモリセルブロックと置き換えて使用される第1のリダンダンシ用メモリセルブロックと、ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第2のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第2のスペアブロック選択トランジスタを介して前記第2のビット線と第2のスペアプレート線との間に接続され、前記第2のメモリセルブロック内に不良のユニットセルが存在する際に前記第2のメモリセルブロックと置き換えて使用される第2のリダンダンシ用メモリセルブロックを具備したことを特徴とする。
本発明によれば、歩留まりをより向上させることができ、かつ信頼性の向上を一層図ることができる強誘電体半導体記憶装置を提供することができる。
以下、図面を参照して本発明を実施の形態により説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係るChain FeRAMのチップ内部の構成を示すブロック図である。メインメモリセルアレイ(本体メモリセルアレイ)11内には、メモリセルトランジスタと強誘電体キャパシタとが並列接続されて1個のユニットセルが構成され、n個(nは正の整数)のユニットセルが直列接続されて構成された複数のメモリセルブロックが行列状に配置されている。メインメモリセルアレイ11のカラム方向における端部には、メインメモリセルアレイ11のユニットセルに不良が存在する場合に、その不良ユニットセルがカラム単位で置き換えられるカラムリダンダンシ用アレイ12が配置されている。また、メインメモリセルアレイ11のロウ方向における端部には、メインメモリセルアレイ11のユニットセルに不良が存在する場合に、その不良ユニットセルがロウ単位で置き換えられるロウリダンダンシ用アレイ13が配置されている。さらにカラムリダンダンシ用アレイ12に隣接してカラムリダンダンシ用のセンスアンプ回路(SA)14が配置され、ロウリダンダンシ用アレイ13に隣接してセンスアンプ回路(SA)15が配置されている。
図1は、本発明の第1の実施の形態に係るChain FeRAMのチップ内部の構成を示すブロック図である。メインメモリセルアレイ(本体メモリセルアレイ)11内には、メモリセルトランジスタと強誘電体キャパシタとが並列接続されて1個のユニットセルが構成され、n個(nは正の整数)のユニットセルが直列接続されて構成された複数のメモリセルブロックが行列状に配置されている。メインメモリセルアレイ11のカラム方向における端部には、メインメモリセルアレイ11のユニットセルに不良が存在する場合に、その不良ユニットセルがカラム単位で置き換えられるカラムリダンダンシ用アレイ12が配置されている。また、メインメモリセルアレイ11のロウ方向における端部には、メインメモリセルアレイ11のユニットセルに不良が存在する場合に、その不良ユニットセルがロウ単位で置き換えられるロウリダンダンシ用アレイ13が配置されている。さらにカラムリダンダンシ用アレイ12に隣接してカラムリダンダンシ用のセンスアンプ回路(SA)14が配置され、ロウリダンダンシ用アレイ13に隣接してセンスアンプ回路(SA)15が配置されている。
ここで、メインメモリセルアレイ11内の各メモリセルブロックが、例えば8個(n=8)のユニットセルで構成されている場合、ロウリダンダンシ用アレイ13は、それぞれ8個の半分の数である4個のユニットセルで構成されているロウリダンダンシ用メモリセルブロックが設けられた第1、第2のロウリダンダンシ用アレイ13a、13bからなる2種類のロウリダンダンシ用アレイを含む。
図2は、図1中のメインメモリセルアレイ11内のロウリダンダンシ用アレイ13側で最も端に位置する1個のメモリセルブロック21、第1のロウリダンダンシ用アレイ13a内の1個のリダンダンシ用メモリセルブロック22、及び第2のロウリダンダンシ用アレイ13b内の1個のリダンダンシ用メモリセルブロック23の詳細な回路構成を示している。なお、実際のチップではメモリセルブロック21の左側に多数のメモリセルブロックが配置されているが、図1では図示を省略している。
メモリセルブロック21は、それぞれソース、ドレインを有するメモリセルトランジスタとメモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された8個のユニットセルMC0〜MC7を含む。メモリセルブロック21の一端はブロック選択トランジスタ24を介してビット線BLに接続され、他端はプレート線PLに接続されている。
リダンダンシ用メモリセルブロック22は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された4個のスペアユニットセルC0〜C3を含む。リダンダンシ用メモリセルブロック22の一端はブロック選択トランジスタ25を介してビット線BLに接続され、他端はスペアプレート線SPLに接続されている。
リダンダンシ用メモリセルブロック23は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された4個のスペアユニットセルC4〜C7を含む。リダンダンシ用メモリセルブロック23の一端はブロック選択トランジスタ26を介してビット線BLに接続され、他端はスペアプレート線SPLに接続されている。
すなわち、リダンダンシ用メモリセルブロック22または23は、ソース、ドレインを有するリダンダンシセルトランジスタと、リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、メモリセルブロック21内のユニットセルよりも少ない数の複数個の直列接続されたスペアユニットセルC0〜C3またはC4〜C7を含む。
メモリセルブロック21内にはn本、本例では8本のワード線WL0〜WL7がロウ方向に延長して形成されており、これら8本のワード線WL0〜WL7は8個のユニットセルMC0〜MC8内のセルトランジスタのゲート電極に接続されている。さらに、メモリセルブロック21内には1本のブロック選択線BSがロウ方向に延長して形成されており、このブロック選択線BSはブロック選択トランジスタ24のゲート電極に接続されている。
リダンダンシ用メモリセルブロック22内には(n/2)本、本例では4本のスペアワード線SWL0〜SWL3がロウ方向に延長して形成されており、これら4本のスペアワード線SWL0〜SWL3は4個のユニットセルC0〜C3内のセルトランジスタのゲート電極に接続されている。さらに、リダンダンシ用メモリセルブロック22内には1本のスペアブロック選択線SBS0がロウ方向に延長して形成されており、このスペアブロック選択線SBS0はブロック選択トランジスタ25のゲート電極に接続されている。
リダンダンシ用メモリセルブロック23内には(n/2)本、本例では4本のスペアワード線SWL4〜SWL7がロウ方向に延長して形成されており、これら4本のスペアワード線SWL4〜SWL7は4個のユニットセルC4〜C7内のリダンダンシセルトランジスタのゲート電極に接続されている。さらに、リダンダンシ用メモリセルブロック23内には1本のスペアブロック選択線SBS1がロウ方向に延長して形成されており、このスペアブロック選択線SBS1はブロック選択トランジスタ26のゲート電極に接続されている。
上記のような構成のChain FeRAMにおいて、メモリセルブロック21内に不良のユニットセルが存在する場合、このメモリセルブロック21は、それぞれ4個のユニットセルからなるリダンダンシ用メモリセルブロック22または23に置き換えられる。例えば、メモリセルブロック21内の8個のユニットセルの内、4個のユニットセルMC0〜MC3内のいずれか1個あるいはそれ以上のユニットセルが不良の場合、これら4個のユニットセルMC0〜MC3はリダンダンシ用メモリセルブロック22内の4個のユニットセルC0〜C3に置き換えられる。メモリセルブロック21内の8個のユニットセルの内、4個のユニットセルMC4〜MC7内のいずれか1個あるいはそれ以上のユニットセルが不良の場合、これら4個のユニットセルMC4〜MC7はリダンダンシ用メモリセルブロック23内の4個のユニットセルC4〜C7に置き換えられる。
メモリセルブロック21がリダンダンシ用メモリセルブロック22または23に置き換えられている場合、データの読み出し時あるいは書込み時に、ブロック選択線BSの替わりにスペアブロック選択線SBS0またはSBS1が選択されて、リダンダンシ用メモリセルブロック22または23が選択される。さらにスペアワード線SWL0〜SWL3またはSWL4〜SWL7が選択駆動されてリダンダンシ用メモリセルブロック22または23内の1個のユニットセルが選択され、この選択セルからデータの読み出し、あるいは選択セルに対するデータの書込みが行われる。
いま、メモリセルブロック21内の4個のユニットセルMC4〜MC7がリダンダンシ用メモリセルブロック23に置き換えられており、ユニットセルMC7がアクセスされる場合を考える。この場合、メモリセルブロック21内の4個のユニットセルMC4〜MC7がリダンダンシ用メモリセルブロック23に置き換えられているので、ユニットセルMC7がアクセスされるときは、図示しない冗長用制御回路、例えばアドレス比較回路、スペアロウデコーダ回路、ブロック選択回路等により、ユニットセルMC7の替わりにリダンダンシ用メモリセルブロック23内のユニットセルC7がアクセスされる。
このユニットセルC7は、従来のChain FeRAMにおいてビット線から最も離れた場所に位置するスペアユニットセルに相当する。
次に、このユニットセルC7からデータの読み出しを行うデータ読み出し動作(Read)を、図3の回路図及び図6の波形図を用いて説明する。
ユニットセルC7がアクセスされる場合、図6に示すように、スペアロウデコーダ回路によって4本のスペアワード線SWL4〜SWL7の内、1本のスペアワード線SWL7のみが高電位から低電位、例えば3Vから0Vに立ち下げられ、残り3本のスペアワード線は全て高電位、例えば3Vに駆動される。さらに、ブロック選択回路によってスペアブロック選択線SBS1が高電位、例えば3Vに駆動され、リダンダンシ用メモリセルブロック23内のブロック選択トランジスタ26がオン状態(ON)にされる。
データ読み出し時には、この後、図6に示すように、スペアプレート線SPLが低電位から高電位、例えば0Vから3Vにキックアップされる。なお、データ読み出し時、ビット線BLは低電位、例えば0Vに設定されている。
なお、他方のリダンダンシ用メモリセルブロック22については、図3に示すように、ブロック選択トランジスタ25がオフ状態(OFF)にされ、4個のユニットセル内のリダンダンシセルトランジスタは全てオン状態(ON)にされる。
スペアプレート線SPLが3Vにキックアップされることにより、選択セルC7の強誘電体キャパシタの分極状態が、3個のセルトランジスタ及び1個のブロック選択トランジスタ26からなる合計4個のトランジスタを介してビット線BLに読み出される。従来では、7個のセルトランジスタ及び1個のブロック選択トランジスタからなる合計8個のトランジスタを介して信号電位がビット線BLに読み出される。すなわち、従来に比べて少ない数のトランジスタを経由してビット線BLに信号電位が読み出される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、ビット線BL電位の立ち上がりは、図6中に実線で示すように、破線で示す従来の場合よりも早くできる。なお、リダンダンシ用メモリセルブロック23において、ユニットセルC7が選択される場合が、データ読み出し時の最悪の条件となる。このため、リダンダンシ用メモリセルブロック23内のユニットセルC7以外のユニットセルからデータが読み出される場合は、ユニットセルC7よりも早くビット線BLに信号電位が読み出される。
このように、ビット線BLから最も離れた場所に位置するユニットセルC7からデータの読み出しを行う場合、選択セルの分極状態が従来よりも少ない数のトランジスタを介してビット線BLに読み出されるので、選択セルからの信号の読み出し速度を従来よりも早くすることができる。
次に、選択セルC7に対してデータの書込みを行うデータ書込み動作(Write)を、図4、図5の回路図及び図6の波形図を用いて説明する。
図4は、選択セルC7に“0”データを書き込む際の動作を説明するための回路図である。“0”データの書き込み時には、図6に示すように、スペアプレート線SPLが低電位から高電位キックアップされる。ビット線BLは低電位、例えば0Vに設定される。
なお、他方のリダンダンシ用メモリセルブロック22については、図4に示すように、ブロック選択トランジスタ25がオフ状態(OFF)にされ、4個のユニットセル内のリダンダンシセルトランジスタが全てオン状態(ON)にされる。
“0”データの書き込み時は、ビット線BLの低電位が選択セルC7に供給され、選択セルC7の分極状態が書込み前の状態から反転する。
図5は、選択セルC7に“1”データを書き込む際の動作を説明するための回路図である。“1”データの書き込み時は、図6に示すように、スペアプレート線SPLが高電位から低電位に落とされ、ビット線BLが高電位に立ち上げられる。
ビット線BLが高電位に立ち上げられることにより、ビット線BLの電位が1個のブロック選択トランジスタ26及び3個のリダンダンシセルトランジスタからなる合計4個のトランジスタを介して、選択セルC7の強誘電体キャパシタに印加される。従来では、1個のブロック選択トランジスタ及び7個のリダンダンシセルトランジスタからなる合計8個のトランジスタを介してビット線の電位が選択セルに印加される。すなわち、従来に比べて少ない数のトランジスタを経由して、ビット線BLの電位が選択セルに印加される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、ビット線BLの電位が早く選択セルに印加され、ビット線BLの電位は、図6中に実線で示すように、破線で示す従来の場合よりも早く立ち上がる。このため、選択セルC7の強誘電体キャパシタに書込み電位が印加される時間が従来よりも長くなり、“1”データの書込みを十分に行うことができる。
このように、ビット線BLから最も離れた場所に位置するユニットセルC7に対して“1”データの書込みを行う場合、ビット線BLの電位が早く選択セルに印加されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が長くなり、書込みを十分に行うことができる。
次に、図2に示すメモリセルブロック21内の4個のユニットセルMC0〜MC3がリダンダンシ用メモリセルブロック22に置き換えられており、ユニットセルMC0がアクセスされる場合を考える。この場合、メモリセルブロック21内の4個のユニットセルMC0〜MC3はリダンダンシ用メモリセルブロック22に置き換えられているので、ユニットセルMC0がアクセスされるときは、図示しない冗長用制御回路、例えばアドレス比較回路、スペアロウデコーダ回路、ブロック選択回路等により、ユニットセルMC0の替わりにリダンダンシ用メモリセルブロック22内のユニットセルC0がアクセスされる。
このユニットセルC0は、従来のChain FeRAMにおいてスペアプレート線から最も離れた場所に位置するスペア用のユニットセルに相当する。
次に、このユニットセルC0からデータの読み出しを行うデータ読み出し動作(Read)を、図7の回路図及び図10の波形図を用いて説明する。
ユニットセルC0がアクセスされる場合、図10に示すように、スペアロウデコーダ回路によって4本のスペアワード線SWL0〜SWL3の内、1本のスペアワード線SWL0のみが高電位から低電位、例えば3Vから0Vに立ち下げられ、残り3本のスペアワード線は全て高電位、例えば3Vに駆動される。さらに、ブロック選択回路によってスペアブロック選択線SBS0が高電位、例えば3Vに駆動され、リダンダンシ用メモリセルブロック22内のブロック選択トランジスタ25がオン状態(ON)にされる。
データ読み出し時には、この後、図10に示すように、スペアプレート線SPLが低電位から高電位、例えば0Vから3Vにキックアップされる。なお、データ読み出し時、ビット線BLは低電位、例えば0Vに設定されている。
なお、他方のリダンダンシ用メモリセルブロック23については、図7に示すように、ブロック選択トランジスタ26がオフ状態(OFF)にされ、4個のユニットセル内のリダンダンシセルトランジスタは全てオン状態(ON)にされる。
スペアプレート線SPLが3Vにキックアップされることにより、スペアプレート線SPLの電位が3個のリダンダンシセルトランジスタを介して選択セルC0に伝達される。従来では、7個のリダンダンシセルトランジスタを介してスペアプレート線の電位が選択セルに伝達される。すなわち、従来に比べて少ない数のトランジスタを経由して、選択セルC0にスペアプレート線SPLの電位が伝達される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、スペアプレート線SPLの電位が選択セルC0に早く伝わり、スペアプレート線SPLの電位の立ち上がりは、図10中に実線で示すように、破線で示す従来の場合よりも早くできる。なお、リダンダンシ用メモリセルブロック22において、ユニットセルC0が選択される場合が、データ読み出し時の最悪の条件となる。このため、リダンダンシ用メモリセルブロック22内のユニットセルC0以外のユニットセルからデータが読み出される場合は、ユニットセルC0の場合よりもスペアプレート線SPLの電位が早く立ち上がり、より早くデータの読み出しを行うことができる。
このように、スペアプレートSPLから最も離れた場所に位置するユニットセルC0からデータの読み出しを行う場合、スペアプレートSPLの電位が選択セルに早く伝わるので、選択セルからの信号の読み出し速度を従来よりも早くすることができる。
次に、選択セルC0に対してデータの書込みを行うデータ書込み動作(Write)を、図8、図9の回路図及び図10の波形図を用いて説明する。
図8は、選択セルC0に“0”データを書き込む際の動作を説明するための回路図である。“0”データの書き込み時には、図10に示すように、スペアプレート線SPLが低電位から高電位キックアップされる。ビット線BLは低電位、例えば0Vに設定される。
なお、他方のリダンダンシ用メモリセルブロック23については、図8に示すように、ブロック選択トランジスタ26がオフ状態(OFF)にされ、4個のユニットセル内のリダンダンシセルトランジスタが全てオン状態(ON)にされる。
“0”データの書き込み時は、スペアプレート線SPLの高電位が、3個のリダンダンシセルトランジスタを介して、選択セルC0の強誘電体キャパシタに印加される。従来では、7個のリダンダンシセルトランジスタを介してスペアプレート線の電位が選択セルに印加される。すなわち、従来に比べて少ない数のトランジスタを経由して、スペアプレート線SPLの電位が選択セルに印加される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、スペアプレート線PLの電位が早く選択セルに印加され、スペアプレート線PLの電位は、図10中に実線で示すように、破線で示す従来の場合よりも早く立ち上がる。このため、選択セルC0の強誘電体キャパシタに書込み電位が印加される時間が従来よりも長くなり、“0”データの書込みを十分に行うことができる。
図9は、選択セルC0に“1”データを書き込む際の動作を説明するための回路図である。“1”データの書き込み時は、図10に示すように、スペアプレート線SPLが高電位から低電位に落とされ、ビット線BLが高電位に立ち上げられる。
スペアプレート線SPLの電位が低電位に下げられることにより、スペアプレート線SPLの電位が3個のリダンダンシセルトランジスタを介して、選択セルC0の強誘電体キャパシタに印加される。従来では、7個のリダンダンシセルトランジスタを介してスペアプレート線の電位が選択セルに印加される。すなわち、従来に比べて少ない数のトランジスタを経由して、スペアプレート線SPLの電位が選択セルに印加される。このため、リダンダンシ用メモリセルブロック内のユニットセルの特性が悪い、具体的にはユニットセル内のリダンダンシセルトランジスタのオン抵抗の値が大きくなった場合でも、スペアプレート線SPLの電位が早く選択セルに印加され、スペアプレート線SPLの電位は、図10中に実線で示すように、破線で示す従来の場合よりも早く立ち下がる。このため、選択セルC0の強誘電体キャパシタに書込み電位が印加される時間が従来よりも長くなり、“1”データの書込みを十分に行うことができる。
このように、スペアプレート線SPLから最も離れた場所に位置するユニットセルC0に対してデータの書込みを行う場合、スペアプレート線SPLの電位が早く選択セルに印加されるので、選択セルの強誘電体キャパシタに書込み電位が印加される時間が長くなり、書込みを十分に行うことができる。
(第2の実施の形態)
次に、本発明の第2の実施の形態に係るChain FeRAMについて説明する。上記第1の実施の形態に係るChain FeRAMは、1個のメモリセルトランジスタと1個の強誘電体キャパシタとでユニットセルを構成し、1個のユニットセルに1ビットのデータを記憶させる、いわゆる1T1C動作を行うChain FeRAMである場合を説明した。
次に、本発明の第2の実施の形態に係るChain FeRAMについて説明する。上記第1の実施の形態に係るChain FeRAMは、1個のメモリセルトランジスタと1個の強誘電体キャパシタとでユニットセルを構成し、1個のユニットセルに1ビットのデータを記憶させる、いわゆる1T1C動作を行うChain FeRAMである場合を説明した。
これに対し、ビット線、プレート線としてそれぞれ一対のビット線BL,/BL、プレート線PL,/PLを設け、1個のメモリセルトランジスタと1個の強誘電体キャパシタとでユニットセルを構成し、2個のユニットセルに1ビットのデータを記憶させる、いわゆる2T2C動作を行うChain FeRAMに本発明を実施することができる。
図11は、本発明を2T2C動作を行うChain FeRAMに実施した場合の図1中のメインメモリセルアレイ11内のロウリダンダンシ用アレイ13側で最も端に位置する2個のメモリセルブロック31、32、第1のロウリダンダンシ用アレイ13a内の2個のリダンダンシ用メモリセルブロック33、34、及び第2のロウリダンダンシ用アレイ13b内の2個のリダンダンシ用メモリセルブロック35、36の詳細な回路構成を示している。なお、実際のチップではメモリセルブロック31、32それぞれの左側に多数のメモリセルブロックが配置されているが、図11では図示を省略している。
メモリセルブロック31は、それぞれソース、ドレインを有するメモリセルトランジスタとメモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続されたn個、例えば8個のユニットセルMC00〜MC07を含む。メモリセルブロック31の一端はブロック選択トランジスタ37を介してビット線BLに接続され、他端はプレート線PLに接続されている。
メモリセルブロック32は、それぞれソース、ドレインを有するメモリセルトランジスタとメモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続されたn個、例えば8個のユニットセルMC10〜MC17を含む。メモリセルブロック32の一端はブロック選択トランジスタ38を介してビット線/BLに接続され、他端はプレート線/PLに接続されている。
リダンダンシ用メモリセルブロック33は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された(n/2)個、例えば4個のスペアユニットセルC00〜C03を含む。リダンダンシ用メモリセルブロック33の一端はブロック選択トランジスタ39を介してビット線BLに接続され、他端はスペアプレート線SPL0に接続されている。
リダンダンシ用メモリセルブロック34は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された(n/2)個、例えば4個のスペアユニットセルC10〜C13を含む。リダンダンシ用メモリセルブロック34の一端はブロック選択トランジスタ40を介してビット線/BLに接続され、他端はスペアプレート線SPL1に接続されている。
リダンダンシ用メモリセルブロック35は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された4個のスペアユニットセルC04〜C07を含む。リダンダンシ用メモリセルブロック35の一端はブロック選択トランジスタ41を介してビット線BLに接続され、他端はスペアプレート線SPL0に接続されている。
リダンダンシ用メモリセルブロック36は、それぞれソース、ドレインを有するリダンダンシセルトランジスタとリダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、直列接続された4個のスペアユニットセルC14〜C17を含む。リダンダンシ用メモリセルブロック36の一端はブロック選択トランジスタ42を介してビット線/BLに接続され、他端はスペアプレート線SPL1に接続されている。
すなわち、リダンダンシ用メモリセルブロック33または35は、ソース、ドレインを有するリダンダンシセルトランジスタと、リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、メモリセルブロック31内のユニットセルよりも少ない数の複数個の直列接続されたスペアユニットセルC00〜C03またはC04〜C07を含み、かつリダンダンシ用メモリセルブロック34または36は、ソース、ドレインを有するリダンダンシセルトランジスタと、リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体キャパシタとから構成され、メモリセルブロック32内のユニットセルよりも少ない数の複数個の直列接続されたスペアユニットセルC10〜C13またはC14〜C17を含む。
メモリセルブロック31、32内にはn本、本例では8本のワード線WL0〜WL7がロウ方向に延長して形成されており、これら8本のワード線WL0〜WL7はメモリセルブロック31、32内のそれぞれ8個のユニットセルMC00〜MC07、MC10〜MC17の内、対応する各2個のセルトランジスタのゲート電極に共通に接続されている。さらに、メモリセルブロック31、32内には2本のブロック選択線BS00、BS01がロウ方向に延長して形成されており、一方のブロック選択線BS00はブロック選択トランジスタ37のゲート電極に接続され、他方のブロック選択線BS01はブロック選択トランジスタ38のゲート電極に接続されている。
リダンダンシ用メモリセルブロック33、34内には(n/2)本、本例では4本のスペアワード線SWL0〜SWL3がロウ方向に延長して形成されており、これら4本のスペアワード線SWL0〜SWL3はリダンダンシ用メモリセルブロック33、34内それぞれ4個のユニットセルC00〜C03、C10〜C13の内、対応する各2個のセルトランジスタのゲート電極に共通に接続されている。さらに、リダンダンシ用メモリセルブロック33、34内には2本のスペアブロック選択線SBS00、SBS01がロウ方向に延長して形成されており、一方のスペアブロック選択線SBS00はブロック選択トランジスタ39のゲート電極に接続され、他方のスペアブロック選択線SBS01はブロック選択トランジスタ40のゲート電極に接続されている。
リダンダンシ用メモリセルブロック35、36内には(n/2)本、本例では4本のスペアワード線SWL4〜SWL7がロウ方向に延長して形成されており、これら4本のスペアワード線SWL4〜SWL7はリダンダンシ用メモリセルブロック35、36内それぞれ4個のユニットセルC04〜C07、C14〜C17の内、対応する各2個のセルトランジスタのゲート電極に共通に接続されている。さらに、リダンダンシ用メモリセルブロック35、36内には2本のスペアブロック選択線SBS10、SBS11がロウ方向に延長して形成されており、一方のスペアブロック選択線SBS10はブロック選択トランジスタ41のゲート電極に接続され、他方のスペアブロック選択線SBS11はブロック選択トランジスタ42のゲート電極に接続されている。
このような構成のChain FeRAMでは、データアクセス時に、共通のワード線に接続されたメモリセルブロック31、32内のそれぞれ1個、合計2個のユニットセルが選択される。データ読み出し時には、2個の選択セルに予め記憶されている互いに異なるデータが一対のビット線BL、/BLに読み出される。データの書込み時は、メモリセルブロック31、32に接続されるビット線、及びプレート線に対し、互いに異なる電位が供給されることで、2個の選択セルに互いに異なるデータが書き込まれる。
メモリセルブロック31内に不良のユニットセルが存在する場合、このメモリセルブロック31は、それぞれ4個のユニットセルからなるリダンダンシ用メモリセルブロック33または35に置き換えられる。また、メモリセルブロック32内に不良のユニットセルが存在する場合、このメモリセルブロック32は、それぞれ4個のユニットセルからなるリダンダンシ用メモリセルブロック34または36に置き換えられる。
ここで、リダンダンシ用メモリセルブロック33または35、及びリダンダンシ用メモリセルブロック34または36では、メモリセルブロック31または32の半分の数のユニットセルが直列接続されている。このため、第1の実施形態のChain FeRAMの場合と同様に、メモリセルブロックがリダンダンシ用メモリセルブロックに置き換えが行われた場合、従来に比べて、リダンダンシ用メモリセルブロックで、より早くデータの読み出しを行うことができると共に十分な書込みを行うことができる。
11…メインメモリセルアレイ、12…カラムリダンダンシ用アレイ、13…ロウリダンダンシ用アレイ、14…カラムリダンダンシ用のセンスアンプ回路、15…センスアンプ回路、21…メモリセルブロック、22,23…リダンダンシ用メモリセルブロック、24,25,26…ブロック選択トランジスタ、BL…ビット線、WL0〜WL7…ワード線、PL…プレート線、BS…ブロック選択線、SWL0〜SWL7…スペアワード線、SPL…スペアプレート線、SBS0,SBS1…スペアブロック選択線。
Claims (5)
- ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、ブロック選択トランジスタを介してビット線とプレート線との間に接続されたメモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記メモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、スペアブロック選択トランジスタを介して前記ビット線とスペアプレート線との間に接続され、前記メモリセルブロック内に不良のユニットセルが存在する際に前記メモリセルブロックと置き換えて使用されるリダンダンシ用メモリセルブロック
を具備したことを特徴とする強誘電体半導体記憶装置。 - 前記リダンダンシ用メモリセルブロックは、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記メモリセルブロック内のユニットセルよりも少ない数の複数個のメモリセルが直列接続され、第1のスペアブロック選択トランジスタを介して前記ビット線と前記スペアプレート線との間に接続され、前記メモリセルブロック内に不良のユニットセルが存在する際に前記メモリセルブロックと置き換えて使用される第1のリダンダンシ用メモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記メモリセルブロック内のユニットセルよりも少ない数の複数個のメモリセルが直列接続され、第2のスペアブロック選択トランジスタを介して前記ビット線と前記スペアプレート線との間に接続され、前記メモリセルブロック内に不良のユニットセルが存在する際に前記メモリセルブロックと置き換えて使用される第2のリダンダンシ用メモリセルブロックとからなる2種類のリダンダンシ用メモリセルブロックを有することを特徴とする請求項1記載の強誘電体半導体記憶装置。 - 前記第1のリダンダンシ用メモリセルブロックの一端は前記第1のスペアブロック選択トランジスタを介して前記ビット線に接続され、前記第1のリダンダンシ用メモリセルブロックの他端は前記スペアプレート線に接続され、
前記第2のリダンダンシ用メモリセルブロックの一端は前記第2のスペアブロック選択トランジスタを介して前記ビット線に接続され、前記第2のリダンダンシ用メモリセルブロックの他端は前記スペアプレート線に接続されていることを特徴とする請求項2記載の強誘電体半導体記憶装置。 - ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、第1のブロック選択トランジスタを介して第1のビット線と第1のプレート線との間に接続された第1のメモリセルブロックと、
ソース、ドレインを有するメモリセルトランジスタと前記メモリセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成されたユニットセルが複数個直列接続され、第2のブロック選択トランジスタを介して、前記第1のビット線及び第1のプレート線それぞれと対をなす第2のビット線と第2のプレート線の間に接続された第2のメモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第1のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第1のスペアブロック選択トランジスタを介して前記第1のビット線と第1のスペアプレート線との間に接続され、前記第1のメモリセルブロック内に不良のユニットセルが存在する際に前記第1のメモリセルブロックと置き換えて使用される第1のリダンダンシ用メモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第2のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第2のスペアブロック選択トランジスタを介して前記第2のビット線と第2のスペアプレート線との間に接続され、前記第2のメモリセルブロック内に不良のユニットセルが存在する際に前記第2のメモリセルブロックと置き換えて使用される第2のリダンダンシ用メモリセルブロック
を具備したことを特徴とする強誘電体半導体記憶装置。 - ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第1のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第3のスペアブロック選択トランジスタを介して前記第1のビット線と前記第1のスペアプレート線との間に接続され、前記第1のメモリセルブロック内に不良のユニットセルが存在する際に前記第1のメモリセルブロックと置き換えて使用される第3のリダンダンシ用メモリセルブロックと、
ソース、ドレインを有するリダンダンシセルトランジスタと前記リダンダンシセルトランジスタのソース、ドレイン間に並列に接続された強誘電体記憶素子とから構成され、前記第2のメモリセルブロック内のユニットセルよりも少ない数の複数個のユニットセルが直列接続され、第4のスペアブロック選択トランジスタを介して前記第2のビット線と前記第2のスペアプレート線との間に接続され、前記第2のメモリセルブロック内に不良のユニットセルが存在する際に前記第2のメモリセルブロックと置き換えて使用される第4のリダンダンシ用メモリセルブロック
をさらに具備したことを特徴とする請求項4記載の強誘電体半導体記憶装置。
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