KR20100122606A - 반도체 메모리 장치 - Google Patents

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KR20100122606A KR1020090041593A KR20090041593A KR20100122606A KR 20100122606 A KR20100122606 A KR 20100122606A KR 1020090041593 A KR1020090041593 A KR 1020090041593A KR 20090041593 A KR20090041593 A KR 20090041593A KR 20100122606 A KR20100122606 A KR 20100122606A
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Abstract

본 발명은 다수의 노말 메모리 셀 어레이를 각각 구비하는 다수의 메모리 셀 매트, 및 상기 다수의 노말 메모리 셀 어레이 중 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 하나 이상의 리던던시 메모리 셀 어레이에 대응하는 리던던시 워드라인이 액티브됨에 따라 상기 리페어 대상 메모리 셀을 상기 리던던시 워드라인에 대응하는 복수의 리던던시 메모리 셀로 대치하기 위한 리던던시 메모리 셀 어레이를 구비하는 반도체 메모리 장치를 제공한다.
더미 메모리 셀 어레이, 리던던시 메모리 셀 어레이, 리페어 대상 메모리 셀

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 노말 메모리 셀에 발생하는 리페어 대상 셀을 정상적인 리던던시 메모리 셀로 대치하여 데이터 액세스 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치의 집적도가 급속도로 증가함에 따라, 하나의 반도체 메모리 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다. 이러한 메모리 셀은 규칙적으로 배열된 메모리 셀 어레이(memory cell array)를 이루며, 이들의 그룹을 메모리 셀 매트(memory cell mat)라고 한다.
반도체 메모리 장치의 메모리 셀들 중 1 개라도 불량(fail)이 발생하면 해당 반도체 메모리 장치는 원하는 동작을 수행하지 못하게 된다. 요즈음 반도체 메모리 장치의 공정 기술이 발전함에 따라 확률적으로, 소량의 메모리 셀에만 결함이 발생하며, 이와 같이 몇 개의 메모리 셀에 발생한 불량으로 인하여 반도체 메모리 장치 를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell) 뿐만 아니라 별도로 설계된 리던던시 메모리 셀(redundancy memory cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대치하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대치되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.
한편, 반도체 메모리 장치의 메모리 셀 구조는 크게 폴디드 비트 라인(folded bit line) 구조와 오픈 비트 라인(open bit line) 구조로 나뉠 수 있다.
우선, 폴디드 비트 라인 구조는 반도체 메모리 장치의 코어(core) 영역에 배치되는 비트 라인 감지 증폭기(bit line sense amplifier)를 기준으로 동일한 메모리 셀 매트에 데이터가 구동되는 비트 라인(예컨대, 정 비트라인)과 기준이 되는 비트 라인(예컨대, 부 비트라인)이 배치된다. 때문에, 정 비트라인과 부 비트라인에 동일한 노이즈(noise)가 반영되고, 이렇게 발생한 노이즈는 서로 상쇄 작용을 한다. 이러한 상쇄 동작을 통해 폴리드 비트 라인 구조는 노이즈에 안정적인 동작을 보장한다. 오픈 비트 라인 구조는 비트 라인 감지 증폭기를 기준으로 서로 다른 메모리 셀 매트에 정 비트라인과 부 비트라인이 배치된다. 따라서, 정 비트라인에 발생하는 노이즈와 부 비트 라인에 발생하는 노이즈가 서로 다르며, 오픈 비트 라인 구조는 이러한 노이즈에 열악하다.
다음으로, 폴리드 비트 라인 구조의 경우 단위 메모리 셀 구조가 8F2 로 설 계되며, 오픈 비트 라인 구조의 경우 단위 메모리 셀 구조가 6F2 로 설계된다. 이러한 단위 메모리 셀 구조는 반도체 메모리 장치의 크기를 결정하는 요소가 되며, 동일한 데이터 저장량을 대비하여 볼 때 오픈 비트 라인 구조를 가지는 반도체 메모리 장치가 폴디드 비트 라인 구조를 가지는 반도체 메모리 장치보다 작게 설계될 수 있다.
한편, 반도체 메모리 장치는 예컨대, 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 중앙처리장치에서 데이터 액세스(access) 동작을 요구하는 경우 로우 어드레스(row address)에 대응하는 워드 라인(word line)이 액티브(active)되고 컬럼 어드레스(column address)에 대응하는 신호가 활성화되어 해당 메모리 셀에 대한 데이터 액세스 동작이 이루어진다. 여기서, 워드 라인의 개수는 반도체 메모리 장치마다 다를 수 있으나, 일반적으로 어드레스 비트에 대응된다. 즉, 어드레스 비트가 m 인 경우, 워드 라인이 2m 개에 대응하여 설계되기 때문에 하나의 메모리 셀 매트에 해당하는 워드 라인의 개수는 256 개, 512 개 등으로 설계된다. 이때, 워드 라인의 개수는 메모리 셀 어레이의 개수에 대응한다.
하지만, 오픈 비트 라인 구조의 경우 비트 라인 감지 증폭기의 동작 마진(margin)과 노이즈 및 설계 효율을 고려하여 하나의 메모리 셀 매트에 해당하는 워드 라인의 개수가 2n (여기서, n 은 자연수) 보다 크고 2n+1 보다 작은 개수인 320 개 , 384 개, 420 개 등으로 설계된다. 즉, 따라서, 오픈 비트 라인 구조는 2m 개로 워드 라인으로 설계되는 폴디드 비트 라인 구조와 비교할 때 사용하지 않는 메모리 셀 어레이 즉, 더미 메모리 셀 어레이(dummy memory cell array)가 발생한다. 여기서, 더미 메모리 셀 어레이는 메모리 셀 매트에는 포함되되, 2m 개를 초과하여 설계되는 부분이며, 일반적으로 더미 메모리 셀 어레이에 연결된 워드 라인은 접지전압(VSS)으로 연결되어 사용되지 않는다.
도 1 는 기존의 반도체 메모리 장치의 메모리 셀 어레이 구조를 설명하기 위한 도면이다.
도 1 을 참조하면, 반도체 메모리 장치는 다수의 메모리 셀이 정렬된 노말 메모리 셀 어레이를 구비한다. 설명의 편의를 위하여 다수의 비트라인 감지증폭부(SA, 150)를 기준으로 위쪽을 짝수 메모리 셀 매트(110)로 칭하고, 비트라인 감지증폭부(150)를 기준으로 아랫쪽을 홀수 메모리 셀 매트(130)로 칭한다.
짝수 메모리 셀 매트(110)와 홀수 메모리 셀 매트(130)는 다수의 워드라인(WL)을 구비하며, 데이터 액세스 동작(예컨대, 읽기/쓰기 동작)에 응답하여 해당하는 하나의 워드라인(WL)이 활성화된다. 다수의 비트라인 감지증폭부(150) 각각은 해당하는 정 비트라인(BLT)과 부 비트라인(BLB)에 연결되며, 정 비트라인(BLT)과 부 비트라인(BLB)의 전압 레벨 차이를 감지하여 증폭한다.
참고로, 짝수 메모리 셀 매트(110) 위쪽에는 다수의 비트라인 감지증폭부(150)와 같은 역할을 하는 다수의 비트라인 감지증폭부(도시되지 않음)가 배치되며, 짝수 메모리 셀 매트(110)에 배치되는 부 비트라인(BLB)은 위쪽의 다수의 비트 라인 감지증폭부에 연결된다. 또한, 홀수 메모리 셀 매트(130) 아래쪽에도 다수의 비트라인 감지증폭부(도시되지 않음)가 배치되며, 홀수 메모리 셀 매트(130)에 배치되는 정 비트라인(BLT)은 아래쪽의 다수의 비트라인 감지증폭부에 연결된다.
이하, 도 1 구성의 개략적인 데이터 액세스 동작을 살펴보기로 한다.
데이터 액세스 동작시 하나의 워드라인(WL)이 액티브되면, 액티브된 워드라인(WL)에 해당하는 노말 메모리 셀 어레이가 활성화된다. 즉, 액티브된 워드라인에 대응하는 각 노말 메모리 셀이 활성화되고, 해당하는 비트라인으로 노말 메모리 셀에 저장된 데이터가 전달된다.
만약, 짝수 메모리 셀 매트(110)에 구비되는 워드라인(WL)이 활성화되는 경우 각 노말 메모리 셀의 데이터는 정 비트라인(BLT)을 통해 해당하는 비트라인 감지증폭부(150)로 전달되며, 이때 홀수 메모리 셀 매트(130)에 구비되는 부 비트라인(BLB)은 정 비트라인(BLT)을 통해 전달되는 데이터를 감지 증폭하는데 기준이 되는 비트라인이 된다. 반대로, 홀수 메모리 셀 매트(130)에 구비되는 워드라인(WL)이 활성화되는 경우 각 노말 메모리 셀의 데이터는 부 비트라인(BLB)을 통해 해당하는 비트라인 감지증폭부(150)로 전달되며, 이때 짝수 메모리 셀 매트(110)에 구비되는 정 비트라인(BLT)은 부 비트라인(BLB)을 통해 전달되는 데이터를 감지 증폭하는데 기준이 되는 비트라인이 된다.
도 2 는 기존의 반도체 메모리 장치의 더미 메모리 셀 어레이와 리던던시 메모리 셀 어레이 구조를 설명하기 위한 도면이다.
도 2 를 참조하면, 반도체 메모리 장치는 노말 메모리 셀 어레이(210)와, 더 미 메모리 셀 어레이(230), 및 리던던시 메모리 셀 어레이(250)를 구비한다. 여기서, 노말 메모리 셀 어레이(210)와 더미 메모리 셀 어레이(230)는 하나의 메모리 셀 매트에 포함되어 설계되며, 리던던시 메모리 셀 어레이(250)는 메모리 셀 매트에 포함하지 않는 부분에 별도로 설계된다. 여기서, 더미 메모리 셀 어레이(230)는 메모리 셀 매트 중 어드레스 비트 대비 초과되는 부분으로, 4 개의 더미 워드라인(DWL)에 대응하는 메모리 셀 어레이를 일례로 들었다. 더미 메모리 셀 어레이(230)의 더미 워드라인(DWL)은 접지전압(VSS)이 인가된다.
그리고, 리던던시 메모리 셀 어레이(250)는 노말 메모리 셀 중 리페어 대상 메모리 셀을 대치하기 위한 부분으로, 4 개의 리던던시 워드라인(RWL)에 대응하는 메모리 셀 어레이를 일례로 들었다. 리던던시 메모리 셀 어레이(250)의 리던던시 메모리 셀은 해당하는 리던던시 워드라인(RWL)이 액티브되면 활성화되며, 정 비트라인(BLT) 및 부 비트라인(BLB)으로 데이터를 전달한다.
이하, 도 2 구성을 통해 리페어 대상 메모리 셀의 개략적인 리페어 동작을 살펴보기로 한다. 설명의 편의를 위하여 노말 메모리 셀 어레이(210)이 리페어 대상 메모리 셀을 포함하였다고 가정하기로 한다.
데이터 액세스 동작시 리페어 대상 메모리 셀에 대응하는 어드레스가 인가되면 반도체 메모리 장치는 어드레스에 대응하는 하나의 워드라인(WL)을 액티브시키는 것이 아니라 어드레스에 대응하는 하나의 리던던시 워드라인(RWL)을 액티브시킨다. 따라서, 어드레스에 대응하는 데이터 액세스 동작은 노말 메모리 셀 어레이(210)에 포함된 리페어 대상 메모리 셀이 아닌 정상적으로 동작하는 리던던시 메 모리 셀 어레이(250)에 포함된 리던던시 메모리 셀에 이루어진다. 즉, 도 2 에서는 4 개의 리던던시 워드라인(RWL)이 구비되며, 노말 메모리 셀 어레이(210)에 발생할 수 있는 4 개의 리페어 대상 메모리 셀을 4 개의 리던던시 메모리 셀로 대치하는 것이 가능하다.
여기서, 더미 메모리 셀 어레이(230)의 더미 워드라인(DWL)은 접지전압(VSS)에 연결되어 있으며, 위에서 설명하였듯이 더미 메모리 셀 어레이(230)에는 어떠한 데이터 액세스 동작도 이루어 지지 않는다.
한편, 반도체 메모리 장치는 저전력화 및 고집적화를 이루기 위한 방향으로 발전하고 있으며, 이로 인하여 반도체 메모리 장치에 인가되는 전원의 전압은 낮아지고 메모리 셀의 커패시턴스(capacitance)는 작아지고 있다. 이러한 상황은 센싱 마진(sensing margin)이나 리플레쉬(refresh) 등에 관련된 메모리 셀 특성을 열악하게 한다. 물론, 이 문제점을 해결하기 위하여 메모리 셀의 커패시턴스를 크게 설계하면 되지만, 이는 반도체 메모리 장치의 크기를 크게 하는 요소로 작용하기 때문에 문제 해결을 위한 방법으로 적합하지 않다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 리던던시 메모리 셀의 커패시턴스를 충분히 확보할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 리던던시 메모리 셀 어레이와 기존에 사용하지 않던 더미 메모리 셀 어레이를 이용하여 리페어 대상 메모리 셀을 대치할 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 다수의 노말 메모리 셀 어레이를 각각 구비하는 다수의 메모리 셀 매트; 및 상기 다수의 노말 메모리 셀 어레이 중 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 하나 이상의 리던던시 메모리 셀 어레이에 대응하는 리던던시 워드라인이 액티브됨에 따라 상기 리페어 대상 메모리 셀을 상기 리던던시 워드라인에 대응하는 복수의 리던던시 메모리 셀로 대치하기 위한 리던던시 메모리 셀 어레이를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 2n (여기서, n 은 자연수) 보다 크고 2n+1 보다 작은 개수의 메모리 셀 어레 이를 각각 포함하는 다수의 메모리 셀 매트로 구성된 반도체 메모리 장치에 있어서, 상기 다수의 메모리 셀 매트에 포함하는 다수의 제1 메모리 셀 어레이를 구비하며, 제1 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 다수의 제1 메모리 셀 어레이 중 복수의 제1 메모리 셀 어레이에 대응하는 제1 리던던시 워드라인이 액티브됨에 따라 상기 제1 리페어 대상 메모리 셀을 상기 제1 리던던시 워드라인에 대응하는 복수의 제1 리던던시 메모리 셀로 대치하기 위한 제1 리던던시 메모리 셀 어레이; 및 상기 다수의 메모리 셀 매트에 포함하는 않는 다수의 제2 메모리 셀 어레이를 구비하며, 제2 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 다수의 제2 메모리 셀 어레이 중 복수의 제2 메모리 셀 어레이에 대응하는 제2 리던던시 워드라인이 액티브됨에 따라 상기 제2 리페어 대상 메모리 셀을 상기 제2 리던던시 워드라인에 대응하는 복수의 제2 리던던시 메모리 셀로 대치하기 위한 제2 리던던시 메모리 셀 어레이를 구비한다.
본 발명은 리던던시 메모리 셀이 액세스 되는 경우 두 개 이상의 리던던시 워드라인을 액티비 시킴으로써, 리던던시 메모리 셀의 커패시턴스를 충분히 확보하는 것이 가능하다. 또한, 대치될 수 있는 리페어 대상 메모리 셀의 개수를 기존과 동일하게 하기 위하여 기존에 사용하지 않던 더미 메모리 셀 어레이를 리페어 대상 메모리 셀에 대치할 수 있도록 함으로써, 기존과 동일한 개수의 리페어 대상 메모리 셀을 정상적인 메모리 셀로 대치하는 것이 가능하다.
본 발명은 리던던시 메모리 셀의 커패시턴스를 충분히 확보함으로써, 메모리 셀 특성을 개선할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 리페어 대상 메모리 셀을 기존에 사용하지 않던 더미 메모리 셀 어레이로 대치함으로써, 반도체 메모리 장치의 크기 증가 없이 기존과 동일한 개수의 리페어 대상 메모리 셀을 충분한 커패시턴스가 확보된 리던던시 메모리 셀로 대치할 수 있는 효과를 얻을 수 있다.
나아가, 충분한 커패시턴스 확보로 인한 메모리 셀 특성 개선은 메모리 셀의 센싱 마진이나 리플레쉬 등의 동작 특성을 개선할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명에 따른 반도체 메모리 장치를 개략적인 메모리 셀 어레이 구조를 설명하기 위한 도면이다.
도 3 을 참조하면, 반도체 메모리 장치는 노말 메모리 셀 어레이(310)와, 제1 리던던시 메모리 셀 어레이(330), 및 제2 리던던시 메모리 셀 어레이(350)를 구비한다. 여기서, 노말 메모리 셀 어레이(310)와 제1 리던던시 메모리 셀 어레이(330)는 하나의 메모리 셀 매트에 포함되어 설계되며, 제2 리던던시 메모리 셀 어레이(350)는 메모리 셀 매트 이외에 별로도 설계된다.
본 발명에 따른 도 3 의 반도체 메모리 장치의 구조를 도 2 와 대비하여 살펴보면, 크게 두 가지 특징을 가지고 있다.
첫 번째 특징으로 기존 도 2 의 리던던시 메모리 셀 어레이(250)는 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 하나의 리던던시 워드라인(RWL)이 액티브되지만, 도 2 의 리던던시 메모리 셀 어레이(250)에 대응하는 도 3 의 제2 리던던시 메모리 셀 어레이(350)는 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 두 개의 제2 리던던시 메모리 셀 어레이에 대응하는 제2 리던던시 워드라인(RWL2)이 액티브된다. 도면에서는 제2 리던던시 워드라인(RWL2)이 두 개 도시되어 있으며, 각각의 제2 리던던시 워드라인(RWL2)은 두 개의 리던던시 메모리 셀 어레이에 대응한다.
두 개의 제2 리던던시 메모리 셀 어레이에 대응하는 제2 리던던시 워드라인(RWL2)이 액티브된다는 것은 액티브된 하나의 제2 리던던시 워드라인(RWL2)에 대응하는 메모리 셀의 커패시턴스를 높여주는 효과를 가지고 있으며, 이에 따라 메모리 셀의 센싱 마진이나 리플레쉬 특성을 향상시키는 것이 가능하다. 하지만, 이러한 구성은 리던던시 메모리 셀로 대치되는 리페어 대상 메모리 셀의 개수를 줄이는 상황이 발생한다. 본 발명에서는 이하 설명될 두 번째 특징으로 리던던시 메모리 셀로 대치되는 리페어 대상 메모리 셀의 개수를 기존과 동일하게 유지할 수 있다.
두 번째 특징으로 기존 도 2 의 더미 메모리 셀 어레이(230)의 더미 워드라인(DWL)은 접지전압(VSS)에 연결되어 있지만, 도 2 의 더미 메모리 셀 어레이(230) 에 대응하는 도 3 의 제1 리던던시 메모리 셀 어레이(330)는 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 두 개의 제1 리던던시 메모리 셀 어레이에 대응하는 제1 리던던시 워드라인(RWL1)이 액티브된다. 도면에서는 제1 리던던시 워드라인(RWL1)이 두 개 도시되어 있으며, 각각의 제1 리던던시 워드라인(RWL1)은 두 개의 리던던시 메모리 셀 어레이에 대응한다.
두 개의 제1 리던던시 메모리 셀 어레이에 대응하는 제1 리던던시 워드라인(RWL1)이 액티브된다는 것은 첫 번째 특성과 마찬가지로 액티브된 제1 리던던시 워드라인(RWL1)에 대응하는 메모리 셀의 커패시턴스를 높여주는 효과를 가진다. 또한, 기존 두 개의 리던던시 메모리 셀을 하나의 리던던시 메모리 셀로 사용하고자하는 첫 번째 특성으로 인하여 리던던시 메모리 셀로 대치되는 리페어 대상 메모리 셀의 개수가 감소되는 것을 제1 리던던시 메모리 셀 어레이에서 보상해 줄 수 있기 때문에, 본 발명에서는 리던던시 메모리 셀로 대치되는 리페어 대상 메모리 셀의 개수를 기존과 동일하게 유지하는 것이 가능하다.
즉, 도 2 에서는 4 개의 리페어 대상 메모리 셀이 각각 하나의 리더던시 메모리 셀에 대응하는 4 개의 리던던시 메모리 셀 어레이(250)로 대치되었다. 하지만, 본 발명에서는 4 개의 리페어 대상 메모리 셀 중 2 개의 리페어 대상 메모리 셀이 각각 2 개의 제1 리던던시 메모리 셀에 대응하는 제1 리던던시 메모리 셀 어레이(330)로 대치되고, 나머지 2 개의 리페어 대상 메모리 셀이 각각 2 개의 제2 리던던시 메모리 셀에 대응하는 2 개의 제2 리던던시 메모리 셀 어레이(350)로 대치된다. 즉, 4 개의 리페어 대상 메모리 셀은 충분한 커패시턴스를 가지는 제1 및 제2 리던던시 메모리 셀로 대치된다.
여기서, 제1 리던던시 메모리 셀 어레이(330)가 기존의 더미 메모리 셀 어레이(230)에 대응하는 구성임을 감안한다면 반도체 메모리 장치의 크기는 기존과 동일한 것을 알 수 있으며, 기존과 동일하게 4 개의 리페어 대상 매모리 셀이 충분한 커패시턴스를 가지는 리던던시 메모리 셀로 대치된다는 것을 알 수 있다.
도 4 는 도 3 의 노말 메모리 셀 어레이(310)의 워드라인(WL)을 액티브시키기 위한 디코더(decoder)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 다수의 워드라인(WL) 중 하나의 워드라인(WL)에 대응하는 구성을 대표로 설명하기로 한다. 다시 말하면, 디코더는 다수의 워드라인(WL)을 액티브시키기 위한 다수의 드라이빙부를 구비하고 있으며, 그 중 하나의 드라이빙부가 도 4 의 구성을 가진다.
도 4 를 참조하면, 드라이빙부는 메인 워드라인 선택신호(MWL)를 입력받는 PMOS 트랜지스터와 NMOS 트랜지스터를 구비하며, 정 프리 디코딩신호(FX)를 반전한 부 프리 디코딩신호(FXB)를 게이트로 입력받는 NMOS 트랜지스터를 구비한다. 여기서, 드라이빙부의 PMOS 트랜지스터는 정 프리디코딩신호(FX)를 워드라인(WL)으로 전달하며, 각각의 NMOS 트랜지스터는 워드라인(WL)과 접지전압(VSS)단 사이에 연결된다. 이어서, 메인 워드라인 선택신호(MWL)와 정/부 프리 디코딩신호(FX, FXB)는 어드레스에 대응하는 신호이며, 드라이빙부는 해당하는 어드레스에 응답하여 워드라인(WL)을 액티브한다.
한편, 이러한 구성의 드라이빙부는 제1 및 제2 리던던시 메모리 셀 어레이(RWL1, RWL2) 각각이 대응하여 설계될 수 있으며, 설계에 따라 하나의 리던던시 메모리 셀 어레이에 대응하여 각각 하나의 드라이빙부가 설계될 수 있으며, 다수의 리던던시 메모리 셀 어레이에 대응하여 하나의 드라이빙부가 설계될 수 있다.
전술한 바와 같이, 본 발명에서는 하나의 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 복수의 리던던시 메모리 셀 어레이에 대응하는 리던던시 워드라인이 액티브됨에 따라 기존에 문제가 되었던 충분한 커패시턴스를 확보하는 것이 가능하다. 또한, 기존에 사용하지 않던 더미 메모리 셀 어레이를 추가적인 리던던시 메모리 셀 어레이로 활용함으로써, 대치 가능한 리페어 대상 메모리 셀의 개수를 기존과 동일하게 유지하는 것이 가능하다. 따라서, 본 발명에 따른 반도체 메모리 장치는 칩 크기의 증가 없이 원하는 개수의 리페어 대상 메모리 셀을 충분한 커패시턴스가 확보된 리던던시 메모리 셀로 대치하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 는 기존의 반도체 메모리 장치의 메모리 셀 어레이 구조를 설명하기 위한 도면.
도 2 는 기존의 반도체 메모리 장치의 더미 메모리 셀 어레이와 리던던시 메모리 셀 어레이 구조를 설명하기 위한 도면.
도 3 은 본 발명에 따른 반도체 메모리 장치를 개략적인 메모리 셀 어레이 구조를 설명하기 위한 도면.
도 4 는 도 3 의 노말 메모리 셀 어레이(310)의 워드라인(WL)을 액티브시키기 위한 디코더(decoder)를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 노말 메모리 셀 어레이
330 : 제1 리던던시 메모리 셀 어레이
350 : 제2 리던던시 메모리 셀 어레이

Claims (7)

  1. 다수의 노말 메모리 셀 어레이를 각각 구비하는 다수의 메모리 셀 매트; 및
    상기 다수의 노말 메모리 셀 어레이 중 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 하나 이상의 리던던시 메모리 셀 어레이에 대응하는 리던던시 워드라인이 액티브됨에 따라 상기 리페어 대상 메모리 셀을 상기 리던던시 워드라인에 대응하는 복수의 리던던시 메모리 셀로 대치하기 위한 리던던시 메모리 셀 어레이
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 리던던시 워드라인을 액티브시키기 위한 워드라인 드라이빙수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 다수의 메모리 셀 매트는 오픈 비트 라인(open bit line) 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 2n (여기서, n 은 자연수) 보다 크고 2n+1 보다 작은 개수의 메모리 셀 어레이를 각각 포함하는 다수의 메모리 셀 매트로 구성된 반도체 메모리 장치에 있어서,
    상기 다수의 메모리 셀 매트에 포함하는 다수의 제1 메모리 셀 어레이를 구비하며, 제1 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 다수의 제1 메모리 셀 어레이 중 복수의 제1 메모리 셀 어레이에 대응하는 제1 리던던시 워드라인이 액티브됨에 따라 상기 제1 리페어 대상 메모리 셀을 상기 제1 리던던시 워드라인에 대응하는 복수의 제1 리던던시 메모리 셀로 대치하기 위한 제1 리던던시 메모리 셀 어레이; 및
    상기 다수의 메모리 셀 매트에 포함하는 않는 다수의 제2 메모리 셀 어레이를 구비하며, 제2 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 다수의 제2 메모리 셀 어레이 중 복수의 제2 메모리 셀 어레이에 대응하는 제2 리던던시 워드라인이 액티브됨에 따라 상기 제2 리페어 대상 메모리 셀을 상기 제2 리던던시 워드라인에 대응하는 복수의 제2 리던던시 메모리 셀로 대치하기 위한 제2 리던던시 메모리 셀 어레이
    를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 다수의 메모리 셀 매트는 2m (여기서, m 은 어드레스 비트) 개의 메모리 셀 어레이를 구비하며, 상기 어드레스에 응답하여 하나의 노말 워드라인이 액티브됨에 따라 해당하는 노말 메모리 셀에 데이터의 액세스 동작이 수행되는 노말 메모리 셀 어레이를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 제1 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 제1 리던던시 워드라인을 액티브시키기 위한 제1 워드라인 드라이빙수단; 및
    상기 제2 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 제2 리던던시 워드라인을 액티브시키기 위한 제2 워드라인 드라이빙수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서,
    상기 다수의 메모리 셀 매트는 오픈 비트 라인(open bit line) 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
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