KR101062859B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 2n (여기서, n 은 자연수) 보다 크고 2n+1 보다 작은 개수의 메모리 셀 어레이를 각각 포함하는 다수의 메모리 셀 매트로 구성된 반도체 메모리 장치에 있어서, 상기 다수의 메모리 셀 매트 중 2m(여기서, m 은 어드레스 비트) 개의 메모리 셀 어레이를 포함하며, 상기 어드레스에 대응하는 노말 워드라인이 액티브됨에 따라 해당하는 노말 메모리 셀에 데이터의 액세스 동작이 수행되는 노말 메모리 셀 어레이, 및 상기 다수의 메모리 셀 매트에 포함되며, 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 리던던시 워드라인이 액티브됨에 따라 상기 리페어 대상 메모리 셀을 상기 리던던시 워드라인에 대응하는 추가 리던던시 메모리 셀로 대치하는 추가 리던던시 메모리 셀 어레이를 구비하는 반도체 메모리 장치를 제공한다.
반도체 메모리 장치, 메모리 셀 매트, 리페어

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 노말 메모리 셀에 발생하는 리페어 대상 메모리 셀을 정상적인 리던던시 메모리 셀로 대치하여 원활한 데이터 액세스 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치의 집적도가 급속도로 증가함에 따라, 하나의 반도체 메모리 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다. 이러한 메모리 셀은 규칙적으로 배열된 메모리 셀 어레이(memory cell array)를 이루며, 이들의 그룹을 메모리 셀 매트(memory cell mat)라고 한다. 반도체 메모리 장치는 다수의 메모리 셀 매트를 구비한다.
반도체 메모리 장치의 메모리 셀들 중 1 개라도 불량(fail)이 발생하면 해당 반도체 메모리 장치는 원하는 동작을 수행하지 못하게 된다. 요즈음 반도체 메모리 장치의 공정 기술이 발전함에 따라 확률적으로, 소량의 메모리 셀에만 결함이 발생 하며, 이와 같이 몇 개의 메모리 셀에 발생한 불량으로 인하여 반도체 메모리 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell) 뿐만 아니라 별도로 설계된 리던던시 메모리 셀(redundancy memory cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대치하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대치되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.
한편, 반도체 메모리 장치의 메모리 셀 구조는 크게 폴디드 비트 라인(folded bit line) 구조와 오픈 비트 라인(open bit line) 구조로 나뉠 수 있으며, 아래와 같은 차이점이 있다.
우선, 폴디드 비트 라인 구조는 반도체 메모리 장치의 코어(core) 영역에 배치되는 비트 라인 감지 증폭기(bit line sense amplifier)를 기준으로 동일한 메모리 셀 매트에 데이터가 구동되는 비트 라인(예컨대, 정 비트라인)과 증폭 동작시 기준이 되는 비트 라인(예컨대, 부 비트라인)이 배치된다. 때문에, 정 비트라인과 부 비트라인에 동일한 노이즈(noise)가 반영되고, 이렇게 발생한 노이즈는 서로 상쇄 작용을 한다. 이러한 상쇄 동작을 통해 폴리드 비트 라인 구조는 노이즈에 안정적인 동작을 보장한다. 오픈 비트 라인 구조는 비트 라인 감지 증폭기를 기준으로 서로 다른 메모리 셀 매트에 정 비트라인과 부 비트라인이 배치된다. 따라서, 정 비트라인에 발생하는 노이즈와 부 비트 라인에 발생하는 노이즈가 서로 다르며, 오 픈 비트 라인 구조는 이러한 노이즈에 열악하다.
다음으로, 폴리드 비트 라인 구조의 경우 단위 메모리 셀 구조가 8F2 로 설계되며, 오픈 비트 라인 구조의 경우 단위 메모리 셀 구조가 6F2 로 설계된다. 이러한 단위 메모리 셀 구조는 반도체 메모리 장치의 크기를 결정하는 요소가 되며, 동일한 데이터 저장량을 대비하여 볼 때 오픈 비트 라인 구조를 가지는 반도체 메모리 장치가 폴디드 비트 라인 구조를 가지는 반도체 메모리 장치보다 작게 설계될 수 있다.
도 1 은 기존의 반도체 메모리 장치의 메모리 셀 어레이 구조를 설명하기 위한 도면이다.
도 1 을 참조하면, 반도체 메모리 장치는 다수의 메모리 셀이 정렬된 노말 메모리 셀 어레이(110, 130)를 구비한다. 설명의 편의를 위하여 다수의 비트라인 감지증폭부(SA, 170)를 기준으로 위쪽을 짝수 메모리 셀 매트로 칭하고, 비트라인 감지증폭부(170)를 기준으로 아래쪽을 홀수 메모리 셀 매트로 칭한다.
짝수 메모리 셀 매트와 홀수 메모리 셀 매트는 다수의 메모리 셀 어레이(110, 130) 각각에 대응하는 다수의 워드라인(WL)을 구비하며, 데이터 액세스 동작(예컨대, 읽기/쓰기 동작)시 해당하는 하나의 워드라인(WL)이 활성화된다. 다수의 비트라인 감지증폭부(170) 각각은 해당하는 정 비트라인(BLT)과 부 비트라인(BLB)에 연결되며, 정 비트라인(BLT)과 부 비트라인(BLB)의 전압 레벨 차이를 감지하여 증폭한다. 이렇게 증폭된 데이터는 로컬 입출력 라인(LIO0, LIO2)을 통해 전달된다.
참고로, 짝수 메모리 셀 매트 위쪽에는 다수의 비트라인 감지증폭부(170)와 같은 역할을 하는 다수의 비트라인 감지증폭부(도시되지 않음)가 배치되며, 짝수 메모리 셀 매트에 배치되는 부 비트라인(BLB)은 위쪽의 다수의 비트라인 감지증폭부에 연결된다. 또한, 홀수 메모리 셀 매트 아래쪽에도 다수의 비트라인 감지증폭부(도시되지 않음)가 배치되며, 홀수 메모리 셀 매트에 배치되는 정 비트라인(BLT)은 아래쪽의 다수의 비트라인 감지증폭부에 연결된다.
이하, 도 1 구성을 통해 개략적인 데이터 액세스 동작을 살펴보기로 한다.
데이터 액세스 동작시 하나의 워드라인(WL)이 액티브되면, 액티브된 워드라인(WL)에 해당하는 노말 메모리 셀 어레이가 활성화된다. 즉, 액티브된 워드라인에 대응하는 각 노말 메모리 셀이 활성화되고, 해당하는 비트라인으로 노말 메모리 셀에 저장된 데이터가 전달된다.
만약, 짝수 메모리 셀 매트에 구비되는 워드라인(WL)이 활성화되는 경우 각 노말 메모리 셀의 데이터는 정 비트라인(BLT)을 통해 해당하는 비트라인 감지증폭부(170)로 전달되며, 이때 홀수 메모리 셀 매트에 구비되는 부 비트라인(BLB)은 정 비트라인(BLT)을 통해 전달되는 데이터를 감지 증폭하는데 기준이 되는 비트라인이 된다. 반대로, 홀수 메모리 셀 매트에 구비되는 워드라인(WL)이 활성화되는 경우 각 노말 메모리 셀의 데이터는 부 비트라인(BLB)을 통해 해당하는 비트라인 감지증폭부(170)로 전달되며, 이때 짝수 메모리 셀 매트에 구비되는 정 비트라인(BLT)은 부 비트라인(BLB)을 통해 전달되는 데이터를 감지 증폭하는데 기준이 되는 비트라인이 된다.
참고로, 짝수 메모리 셀 매트는 논리적인 데이터(logical data)와 물리적인 데이터(physical data)가 동일한 극성(polarity)을 갖는다. 즉, 짝수 메모리 셀 매트의 정 비트라인(BLT)에 연결된 메모리 셀은 논리'하이(high)'의 논리적인 데이터를 저장하기 위하여 물리적으로도 논리'하이'에 대응하는 값을 저장하고, 논리'로우(low)'의 데이터를 저장하기 위하여 물리적으로도 논리'로우'에 대응하는 값을 저장한다. 이에 반하여, 홀수 메모리 셀 매트는 논리적인 데이터와 물리적인 데이터가 서로 다른 극성을 갖는다. 즉, 홀수 메모리 셀 매트의 부 비트라인(BLB)에 연결된 메모리 셀은 논리'하이'의 논리적인 데이터를 저장하기 위하여 물리적으로 논리'로우'에 대응하는 값을 저장하고, 논리'로우'의 데이터를 저장하기 위하여 물리적으로 논리'하이'에 대응하는 값을 저장한다.
한편, 리던던시 메모리 셀 어레이(150)는 노말 메모리 셀 어레이(110, 130)에 발생할 수 있는 리페어 대상 메모리 셀을 대치하기 위한 것으로, 일정 개수의 리던던시 메모리 셀 어레이(150)를 구비하며, 각 리던던시 메모리 셀 어레이(150)는 리던던시 워드라인(RWL)에 연결된다. 위에서 설명한 바와 같이 리던던시 메모리 셀 어레이(150)는 노말 메모리 셀 어레이(110, 130)와는 별도로 설계되는 것으로 메모리 셀 매트에는 포함되지 않는다. 여기서, 리던던시 메모리 셀 어레이(150)는 짝수 메모리 셀 매트와 유사한 구조로 설계되는 것을 일례로 하였다. 따라서, 리던던시 메모리 셀 어레이(150)는 짝수 메모리 셀 매트의 특성인 논리적인 데이터와 물리적인 데이터가 서로 동일한 극성을 갖는다.
이하, 도 1 구성을 통해 리페어 대상 메모리 셀의 리페어 동작을 살펴보기로 한다. 설명의 편의를 위하여 노말 메모리 셀 어레이(110, 130)가 리페어 대상 메모리 셀을 포함하였다고 가정하기로 한다.
데이터 액세스 동작시 리페어 대상 메모리 셀에 대응하는 어드레스가 인가되면 반도체 메모리 장치는 어드레스에 대응하는 하나의 워드라인(WL)을 액티브시키는 것이 아니라 어드레스에 대응하는 리던던시 워드라인(RWL)을 액티브시킨다. 따라서, 어드레스에 대응하는 데이터 액세스 동작은 노말 메모리 셀 어레이(110, 130)에 포함된 리페어 대상 메모리 셀이 아닌 정상적으로 동작하는 리던던시 메모리 셀 어레이(150)에 포함된 리던던시 메모리 셀에 이루어진다. 다시 말하면, 기존 반도체 메모리 장치는 짝수 메모리 셀 매트와 홀수 메모리 셀 매트에 리페어 대상 메모리 셀이 포함되는 경우, 각각의 리페어 대상 메모리 셀이 리던던시 메모리 셀 어레이(150)로 대치된다.
한편, 반도체 메모리 장치는 시장에 출시되기 이전에 다양한 테스트를 수행하며, 이러한 테스트 중에는 메모리 셀에 스트레스를 인가하는 테스트인 디스터브 테스트(disturb test)가 있다.
도 2 는 디스터브 테스트시 메모리 셀에 인가되는 데이터를 설명하기 위한 도면이다.
도 2 를 참조하면, 디스터브 테스트시 테스트 대상 메모리 셀에는 논리'로우'에 해당하는 '0' 데이터가 인가되고, 테스트 대상 메모리 셀의 주변 메모리 셀에는 논리'하이'에 해당하는 '1' 데이터가 인가된다. 따라서, '0' 데이터가 인가되는 테스트 대상 메모리 셀은 주변 메모리 셀에 인가되는 '1' 데이터에 의하여 스트 레스를 받게 된다.
다시 도 1 을 참조하면, 이러한 디스터브 테스트는 메모리 셀 어레이에 도 2 와 같은 데이터 패턴이 순차적으로 인가되며 이루어지며, 짝수 메모리 셀 매트의 노말 메모리 셀 어레이(110)와 홀수 메모리 셀 매트의 노말 메모리 셀 어레이(130)는 디스터브 테스트를 수행하는데 별 어려움이 발생하지 않는다. 하지만, 리던던시 메모리 셀 어레이(150) 같은 경우 디스터브 테스트를 수행하기 불가한 상황이 발생한다. 예컨대, 도 2 와 같은 패턴을 인가해야하는 디스터브 테스트 동작시 홀수 메모리 셀 매트에 대응하여 리페어된 리던던시 메모리 셀 어레이는 홀수 메모리 셀 매트와 반대 극성의 데이터가 인가되며, 이 경우 원하는 데이터 패턴의 디스터브 테스트를 수행할 수 없다. 따라서, 리던던시 메모리 셀 어레이(150)가 스트레스에 약하게 설계되더라도 이를 검출할 수 없으며, 리페어 대상 메모리 셀이 이러한 리던던시 메모리 셀로 대치되는 경우 원활한 데이터 액세스 동작을 보장할 수 없다. 곧 반도체 메모리 장치의 신뢰성을 떨어뜨리는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 기존에 사용하지 않던 더미 메모리 셀 어레이를 이용하여 리페어 대상 메모리 셀을 대치할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 짝수 메모리 셀 매트와 홀수 메모리 셀 매트의 각 리페어 대상 메모리 셀을 서로 다른 리던던시 메모리 셀 어레이에 대응하여 대치할 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 2n (여기서, n 은 자연수) 보다 크고 2n+1 보다 작은 개수의 메모리 셀 어레이를 각각 포함하는 다수의 메모리 셀 매트로 구성된 반도체 메모리 장치에 있어서, 상기 다수의 메모리 셀 매트 중 2m(여기서, m 은 어드레스 비트) 개의 메모리 셀 어레이를 포함하며, 상기 어드레스에 대응하는 노말 워드라인이 액티브됨에 따라 해당하는 노말 메모리 셀에 데이터의 액세스 동작이 수행되는 노말 메모리 셀 어레이; 및 상기 다수의 메모리 셀 매트에 포함되며, 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 리던던시 워드라인이 액티브됨에 따라 상기 리페어 대상 메모리 셀을 상기 리던던시 워드라인에 대응하는 추가 리던던시 메모리 셀로 대치하는 추 가 리던던시 메모리 셀 어레이를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 2n (여기서, n 은 자연수) 보다 크고 2n+1 보다 작은 개수의 메모리 셀 어레이를 각각 포함하는 제1 및 제2 메모리 셀 매트; 상기 제1 및 제2 메모리 셀 매트에 포함되지 않으며, 상기 제1 메모리 셀 매트의 제1 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 제1 리페어 대상 메모리 셀을 제1 리던던시 메모리 셀로 대치하는 제1 리던던시 메모리 셀 어레이; 및 상기 제2 메모리 셀 매트에 포함되며, 상기 제2 메모리 셀 매트의 제2 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 제2 리페어 대상 메모리 셀을 제2 리던던시 메모리 셀로 대치하는 제2 리던던시 메모리 셀 어레이를 구비한다.
본 발명은 기존에 사용하지 않던 더미 메모리 셀 어레이를 이용하여 리페어 대상 메모리 셀을 대치함으로써, 보다 많은 개수의 리페어 대상 메모리 셀을 정상적인 리던던시 메모리 셀로 대치하는 것이 가능하다. 또한, 짝수 메모리 셀 매트와 홀수 메모리 셀 매트에 발생하는 리페어 대상 메모리 셀을 서로 다른 리던던시 메모리 셀 어레이로 대치함으로써, 대치되는 리던던시 메모리 셀 어레이의 디스터브 테스트가 가능하다.
본 발명은 기존에 사용하지 않던 더미 메모리 셀 어레이로 리페어 대상 메모리 셀을 대치함으로써, 보다 많은 개수의 리페어 대상 메모리 셀을 대치할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 리페어 대상 메모리 셀이 대치되는 리던던시 메모리 셀 어레이의 디스터브 테스트를 수행할 수 있음으로써, 반도체 메모리 장치의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 오픈 비트 라인 구조에서 사용하지 않는 메모리 셀 어레이를 사용하여 리페어 대상 메모리 셀을 대치할 수 있다. 일반적으로 이렇게 사용하지 않는 메모리 셀 어레이를 더미 메모리 셀 어레이(dummy memory cell arrary)라고 한다. 본 발명의 설명에 앞서 더미 메모리 셀 어레이에 대하여 알아보기로 한다.
반도체 메모리 장치는 예컨대, 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 중앙처리장치에서 데이터 액세스(access) 동작을 요구하는 경우 로우 어드레스(row address)에 대응하는 워드 라인(word line)이 액티브(active)되고 컬럼 어드레스(column address)에 대응하는 신호가 활성화되어 해당 메모리 셀에 대한 데이터 액세스 동작이 이루어진다. 여기 서, 워드 라인의 개수는 반도체 메모리 장치마다 다를 수 있으나, 일반적으로 어드레스 비트에 대응된다. 즉, 어드레스 비트가 m 인 경우, 워드 라인이 2m 개에 대응하여 설계되기 때문에 하나의 메모리 셀 매트에 해당하는 워드 라인의 개수는 2m 개에 대응하는 256 개, 512 개 등으로 설계된다. 이때 다수의 메모리 셀 매트에 포함되는 모든 워드 라인은 2m 개가 되며, 워드 라인의 개수는 메모리 셀 어레이의 개수에 대응한다.
하지만, 오픈 비트 라인 구조의 경우 비트 라인 감지 증폭기의 동작 마진(margin)과 노이즈 및 설계 효율을 고려하여 하나의 메모리 셀 매트에 해당하는 워드 라인의 개수가 2n (여기서, n 은 자연수) 보다 크고 2n+1 보다 작은 개수인 320 개 , 384 개, 420 개 등으로 설계된다. 따라서, 오픈 비트 라인 구조는 2m 개로 워드 라인으로 설계되는 폴디드 비트 라인 구조와 비교해 볼 때 사용하지 않는 메모리 셀 어레이 즉, 더미 메모리 셀 어레이가 발생한다. 여기서, 더미 메모리 셀 어레이는 메모리 셀 매트에는 포함되되, 2m 개의 메모리 셀 어레이를 초과하여 설계되는 부분이며, 기존에는 더미 메모리 셀 어레이에 연결된 워드 라인이 접지전압(VSS)으로 연결되어 사용되지 않았다.
본 발명에서는 이러한 더미 메모리 셀 어레이를 이용하여 리페어 대상 메모리 셀을 대치한다. 따라서, 설명의 편의를 위하여 더미 메모리 셀 어레이를 이하 ' 추가 리던던시 메모리 셀 어레이'라 칭하기로 하고, 기존에 리던던시 메모리 셀 어레이를 이하 '기본 리던던시 메모리 셀 어레이'라 칭하기로 한다.
도 3 은 본 발명에 따른 반도체 메모리 장치의 메모리 셀 어레이 구조를 설명하기 위한 도면이다.
도 3 을 참조하면, 반도체 메모리 장치는 다수의 메모리 셀이 정렬된 노말 메모리 셀 어레이(310_1, 310_2, 330)와, 기본 리던던시 메모리 셀 어레이(350)와, 추가 리던던시 메모리 셀 어레이(370), 및 다수의 비트라인 감지증폭부(SA, 390)를 구비한다.
여기서, 각 메모리 셀 어레이를 메모리 셀 매트로 구분하여 살펴보면, 310_1 노말 메모리 셀 어레이는 하나의 메모리 셀 매트(2n 보다 크고 2n+1 보다 작은 개수인 320 개 , 384 개, 420 개 등의 메모리 셀 어레이가 설계됨)를 이루는 하나의 짝수 메모리 셀 매트가 되며, 330 노말 메모리 셀 어레이는 하나의 메모리 셀 매트를 이루는 하나의 홀수 메모리 셀 매트가 된다. 이어서, 310_2 메모리 셀 어레이와 추가 리던던시 메모리 셀(370)는 하나의 메모리 셀 매트를 이루는 또 하나의 홀수 메모리 셀 매트가 된다. 기본 리던던시 메모리 셀 어레이(350) 같은 경우에는 메모리 셀 매트에 포함되지 않으며, 짝수 메모리 셀 매트에 대응하는 영역에 설계되는 것을 일례로 들었다.
본 발명은 짝수 메모리 셀 매트에 대응하는 노말 메모리 셀 어레이(310_1)와 홀수 메모리 셀 매트에 대응하는 노말 메모리 셀 어레이(330)에 발생하는 리페어 대상 메모리 셀을 각각 서로 다른 메모리 셀 어레이 즉, 기본 리던던시 메모리 셀 어레이(350)와 추가 리던던시 메모리 셀 어레이(370)로 대치하는 것이 가능하다. 위에서 설명하였듯이, 기본 리던던시 메모리 셀 어레이(350)는 기존에 사용하던 리던던시 메모리 셀 어레이에 해당하며 메모리 셀 매트에 포함되지 않는 부분이다. 그리고, 추가 리던던시 메모리 셀 어레이(370)는 기존에 사용하지 않던 더미 셀 어레이에 해당하며 메모리 셀 매트에 포함되는 부분이다.
이하, 도 3 구성을 통해 리페어 대상 메모리 셀의 리페어 동작을 살펴보기로 한다. 설명의 편의를 위하여 짝수 메모리 셀 매트에 포함되는 노말 메모리 셀 어레이(310_1)와 홀수 메모리 셀 매트에 포함되는 노말 메모리 셀 어레이(330)가 리페어 대상 메모리 셀을 포함하였다고 가정하기로 한다.
본 발명에 따르면, 짝수 메모리 셀 매트에 대응하는 노말 메모리 셀 어레이(310_1)의 리페어 대상 메모리 셀은 짝수 메모리 셀 매트에 대응하는 기본 리던던시 메모리 셀 어레이(350)로 대치되고, 홀수 메모리 셀 매트에 대응하는 노말 메모리 셀 어레이(330)의 리페어 대상 메모리 셀은 홀수 메모리 셀 매트에 대응하는 추가 리던던시 메모리 셀 어레이(370)로 대치된다.
따라서, 데이터 액세스 동작시 짝수 메모리 셀 매트의 리페어 대상 메모리 셀에 대응하는 어드레스가 인가되면 반도체 메모리 장치는 짝수 메모리 셀 매트의 하나의 워드라인(WL)을 액티브시키는 것이 아니라 기본 리던던시 메모리 셀 어레이(350)의 기본 리던던시 워드라인(RWL1)을 액티브시킨다. 그리고, 데이터 액세스 동작시 홀수 메모리 셀 매트의 리페어 대상 메모리 셀에 대응하는 어드레스가 인가 되면 반도체 메모리 장치는 홀수 메모리 셀 매트의 하나의 워드라인(WL)을 액티브시키는 것이 아니라 추가 리던던시 메모리 셀 어레이(370)의 추가 리던던시 워드라인(RWL2)을 액티브시킨다. 즉, 본 발명은 리페어 대상 메모리 셀과 동일한 극성을 가지는 메모리 셀 어레이로 대치 동작이 이루어진다. 이렇게 동일한 극성의 메모리 셀 어레이로 대치되는 경우 기본 리던던시 메모리 셀 어레이(350) 및 추가 리던던시 메모리 셀 어레이(370)의 디스터브 테스트가 가능하다.
여기서, 추가 리던던시 워드라인(RWL2)은 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 액티브된다. 따라서, 본 발명은 추가 리던던시 워드라인(RWL2)을 액티브시키기 위한 드라이버(driver, 도시되지 않음)가 구비되는 것이 바람직하며, 이 드라이버는 기본 리던던시 워드라인(RWL1)을 액티브시키기 위한 드라이버와 유사하게 설계될 수 있다.
기존의 리던던시 메모리 셀 어레이는 짝수 메모리 셀 매트에 발생하는 리페어 대상 메모리 셀과 홀수 메모리 셀 매트에 발생하는 리페어 대상 메모리 셀을 구분없이 대치하였으며, 이로 인하여 리던던시 메모리 셀 어레이의 디스터브 테스트를 수행할 수 없는 문제점이 있었다. 하지만 본 발명에 따른 반도체 메모리 장치는 짝수 메모리 셀 매트의 노말 메모리 셀 어레이(310_1, 310_2)에 발생하는 리페어 대상 메모리 셀을 짝수 메모리 셀 매트와 동일한 극성 특성을 갖는 기본 리던던시 메모리 셀 어레이(350)로 대치하는 것이 가능하며, 홀수 메모리 셀 매트의 노말 메모리 셀 어레이(330)에 발생하는 리페어 대상 메모리 셀을 홀수 메모리 셀 매트와 동일한 극성 특성을 갖는 추가 리던던시 메모리 셀 어레이(370)로 대치하는 것이 가능하다.
다시 말하면, 기본 리던던시 메모리 셀 어레이(350)는 리페어 동작 이후 짝수 메모리 셀 매트에 대응하는 노말 메모리 셀 어레이(310_1, 310_2)와 동일한 극성 특성을 갖는 데이터가 인가되고, 추가 리던던시 메모리 셀 어레이(370)는 리페어 동작 이후 홀수 메모리 셀 매트에 대응하는 노말 메모리 셀 어레이(330)와 동일한 극성 특성을 갖는 데이터가 인가된다. 이는 곧 기본 리던던시 메모리 셀 어레이(350)와 추가 리던던시 메모리 셀 어레이(370)에 리페어되는 노말 메모리 셀 어레이와 동일한 극성의 데이터가 인가된다는 것을 의미한다. 이러한 상황은 디스터브 테스트에도 적용된다.
이하, 도 3 을 참조하여 디스터브 테스트 동작을 살펴보기로 한다. 본 발명에 따라 기본 리던던시 메모리 셀 어레이(350)는 짝수 메모리 셀 매트에 대응하여 리페어 되고, 추가 리던던시 메모리 셀 어레이(370)는 홀수 메모리 셀 매트에 대응하여 리페어 된다.
우선, 도 2 와 같은 데이터 패턴으로 디스터브 테스트 동작을 수행하기 위하여 모든 노말 메모리 셀 어레이(310_1, 310_2, 330)에 '1' 데이터를 인가한다. 이때, 기본 리던던시 메모리 셀 어레이(350)는 짝수 메모리 셀 매트에 포함되는 노말 메모리 셀 어레이(310_1, 310_2)에 대응되기 때문에 '1' 데이터가 인가되며, 추가 리던던시 메모리 셀 어레이(370)는 홀수 메모리 셀 매트에 포함되는 노말 메모리 셀 어레이(330)에 대응되기 때문에 역시 '1' 데이터가 인가된다.
이후, 테스트 대상 메모리 셀에 '0' 데이터를 인가하는 경우 기본 리던던시 메모리 셀 어레이(350)와 추가 리던던시 메모리 셀 어레이(370)는 도 2 와 같은 데이터 패턴이 인가되며, 이에 따라 디스터브 테스트가 가능하다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 짝수 메모리 셀 매트와 홀수 메모리 셀 매트에 대응하는 노말 메모리 셀 어레이(310_1, 310_2, 330)에 발생하는 리페어 대상 메모리 셀을 각각 기본 리던던시 메모리 셀 어레리(350)와 추가 리던던시 메모리 셀 어레이(370)로 대치하는 것이 가능하다. 여기서, 추가 리던던시 메모리 셀 어레이(370)는 기존에 어쩔 수 없이 설계되던 더미 메모리 셀 어레이이며, 이 더미 메모리 셀 어레이를 추가 리던던시 메모리 셀 어레이(370)로 이용한다는 것은 기존보다 많은 개수의 리페어 대상 메모리 셀을 정상적인 리던던시 메모리 셀로 대치할 수 있음을 의미한다.
또한, 본 발명에 따른 반도체 메모리 장치는 짝수 메모리 셀 매트와 홀수 메모리 셀 매트를 각각 구분하여 동일한 특성을 가지는 기본 리던던시 메모리 셀 어레이(350)와 추가 리던던시 메모리 셀 어레이(370)를 이용하여 리페어 동작을 수행함으로써, 기본 리던던시 메모리 셀 어레이(350)와 추가 리던던시 메모리 셀 어레이(370)에 원하는 패턴의 데이터를 인가하여 디스터브 테스트를 수행하는 것이 가능하다. 나아가, 이 테스트 결과를 기반으로 반도체 메모리 장치를 보완하는 것이 가능하며, 이를 통해 반도체 메모리 장치의 신뢰성을 높여 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1 은 기존의 반도체 메모리 장치의 메모리 셀 어레이 구조를 설명하기 위한 도면.
도 2 는 디스터브 테스트시 메모리 셀에 인가되는 데이터를 설명하기 위한 도면.
도 3 은 본 발명에 따른 반도체 메모리 장치의 메모리 셀 어레이 구조를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
310_1, 310_2, 330 : 노말 메모리 셀 어레이
350 : 기본 리던던시 메모리 셀 어레이
370 : 추가 리던던시 메모리 셀 어레이
390 : 다수의 비트라인 감지증폭부

Claims (8)

  1. 2n (여기서, n 은 자연수) 보다 크고 2n+1 보다 작은 개수의 메모리 셀 어레이를 각각 포함하는 다수의 메모리 셀 매트로 구성된 반도체 메모리 장치에 있어서,
    상기 다수의 메모리 셀 매트 중 2m(여기서, m 은 어드레스 비트) 개의 메모리 셀 어레이를 포함하며, 입력되는 어드레스에 대응하는 노말 워드라인이 액티브됨에 따라 해당하는 노말 메모리 셀에 데이터의 액세스 동작이 수행되는 노말 메모리 셀 어레이; 및
    상기 다수의 메모리 셀 매트에 포함되며, 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 리던던시 워드라인이 액티브됨에 따라 상기 리페어 대상 메모리 셀을 상기 리던던시 워드라인에 대응하는 추가 리던던시 메모리 셀로 대치하는 추가 리던던시 메모리 셀 어레이
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 다수의 메모리 셀 매트에 포함되지 않으며, 상기 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 리페어 대상 메모리 셀을 기본 리던던시 메모리 셀로 대치하는 기본 리던던시 메모리 셀 어레이를 더 구비하는 반도체 메모 리 장치.
  3. 제1항에 있어서,
    상기 다수의 메모리 셀 매트는 오픈 비트 라인(open bit line) 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 2n (여기서, n 은 자연수) 보다 크고 2n+1 보다 작은 개수의 메모리 셀 어레이를 각각 포함하는 제1 및 제2 메모리 셀 매트;
    상기 제1 및 제2 메모리 셀 매트에 포함되지 않으며, 상기 제1 메모리 셀 매트의 제1 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 제1 리페어 대상 메모리 셀을 제1 리던던시 메모리 셀로 대치하는 제1 리던던시 메모리 셀 어레이; 및
    상기 제2 메모리 셀 매트에 포함되며, 상기 제2 메모리 셀 매트의 제2 리페어 대상 메모리 셀에 대응하는 어드레스에 응답하여 상기 제2 리페어 대상 메모리 셀을 제2 리던던시 메모리 셀로 대치하는 제2 리던던시 메모리 셀 어레이
    를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2 메모리 셀 매트는 2m(여기서, m 은 어드레스 비트) 개의 노말 메모리 셀 어레이를 포함하며, 상기 어드레스에 대응하는 노말 워드라인이 액티브됨에 따라 해당하는 노말 메모리 셀에 데이터의 액세스 동작이 수행되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 리던던시 메모리 셀 어레이는 상기 제1 메모리 셀 매트의 노말 메모리 셀에 인가되는 데이터와 동일한 극성의 데이터가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제2 리던던시 메모리 셀 어레이는 상기 제2 메모리 셀 매트의 노말 메모리 셀에 인가되는 데이터와 동일한 극성의 데이터가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 제1 및 제2 메모리 셀 매트는 오픈 비트 라인(open bit line) 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
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