JPH0541100A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 動作時に欠陥セルを余剰セルに置換してアク
セスを行う半導体記憶装置において、回路面積が小さ
く、アクセスの遅延が少ない半導体記憶装置を得ること
を目的とする。 【構成】 電源投入時に自己診断回路１２により不良ビ
ットを検出し、そのアドレスをレジスタ１３に記憶さ
せ、以後アドレス入力がある毎に、入力されたアドレス
が不良ビットのアドレスか否かを一致回路１４にて判定
し、不良ビットが選択された時、行アドレスデコーダ４
にて余剰ワード線６を選択させて余剰セルと置換する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に不良ビットを冗長セルに置換して不良ビットを
含むチップを良品とし、製造歩留りを向上させる機能を
備えたものに関するものである。

【０００２】

【従来の技術】従来、誤り訂正機能を備えた半導体記憶
装置として、例えば特開昭５７−１５２５９７号公報に
開示されたように、共通のワード線に接続した複数のメ
モリセルに対して水平・垂直パリティチェックを行う構
成のものがある。図３はその原理を説明するための図
で、４×４のマトリックス上に配置した１６個のデータ
ビットに対する水平パリティビットをａで示し、垂直パ
リティビットをｂで示す。ここで、データビット及びパ
リティビットａ，ｂを図３(a) の破線で示すごとく移動
させると、同２次元マトリックスは図３(b) に示すよう
な１次元マトリックスに変換することができる。従っ
て、図３(b) の１次元マトリックスにおける２４ビット
のうち、上位１６ビットの中の任意の１ビットの誤り
は、同図実線で示すグループ毎に下位８ビットのパリテ
ィビットと比較することにより、誤りビット位置を検出
することができる。このため、上位１６ビットの任意の
１ビットに固定欠陥あるいは非固定的な欠陥が生じて
も、その欠陥ビット位置を検出することができ、これに
伴い誤り訂正を簡単に行うことができる。このようにす
ることで、市場でのハード的な不良を救済し、製造歩留
りの向上を図ることができる。

【０００３】図３の原理を用いた従来の自己訂正メモリ
を備えた半導体記憶装置の具体的な構成例を図４に示
す。図４はデータビット幅が１ビットの場合の自己訂正
メモリで、図中、ｋは垂直ビット線のグループの個数、
ｍは水平ビット線のグループの個数を示している。この
従来例ではデータビット線は（ｋ×ｍ）本、水平及び垂
直パリティビット線は（ｋ＋ｍ）本で構成されている。
また、３２は情報記憶用メモリセル３５で構成されるメ
モリセル部、３３は水平パリティセル３６で構成される
水平パリティセル部、３４は垂直パリティセル３７で構
成される垂直パリティセル部であり、これら水平パリテ
ィセル部３３と垂直パリティセル部３４は検査・訂正用
メモリセル部を構成する。

【０００４】また３８は上記各メモリセルと接続するワ
ード線、３９は２入力ＡＮＤゲート、４０は２入力ＥＯ
Ｒゲート、４１は（ｋ×ｍ）本のデータビット線情報の
中からｋビットを選択するセレクタ、４２，４４_-1〜４
４_-mはｋ本のビット線情報の中から１ビットを選択する
セレクタ、４７はｍ本のビット線情報の中から１ビット
を選択するセレクタ、５１〜５７は上記各セレクタの選
択信号発生回路、５８，５９は水平及び垂直パリティチ
ェック回路である。

【０００５】このように、（ｋ×ｍ）本のデータビット
線はｋビット単位で水平パリティビット情報を形成する
ため、ｋビット単位でグループ化され、ｍ個のグループ
のデータビット線群を構成する。また、（ｋ×ｍ）本の
データビット線はｍビット単位で垂直パリティビット情
報を形成するため、ｍビット単位でグループ化され、ｋ
個のグループの垂直データビット線群を構成する。そし
て、水平パリティビット情報形成用のｍ個のグループの
水平データビット線群に対応して、ｍ本の水平パリティ
ビット線と、垂直パリティビット情報形成用のｋ個のグ
ループのデータビット線に対応してｋ本の垂直パリティ
ビット線が設けられ、それぞれのデータビット線群の検
査情報を受け持つ。

【０００６】次に動作について説明する。水平パリティ
チェック及び垂直パリティチェックを行うための所望の
データビット情報が属しているデータビット情報群は、
セレクタ４１，４４_-1〜４４_-mにおいてそれぞれ専用の
選択信号発生回路５１，５３_-1〜５３_-mによって生成さ
れる選択信号に従って選択され、水平パリティチェック
回路５８，垂直パリティチェック回路５９に供給され
る。また、所望のデータビット情報に関する水平パリテ
ィビット情報および垂直パリティビット情報も、セレク
タ４７，４８において選択信号発生回路５６，５７によ
って生成される選択信号に従って選択され、水平パリテ
ィチェック回路５８，垂直パリティチェック回路５９に
供給される。そして、水平パリティチェック回路５８，
垂直パリティチェック回路５９において、それぞれ入力
されたデータビット情報とパリティビット情報とが比較
され、所望のデータビット情報に誤りが検出された場
合、ゲート３９の出力は“１”となり、後段の２入力Ｅ
ＯＲゲート４０においてそのデータビット情報は反転、
即ち訂正されて出力される。

【０００７】

【発明が解決しようとする課題】従来の誤り訂正機能を
備えた半導体記憶装置は以上のように構成されているの
で、一般的な冗長性技術と比較するとデータビット線間
あるいはデータビット線外部に占有される回路面積が非
常に大きくなることと、誤り訂正のためにアクセスタイ
ムの遅延が生じるなどの問題点があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、回路面積が大きくならず、また
アクセスの遅延の少ない、誤り訂正機能を備えた半導体
記憶装置を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、電源投入時に全ビットの診断を行い、正規メ
モリの不良ビットを検出する自己診断回路と、不良ビッ
トのアドレスを記憶するレジスタと、入力アドレスが上
記不良ビットのアドレスと一致するか否かを判定する一
致回路と、該一致回路にて不良アドレスであると判定さ
れた時に余剰セルを活性化するデコーダとを備えたもの
である。

【００１０】

【作用】この発明においては、電源投入時に全ビットの
診断を行い、正規メモリの不良ビットを検出し、そのア
ドレスをレジスタに記憶させ、入力アドレスが上記不良
ビットのアドレスと一致した時に余剰セルを活性化する
ようにしたから、誤り訂正用の回路を少ないものとする
ことができ、また予め不良ビットアドレスが記憶されて
いるため、誤り訂正のためのアクセスタイムの遅延を低
減することができる。

【００１１】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示すＳＲＡＭのブロ
ック図である。ここでは説明を簡略化するため、正規メ
モリが２行２列の構成のものを示している。図１におい
て、１ａは行アドレスデータ、２は行アドレスデータ１
ａを増幅または反転するための行アドレスバッファ、１
ｂは行アドレスバッファ２で増幅または反転された出力
信号を示し、３はこの出力信号１ｂを入力とし、行アド
レスの変化を検出した時に制御信号１１を発生する行ア
ドレス変化検出回路である。また、７ａはアドレスデー
タ、８は列アドレスデータ７ａを増幅または反転するた
めの列アドレスバッファ、７ｂは列アドレスバッファ８
で増幅または反転された信号を示し、９はこの出力信号
７ｂを入力とし、列アドレスの変化を検出した時に制御
信号を発生する列アドレス変化検出回路である。

【００１２】また、１２は電源投入時に全メモリセルに
対してデータを書き込んだ後、これを読み出して全メモ
リセルのテストを実行し、不良ビットのアドレスをレジ
スタ１３に記憶させる自己診断回路、１１は行アドレス
変化検出回路３または列アドレス変化検出回路９がアド
レス信号の変化を検出した時に発生される制御信号であ
り、レジスタ１３及び後述する一致回路１４を制御す
る。一致回路１４は入力したアドレス信号が不良ビット
のアドレスと一致するかを判定し、一致した場合は行ア
ドレスデコーダ４へ制御信号１５を送る。

【００１３】また１０は列アドレスデコーダで、信号線
２０ａまたは２０ｂを立ち上げ、メモリセルの列を決定
する。４は行アドレスデコーダであり、入力したアドレ
スが不良ビットであるか良ビットであるかを上記制御信
号１５により判定し、不良ビットのアドレスの場合は、
余剰セル１７ａまたは１７ｂを選択するために余剰ワー
ド線６を立ち上げ、また良ビットのアドレスの場合は、
通常のワード線５ａまたは５ｂを立ち上げてメモリセル
１６ａ，１６ｂ，１６ｃまたは１６ｄを選択する。

【００１４】さらに、３１ａ，３１ｂはそれぞれＢＩ
Ｔ，／ＢＩＴ線で、列アドレスデコーダ１０の出力信号
２０ａ，２０ｂでトランスファゲート２１ａ，２１ｂが
オンして、ＢＩＴ線３１ａ，／ＢＩＴ線３１ｂはそれぞ
れＩ／Ｏ線２２ａ，反転Ｉ／Ｏ線２２ｂに接続される。
２３はセンスアンプで、Ｉ／Ｏ線２２ａと反転Ｉ／Ｏ線
２２ｂの電位差を増幅する。２４は出力バッファ、２９
はデータ出力である。また、３０はデータ入力で、２５
は入力データバッファである。さらに２７はチップセレ
クト入力、２８は読み出し／書き込み制御入力、２６は
これら入力２７，２８を受けチップ選択／非選択とデー
タ読み出し／書き込みなどを制御する読み出し／書き込
み制御回路である。なお１９は電源、１８ａ，１８ｂは
ビット線負荷を示す。

【００１５】次に動作について説明する。図２(b) にお
いて、電源投入時、自己診断回路１２は全ビットに対し
てテストを実行し、不良ビットが検出されると、レジス
タ１３に不良ビットのアドレスを記憶する。その後、図
２(a) に示すように、外部からのアドレス入力により不
良ビットをアクセスすれば、不良ビットは余剰セル１７
ａ，１７ｂに置換されててアクセスされることとなる。
即ち図３(a) において、外部からアドレス信号が入力さ
れると、一致回路１４により入力されたアドレス信号が
レジスタ１３の記憶するアドレスと一致するかを判定、
つまり不良ビットを選択したか否かを判断する。そして
入力アドレス信号が不良ビットのアドレスであると判定
された場合は、一致回路１４は制御信号１５を発し、行
アドレスデコーダ４により余剰ワード線６を立ち上げ、
余剰セル１７ａまたは１７ｂを選択してアクセスが行わ
れることになる。そしてこのようにして選択されたセル
に、チップセルクト入力２７及び読み出し／書き込み制
御入力２８を読み出し／書き込み制御回路２６で受け
て、センスアンプ２３，出力バッファ２４，入力バッフ
ァ２５が制御されて、Ｉ／Ｏ線２２ａ，反転Ｉ／Ｏ線２
２ｂを介してデータが入，出力されることとなる。

【００１６】このように本実施例によれば、電源投入後
に自己診断回路１２により全ビットに対してテストを実
行し、不良ビットを検出してそのアドレスをレジスタ１
３に記憶させ、その後外部からのアドレス入力が変わる
度に一致回路１４にて判定し、不良ビットに該当するア
ドレスが入力されたと判定された場合は制御信号１５を
行アドレスデコーダ４に向けて発し、これにより行アド
レスデコーダ４は余剰ワード線６を選択し、余剰セル１
７ａ，１７ｂが選択されて不良セルが余剰セルに置換さ
れる構成となっており、アドレス入力前の自己診断動作
にて不良ビットのアドレスが予め記憶されているように
したため、従来のように多数のデータビット線群を必要
とせず、またデータビット線外部に占有される回路面積
が少なく回路面積を縮小化することができる。また上述
のように不良ビットのアドレスが予め記憶されているた
めアクセスの遅延が少ない。

【００１７】なお、上記実施例では余剰ワード線６を立
ち上げ、余剰セル１７ａまたは１７ｂをアクセスした
が、余剰ビット線を設けて、余剰セルをアクセスするよ
うにしてもよい。

【００１８】

【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、アドレスが入力される前の自己診断動
作にて不良ビットをアドレスを予めレジスタに記憶さ
せ、動作時に入力されたアドレスが不良ビットのアドレ
スか否かを判断し、不良ビットのアドレスであれば、余
剰セルに置換してアクセスするようにしたので、従来の
誤り訂正機能を備えた半導体記憶装置よりもアクセス時
間を短縮でき、また回路面積を小さくすることができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体記憶装置（ＳＲ
ＡＭ）のブロック図。

【図２】本発明の一実施例による半導体記憶装置（ＳＲ
ＡＭ）の動作時の動作フローを示す図。

【図３】従来の半導体記憶装置における水平・垂直パリ
ティチェックの原理説明図。

【図４】従来の半導体記憶装置における自己訂正メモリ
の構成図。

【符号の説明】

３ 行アドレス変化検出回路 ４ 行アドレスデコーダ １１ 制御信号 １２ 自己診断回路 １３ レジスタ １４ 一致回路 １５ 制御信号 ６ 余剰ワード線 １７ａ 余剰セル １７ｂ 余剰セル

Claims (1)

【特許請求の範囲】
1. 【請求項１】 正規メモリと、該正規メモリの不良ビッ
   トを置換するための余剰セルとを有する半導体記憶装置
   において、 電源投入時に全ビットの診断を行い、正規メモリの不良
   ビットを検出する自己診断回路と、 該自己診断回路が不良ビットを検出したとき、その不良
   ビットのアドレスを記憶するレジスタと、 入力されたアドレスが上記不良ビットのアドレスと一致
   するか否かを判定する一致判定回路と、 該一致判定回路の出力を受け、不良ビットのアドレスが
   検出された時、上記余剰セルを活性化するデコーダとを
   備えたことを特徴とする半導体記憶装置。