JPS62293598A

JPS62293598A - 半導体記憶装置

Info

Publication number: JPS62293598A
Application number: JP61136838A
Authority: JP
Inventors: Shinji Saito; 斉藤　伸二; Sumio Tanaka; 田中　寿実夫; Shigeru Atsumi; 渥美　滋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-06-12
Filing date: 1986-06-12
Publication date: 1987-12-21
Also published as: EP0249903A3; DE3778973D1; US4860260A; EP0249903A2; EP0249903B1; JPH0468719B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明［発明の目的］（産業上の利用分野）本発明は半導体記憶装置に係シ、特に冗長度を有する半
導体記憶装置に関する。

（従来の技術）半導体記憶装置の製造歩留シを向上する技法として、冗
長技術が知られている。この冗長技術には、半導体チッ
プ上に形成された多結晶Ｉリシリコンからなるヒーーズ
素子全レーザービーム等により溶断して半永久的にデー
タ全書き込む方法や，紫外線消去・再書込み可能な読出
し専用メモリ（　ＥＰＲＯＭ　）　１用いた方法等があ
る。第５図は冗長度を有する半導体記憶装置の従来の一
例としてＥＰＲＯＭ集積回路の回路ブロックの一部を示
している０このメモリは、メモリセルアレイを有する本
体メモリ１と、この本体メモリ１とビット線ＢＬ・・・
を共有し、不良救済用の予備メモリセル１有する予備メ
モリ２と、行アドレス信号Ａｎ　ｆデコードして上記本
体メモリ１のワードｇｌ　ＷＬ　２　２択する行デコー
ダ．３と、前記予備メモリ２のワード線聞ルを選択する
予備デコーダ４と、列アドレス信号Ａｃをデコードして
上記各メモリ１，２のビット線ＢＬを選択する列デコー
ダ５と、この列デコーダ５によシ選択されたビット線Ｂ
Ｌにメモリセルから読み出されている信号を検知増幅す
るセンスアンプ６と、このセンスアンプ６の出力データ
を外部に出力する出力バッファ７と、前記行アドレス信
号ＡＲによシ本体メモリ１内の不良メモリセルに接続さ
れている不良行ワード線が選択され危とき（つまυ、不
良アドレスが指定されたとき）を検知し、本体メモリ１
に代えて予備メモリ２のワード憩ＳＷＬ　ｉ選択するよ
うに切換えるために前記予備デコーダ４を選択する不良
アドレス検知回路８とからなる。この例では、説明を簡
単にするために行方向にのみ予備メモリセルを備えた場
合金示したが、さらに列方向にも予備メモリセルを備え
る場合もある。

上記メモリにおいて、本体メモリ１内の正常なメモリセ
ルが選択された場合には、不良アドレス検知回路８は予
備デコーダ４の選択・非選択を制御する九めの予備行イ
ネ−グル信号ＳＰＥ出力を非選択状態にし、行デコーダ
３の選択・非選択全制御する次めの行デコーダイネープ
ル信号ＲＤＥｉ選択状態にしている。したがって、この
ときには予備デコーダ４および予備メモリ２は選択され
ず、行デコーダ３によシ本体メモリ２の所定のフード線
司、が選択され、この選択ワード線に接続されている本
体メモリセルの情報がピッ｝　１５　ＢＬに出力され、
列７”コーグ５によ９選択された所定のビットｌのみの
信号がセンスアンｆ６に入力して“ｌ”または１０ｍの
二進データに変換されたのち出力バッファ７を経て外部
に出力データ］）ｏｕ　ｔとして出力される。

これに対して、本体メモリ１内の不良行が選択された場
合には、不良アドレス検知回路８は予備行イネ−プル信
号ＳＰＥ出力全選択状態にし、予備行が複数本設けられ
ているものとすれはどれが１本を選び、行デコーダイネ
ーブル信号ＲＤＥ出力を非選択状態にしている。したが
って、このとき行デコーダ３および本体メモリ１は選択
されず、予備デコーダ４によシ予備メモリ２の所定のワ
ード線が選択され、この選択ワード線に接続されている
予備メモリセルの情報がビット線ＢＬに出力され、前述
したような正常なメモリセルが選択された場合と同様に
上記ビット線の情報が列デコーダ５、センスアンプ６、
出力バッファ７を経て二進データとして外部に出力され
る。

前記不良アドレス検知回路８は、たとえば第６図に示す
ような基本回路を有している。即ち、地区動用のＮチャ
ネルＭＯＳ　トランジスタ１２〜１６と負荷用のＰチャ
ネルＭＯ８）ランジスタ１７とによシノア回路を構成し
ており、上記各Ｎチャネルトランジスタ１２〜１６のド
レインとノア回路の出力ノード（前記Ｐチャネルトラン
ジスタ１７のドレイン）との間には各対応してヒユーズ
素子１８〜２２が挿入されている。このヒユーズ素子は
、たとえば多結晶シリコンを用いたものが知られている
。そして、上記Ｎチャネルトランジスタ１２〜１６の各
ダートには、行アドレス信号ＡＲの各ビット信号ＡｏＮ
Ａｎの相補信号ＡＯｅ　Ａｏ　ｐ　Ａ１　＊　Ａ１　ｓ
　””Ａｎ　が入力している。

上記不良アドレス検知回路８の基本回路において、初期
状態ではヒユーズ素子１８〜２２それぞれは切断されて
いない。そして、Ｎチャネルトランジスタ１２〜１６の
各？−）には前記相補信号が入力しているので、ノア回
路出力である予備行イネーブル信号５ＰＥｉは低電位レ
ベルになっており、予備デコーダ４は選択されない。こ
のとき、行デコーダイネーブル信号ＲＤＥは高電位レベ
ルになって行デコーダ３は選択されている。

なお、前記予備メモリ２に予備行が複数本設けられてい
る場合には、第６図に示したような不良アドレス検知回
路の基本回路が複数個設けられ、それぞれの出力５ＰＥ
ｌ　（ｉ　＝　１〜ｍ）が第７図に示すようにノア回路
２３によシ論理和がとられて行デコーダイネーブル信号
ＲＤＥになシ、予備デコーダ４は上記出力５ＰＥ１に各
対応して予備メモリ２のワード線選択信号５ＰＷＩ４．
を出力する。

次に、上記メモリの製造段階で本体メモリ１内に不良行
が発生していたことが検出された場合に不良行を予備行
に置き換えて救済する方法全説明する。この説明を簡単
にするために、行アドレス信号ＡＲが２ピツ）Ａ。、Ａ
１の場合について考える。この場合、不良アドレス検知
回路８の基本回路としては、第６図に示した基本回路に
おけるＮチャネルトランジスタ１２〜１５、ヒユーズ素
子１８〜２１、Ｐチャネルトランジスタ１７からなる４
人力ノア回路となる。いま、行アドレス信号（ＡＯｐ　
Ａ１　）が（１，０）のときに選択される本体メモリ１
内の行が不良行であった場合、上記（１，０）に対応す
るアドレスビットＡ。ＩＡｌ　が入力するトランジスタ
ｉ２．１５に接続されているヒユーズ素子１１１．２１
ｆレーザービーム等により溶断して切断しておく。行ア
ドレス信号（Ａｏ、Ａ、）の選択する行数は４不（２２
本）あり、（Ａｏ　１　Ｊへ、）の組合せは（ｏ、ｏ）
、（ｏ、Ｂ、（ｘ、ｏＬ（ｉ＋ｘ）であシ、このうち（
１，０）が上述したように不良行に対応する不良アドレ
スである。そして、不良アドレス以外の組合せ、つまり
（０，０）、（０，１）。

（１，１）の場合は、Ｎチャネルトランジスタ１３゜１
４の一方もしくは両方がオン状態になってノア回路の出
力ＳＰＥ、は低電位になっているので、予備メモリ２内
の予備行は非選択状態、本体メモリ１が選択状態になっ
ている。

これに対して、行アドレス信号（Ａｏ、Ａ１）が不良行
を選択する（１．０）の場合は、Ｎチャネルトランジス
タ１３，１４は共にオフ状態であシ、しかも、このとき
オン状態になっているＮチャネルトランジスタｌ；ｊ、
１５のドレイン側のヒユーズ素子１８．２１は前述した
ように切断されているので、ノア回路の出力ＳＰＥ、は
高電位にな夛、予備メモリ２内の予備行が選択状態、本
体メモリ１が非選択状態になる。

上記のような方法によシネ良アドレスの本体メモリセル
を予備メモリセルに切換えて不良チップを救済すること
が可能となる。

ところで、上記したようにヒユーズ素子をレーザービー
ム等で溶断して不良チップを救済する方法では、半導体
クエハの製造後にウェハ上の各チップの機能動作を最初
にテストする時、本体メモリ１内の不良行以外のメモリ
セルに対する動作確認は可能である。しかし、予備メモ
リ２に対しては上記最初のテスト（初期テスト）の段階
では動作確認することができず、不良救済の念めのヒユ
ーズ素子が行なわれた後に再び機能テスト全行なうこと
によってしか予備行の選択およびその動作確認を行なう
ことができない。

ここで、ウェハ上のチップに対する一般的なテストシー
ケンスのフローを第８図に示し、テストフローを簡単に
説明する。先ず、ウエノ−が出来上った時にチップの機
能テストを行なう。このテストの項目としては、たとえ
ば動作電流、待機時電流、メモリアクセス時間、電源電
圧余裕等がある。これらのテストの結果、合格（／４ス
）したチップは良品となシ、不合格（フェイル）のチッ
プは不良品となる。ｉ＆、この不良品の内で不良メモリ
セルを予備メモリセルに置き換え可能な範囲のチップは
救済可能品として救済処理（リダンダンシー処理）フロ
ーにしたがってテストされる。この救済処理フローは、
先ず不良アドレス検知回路８のヒユーズ素子全不良アド
レスに対応して切断し、再びそのチップの機能全確認す
る。この結果、合格であれば良品とし、不合格であれば
不良品とする。

上記し次ようなテストシーケンスは、ウニへ段階のテス
ト（一般的にダイソートテストと呼ばれる）で行なわれ
るものであｐ、良品チップが組立てられノ々ツケージ化
された後、再び機能確認がなされることによって実際の
製品が得られる。

上記した一般的なテストフローでは、救済品チップに対
しては二度のダイソートラストが行なわれることになシ
、テスト時間が多く必要となる。

マタ、テストに際してチップ上のノヤツドにテストフロ
ーパのグローブ針全描てているが、二部のテストによっ
て上記パッドに針を尚てる回数が二回になるので・デッ
ド（一般的にはアル、ミニラム膜で作られている）に傷
をつけ易くなシ、パッケージ化に際しての組立て時のボ
ンディング不良の原因にもなり、製品歩留シを低下させ
るおそれがある。

このように、従来の冗長度を有するメモリは、一般的な
テストフローにしたがって機能テストヲ行なうと、テス
ト時間が長くかかシ、さらには製品歩留シを低下させる
おそれがある。

特に、ＥＰＲＯＭのダイソートテストに際しては、初期
テストフローなったのち救済処理上行なって再度テスト
？行なうときには紫外線によシメモリセルのデータ全消
去する必要があるので、さらに余分の時間がかかる。マ
之、ＥＰＲＯＭのテストは、一般的にはダイソート時の
テストに瞭してメモリセルにテストパターンデータを書
き込み、その後、パッケージ化してから再び上記テスト
／４’ターンデータに基いて再度テス）１行なっている
。したがって、ダイソートテストに際して救済処理を行
なうときにメモリセｙに紫外線を照射してデータを消去
すると、初期テストによシ良品と判定されたチップに対
しても再びテストパターンデータを書き込む必要が生じ
るので、これに伴なってテスト時間が約２倍になってし
まう。

（発明が解決しようとする問題点）本発明は、上記したようにダイン−トチストに際しての
初期テストで予備メモリの機能テストができないことに
伴なう柚々の問題点を解決すべくなされたもので、予備
メモリによる不良救済を行なう前の段階で本体メモリに
代えて予備メモリヲ還択でき、ダイソートテストに際し
ての初期テストで本体メモリだけでなく予備メモリにつ
いても機能テストが可能になり、テスト時間の短縮化、
テスト時におけるパッドの針当り回数の減少に伴なう製
品歩留りの向上を図シ得る半導体記憶装置を提供するこ
とを目的とする。

［発明の構成コ（問題点を解決するための手段）本発明は、不良メモリセル救済用の予備メモリセルを備
えた冗長度を有する半導体記憶装置において、本体メモ
リセル内の不良メモリセルのアドレスに対応するアドレ
ス入力とは別に予備メモリセルテスト制御信号に基いて
本体メモリセルに代えて予備メモリセルを選択制御する
本体・予備メモリセル選択制御手段を具備したことを特
徴とする。

（作用）上記半導体記憶装置によれば、ダイソートテストに際し
て初期テスト時の本体メモリセルのテストに前後して予
備メモリテスト制御信号に基いて予備メモリセルのテス
トを行なうことができ、ダイン−トチスト段階での救済
処理後における予備メモリセルの機能テスト−ｉ省略す
るこトカでき、テスト時間の短縮、パッドの針当り回数
の減少に伴なう製造歩留りの向上を図ることができる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はＥＰＲＯＭ集積回路の回路ブロックの一部を示
しており、１はメモリセルアレイを有する本体メモリ、
２は上記本体メモリ１とビット線ＢＬ・・・を共有し、
不良救済用の予備メモリセルを有する予備メモリ、３は
行アドレス信号Ａａ　ｋデコードして上記本体メモリ１
のワード線ｗＬヲ選択する行デコーダ、４０は前記予備
メモリ２のワード線ＳＷＬを選択する予備デコーダ、５
は列アドレス信号ＡＣをデコードして上記各メモリ１，
２０ビツト線ＢＬを選択する列デコーダ、６は上記列デ
コーダ５によシ選択されたビット線ＢＬにメモリセルか
ら読み出されている信号を検知増幅するセンスアンプ、
７は上記センスアンプ６の出力データを外部に出力する
出力バッファ、８０は前記行アドレス信号Ａｎによシ本
体メモリ１内の不良メモリセルに接続されている不良行
ワード線が選択ａｉｒ′ｓ；こときを検知し１本体メモ
リ１に代えて予備メモリ２のワード線翌を選択するよう
に切換えるために前記予備デコーダ４０全選択する不良
アドレス検知回路である。なお、前記予備メモリ２は本
例では複数本（たとえば４本）の予備行を有するものと
し、これに対応して不良アドレス検知回路８ｏは第６図
に示したような基本回路８１を複数個有して予備行イネ
ーブル信号５ＰＥＩ（１−”〜４）を作り、この４個の
信号ＳＰＥ、と予備メモリテスト制御用のテスト信号Ｔ
ＥＳＴ１〜’ｒｇｓ’ｒ４が入力する８人力のノア回路
８２によシ行デコーダイネーブル信号ＲＤＥ　’ｉ作る
ようになっている。上記テスト信号ＴＥＳＴ、〜ＴＥＳ
Ｔ４は、ダイソートテスト時にチップ外部から入力され
るものであり、このテスト信号入力用・９ツド（図示せ
ず）がチップ上に設けられている。

また、前記予備デコーダ４０は、不良アドレス検知回路
８０からの予備行イネーブル信号５ＰＥ１〜５ＰＥ４が
各一方の入力となシ、前記テスト信号ＴＥＳＴ、〜ＴＥ
ＳＴ４が各他方の入力となる４個の２人力のオア回路４
１〜４４により、予備メモリワード線の１本を選択制御
するための予備行選択制御信号ＳＷＬ　、を出力する。

次に、上記メモリに対するダイソートテスト時における
不良アドレス検知回路８０、予備デコーダ４０の動作に
ついて説明する。不良アドレス検知回路８０の初期状態
では、各基本回路８１のノア回路のヒユーズ素子（第６
図１８〜２２）がそれぞれ切断されていないので、予備
行イネーブル信号ＳＰＥ　１〜５ＰＥ４は低電位レベル
になっている。

また、テスト信号ＴＥＳＴ、〜ＴＥＳＴ４は通常は低電
位レベルにアシ、予備行をテストするときに高電位レベ
ルに設定される。この場合、たとえば予備メモリ２のワ
ード！ＥＳ′ｗＬ１を選択する時はテスト信号ＴＥＳＴ
　１のみを高電位にし、他のテスト信号ＴＥＳＴ２〜Ｔ
ＥＳＴ４’を低電位にしておく。これにより、上記予備
メモリワード線ＳｗＬ１のみが高電位になって選択状態
になる。このとき、ノア回路８２の出力である行デコー
ダイネーブル信号ＲＤＥは低電位になり、行デコーダ３
は非選択状態になる。なお、予備メモリ２の他のワード
ｇ　５ＷＬ２〜ＳＷ’Ｔ−ａについても、上述したワー
ド線ＳＷＬ、　〜ＳＷＬ、の選択に準じて各対応してテ
スト信号ＴＥＳＴ２〜ＴＥＳＴ４全高電位にすることに
よって選択することができる。

したがって、上述し次ようにテスト信号ＴＥＳＴ。

〜ＴＥＳＴ４を使用することによシ、予備メモリセルを
ダイソートテストに際して初期テスト時にテストするこ
とができる。

また、不良行を予備行に置き換え念後では、不良アドレ
ス選択時に不良アドレス検知回路８０の予備行イネーブ
ル信号ＳＰＥ、のどれか１つが高電位になシ、ノア回路
８２の行デコーダイネーブル信号ＲＤＥが低゛晟位（非
選択状態）になシ、予備デコー、／４θは上記高電位の
ＳＰＥ、に対応する予備メモリワード線ｔ−選択するよ
うになシ、正常なメモリ動作が得られる。

なお、前記テスト信号ＴＥＳＴ、〜ＴＦＪＳＴ４はダイ
ン−トチスト時に外部から入力すればよく、その入力用
・デッドはチップがΔツケージ化された製品の段階では
外部に端子として設けなくてもよいが、この製品として
は上記テスト信号の電位を非活性状態（低電位）にして
おく必要がある。このためには、テスト信号用の入力パ
ッドを接地端にデンディング接続してもよいが、これに
伴ってゲンディング対象となるパッド数が増加すること
になる。

このゲンディングパッド数の増加を避けるためには、第
２図に示すようにテスト信号入力パッドＰＤ１（１−１
〜４）と接地端との間にそれぞれ抵抗素子Ｒ，全接続し
ておき、テスト信号が印加されていないときに上記入力
／４’ッドＰＤ、を接地側電位（低電位）に固定する方
法をとればよい。この場合、テスト信号の論理が逆のと
きには、上記入力パッドＰＤ　　を抵抗素子Ｒ，を介し
て電源側電位（高電位）に固定すればよいのは明らかで
ある。

また、前記テスト信号ＴＥＳ’ｒ１〜ＴＥＳＴ４の全て
を外部から供給する必要はなく、チップ内部のアドレス
信号と１個の外部入力テスト信号ＴＥＳＴ　’ｉ用いて
内部テスト信号を生成してもよい。たとえば第３図に示
すような内部テスト信号生成回路を使って予備性分の内
部テスト信号ＴＥＳＴ、’〜ＴＥＳＴ４”ｉ作ることが
でき、これによって外部入力テスト信号ＴＥＳＴは１個
で済む。即ち、この回路は、予備行が４行の場合を示し
ており、行アドレス信号（Ａｏ、Ａ１）の相補信号Ａ。

、　Ａｏ、　Ａ、　、　Ａ、の４つの組合せ応して一方
の入力になると共に外部入力テスト信号ＴＥＮＴが共通
に他方の入力となる４個の３人カアンド回路３２〜３５
からなるデコーダ回路である。

上記各アンド回路３２〜３５は、外部入力テスト信号Ｔ
ＥＳＴによ）出力状態が制御されておシ、外部入力テス
ト信号ＴＥＳＴが低電位の時は全ての内部テスト信号Ｔ
ＥＳＴ、’〜ＴＥＳＴ４’は低電位にアシ、予備行は選
択されない。これに対して、外部入力テスト信号ＴＥＳ
Ｔが高電位の時はアンド回路３２〜３５のうちのどれか
１つの出力が高電位になる。つまシ、行アドレス信号の
４つの組合せ（ＡＯｓＡｌ　）　ｌ　（ＡＯｓＡｌ　）
　ｓ１個のアンド回路の出力のみが高電位になり、内部
テスト信号ＴＥＳＴ１’〜ＴＥＳＴ４’のどれか１つが
高電位になシ、上記組合せを選択することによって任意
の予備行を選択して予備メモリセル全テストすることが
できる。

さらに、内部テスト信号生成回路の他の例として、チッ
プ外部からテスト信号を供給する代わシに既存の入カッ
４ツド、たとえば制御信号入力パッドとかアドレス信号
入力・やラドの電位ｔ３値制御して内部テスト信号全生
成することも可能であり、その具体的回路の一例を第４
図に示している。即ち、ＰＤはアドレスビット信号が入
力する入力パッド、３６は上記入力／’ＰツドＰＤの入
力信号全反転させて内部アドレスバッファへ送る入力段
インバータであって入力レベルの“１ｍ、“Ｏｍを判定
する。３７は内部テスト信号生成用のインバータであり
、負荷用のＰチャネルＭＯＳトランジスタ３８および１
冨動用のＮチャネルフィールドＭＯ８トランジスタ３９
からなる。上記Ｎチャネルフィールドトランジスタ３９
は、閾値電圧がｖｃｃ電諒電圧電圧高く設計（たとえば
９ｖ位に設計するのが好ましい）されている。上記入力
パッドＰＡは、通常のメモリ動作には接地電位からｖｃ
ｃ電圧までの間の入力電位全印加するが、予備メモリを
テストする時には前記Ｎチャネルフィールドトランジス
タ３９の閾値電圧よシ高い電圧（たとえば１０ｖ）を印
加する。この時、インバータ３７の出力信号（内部テス
ト信号ＴＥＳＴ　）　　は低電位になる。この場合、前
記実施例とは論理動作が逆レベルの不良アドレス検知回
路、予備デコーダ全制御して前記実施例と同様に予備メ
モリセルを選択させることができる。

上記各実施例で述べたようなメモリによれば、メモリチ
ップのダイソートテストに際して初期テスト時に本体メ
モリのテストに前後して予備メそりのテスＩｔ−行なう
ことができ、第８図に示したような＆済処理フローにお
ける救済処理後の機能テストを省略することができる。

また、特にＥＰＲＯＭのダイソートテストの場合、救済
処理に伴りてメモリセルに紫外線を照射したのち再びテ
ス）ｋ行なうという操作を省略することができるので、
テスト時間を大幅に短縮できる。さらに、メモリチップ
のダイソートテストに際して、パッドの針当シ回数が初
期テスト時の１回のみで済むので、ノ臂ッド？傷つける
危険性が減って製品歩留りを向上することができる。

また、前記制御信号入力パラＰとかアドレスビット入力
パッドなどに通常のメモリ動作で使用される二値論理レ
ベルとは異なる論理レベルの外部入力テスト信号全入力
して予備メモリセルのテストを行なうことが可能なメモ
リは、パッケージ化された製品の段階でも上記ノ４ツド
に接続されている外部端子を使用して予備メモリセルの
テストを行なうことが可能である。

なお、上記実施例は本体メモリの不良行を救済するため
の予備行を有するメモリを示したが、本体メモリの不良
列を救済するための予備列を有するメモリにも上記実施
例に準じて本発明を適用可能である。

また、本発明はＥＰＲＯＭに限らず、その他の半導体メ
モリにも適用可能であり、ま念メモリ集積回路に限らず
、オンチップメモリ（論理系集積回路チップなどと同一
チップ上に形成されるメモリ）にも適用可能である。

［発明の効果］上述したように本発明の半導体記憶装置によれば、予備
メモリセルによる不良救済を行なう前の段階で本体メモ
リセルに代えて予備メモリセルを選択でき、ダイン−ト
チストに際しての初期テストで本体メモリセルだけでな
く予備メモリセルについても機能テストが可能になり、
テスト時間の短縮化、テスト時におけるパッドの針当シ
回数の減少に伴なう製品歩留シの向上を実現することが
できる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の一実施例？示す構成
説明図、第２図は第１図中の外部入力テスト信号用・母
ツド部全取シ出して示す回路図、第３図は第１図中の外
部入力テスト信号ＴＥＳＴ１〜ＴＥＳＴ４に代えて内部
テスト信号ＴＥＳＴ、’〜ＴＥＳＴ４’ｉ生成する回路
の一例金示す回路図、第４図は第３図中の外部入力テス
ト信号ＴＥＳＴに代えて反転テスト信号ＴＥＳＴｉメモ
リ回路内部で生成する回路の一例を示す回路図、第５図
は従来の半導体記憶装置の−′ｆＮを示すブロック図、
第６図は第５図中の不良アドレス検知回路の基本回路を
示す回路図、第７図は第５図中の不良アドレス検知回路
の一部である行デコーダイネーブル信号ＲＤＥＥ生成回
路および第５図中の予備デコーダの一例全示す回路図、
第８図はメモリチップの一般的なダイソートテストフロ
ー１示すフローチャートである。１・・・本体メモリ、２・・・予備メモリ、兄・・・予
備メモリワード線、３・・・行デコーダ、３２〜３５・
・・アンド回路、３７・・・インバータ、３９・・・フ
ィールドＭＯＳトランジスタ、４０・・・予備デコーダ
、４１〜４４・・・オア回路、８０・・・不良アドレス
検知回路、８１・・・不良アドレス検知用基本回路、８
２・・・オア回路、ＰＤ、　、　ＰＤ・・・入力パッド
、ＲＩ・・・抵抗素子、ＴＥＳＴ　、　ＴＥＳＴ、〜Ｔ
ＥＳＴ４・・・外部入力テスト信号、ＴＥＳＴ１’〜Ｔ
ＥＳＴ４’　、　ＴＥＳＴ・・・内部テスト信号、出願
人代理人　　弁理士　鈴　江　武　彦第２図ＴＥＳＴ第３図第４図

Claims

【特許請求の範囲】

（１）不良メモリセル救済用の予備メモリセルを備えた
冗長度を有する半導体記憶装置において、予備メモリセ
ルテスト制御信号に基いて本体メモリセルに代えて予備
メモリセルを選択する本体・予備メモリセル選択制御手
段を具備することを特徴とする半導体記憶装置。
（２）前記予備メモリテスト制御信号は、メモリ外部か
ら入力する外部入力テスト信号もしくはこの外部入力テ
スト信号に基いてメモリ内部で生成された内部テスト信
号であることを特徴とする前記特許請求の範囲第１項記
載の半導体記憶装置。
（３）前記本体・予備メモリセル制御手段は、不良メモ
リセルのアドレス選択時を検知する不良アドレス検知回
路の出力と前記予備メモリセルテスト制御信号との論理
和をとって本体メモリセルの選択・非選択制御および予
備メモリセルの選択・非選択制御を行なう論理回路から
なることを特徴とする前記特許請求の範囲第１項または
第２項記載の半導体記憶装置。
（４）前記予備メモリセルは複数行あるいは複数列設け
られており、この複数行あるいは複数列のうちの１本を
前記予備メモリセルテスト制御信号に基いて選択制御す
る前記特許請求の範囲第１項記載の半導体記憶装置。
（５）前記予備メモリセルテスト制御信号は、前記複数
行あるいは複数列を各対応して選択制御する複数の外部
入力テスト信号であることを特徴とする前記特許請求の
範囲第４項記載の半導体記憶装置。
（６）前記予備メモリセルテスト制御信号は、前記複数
行あるいは複数列のうちの１本を指定する外部入力アド
レス信号と１個の外部入力テスト信号とをメモリ内部で
論理積処理することによって生成されることを特徴とす
る前記特許請求の範囲第４項記載の半導体記憶装置。
（７）前記外部入力テスト信号は本体メモリセルが形成
されているチップ上のパッドに入力され、このパッドは
負荷手段を介して接地端または電源端に接続されている
ことを特徴とする前記特許請求の範囲第２項記載の半導
体記憶装置。
（８）前記外部入力テスト信号は通常のメモリ動作で使
用される二値論理レベルとは異なるレベルであり、この
レベルを受けてメモリ内部で前記内部テスト信号を生成
することを特徴とする前記特許請求の範囲第２項記載の
半導体記憶置。