KR20170055222A - 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템 - Google Patents

리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템 Download PDF

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KR20170055222A
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이창수
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삼성전자주식회사
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Abstract

본 개시에 따른 메모리 장치는, 복수의 메모리 셀들이 배치된 노말 영역과 복수의 리던던시 메모리 셀들이 배치된 리던던시 영역을 포함하는 메모리 셀 어레이, 그리고 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 제어하고, 리페어 동작이 완료되면 리페어 단위를 제1 리페어 단위에서 제2 리페어 단위로 변경하도록 구성된 리페어 제어부를 포함한다.

Description

리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템{Memory device and memory system having repair unit modification function}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템에 관한 것이다.
반도체 칩은 반도체 제조 공정을 통해 만들어 지고, 이후 웨이퍼(Wafer) 또는 다이(Die) 또는 패키지(Package) 상태에서 테스트 장비에 의해 테스트된다. 테스트를 통해 불량 부분 또는 불량 칩을 선별하고 일부 메모리 셀이 불량일 경우 리페어를 수행하여 반도체 칩을 구제한다. 현재 DRAM과 같은 반도체 칩은 미세 공정화가 계속됨으로 제조 공정 상에 에러 발생 가능성이 증가하고 있다. 또한 초기 테스트 단계에서 검출이 되지 못했더라도 칩 동작 중 에러가 발생할 수 있다. 이러한 문제를 해결하기 위해 다양한 테스트 방법 및 장치들이 개발되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 메모리 장치에 대한 테스트의 효율성을 향상시킬 수 있는 메모리 장치 및 메모리 시스템을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들이 배치된 노말 영역, 및 복수의 리던던시 메모리 셀들이 배치된 리던던시 영역을 포함하는 메모리 셀 어레이, 및 상기 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 제어하고, 상기 리페어 동작이 완료되면 리페어 단위를 상기 제1 리페어 단위에서 제2 리페어 단위로 변경하도록 구성된 리페어 제어부를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들이 배치된 노말 영역, 및 복수의 리던던시 메모리 셀들이 배치된 리던던시 영역을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 수행하고, 외부로부터 수신된 제1 모드 신호에 응답하여 리페어 단위를 상기 제1 리페어 단위 또는 제2 리페어 단위로 결정하도록 구성된 리페어 제어부, 및 외부로부터 수신된 제2 모드 신호 및 상기 제2 리페어 단위에 따른 불량 어드레스를 기초로, 상기 메모리 셀 어레이에 대한 테스트 패스 여부를 판단하는 패스/페일 판단부를 포함한다.
본 개시의 기술적 사상에 따른 메모리 장치는 리페어 단위를 가변적으로 결정함으로써 후속 테스트 단계에서 테스트 알고리즘을 수정하거나 테스트 시퀀스를 변경하지 않더라도 후속 테스트를 수행할 수 있으므로, 테스트 효율성이 향상될 수 있다. 구체적으로, 본 개시의 기술적 사상에 따르면, 제1 리페어 동작에 의해 일부 메모리 셀들이 리던던시 메모리 셀들로 대체되더라도, 제2 테스트 단계에서 별도의 테스트 알고리즘 수정이나 테스트 시퀀스 변경 없이 제1 리페어 동작이 수행되지 않은 메모리 셀들이 제1 리페어 동작이 수행된 메모리 셀들에 미치는 영향을 테스트할 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른, 도 1의 리페어 제어부를 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 불량 어드레스 저장부를 나타낸다.
도 4는 도 3의 안티퓨즈를 나타낸다.
도 5는 본 개시의 일 실시예에 따른, 리페어 단위 변경의 일 예를 나타낸다.
도 6은 도 5의 예에 따른 리페어 단위 결정부의 동작을 나타낸다.
도 7은 본 개시의 일 실시예에 따른, 리페어 단위 변경의 다른 예를 나타낸다.
도 8은 도 7의 예에 따른 리페어 단위 결정부의 동작을 나타낸다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 10은 본 개시의 일 실시예에 따른, 도 9의 리페어 제어부를 나타내는 블록도이다.
도 11은 본 개시의 일 실시예에 따른, 도 9의 패스/페일 판단부를 나타내는 블록도이다.
도 12은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 13은 본 개시의 일 실시예에 따른, 도 12의 리페어 제어부를 나타내는 블록도이다.
도 14는 본 개시의 일 실시예에 따른, 리페어 단위 변경의 일 예를 나타낸다.
도 15는 도 14의 예에 따른 리페어 단위 결정부의 동작을 나타낸다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 18은 본 개시의 일 실시예에 따른, 도 17의 리페어 제어부를 나타내는 블록도이다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치에 대한 테스트 방법을 나타내는 블록도이다.
도 20은 본 개시의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 21은 본 개시의 일 실시예에 따른 메모리 장치를 상세하게 나타내는 블록도이다.
도 22a 및 도 22b는 본 개시의 실시예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 23은 본 개시의 일 실시예에 따른 컴퓨터 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
메모리 장치, 예컨대 DRAM(Dynamic Random Access Memory)의 메모리 용량은 2i(i는 어드레스 수) 기반으로 1Gb, 2Gb, 4Gb, 8Gb로 스케일링되고 있다. 지속적인 스케일링을 통해 DRAM의 메모리 용량을 증가시키기 위해서는 고집적화된 메모리 소자의 제조가 필요하므로, DRAM의 제조 공정은 점차 미세화되고 있다. DRAM 제조 공정의 미세화가 진행될수록 하드(hard) 또는 소프트(soft) 결함이 있는 메모리 셀, 즉 불량 셀들의 발생률이 증가된다. 여기서 하드 결함 셀은 영구적인 결함을 가진 메모리 셀을 나타내고, 소프트 결함 셀은 경미한 결함을 가지고 있어서 일시적으로 결함을 띠는 메모리 셀을 나타낸다.
DRAM의 풀-메모리 용량을 보장하기 위해 불량 셀들을 구제(repair)하는 방법으로 불량 셀들을 노멀 셀들과 별도로 구비되는 스페어 셀 또는 리던던시 셀로 대체하는 리페어 방법을 채용하고 있다. 예를 들어, 불량 셀을 포함하는 로우를 스페어 로우 또는 리던던시 로우로 대체(로우 리페어)하거나, 불량 셀을 포함하는 칼럼을 스페어 칼럼 또는 리던던시 칼럼으로 대체(칼럼 리페어)하는 리페어 방법을 채용하고 있다.
이하에서는 설명의 편의를 위해, 본 발명의 일 실시예에 따른 리페어 회로가 포함되는 메모리 장치는 DRAM으로 구성되는 경우를 예로 들어 설명함을 알려둔다. 그러나, 이는 예시적인 것에 불과하며 본 발명의 일 실시예에 따른 메모리 장치가 DRAM에 한정되는 것은 아니며, 그 밖에 컴퓨터 또는 그 외의 전자 디바이스 내부의 반도체 집적회로들로서 제공될 수 있는 RAM, ROM(read only memory), SDRAM(synchronous dynamic random access memory), 낸드(NAND) 플래시 메모리 및 노어(NOR) 플래시 메모리, PRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access memory), ReRAM(Resistive Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함하는 다수의 상이한 타입의 메모리가 가능하다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 리페어 제어부(120), 로우 디코더(130) 및 칼럼 디코더(140)를 포함할 수 있다. 그러나, 메모리 장치(100)의 구성은 이에 한정되지 않으며, 메모리 장치(100)는 메모리 셀 어레이(110)에 저장될 데이터를 임시로 저장하거나 메모리 셀 어레이(110)로부터 독출된 데이터를 임시로 저장하는 페이지 버퍼, 페이지 버퍼에 저장된 데이터를 외부에 송수신하는 데이터 입출력 회로, 또는 외부로부터 커맨드를 수신하고 커맨드에 따라 메모리 장치(100)를 전반적으로 제어하는 제어부를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들이 배치되는 노말 영역(111) 및 복수의 리던던시 메모리 셀들이 배치되는 리던던시 영역(113)을 포함할 수 있다. 일 실시예에서, 리던던시 영역(113)은 비트 라인들(BL)의 연장 방향에 따라 노말 영역(111)에 인접하게 배치될 수 있다. 구체적으로, 노말 영역(111)은 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)의 교차 영역에 각각 배치되는 복수의 메모리 셀들을 포함하고, 리던던시 영역(113)은 복수의 리던던시 워드 라인들(RWL) 및 복수의 비트 라인들(BL)의 교차 영역에 각각 배치되는 복수의 리던던시 메모리 셀들을 포함할 수 있다.
노말 영역(111)에 배치되는 메모리 셀들 중 적어도 하나의 셀에 불량이 발생할 수 있으며, 불량이 발생한 불량 셀은 싱글 비트(single bit), 위크 셀(weak cell) 또는 결함 셀(defect cell)이라고 언급할 수 있다. 노말 영역(111)에서 발생된 불량 셀은 리던던시 영역(113)에 포함된 리던던시 메모리 셀에 의해 대체될 수 있으며, 이러한 동작을 "리페어 동작"이라고 지칭할 수 있다. 리페어 동작에 의해, 불량 셀에 기입 또는 독출되기로 예정된 데이터는 리던던시 메모리 셀에 기입 또는 독출될 수 있다.
본 실시예에서, 노말 영역(111)의 불량 셀을 포함하는 로우를, 리던던시 영역(113)의 리던던시 로우로 대체하는 로우 리페어 방법에 따라 리페어 동작이 수행될 수 있다. 일 실시예에서, 리페어 단위는 워드 라인일 수 있고, 이에 따라, 불량 셀을 포함하는 워드 라인을 리던던시 워드 라인으로 대체할 수 있다. 일 실시예에서, 리페어 단위는 워드 라인 그룹일 수 있고, 이에 따라, 불량 셀을 포함하는 워드 라인 그룹을 리던던시 워드 라인 그룹으로 대체할 수 있다. 예를 들어, 워드 라인 그룹은 2개, 4개, 8개 또는 16개 등의 워드 라인들에 대응할 수 있다. 리페어 단위가 2개의 워드 라인들인 경우, 노말 영역(111)에 포함된 불량 셀을 포함하는 2개의 워드 라인들은 리던던시 영역(113)에 포함된 2개의 리던던시 워드 라인들로 대체될 수 있다. 리페어 단위가 4개의 워드 라인들인 경우, 노말 영역(111)에 포함된 불량 셀을 포함하는 4개의 워드 라인들은 리던던시 영역(113)에 포함된 4개의 리던던시 워드 라인들로 대체될 수 있다.
리페어 제어부(120)는 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 제어할 수 있다. 구체적으로, 리페어 제어부(120)는 액세스하고자 하는 메모리 셀의 입력 어드레스, 예를 들어, 로우 어드레스(RA)가 불량 셀에 대응하는 경우 제1 리페어 단위에 따라 리페어 동작을 제어할 수 있다. 더욱 상세하게는, 리페어 제어부(120)는 로우 어드레스(RA)가 불량 셀에 대응하는 경우 로우 매칭 신호(RM)를 생성할 수 있고, 생성된 로우 매칭 신호(RM)를 로우 디코더(130)에 제공할 수 있다. 이에 따라, 로우 디코더(130)는 로우 매칭 신호(RM)에 응답하여 제1 리페어 단위에 따른 리던던시 워드 라인들(RWL)을 활성화시킬 수 있다.
또한, 리페어 제어부(120)는 리페어 동작이 완료되면 리페어 단위를 제1 리페어 단위에서 제2 리페어 단위로 변경할 수 있다. 일 실시예에서, 리페어 제어부(120)는 외부로부터 수신된 제1 모드 신호(MD1)에 응답하여 제1 리페어 단위를 제2 리페어 단위로 변경할 수 있다. 예를 들어, 제1 리페어 단위는 n개의 워드 라인일 수 있고, n은 자연수일 수 있다. 또한, 예를 들어, 제2 리페어 단위는 m개의 워드 라인일 수 있고, m은 n보다 큰 자연수일 수 있다.
로우 디코더(130)는 로우 어드레스(RA)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있고, 선택한 워드 라인을 활성화할 수 있다. 또한, 로우 디코더(130)는 로우 매칭 신호(RM)에 응답하여, 복수의 리던던시 워드 라인들(RWL) 중 일부 리던던시 워드 라인을 선택할 수 있고, 선택한 리던던시 워드 라인을 활성화할 수 있다. 구체적으로, 로우 디코더(130)는 로우 매칭 신호(RM)에 응답하여, 로우 어드레스(RA)를 디스에이블시키고, 리던던시 로우 워드 라인을 활성화할 수 있다. 칼럼 디코더(140)는 칼럼 어드레스(CA)에 응답하여 복수의 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다.
도 2는 본 개시의 일 실시예에 따른, 도 1의 리페어 제어부(120)를 나타내는 블록도이다.
도 2를 참조하면, 리페어 제어부(120)는 불량 어드레스 저장부(121), 리페어 단위 결정부(123) 및 로우 어드레스 비교부(125)를 포함할 수 있다. 도 2에서는 불량 어드레스 저장부(121)가 메모리 장치(100) 내의 리페어 제어부(120)에 포함되는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 불량 어드레스 저장부(121)는 메모리 장치(100) 내에서 리페어 제어부(120)와 별도로 구비될 수 있다. 또한, 불량 어드레스 저장부(121)는 메모리 장치(100)의 외부, 예컨대 메모리 컨트롤러 또는 테스트 장치에 포함될 수도 있다. 이하에서는, 도 1 및 도 2를 참조하여 리페어 제어부(120)의 구성 및 동작에 대해 상술하기로 한다.
불량 어드레스 저장부(121)는 메모리 셀 어레이(110)의 노말 영역(111)에서 발생되는 적어도 하나의 불량 셀의 위치 정보, 즉, 어드레스 정보(이하에서는 '제1 불량 어드레스'라고 지칭함)를 저장한다. 일 실시예예서, 불량 셀의 위치 정보는 불량 셀의 로우 어드레스 정보, 즉, 제1 불량 로우 어드레스(FRA1)일 수 있다. 이하에서는, 불량 어드레스 저장부(121)가 제1 불량 로우 어드레스(FRA1)를 저장하는 실시예에 대해 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 불량 어드레스 저장부(121)는 불량 셀의 칼럼 어드레스 정보도 저장할 수 있다.
또한, 불량 어드레스 저장부(121)에 저장되는 제1 불량 로우 어드레스(FRA1)는 업데이트 될 수 있다. 예컨대, 메모리 장치(100)의 계속적인 사용으로 인해 추가적으로 발생되는 불량 셀들의 위치 정보가 불량 어드레스 저장부(121)에 업데이트 될 수 있다. 또한, 메모리 장치(100)의 패키지 후에 발생되는 추가적인 불량 셀들의 위치 정보도 불량 어드레스 저장부(121)에 업데이트 될 수 있다. 이러한 불량 셀의 위치 정보는, 메모리 장치(100)의 불량 비트 발생 여부에 대한 테스트를 통해 얻을 수 있다. 이러한 테스트는 메모리 장치(100)의 패키지 전, 즉 웨이퍼 레벨에서 수행될 수 있고, 메모리 장치(100)의 패키지 후에도 수행될 수 있다. 즉, 본 발명에 따른 리페어 제어부(120)를 통해 포스트 패키지 리페어(Post Package Repair, PPR)도 수행될 수 있다. 한편, 불량 어드레스 저장부(121)은 메모리 셀 어레이(110)의 리던던시 영역(113)에서 발생되는 적어도 하나의 불량 리던던시 메모리 셀의 위치 정보를 저장할 수 있고, 불량 리던던시 메모리 셀의 위치 정보도 메모리 장치(100)의 테스트를 통해 업데이트 될 수 있다.
불량 어드레스 저장부(121)는 비휘발성 메모리 소자들로 구성되어 제1 불량 로우 어드레스(FRA1)를 저장할 수 있다. 예를 들어, 불량 어드레스 저장부(121)은 안티퓨즈(Anti-fuse, AF)들로 구성되어 제1 불량 로우 어드레스(FRA1)를 저장할 수 있다. 이에 대해, 도 3 및 도 4를 참조하여 자세하게 설명하기로 한다.
도 3은 본 개시의 일 실시예에 따른 불량 어드레스 저장부(121)를 나타낸다.
도 3을 참조하면, 불량 어드레스 저장부(121)는 워드 라인들(FWL0 내지 FWLp)과 비트 라인들(FBL0 내지 FBLq)의 교차점에 배열되는 복수의 안티 퓨즈들(AF)을 포함하는 안티 퓨즈 어레이로 구현될 수 있다(여기서, p와 q는 2보다 큰 자연수). 이와 같이, 불량 어드레스 저장부(121)는 안티 퓨즈 어레이로 구현됨으로써, 워드 라인들(FWL0 내지 FWLp) 및 비트 라인들(FBL0 내지 FBLq)의 구동을 통해 안티 퓨즈들(AF)의 정보를 랜덤하게 액세스할 수 있다.
또한, 불량 어드레스 저장부(121)는 안티 퓨즈 어레이에 불량 셀들의 위치 정보를 프로그래밍하거나, 안티 퓨즈 어레이로부터 불량 셀들의 위치 정보를 리드하기 위한 제어부를 더 포함할 수 있다. 제어부는 다양한 레벨의 전압 신호를 안티 퓨즈 어레이에 인가하여 각각의 안티 퓨즈들(AF)의 상태를 변화시킴으로써 불량 셀들의 위치 정보를 저장할 수 있다. 또한, 제어부는 안티 퓨즈 어레이에 저장된 정보를 리드하기 위해, 안티 퓨즈들(AF)이 연결된 워드 라인들(FWL0 내지 FWLp)과 비트 라인들(FBL0 내지 FBLq)의 구동을 제어할 수 있다.
나아가, 불량 어드레스 저장부(121)는 안티 퓨즈 어레이로부터 제공되는 불량 셀들의 위치 정보를 감지/증폭하여 출력하는 센스 앰프부를 더 포함할 수 있다. 또한, 불량 어드레스 저장부(121)는 센스 앰프부로부터 제공되는 불량 셀들의 위치 정보를 일시적으로 저장하는 레지스터부를 더 포함할 수 있다.
도 4는 도 3의 안티 퓨즈(AF)를 나타낸다.
도 4를 참조하면, 안티 퓨즈(AF)는 전기적으로 프로그램 가능하며, 안티 퓨즈(AF)는 고저항 상태에서 시작하여, 프로그래밍 동작에 의해 저저항 상태로 변화하여 정보를 저장할 수 있다. 구체적으로, 안티 퓨즈(AF)는 소스(S)와 드레인(DR)이 연결된 디플리션 타입의 MOS 트랜지스터로 구성될 수 있다. 초기 상태에서, 게이트 전극(GE)에 연결된 제1 노드(ND1)와, 소스(S)와 드레인(DR)에 공통으로 연결된 제2 노드(ND2) 사이의 저항은, 이들 사이가 게이트 산화막에 의해 분리되어 있기 때문에, 매우 높을 수 있다. 이에 따라, 제1 노드(ND1)와 제2 노드(ND2) 사이는 개방 상태, 즉, 비도통 상태이다.
안티 퓨즈(AF)의 제1 노드(ND1) 및 제2 노드(ND2) 사이에 파괴 전압(breakdown voltage)을 인가됨으로써 게이트 산화막이 파괴될 수 있고, 이에 따라 제1 노드(ND1) 및 제2 노드(ND2) 사이는 개방 상태에서 단락 상태(또는, 매우 낮은 저항치를 가지는 상태)로 비가역적으로(irreversibly) 변화될 수 있다. 즉, 게이트 산화막이 파괴됨으로써 제1 노드(ND1) 및 제2 노드(ND2) 사이의 저항치가 낮아질 수 있다.
안티 퓨즈(AF)는 제1 노드(ND1)와 제2 노드(ND2) 사이의 저항이 클 때를 예컨대, 로직 "0"로 프로그램된 상태로 설정할 수 있다. 또한, 안티 퓨즈(AF)는 제1 노드(ND1)와 제2 노드(ND2) 사이의 저항이 작을 때를 예컨대, 로직 "1"로 프로그램된 상태로 설정할 수 있다. 한편, 불량 어드레스 저장부(121)는 안티 퓨즈(AF) 대신에, 플래시 메모리, MRAM, ReRAM, FRAM 또는 PCM과 같은 재기입이 가능한 비휘발성 메모리 셀을 포함할 수도 있다.
다시 도 2를 참조하면, 리페어 단위 결정부(123)는 외부로부터 수신된 제1 모드 신호(MD1)에 응답하여, 리페어 단위를 제1 리페어 단위 또는 제2 리페어 단위로 결정할 수 있다. 구체적으로, 리페어 단위 결정부(123)는 제1 모드 신호(MD1)가 비활성화되면 리페어 단위를 제1 리페어 단위로 결정하고, 제1 불량 로우 어드레스(FRA1)를 출력할 수 있다. 한편, 리페어 단위 결정부(123)는 제1 모드 신호(MD1)가 활성화되면 리페어 단위를 제2 리페어 단위로 결정하고, 제1 불량 로우 어드레스(FRA1) 중, 제1 모드 신호(MD1)에 따른 일부 비트를 돈 케어(don’t care)함으로써 제2 불량 로우 어드레스(FRA2)를 출력할 수 있다. 이에 대해, 도 5 내지 도 8을 참조하여 자세하게 설명하기로 한다.
로우 어드레스 비교부(125)는 제1 불량 로우 어드레스(FRA1) 또는 제2 불량 로우 어드레스(FRA2)를 입력 로우 어드레스(RA)와 비교할 수 있다. 구체적으로, 제1 모드 신호(MD1)가 비활성화되면, 로우 어드레스 비교부(125)는 제1 불량 로우 어드레스(FRA1)와 입력 로우 어드레스(RA)를 비교하고, 비교 결과, 제1 불량 로우 어드레스(FRA1)와 입력 로우 어드레스(RA)가 일치하면 로우 매칭 신호(RM)를 출력할 수 있다. 제1 모드 신호(MD1)가 활성화되면, 로우 어드레스 비교부(125)는 제2 불량 로우 어드레스(FRA2)와 입력 로우 어드레스(RA)를 비교하고, 비교 결과, 제2 불량 로우 어드레스(FRA2)와 입력 로우 어드레스(RA)가 일치하면 로우 매칭 신호(RM)를 출력할 수 있다.
도 5는 본 개시의 일 실시예에 따른, 리페어 단위 변경의 일 예를 나타낸다.
도 5를 참조하면, 참조부호 '5a'는 제1 테스트 결과를 기초로, 제1 리페어 단위에 따른 제1 리페어 동작의 예를 나타내고, 참조부호 '5b'는 제2 테스트 단계에서의 제2 리페어 단위에 따른 가상 리페어 동작의 예를 나타낸다. 예를 들어, 제1 리페어 단위는 2개의 워드 라인들이고, 제2 리페어 단위는 4개의 워드 라인들일 수 있다. 이하에서는, 도 2 및 도 5를 참조하여 본 실시예에 따른 리페어 단위 변경 동작에 대해 상술하기로 한다.
제1 테스트 단계에서 노말 영역(111)에서 불량 셀(FC)이 발생하면, 제1 리페어 단위에 따라, 노말 영역(111)의 불량 셀(FC)이 배치된 제1 워드 라인(WL0) 및 제1 워드 라인(WL0)에 인접한 제2 워드 라인(WL1)을, 리던던시 영역(113)의 제1 및 제2 리던던시 워드 라인들(RWL0, RWL1)로 대체할 수 있다. 이때, 제1 모드 신호(MD1)는 비활성화될 수 있다.
예를 들어, 제2 테스트 단계에서 제3 워드 라인(WL2)을 인에이블하여 제2 워드 라인(WL1)에 미치는 영향을 테스트하는 경우, 제2 워드 라인(WL1)은 제1 리페어 동작에 의해 제2 리던던시 워드 라인(RWL1)으로 대체되었기 때문에, 제2 테스트는 제대로 수행될 수 없다. 따라서, 제2 테스트를 수행하기 위한 테스트 알고리즘을 수정하거나 또는 테스트 시퀀스를 변경해야 할 수 있다.
그러나, 본 실시예에 따르면, 제2 테스트 단계에서 제1 모드 신호(MD1)가 활성화될 수 있고, 이에 따라, 리페어 단위는 제2 리페어 단위로 변경될 수 있다. 제2 리페어 단위에 따라, 노말 영역(111)의 제1 내지 제4 워드 라인들(WL0 내지 WL3)은 가상 리페어 동작에 의해, 리던던시 영역(113)의 제1 내지 제4 리던던시 워드 라인들(RWL0 내지 RWL3)로 대체된 것으로 볼 수 있다. 이때, 제2 테스트 단계에서 제3 리던던시 워드 라인(RWL2)을 인에이블하여 제2 리던던시 워드 라인(RWL1)에 미치는 영향을 테스트할 수 있다. 따라서, 제2 테스트를 수행하기 위한 테스트 알고리즘을 수정하거나 또는 테스트 시퀀스를 변경하지 않고, 제2 테스트를 수행할 수 있다.
도 6은 도 5의 예에 따른 리페어 단위 결정부(123)의 동작을 나타낸다.
도 6을 참조하면, 참조부호 '6a'는 제1 모드 신호(MD1)가 비활성화된 경우 리페어 단위 결정부(123)의 출력을 나타내고, 참조부호 '6b'는 제1 모드 신호(MD1)가 활성화된 경우 리페어 단위 결정부(123)의 출력을 나타낸다. 예를 들어, 제1 리페어 단위는 2개의 워드 라인들이고, 제2 리페어 단위는 4개의 워드 라인들일 수 있다. 이하에서는, 도 2, 도 5 및 도 6을 참조하여 본 실시예에 따른 리페어 단위 결정부(123)의 동작에 대해 상술하기로 한다.
리페어 단위 결정부(123)는 제1 모드 신호(MD1)가 비활성화된 경우 리페어 단위를 제1 리페어 단위로 결정하고, 제1 불량 로우 어드레스(FRA1)를 출력할 수 있다. 여기서, 제1 불량 로우 어드레스(FRA1)는 로우 어드레스의 최하위비트, 예를 들어, RA0를 돈 케어하도록 설정될 수 있고, 이에 따라, 제1 및 제2 워드 라인들(WL0, WL1)은 불량 로우에 대응할 수 있다. 따라서, 도 5의 참조부호 '5a'에 예시된 바와 같이, 제1 및 제2 워드 라인들(WL0, WL1)은 제1 및 제2 리던던시 워드 라인들(RWL0, RWL1)로 대체될 수 있다.
리페어 단위 결정부(123)는 제1 모드 신호(MD1)가 활성화된 경우 리페어 단위를 제2 리페어 단위로 결정하고, 제2 불량 로우 어드레스(FRA2)를 출력할 수 있다. 여기서, 제2 불량 로우 어드레스(FRA2)는 로우 어드레스의 최하위비트, 예를 들어, RA0 및 차하위비트, 예를 들어, RA1를 돈 케어하도록 설정될 수 있고, 이에 따라, 제1 내지 제4 워드 라인들(WL0 내지 WL3)은 불량 로우에 대응할 수 있다. 따라서, 도 5의 참조부호 '5b'에 예시된 바와 같이, 제1 내지 제4 워드 라인들(WL0 내지 WL3)은 제1 내지 제4 리던던시 워드 라인들(RWL0 내지 RWL3)로 대체된 것으로 볼 수 있다.
도 7은 본 개시의 일 실시예에 따른, 리페어 단위 변경의 다른 예를 나타낸다.
도 7을 참조하면, 참조부호 '7a'는 제1 테스트 결과를 기초로, 제1 리페어 단위에 따른 제1 리페어 동작의 예를 나타내고, 참조부호 '7b'는 제2 테스트 단계에서의 제2 리페어 단위에 따른 가상 리페어 동작의 예를 나타낸다. 예를 들어, 제1 리페어 단위는 2개의 워드 라인들이고, 제2 리페어 단위는 8개의 워드 라인들일 수 있다. 이하에서는, 도 2 및 도 7을 참조하여 본 실시예에 따른 리페어 단위 변경 동작에 대해 상술하기로 한다.
제1 테스트 단계에서 노말 영역(111)에서 불량 셀(FC)이 발생하면, 제1 리페어 단위에 따라, 노말 영역(111)의 불량 셀(FC)이 배치된 제1 워드 라인(WL0) 및 제1 워드 라인(WL0)에 인접한 제2 워드 라인(WL1)을, 리던던시 영역(113)의 제1 및 제2 리던던시 워드 라인들(RWL0, RWL1)로 대체할 수 있다. 이때, 제1 모드 신호(MD1)는 비활성화될 수 있다.
예를 들어, 제2 테스트 단계에서 제3 워드 라인(WL2)을 인에이블하여 제2 워드 라인(WL1)에 미치는 영향을 테스트하는 경우, 제2 워드 라인(WL1)은 제1 리페어 동작에 의해 제2 리던던시 워드 라인(RWL1)으로 대체되었기 때문에, 제2 테스트는 제대로 수행될 수 없다. 따라서, 제2 테스트를 수행하기 위한 테스트 알고리즘을 수정하거나 또는 테스트 시퀀스를 변경해야 할 수 있다.
그러나, 본 실시예에 따르면, 제2 테스트 단계에서 제1 모드 신호(MD1)가 활성화될 수 있고, 이에 따라, 리페어 단위는 제2 리페어 단위로 변경될 수 있다. 제2 리페어 단위에 따라, 노말 영역(111)의 제1 내지 제8 워드 라인들(WL0 내지 WL7)은 가상 리페어 동작에 의해, 리던던시 영역(113)의 제1 내지 제8 리던던시 워드 라인들(RWL0 내지 RWL7)로 대체된 것으로 볼 수 있다. 이때, 제2 테스트 단계에서 제3 리던던시 워드 라인(RWL2)을 인에이블하여 제2 리던던시 워드 라인(RWL1)에 미치는 영향을 테스트할 수 있다. 따라서, 제2 테스트를 수행하기 위한 테스트 알고리즘을 수정하거나 또는 테스트 시퀀스를 변경하지 않고, 제2 테스트를 수행할 수 있다.
도 8은 도 7의 예에 따른 리페어 단위 결정부(123)의 동작을 나타낸다.
도 6을 참조하면, 참조부호 '8a'는 제1 모드 신호(MD1)가 비활성화된 경우 리페어 단위 결정부(123)의 출력을 나타내고, 참조부호 '8b'는 제1 모드 신호(MD1)가 활성화된 경우 리페어 단위 결정부(123)의 출력을 나타낸다. 예를 들어, 제1 리페어 단위는 2개의 워드 라인들이고, 제2 리페어 단위는 8개의 워드 라인들일 수 있다. 이하에서는, 도 2, 도 7 및 도 8을 참조하여 본 실시예에 따른 리페어 단위 결정부(123)의 동작에 대해 상술하기로 한다.
리페어 단위 결정부(123)는 제1 모드 신호(MD1)가 비활성화된 경우 리페어 단위를 제1 리페어 단위로 결정하고, 제1 불량 로우 어드레스(FRA1)를 출력할 수 있다. 여기서, 제1 불량 로우 어드레스(FRA1)는 로우 어드레스의 최하위비트, 예를 들어, RA0를 돈 케어하도록 설정될 수 있고, 이에 따라, 제1 및 제2 워드 라인들(WL0, WL1)은 불량 로우에 대응할 수 있다. 따라서, 도 7의 참조부호 '7a'에 예시된 바와 같이, 제1 및 제2 워드 라인들(WL0, WL1)은 제1 및 제2 리던던시 워드 라인들(RWL0, RWL1)로 대체될 수 있다.
리페어 단위 결정부(123)는 제1 모드 신호(MD1)가 활성화된 경우 리페어 단위를 제2 리페어 단위로 결정하고 제2 불량 로우 어드레스(FRA2)를 출력할 수 있다. 여기서, 제2 불량 로우 어드레스(FRA2)는 로우 어드레스의 최하위비트, 예를 들어, RA0, 차하위비트, 예를 들어, RA1, 및 세 번째 하위비트, 예를 들어, RA2를 돈 케어하도록 설정될 수 있고, 이에 따라, 제1 내지 제8 워드 라인들(WL0 내지 WL7)은 불량 로우에 대응할 수 있다. 따라서, 도 7의 참조부호 '7b'에 예시된 바와 같이, 제1 내지 제8 워드 라인들(WL0 내지 WL7)은 제1 내지 제8 리던던시 워드 라인들(RWL0 내지 RWL7)로 대체된 것으로 볼 수 있다.
도 5 내지 도 8을 참조하여 상술된 바와 같이, 본 실시예에 따르면 제1 테스트 결과 불량 셀이 발생하면, 불량 셀에 대해 제1 리페어 단위에 따라 제1 리페어 동작을 수행하고, 제1 리페어 동작이 완료되면 리페어 단위를 제1 리페어 단위에서 제2 리페어 단위로 변경할 수 있다. 이와 같이, 본 실시예에 따르면, 리페어 단위를 가변적으로 결정함으로써 후속 테스트 단계에서 테스트 알고리즘을 수정하거나 테스트 시퀀스를 변경하지 않더라도 후속 테스트를 수행할 수 있으므로, 테스트 효율성이 향상될 수 있다. 구체적으로, 본 실시예에 따르면, 제1 리페어 동작에 의해 일부 로우들이 리던던시 로우들로 대체되더라도, 제2 테스트 단계에서 별도의 테스트 알고리즘 수정이나 테스트 시퀀스 변경 없이 제1 리페어 동작이 수행되지 않은 로우들이 제1 리페어 동작이 수행된 로우들에 미치는 영향을 테스트할 수 있다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치(100A)를 나타내는 블록도이다.
도 9를 참조하면, 메모리 장치(100A)는 메모리 셀 어레이(110), 리페어 제어부(120A), 로우 디코더(130), 칼럼 디코더(140) 및 패스/페일 판단부(150)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100A)는 도 1의 메모리 장치(100)의 변형 실시예로서, 도 1의 메모리 장치(100)에 비해 패스/페일 판단부(150)를 더 포함할 수 있다. 도 1 내지 도 8을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
리페어 제어부(120A)는 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 제어할 수 있고, 리페어 동작이 완료되면 제1 리페어 단위를 제2 리페어 단위로 변경할 수 있다. 또한, 리페어 제어부(120A)는 제1 리페어 단위에 따른 리페어 동작 시에는 리페어 되지 않았으나, 제2 리페어 단위에 따라 가상 리페어 된 메모리 셀들(예를 들어, 도 5의 제3 및 제4 워드 라인들(WL3, WL4)에 연결된 메모리 셀들)에 대한 정보를 나타내는 제1 출력 신호(OUT1)를 출력할 수 있다.
패스/페일 판단부(150)는 리페어 제어부(120A)로부터 수신된 제1 출력 신호(OUT1) 및 외부로부터 수신된 제2 모드 신호(MD2)를 기초로, 메모리 셀 어레이(110)에 대한 테스트 패스 여부를 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)을 출력할 수 있다. 제2 모드 신호(MD2)는 제1 테스트 단계에서 비활성화될 수 있고, 제2 테스트 단계에서 활성화될 수 있다. 예를 들어, 제2 모드 신호(MD2)는 테스트 장치 또는 메모리 컨트롤러로부터 수신될 수 있다.
제2 모드 신호(MD2)가 비활성화된 경우, 패스/페일 판단부(150)는 일반 패스/페일 판단 동작을 수행할 수 있다. 구체적으로, 패스/페일 판단부(150)는 메모리 셀 어레이(110)로부터 독출된 데이터(RD)와 메모리 셀 어레이(110)에 기입한 데이터를 비교함으로써, 메모리 셀 어레이(110)의 메모리 셀들에 대한 일반 패스/페일 판단 동작을 수행할 수 있다.
한편, 제2 모드 신호(MD2)가 활성화된 경우, 패스/페일 판단부(150)는 제1 출력 신호(OUT1)에 따라 패스/페일 판단 동작을 수행할 수 있다. 구체적으로, 패스/페일 판단부(150)는 제1 출력 신호(OUT1)를 기초로 제2 리페어 단위에 따라 가상 리페어 동작이 수행된 메모리 셀들에 대해 패스 신호(PASS)를 디폴트로 출력할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 패스/페일 판단부(150)는 는 제1 출력 신호(OUT1)를 기초로 제2 리페어 단위에 따라 가상 리페어 동작이 수행된 메모리 셀들에 대해 페일 신호(FAIL)를 디폴트로 출력할 수도 있다.
예를 들어, 도 5의 제3 및 제4 워드 라인들(WL2, WL3)은 실제로 제1 리페어 동작이 수행되지 않았지만, 제2 테스트 단계에서 제2 리페어 단위에 따라 리페어 동작이 수행된 것으로 보고 제2 테스트를 진행할 수 있다. 이때, 제3 및 제4 워드 라인들(WL2, WL3)에 연결된 메모리 셀들은 독출된 데이터(RD)에 관계 없이 패스된 것으로 결정하고, 패스 신호(PASS)를 출력할 수 있다. 이에 따라, 제1 리페어 동작이 수행되지 않았으나 가상 리페어 동작이 수행된 메모리 셀들에 대한 테스트 오류를 방지할 수 있다.
도 10은 본 개시의 일 실시예에 따른, 도 9의 리페어 제어부(120A)를 나타내는 블록도이다.
도 10을 참조하면, 리페어 제어부(120A)는 불량 어드레스 저장부(121), 리페어 단위 결정부(123), 로우 어드레스 비교부(125) 및 가상 리페어 검출부(127)를 포함할 수 있다. 본 실시예에 따른 리페어 제어부(120A)는 도 2의 리페어 제어부(120)에 대한 변형 실시예로서, 도 2 내지 도 4를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
일 실시예에서, 가상 리페어 검출부(127)는 제1 불량 로우 어드레스(FRA1)와 제2 불량 로우 어드레스(FRA2)를 수신하고, 수신된 제1 및 제2 불량 로우 어드레스들(FRA1, FRA2)을 비교할 수 있다. 가상 리페어 검출부(127)는 제1 불량 로우 어드레스(FRA1)와 제2 불량 로우 어드레스(FRA2)가 일치하면 비활성화된 제1 출력 신호(OUT1)를 생성하고, 제1 불량 로우 어드레스(FRA1)와 제2 불량 로우 어드레스(FRA2)가 일치하지 않으면 활성화된 제1 출력 신호(OUT1)를 생성할 수 있다.
제1 불량 로우 어드레스(FRA1)와 제2 불량 로우 어드레스(FRA2)가 일치하지 않으면, 해당 메모리 셀들은 제1 리페어 단위에 따라 리페어 동작이 수행되지 않았으나, 제2 리페어 단위에 따라 가상 리페어 동작이 수행된 것으로 볼 수 있다. 이때, 제1 출력 신호(OUT1)는 제1 리페어 단위에 따라 리페어 동작이 수행되지 않은 메모리 셀들에 대한, 가상 리페어 동작 여부를 나타내는 가상 리페어 검출 신호일 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 가상 리페어 검출부(127)는 제2 불량 로우 어드레스(FRA2)를 수신하고, 제2 불량 로우 어드레스(FRA2)가 돈 케어 비트를 포함하는 경우 활성화된 제1 출력 신호(OUT1)를 생성하고, 제2 불량 로우 어드레스(FRA2)가 돈 케어 비트를 포함하지 않는 경우 비활성화된 제1 출력 신호(OUT1)를 생성할 수 있다. 이때, 제1 출력 신호(OUT1)는 가상 리페어 동작 여부를 나타내는 신호일 수 있다.
또한, 일부 실시예들에서, 리페어 제어부(120A)는 제1 및 제2 불량 로우 어드레스들(FRA1, FRA2)을 패스/페일 판단부(150)에 제공할 수도 있다. 일 실시예에서, 패스/페일 판단부(150)는 제1 및 제2 불량 로우 어드레스들(FRA1, FRA2) 및 제2 모드 신호(MD2)를 기초로, 메모리 셀 어레이(110)에 대한 테스트 패스 여부를 판단할 수 있다. 일 실시예에서, 패스/페일 판단부(150)는 제1 및 제2 불량 로우 어드레스들(FRA1, FRA2)을 기초로 가상 리페어 검출 신호를 생성할 수 있고, 생성된 가상 리페어 검출 신호 및 제2 모드 신호(MD2)를 기초로, 메모리 셀 어레이(110)에 대한 테스트 패스 여부를 판단할 수 있다.
나아가, 일부 실시예들에서, 리페어 제어부(120A)는 제2 불량 로우 어드레스(FRA2)를 패스/페일 판단부(150)에 제공할 수도 있다. 일 실시예에서, 패스/페일 판단부(150)는 제2 불량 로우 어드레스(FRA1) 및 제2 모드 신호(MD2)를 기초로, 메모리 셀 어레이(110)에 대한 테스트 패스 여부를 판단할 수 있다. 일 실시예에서, 패스/페일 판단부(150)는 제2 불량 로우 어드레스(FRA2)를 기초로 가상 리페어 검출 신호를 생성할 수 있고, 생성된 가상 리페어 검출 신호 및 제2 모드 신호(MD2)를 기초로, 메모리 셀 어레이(110)에 대한 테스트 패스 여부를 판단할 수 있다.
도 11은 본 개시의 일 실시예에 따른, 도 9의 패스/페일 판단부(150)를 나타내는 블록도이다.
도 11을 참조하면, 패스/페일 판단부(150)는 논리 게이트(151) 및 패스/페일 체킹 로직(153)을 포함할 수 있다. 그러나, 패스/페일 판단부(150)의 구성은 이에 한정되지 않으며, 패스/페일 판단부(150)는 논리 게이트(151)과 패스/페일 체킹 로직(153) 사이에 다른 구성 요소들을 더 포함할 수도 있다.
논리 게이트(151)는 제1 출력 신호(OUT1) 및 제2 모드 신호(MD2)에 대한 논리 연산을 수행함으로써 제2 출력 신호(OUT)를 생성할 수 있다. 일 실시예에서, 논리 게이트(151)는 제1 출력 신호(OUT1) 및 제2 모드 신호(MD2)에 대해 논리 곱(AND) 연산을 수행함으로써, 제2 출력 신호(OUT2)를 생성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 논리 게이트(151)의 구성은 다양하게 변경될 수 있다.
패스/페일 체킹 로직(153)은 메모리 셀 어레이(110)로부터 수신된 독출 데이터(RD) 및 논리 게이트(151)의 제2 출력 신호(OUT2)를 기초로 메모리 셀 어레이(110)에 대한 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 구체적으로, 패스/페일 체킹 로직(153)은 칼럼 디코더(140)에 연결될 수 있고, 칼럼 디코더(140)로부터 독출 데이터(RD)를 수신할 수 있다.
일 실시예에서, 제2 출력 신호(OUT2)가 비활성화된 경우, 패스/페일 체킹 로직(153)은 일반 패스/페일 체킹 동작을 수행할 수 있다. 구체적으로, 패스/페일 체킹 로직(153)은 메모리 셀 어레이(110)로부터 독출된 데이터(RD)와 메모리 셀 어레이(110)에 기입한 데이터를 비교함으로써, 메모리 셀 어레이(110)의 메모리 셀들에 대한 일반 패스/페일 체킹 동작을 수행할 수 있다.
한편, 제2 출력 신호(OUT2)가 활성화된 경우, 패스/페일 체킹 로직(153)은 메모리 셀 어레이(110)로부터 독출된 데이터(RD)를 무시하고, 제2 출력 신호(OUT2)에 따라 패스/페일 체킹 동작을 수행할 수 있다. 구체적으로, 패스/페일 체킹 로직(153)은 제2 출력 신호(OUT2)가 활성화되면 패스 신호(PASS)를 디폴트로 출력할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 패스/페일 체킹 로직(153)은 제2 출력 신호(OUT2)가 활성화되면 페일 신호(FAIL)를 디폴트로 출력할 수도 있다.
도 12은 본 개시의 일 실시예에 따른 메모리 장치(200)를 나타내는 블록도이다.
도 12를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 리페어 제어부(220), 로우 디코더(230) 및 칼럼 디코더(240)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(200)는 도 1의 메모리 장치(100)의 변형 실시예이며, 중복된 설명은 생략하기로 한다.
메모리 셀 어레이(210)는 복수의 메모리 셀들이 배치되는 노말 영역(211) 및 복수의 리던던시 메모리 셀들이 배치되는 리던던시 영역(213)을 포함할 수 있다. 일 실시예에서, 리던던시 영역(213)은 워드 라인들(WL)의 연장 방향에 따라 노말 영역(211)에 인접하게 배치될 수 있다. 구체적으로, 노말 영역(211)은 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)의 교차 영역에 각각 배치되는 복수의 메모리 셀들을 포함하고, 리던던시 영역(213)은 복수의 워드 라인들(WL) 및 복수의 리던던시 비트 라인들(RBL)의 교차 영역에 각각 배치되는 복수의 리던던시 메모리 셀들을 포함할 수 있다.
노말 영역(211)에 배치되는 메모리 셀들 중 적어도 하나의 셀에 불량이 발생할 수 있으며, 노말 영역(211)에서 발생된 불량 셀은 리페어 동작에 의해 리던던시 영역(213)에 포함된 리던던시 메모리 셀에 의해 대체될 수 있다. 리페어 동작에 의해, 불량 셀에 기입 또는 독출되기로 예정된 데이터는 리던던시 메모리 셀에 기입 또는 독출될 수 있다.
본 실시예에서, 노말 영역(211)의 불량 셀을 포함하는 칼럼을, 리던던시 영역(213)의 리던던시 칼럼로 대체하는 칼럼 리페어 방법에 따라 리페어 동작이 수행될 수 있다. 일 실시예에서, 리페어 단위는 비트 라인일 수 있고, 이에 따라, 불량 셀을 포함하는 비트 라인을 리던던시 비트 라인으로 대체할 수 있다. 일 실시예에서, 리페어 단위는 비트 라인 그룹일 수 있고, 이에 따라, 불량 셀을 포함하는 비트 라인 그룹을 리던던시 비트 라인 그룹으로 대체할 수 있다. 예를 들어, 비트 라인 그룹은 2개, 4개, 8개 또는 16개 등의 비트 라인들에 대응할 수 있다. 리페어 단위가 2개의 비트 라인들인 경우, 노말 영역(211)에 포함된 불량 셀을 포함하는 2개의 비트 라인들은 리던던시 영역(213)에 포함된 2개의 리던던시 비트 라인들로 대체될 수 있다. 리페어 단위가 4개의 비트 라인들인 경우, 노말 영역(211)에 포함된 불량 셀을 포함하는 4개의 비트 라인들은 리던던시 영역(213)에 포함된 4개의 리던던시 비트 라인들로 대체될 수 있다.
리페어 제어부(220)는 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 제어할 수 있다. 구체적으로, 리페어 제어부(220)는 액세스하고자 하는 메모리 셀의 입력 어드레스, 예를 들어, 칼럼 어드레스(CA)가 불량 셀에 대응하는 경우 제1 리페어 단위에 따라 리페어 동작을 제어할 수 있다. 더욱 상세하게는, 리페어 제어부(220)는 칼럼 어드레스(CA)가 불량 셀에 대응하는 경우 칼럼 매칭 신호(CM)를 생성할 수 있고, 생성된 칼럼 매칭 신호(CM)를 칼럼 디코더(240)에 제공할 수 있다. 이에 따라, 칼럼 디코더(240)는 칼럼 매칭 신호(CM)에 응답하여 제1 리페어 단위에 따른 리던던시 비트 라인들(RBL)을 활성화시킬 수 있다.
또한, 리페어 제어부(220)는 리페어 동작이 완료되면, 제1 리페어 단위를 제2 리페어 단위로 변경할 수 있다. 일 실시예에서, 리페어 제어부(220)는 외부로부터 수신된 제1 모드 신호(MD1)에 응답하여 제1 리페어 단위를 제2 리페어 단위로 변경할 수 있다. 예를 들어, 제1 리페어 단위는 n개의 비트 라인일 수 있고, n은 자연수일 수 있다. 또한, 예를 들어, 제2 리페어 단위는 m개의 비트 라인일 수 있고, m은 n보다 큰 자연수일 수 있다.
로우 디코더(230)는 로우 어드레스(RA)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있고, 선택한 워드 라인을 활성화할 수 있다. 칼럼 디코더(240)는 칼럼 어드레스(CA)에 응답하여 복수의 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있고, 선택한 비트 라인을 활성화할 수 있다. 또한, 칼럼 디코더(240)는 칼럼 매칭 신호(CM)에 응답하여, 복수의 리던던시 비트 라인들(RBL) 중 일부 리던던시 비트 라인을 선택할 수 있고, 선택한 리던던시 비트 라인을 활성화할 수 있다. 구체적으로, 칼럼 디코더(240)는 칼럼 매칭 신호(CM)에 응답하여, 칼럼 어드레스(CA)를 디스에이블시키고, 리던던시 칼럼 라인을 활성화할 수 있다.
도 13은 본 개시의 일 실시예에 따른, 도 12의 리페어 제어부(220)를 나타내는 블록도이다.
도 13을 참조하면, 리페어 제어부(220)는 불량 어드레스 저장부(221), 리페어 단위 결정부(223) 및 칼럼 어드레스 비교부(225)를 포함할 수 있다. 도 13에서는 불량 어드레스 저장부(221)가 메모리 장치(200) 내의 리페어 제어부(220)에 포함되는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 불량 어드레스 저장부(221)는 메모리 장치(200) 내에서 리페어 제어부(220)와 별도로 구비될 수 있다. 또한, 불량 어드레스 저장부(221)는 메모리 장치(200)의 외부, 예컨대 메모리 컨트롤러 또는 테스트 장치에 포함될 수도 있다. 이하에서는, 도 12 및 도 13을 참조하여 리페어 제어부(220)의 구성 및 동작에 대해 상술하기로 한다.
불량 어드레스 저장부(221)는 메모리 셀 어레이(210)의 노말 영역(211)에서 발생되는 적어도 하나의 불량 셀의 위치 정보, 즉, 어드레스 정보(이하에서는 '제1 불량 어드레스'라고 지칭함)를 저장한다. 일 실시예예서, 불량 셀의 위치 정보는 불량 셀의 칼럼 어드레스 정보, 즉, 제1 불량 칼럼 어드레스(FCA1)일 수 있다. 이하에서는, 불량 어드레스 저장부(221)가 제1 불량 칼럼 어드레스(FCA1)를 저장하는 실시예에 대해 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 불량 어드레스 저장부(221)는 불량 셀의 로우 어드레스 정보도 저장할 수 있다.
또한, 불량 어드레스 저장부(221)에 저장되는 제1 불량 칼럼 어드레스(FCA1)는 업데이트 될 수 있다. 예컨대, 메모리 장치(200)의 계속적인 사용으로 인해 추가적으로 발생되는 불량 셀들의 위치 정보가 불량 어드레스 저장부(221)에 업데이트 될 수 있다. 또한, 메모리 장치(200)의 패키지 후에 발생되는 추가적인 불량 셀들의 위치 정보도 불량 어드레스 저장부(221)에 업데이트 될 수 있다. 이러한 불량 셀의 위치 정보는, 메모리 장치(200)의 불량 비트 발생 여부에 대한 테스트를 통해 얻을 수 있다. 이러한 테스트는 메모리 장치(200)의 패키지 전, 즉 웨이퍼 레벨에서 수행될 수 있고, 메모리 장치(200)의 패키지 후에도 수행될 수 있다. 즉, 본 발명에 따른 리페어 제어부(220)를 통해 포스트 패키지 리페어도 수행될 수 있다. 한편, 불량 어드레스 저장부(221)은 메모리 셀 어레이(210)의 리던던시 영역(213)에서 발생되는 적어도 하나의 불량 리던던시 메모리 셀의 위치 정보를 저장할 수 있고, 불량 리던던시 메모리 셀의 위치 정보도 메모리 장치(200)의 테스트를 통해 업데이트 될 수 있다.
불량 어드레스 저장부(221)는 비휘발성 메모리 소자들로 구성되어 제1 불량 칼럼 어드레스(FCA1)를 저장할 수 있다. 예를 들어, 불량 어드레스 저장부(221)은 안티퓨즈(AF)들로 구성되어 제1 불량 칼럼 어드레스(FCA1)를 저장할 수 있다. 도 3 및 도 4를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
리페어 단위 결정부(223)는 외부로부터 수신된 제1 모드 신호(MD1)에 응답하여, 리페어 단위를 제1 리페어 단위 또는 제2 리페어 단위로 결정할 수 있다. 구체적으로, 리페어 단위 결정부(223)는 제1 모드 신호(MD1)가 비활성화되면 제1 불량 칼럼 어드레스(FCA1)를 출력할 수 있고, 제1 모드 신호(MD1)가 활성화되면 제1 불량 칼럼 어드레스(FCA1) 중, 제1 모드 신호에 따른 일부 비트를 돈 케어함으로써 제2 불량 칼럼 어드레스(FCA2)를 출력할 수 있다. 이에 대해, 도 14 및 도 15를 참조하여 자세하게 설명하기로 한다.
칼럼 어드레스 비교부(225)는 제1 불량 칼럼 어드레스(FCA1) 또는 제2 불량 칼럼 어드레스(FCA2)를 입력 칼럼 어드레스(CA)와 비교할 수 있다. 구체적으로, 제1 모드 신호(MD1)가 비활성화되면, 칼럼 어드레스 비교부(225)는 제1 불량 칼럼 어드레스(FCA1)와 입력 칼럼 어드레스(CA)를 비교하고, 비교 결과, 제1 불량 칼럼 어드레스(FCA1)와 입력 칼럼 어드레스(CA)가 일치하면 칼럼 매칭 신호(CM)를 출력할 수 있다. 제1 모드 신호(MD1)가 활성화되면, 칼럼 어드레스 비교부(225)는 제2 불량 칼럼 어드레스(FCA2)와 입력 칼럼 어드레스(CA)를 비교하고, 비교 결과, 제2 불량 칼럼 어드레스(FCA2)와 입력 칼럼 어드레스(CA)가 일치하면 칼럼 매칭 신호(CM)를 출력할 수 있다.
도 14는 본 개시의 일 실시예에 따른, 리페어 단위 변경의 일 예를 나타낸다.
도 14를 참조하면, 참조부호 '14a'은 제1 테스트 결과를 기초로, 제1 리페어 단위에 따른 제1 리페어 동작의 예를 나타내고, 참조부호 '14b'는 제2 테스트 단계에서의 제2 리페어 단위에 따른 가상 리페어 동작의 예를 나타낸다. 예를 들어, 제1 리페어 단위는 2개의 비트 라인들이고, 제2 리페어 단위는 4개의 비트 라인들일 수 있다. 이하에서는, 도 13 및 도 14를 참조하여 본 실시예에 따른 리페어 단위 변경 동작에 대해 상술하기로 한다.
제1 테스트 단계에서 노말 영역(211)에서 불량 셀(FC)이 발생하면, 제1 리페어 단위에 따라, 노말 영역(211)의 불량 셀(FC)이 배치된 제1 비트 라인(BL0) 및 제1 비트 라인(BL0)에 인접한 제2 비트 라인(BL1)을, 리던던시 영역(213)의 제1 및 제2 리던던시 비트 라인들(RBL0, RBL1)로 대체할 수 있다. 이때, 제1 모드 신호(MD1)는 비활성화될 수 있다.
예를 들어, 제2 테스트 단계에서 제3 비트 라인(BL2)을 인에이블하여 제2 비트 라인(BL1)에 미치는 영향을 테스트하는 경우, 제2 비트 라인(BL1)은 제1 리페어 동작에 의해 제2 리던던시 비트 라인(RBL1)으로 대체되었기 때문에, 제2 테스트는 제대로 수행될 수 없다. 따라서, 제2 테스트를 수행하기 위한 테스트 알고리즘을 수정하거나 또는 테스트 시퀀스를 변경해야 할 수 있다.
그러나, 본 실시예에 따르면, 제2 테스트 단계에서 제1 모드 신호(MD1)가 활성화될 수 있고, 이에 따라, 리페어 단위는 제2 리페어 단위로 변경될 수 있다. 제2 리페어 단위에 따라, 노말 영역(211)의 제1 내지 제4 비트 라인들(BL0 내지 BL3)은 가상 리페어 동작에 의해, 리던던시 영역(213)의 제1 내지 제4 리던던시 비트 라인들(RBL0 내지 RBL3)로 대체된 것으로 볼 수 있다. 이때, 제2 테스트 단계에서 제3 리던던시 비트 라인(RBL2)을 인에이블하여 제2 리던던시 비트 라인(RBL1)에 미치는 영향을 테스트할 수 있다. 따라서, 제2 테스트를 수행하기 위한 테스트 알고리즘을 수정하거나 또는 테스트 시퀀스를 변경하지 않고, 제2 테스트를 수행할 수 있다.
도 15는 도 14의 예에 따른 리페어 단위 결정부의 동작을 나타낸다.
도 15를 참조하면, 참조부호 '15a'은 제1 모드 신호(MD1)가 비활성화된 경우 리페어 단위 결정부(223)의 출력을 나타내고, 참조부호 '15b'는 제1 모드 신호(MD1)가 활성화된 경우 리페어 단위 결정부(223)의 출력을 나타낸다. 예를 들어, 제1 리페어 단위는 2개의 비트 라인들이고, 제2 리페어 단위는 4개의 비트 라인들일 수 있다. 이하에서는, 도 13 내지 도 15를 참조하여 본 실시예에 따른 리페어 단위 결정부(223)의 동작에 대해 상술하기로 한다.
리페어 단위 결정부(223)는 제1 모드 신호(MD1)가 비활성화된 경우 제1 불량 칼럼 어드레스(FCA1)를 출력할 수 있다. 여기서, 제1 불량 칼럼 어드레스(FCA1)는 칼럼 어드레스의 최하위비트, 예를 들어, CA0를 돈 케어하도록 설정될 수 있고, 이에 따라, 제1 및 제2 비트 라인들(BL0, BL1)은 불량 칼럼에 대응할 수 있다. 따라서, 도 14의 참조부호 '14a'에 예시된 바와 같이, 제1 및 제2 비트 라인들(BL0, BL1)은 제1 및 제2 리던던시 비트 라인들(RBL0, RBL1)로 대체될 수 있다.
리페어 단위 결정부(223)는 제1 모드 신호(MD1)가 활성화된 경우 제2 불량 칼럼 어드레스(FCA2)를 출력할 수 있다. 여기서, 제2 불량 칼럼 어드레스(FCA2)는 칼럼 어드레스의 최하위비트, 예를 들어, CA0 및 차하위비트, 예를 들어, CA1를 돈 케어하도록 설정될 수 있고, 이에 따라, 제1 내지 제4 비트 라인들(BL0 내지 BL3)은 불량 칼럼에 대응할 수 있다. 따라서, 도 14의 참조부호 '14b'에 예시된 바와 같이, 제1 내지 제4 비트 라인들(BL0 내지 BL3)은 제1 내지 제4 리던던시 비트 라인들(RBL0 내지 RBL3)로 대체된 것으로 볼 수 있다.
도 14 및 도 15를 참조하여 상술된 바와 같이, 본 실시예에 따르면 제1 테스트 결과 불량 셀이 발생하면, 불량 셀에 대해 제1 리페어 단위에 따라 제1 리페어 동작을 수행하고, 제1 리페어 동작이 완료되면 리페어 단위를 제1 리페어 단위에서 제2 리페어 단위로 변경할 수 있다. 이와 같이, 본 실시예에 따르면, 리페어 단위를 가변적으로 결정함으로써 후속 테스트 단계에서 테스트 알고리즘을 수정하거나 테스트 시퀀스를 변경하지 않더라도 후속 테스트를 수행할 수 있으므로, 테스트 효율성이 향상될 수 있다. 구체적으로, 본 실시예에 따르면, 제1 리페어 동작에 의해 일부 칼럼들이 리던던시 칼럼들로 대체되더라도, 제2 테스트 단계에서 별도의 테스트 알고리즘 수정이나 테스트 시퀀스 변경 없이 제1 리페어 동작이 수행되지 않은 칼럼들이 제1 리페어 동작이 수행된 칼럼들에 미치는 영향을 테스트할 수 있다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치(200A)를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(200A)는 메모리 셀 어레이(210), 리페어 제어부(220A), 로우 디코더(230), 칼럼 디코더(240) 및 패스/페일 판단부(250)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(200A)는 도 12의 메모리 장치(200)의 변형 실시예로서, 도 12의 메모리 장치(200)에 비해 패스/페일 판단부(250)를 더 포함할 수 있다. 도 12 내지 도 15를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
리페어 제어부(220A)는 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 제어할 수 있고, 리페어 동작이 완료되면 제1 리페어 단위를 제2 리페어 단위로 변경할 수 있다. 또한, 리페어 제어부(220A)는 제1 리페어 단위에 따른 리페어 동작 시에는 리페어 되지 않았으나, 제2 리페어 단위에 따라 가상 리페어 된 메모리 셀들(예를 들어, 도 14의 제3 및 제4 비트 라인들(BL3, BL4)에 연결된 메모리 셀들)에 대한 정보를 나타내는 제1 출력 신호(OUT1)를 출력할 수 있다.
본 실시예에 따른 리페어 제어부(220A)는 도 10의 리페어 제어부(120A)와 유사하게 구성될 수 있고, 도 10을 참조하여 상술된 내용은 본 실시예에도 유사하게 적용될 수 있다. 구체적으로, 리페어 제어부(220A)는 도 13의 리페어 제어부(220)의 구성과 비교하여 가상 리페어 검출부를 더 포함하도록 구성될 수 있다.
패스/페일 판단부(250)는 리페어 제어부(220A)로부터 수신된 제1 출력 신호(OUT1) 및 외부로부터 수신된 제2 모드 신호(MD2)를 기초로, 메모리 셀 어레이(110)에 대한 테스트 패스 여부를 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)을 출력할 수 있다. 제2 모드 신호(MD2)는 제1 테스트 단계에서 비활성화될 수 있고, 제2 테스트 단계에서 활성화될 수 있다. 예를 들어, 제2 모드 신호(MD2)는 테스트 장치 또는 메모리 컨트롤러로부터 수신될 수 있다.
제2 모드 신호(MD2)가 비활성화된 경우, 패스/페일 판단부(250)는 일반 패스/페일 판단 동작을 수행할 수 있다. 구체적으로, 패스/페일 판단부(250)는 메모리 셀 어레이(210)로부터 독출된 데이터(RD)와 메모리 셀 어레이(210)에 기입한 데이터를 비교함으로써, 메모리 셀 어레이(210)의 메모리 셀들에 대한 일반 패스/페일 판단 동작을 수행할 수 있다.
한편, 제2 모드 신호(MD2)가 활성화된 경우, 패스/페일 판단부(250)는 제1 출력 신호(OUT1)에 따라 패스/페일 판단 동작을 수행할 수 있다. 구체적으로, 패스/페일 판단부(250)는 제1 출력 신호(OUT1)를 기초로 제2 리페어 단위에 따라 가상 리페어 동작이 수행된 메모리 셀들에 대해 디폴트로 패스 신호(PASS)를 출력할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 패스/페일 판단부(250)는 는 제1 출력 신호(OUT1)를 기초로 제2 리페어 단위에 따라 가상 리페어 동작이 수행된 메모리 셀들에 대해 디폴트로 페일 신호(FAIL)를 출력할 수도 있다.
예를 들어, 도 14의 제3 및 제4 비트 라인들(BL2, BL3)은 실제로 제1 리페어 동작이 수행되지 않았지만, 제2 테스트 단계에서 제2 리페어 단위에 따라 리페어 동작이 수행된 것으로 보고 제2 테스트를 진행할 수 있다. 이때, 제3 및 제4 비트 라인들(BL2, BL3)에 연결된 메모리 셀들은 독출된 데이터(RD)에 관계 없이 패스된 것으로 결정하고, 패스 신호(PASS)를 출력할 수 있다. 이에 따라, 제1 리페어 동작이 수행되지 않았으나 가상 리페어 동작이 수행된 메모리 셀들에 대한 테스트 오류를 방지할 수 있다.
본 실시예에 따른 패스/페일 판단부(250)는 도 11의 패스/페일 판단부(150)와 유사하게 구성될 수 있고, 도 11을 참조하여 상술된 내용은 본 실시예에도 유사하게 적용될 수 있다. 구체적으로, 패스/페일 판단부(250)는 제1 출력 신호(OUT1) 및 제2 모드 신호(MD2)에 대해 논리 연산을 수행하여 제2 출력 신호를 생성하는 논리 게이트, 및 제2 출력 신호 및 독출 결과(RD)를 기초로 패스/페일 체킹 동작을 수행하는 패스/페일 체킹 로직을 포함하도록 구성될 수 있다.
도 17은 본 개시의 일 실시예에 따른 메모리 장치(300)를 나타내는 블록도이다.
도 17을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 리페어 제어부(320), 로우 디코더(330) 및 칼럼 디코더(340)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(300)는 도 1의 메모리 장치(100)의 변형 실시예이며, 중복된 설명은 생략하기로 한다.
메모리 셀 어레이(310)는 복수의 메모리 셀들이 배치되는 노말 영역(311) 및 복수의 리던던시 메모리 셀들이 배치되는 리던던시 영역(313)을 포함할 수 있다. 일 실시예에서, 리던던시 영역(313)은 워드 라인들(WL)의 연장 방향 및 비트 라인(BL)의 연장 방향에 따라 노말 영역(311)에 인접하게 배치될 수 있다. 구체적으로, 노말 영역(311)은 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)의 교차 영역에 각각 배치되는 복수의 메모리 셀들을 포함하고, 리던던시 영역(313)은 복수의 워드 라인들(WL) 및 복수의 리던던시 비트 라인들(RBL)의 교차 영역, 복수의 리던던시 워드 라인들(RWL) 및 복수의 비트 라인들(BL)의 교차 영역 및 복수의 리던던시 워드 라인들(RWL) 및 복수의 리던던시 비트 라인들(RBL)의 교차 영역에 각각 배치되는 복수의 리던던시 메모리 셀들을 포함할 수 있다.
노말 영역(311)에 배치되는 메모리 셀들 중 적어도 하나의 셀에 불량이 발생할 수 있으며, 노말 영역(311)에서 발생된 불량 셀은 리페어 동작에 의해 리던던시 영역(313)에 포함된 리던던시 메모리 셀에 의해 대체될 수 있다. 리페어 동작에 의해, 불량 셀에 기입 또는 독출되기로 예정된 데이터는 리던던시 메모리 셀에 기입 또는 독출될 수 있다.
본 실시예에서, 노말 영역(311)의 불량 셀을, 리던던시 영역(313)의 리던던시 메모리 셀로 대체하는 메모리 셀 리페어 방법에 따라 리페어 동작이 수행될 수 있다. 일 실시예에서, 리페어 단위는 메모리 셀일 수 있고, 이에 따라, 불량 셀을 리던던시 메모리 셀로 대체할 수 있다. 일 실시예에서, 리페어 단위는 메모리 셀 그룹일 수 있고, 이에 따라, 불량 셀을 포함하는 메모리 셀 그룹을 리던던시 메모리 셀 그룹으로 대체할 수 있다. 예를 들어, 메모리 셀 그룹은 비트 라인 방향으로 인접한 복수의 메모리 셀들에 대응할 수 있다. 다른 예를 들어, 메모리 셀 그룹은 워드 라인 방향으로 인접한 복수의 메모리 셀들에 대응할 수 있다. 또 다른 예를 들어, 메모리 셀 그룹은 비트 라인 및 워드 라인 방향으로 인접한 복수의 메모리 셀들에 대응할 수 있다.
리페어 제어부(320)는 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 제어할 수 있다. 구체적으로, 리페어 제어부(320)는 액세스하고자 하는 메모리 셀의 입력 어드레스가 불량 셀에 대응하는 경우 제1 리페어 단위에 따라 리페어 동작을 제어할 수 있다. 더욱 상세하게는, 리페어 제어부(320)는 칼럼 어드레스(CA)가 불량 셀에 대응하는 경우 칼럼 매칭 신호(CM)를 생성할 수 있고, 생성된 칼럼 매칭 신호(CM)를 칼럼 디코더(240)에 제공할 수 있다. 이에 따라, 칼럼 디코더(240)는 칼럼 매칭 신호(CM)에 응답하여 제1 리페어 단위에 따른 리던던시 비트 라인들(RBL)을 활성화시킬 수 있다. 또한, 리페어 제어부(320)는 로우 어드레스(RA)가 불량 셀에 대응하는 경우 로우 매칭 신호(RM)를 생성할 수 있고, 생성된 로우 매칭 신호(RM)를 로우 디코더(330)에 제공할 수 있다. 이에 따라, 로우 디코더(330)는 로우 매칭 신호(RM)에 응답하여 제1 리페어 단위에 따른 리던던시 워드 라인들(RWL)을 활성화시킬 수 있다
또한, 리페어 제어부(320)는 리페어 동작이 완료되면, 제1 리페어 단위를 제2 리페어 단위로 변경할 수 있다. 일 실시예에서, 리페어 제어부(320)는 외부로부터 수신된 제1 모드 신호(MD1)에 응답하여 제1 리페어 단위를 제2 리페어 단위로 변경할 수 있다. 예를 들어, 제1 리페어 단위는 n개의 메모리 셀일 수 있고, n은 자연수일 수 있다. 또한, 예를 들어, 제2 리페어 단위는 m개의 메모리 셀들일 수 있고, m은 n보다 큰 자연수일 수 있다.
로우 디코더(330)는 로우 어드레스(RA)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있고, 선택한 워드 라인을 활성화할 수 있다. 또한, 로우 디코더(330)는 로우 매칭 신호(RM)에 응답하여, 복수의 리던던시 워드 라인들(RWL) 중 일부 리던던시 워드 라인을 선택할 수 있고, 선택한 리던던시 워드 라인을 활성화할 수 있다. 구체적으로, 로우 디코더(330)는 로우 매칭 신호(RM)에 응답하여, 로우 어드레스(RA)를 디스에이블시키고, 리던던시 워드 라인을 활성화할 수 있다.
칼럼 디코더(340)는 칼럼 어드레스(CA)에 응답하여 복수의 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있고, 선택한 비트 라인을 활성화할 수 있다. 또한, 칼럼 디코더(340)는 칼럼 매칭 신호(CM)에 응답하여, 복수의 리던던시 비트 라인들(RBL) 중 일부 리던던시 비트 라인을 선택할 수 있고, 선택한 리던던시 비트 라인을 활성화할 수 있다. 구체적으로, 칼럼 디코더(340)는 칼럼 매칭 신호(CM)에 응답하여, 칼럼 어드레스(CA)를 디스에이블시키고, 리던던시 비트 라인을 활성화할 수 있다.
도 18은 본 개시의 일 실시예에 따른, 도 17의 리페어 제어부(320)를 나타내는 블록도이다.
도 18을 참조하면, 리페어 제어부(320)는 불량 어드레스 저장부(321), 리페어 단위 결정부(323), 로우 어드레스 비교부(325) 및 칼럼 어드레스 비교부(327)를 포함할 수 있다. 도 18에서는 불량 어드레스 저장부(321)가 메모리 장치(300) 내의 리페어 제어부(320)에 포함되는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 불량 어드레스 저장부(321)는 메모리 장치(300) 내에서 리페어 제어부(320)와 별도로 구비될 수 있다. 또한, 불량 어드레스 저장부(321)는 메모리 장치(300)의 외부, 예컨대 메모리 컨트롤러 또는 테스트 장치에 포함될 수도 있다. 이하에서는, 도 17 및 도 18을 참조하여 리페어 제어부(320)의 구성 및 동작에 대해 상술하기로 한다.
불량 어드레스 저장부(321)는 메모리 셀 어레이(310)의 노말 영역(311)에서 발생되는 적어도 하나의 불량 셀의 위치 정보, 즉, 어드레스 정보(이하에서는 '제1 불량 어드레스'라고 지칭함)를 저장한다. 일 실시예예서, 불량 셀의 위치 정보는 불량 셀의 로우 어드레스 정보, 즉, 제1 불량 로우 어드레스(FRA1), 및 불량 셀의 칼럼 어드레스 정보, 즉, 제1 불량 칼럼 어드레스(FCA1)일 수 있다.
불량 어드레스 저장부(321)는 비휘발성 메모리 소자들로 구성되어 제1 불량 로우 어드레스(FRA1) 및 제1 불량 칼럼 어드레스(FCA1)를 저장할 수 있다. 예를 들어, 불량 어드레스 저장부(321)은 안티퓨즈(AF)들로 구성되어 제1 불량 로우 어드레스(FRA1) 및 제1 불량 칼럼 어드레스(FCA1)를 저장할 수 있다. 도 3 및 도 4를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
리페어 단위 결정부(323)는 외부로부터 수신된 제1 모드 신호(MD1)에 응답하여, 리페어 단위를 제1 리페어 단위 또는 제2 리페어 단위로 결정할 수 있다. 구체적으로, 리페어 단위 결정부(323)는 제1 모드 신호(MD1)가 비활성화되면 제1 불량 로우 어드레스(FRA1) 및 제1 불량 칼럼 어드레스(FCA1)를 출력할 수 있고, 제1 모드 신호(MD1)가 활성화되면 제1 불량 로우 어드레스(FRA1) 중, 제1 모드 신호에 따른 일부 비트를 돈 케어함으로써 제2 불량 로우 어드레스(FRA2)를 출력할 수 있고, 제1 불량 칼럼 어드레스(FCA1) 중, 제1 모드 신호에 따른 일부 비트를 돈 케어함으로써 제2 불량 칼럼 어드레스(FCA2)를 출력할 수 있다.
로우 어드레스 비교부(325)는 제1 불량 로우 어드레스(FRA1) 또는 제2 불량 로우 어드레스(FRA2)를 입력 로우 어드레스(RA)와 비교할 수 있다. 구체적으로, 제1 모드 신호(MD1)가 비활성화되면, 로우 어드레스 비교부(325)는 제1 불량 로우 어드레스(FRA1)와 입력 로우 어드레스(RA)를 비교하고, 비교 결과, 제1 불량 로우 어드레스(FRA1)와 입력 로우 어드레스(RA)가 일치하면 로우 매칭 신호(RM)를 출력할 수 있다. 제1 모드 신호(MD1)가 활성화되면, 로우 어드레스 비교부(325)는 제2 불량 로우 어드레스(FRA2)와 입력 로우 어드레스(RA)를 비교하고, 비교 결과, 제2 불량 로우 어드레스(FRA2)와 입력 로우 어드레스(RA)가 일치하면 로우 매칭 신호(RM)를 출력할 수 있다.
칼럼 어드레스 비교부(327)는 제1 불량 칼럼 어드레스(FCA1) 또는 제2 불량 칼럼 어드레스(FCA2)를 입력 칼럼 어드레스(CA)와 비교할 수 있다. 일 실시예에서, 칼럼 어드레스 비교부(327)는 로우 매칭 신호(RM)에 응답하여 활성화될 수 있다. 구체적으로, 칼럼 어드레스 비교부(327)는 로우 매칭 신호(RM)가 비활성화되면 칼럼 어드레스 비교 동작을 수행하지 않고, 로우 매칭 신호(RM)가 활성화되면 칼럼 어드레스 비교 동작을 수행할 수 있다.
구체적으로, 제1 모드 신호(MD1)가 비활성화되면, 칼럼 어드레스 비교부(327)는 제1 불량 칼럼 어드레스(FCA1)와 입력 칼럼 어드레스(CA)를 비교하고, 비교 결과, 제1 불량 칼럼 어드레스(FCA1)와 입력 칼럼 어드레스(CA)가 일치하면 칼럼 매칭 신호(CM)를 출력할 수 있다. 제1 모드 신호(MD1)가 활성화되면, 칼럼 어드레스 비교부(327)는 제2 불량 칼럼 어드레스(FCA2)와 입력 칼럼 어드레스(CA)를 비교하고, 비교 결과, 제2 불량 칼럼 어드레스(FCA2)와 입력 칼럼 어드레스(CA)가 일치하면 칼럼 매칭 신호(CM)를 출력할 수 있다.
본 실시예에 따르면 제1 테스트 결과 불량 셀이 발생하면, 불량 셀에 대해 제1 리페어 단위에 따라 제1 리페어 동작을 수행하고, 제1 리페어 동작이 완료되면 리페어 단위를 제1 리페어 단위에서 제2 리페어 단위로 변경할 수 있다. 이와 같이, 본 실시예에 따르면, 리페어 단위를 가변적으로 결정함으로써 후속 테스트 단계에서 테스트 알고리즘을 수정하거나 테스트 시퀀스를 변경하지 않더라도 후속 테스트를 수행할 수 있으므로, 테스트 효율성이 향상될 수 있다. 구체적으로, 본 실시예에 따르면, 제1 리페어 동작에 의해 일부 메모리 셀들이 리던던시 메모리 셀들로 대체되더라도, 제2 테스트 단계에서 별도의 테스트 알고리즘 수정이나 테스트 시퀀스 변경 없이 제1 리페어 동작이 수행되지 않은 메모리 셀들이 제1 리페어 동작이 수행된 메모리 셀들에 미치는 영향을 테스트할 수 있다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치에 대한 테스트 방법을 나타내는 블록도이다.
도 19를 참조하면, 본 실시예에 따른 메모리 장치의 테스트 방법은 복수의 테스트 단계들을 포함할 수 있고, 예를 들어, 도 1, 도 9, 도 12, 도 16 또는 도 17의 메모리 장치(100, 100A, 200, 200A, 300)에 대한 테스트 방법에 대응할 수 있다. 도 1 내지 도 18을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
단계 S110에서, 메모리 장치에 대해 제1 테스트를 수행한다. 일 실시예에서, 제1 테스트는 웨이퍼 레벨 테스트일 수 있다. 다른 실시예에서, 제1 테스트는 포스트 패키지 테스트일 수 있다.
단계 S120에서, 메모리 장치에 불량 셀이 발생했는지 판단한다. 구체적으로, 메모리 장치 내의 메모리 셀 어레이의 노말 영역에 불량 셀이 발생했는지 판단할 수 있다. 판단 결과, 불량 셀이 발생한 경우 단계 S130을 수행하고, 불량 셀이 발생하지 않은 경우 단계 S150을 수행할 수 있다.
단계 S130에서, 제1 리페어 단위에 따라 제1 리페어 동작을 수행한다. 일 실시예에서, 제1 리페어 단위는 로우 단위이고, 불량 셀을 포함하는 로우를 제1 리페어 동작에 의해 리던던시 로우로 대체할 수 있다. 일 실시예에서, 제1 리페어 단위는 칼럼 단위이고, 불량 셀을 포함하는 칼럼을 제1 리페어 동작에 의해 리던던시 칼럼으로 대체할 수 있다. 일 실시예에서, 제1 리페어 단위는 메모리 셀 단위이고, 불량 셀을 제1 리페어 동작에 의해 리던던시 셀로 대체할 수 있다.
단계 S140에서, 제1 모드 신호에 응답하여, 제1 리페어 단위를 제2 리페어 단위로 변경한다. 여기서, 제1 모드 신호는 외부로부터 수신되고, 예를 들어, 테스트 장치 또는 메모리 컨트롤러로부터 수신될 수 있다. 일 실시예에서, 제1 리페어 단위는 n개의 워드 라인이고, 제2 리페어 단위는 m개의 워드 라인들일 수 있다. 일 실시예에서, 제1 리페어 단위는 n개의 비트 라인이고, 제2 리페어 단위는 m개의 비트 라인들일 수 있다. 일 실시예에서, 제1 리페어 단위는 n개의 메모리 셀이고, 제2 리페어 단위는 m개의 메모리 셀들일 수 있다. 이때, n과 m은 자연수이며, m은 n보다 클 수 있다.
단계 S150에서, 메모리 장치에 대해 제2 테스트를 수행한다. 일 실시예에서, 제2 테스트는 웨이퍼 레벨 테스트일 수 있다. 다른 실시예에서, 제2 테스트는 포스트 패키지 테스트일 수 있다.
도 20은 본 개시의 일 실시예에 따른 테스트 시스템(1000)을 나타내는 블록도이다.
도 20을 참조하면, 테스트 시스템(1000)은 메모리 장치(1100) 및 테스트 장치(1200)를 포함할 수 있다. 이때, 메모리 장치(1100)는 DUT(Device Under Test)라고 지칭될 수 있다. 메모리 장치(1100)는 도 1, 도 9, 도 12, 도 16 또는 도 17의 메모리 장치(100, 100A, 200, 200A, 300)에 대응할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 메모리 장치(1100)는 메모리 모듈일 수 있다.
테스트 장치(1200)는 테스트 동작을 수행하기 위한 커맨드를 메모리 장치(1100)에 전달할 수 있다. 일 실시예에서, 테스트 장치(1200)는 테스트 데이터 및 테스트 모드 레지스터 세트(Test Mode Register Set, TMRS) 정보를 메모리 장치(1100)에 전달할 수 있다.
메모리 장치(1100)는 수신된 커맨드에 따라 테스트 동작을 수행할 수 있다. 일 실시예에서, 메모리 장치(1100)는 테스트 모드 레지스터 세트 정보에 따라 읽혀진 데이터의 에러를 검출할 수 있다. 일 실시예에서, 메모리 장치(1100)는 리페어 제어부(1140)를 포함할 수 있고, 리페어 제어부(1140)는 불량 셀에 대해 리던던시 리페어 동작을 수행할 수 있다. 예를 들어, 리페어 제어부(1140)는 도 1, 도 9, 도 12, 도 16 또는 도 17의 리페어 제어부(120, 120A, 220, 220A, 320)와 같이 구현될 수 있다. 또한, 메모리 장치(1100)는 ECC(Error Correction Code) 엔진을 더 포함할 수 있고, 검출된 에러를 정정하고, 정정된 데이터를 테스트 장치(1200)로 전송할 수 있다.
도 21은 본 개시의 일 실시예에 따른 메모리 장치(1100)를 상세하게 나타내는 블록도이다. 도 21을 참조하면, 반도체 메모리 장치(1100)는 본 개시의 실시예들에 따른 메모리 셀 어레이(1101)를 구동하기 위한 각종 회로 블록들을 구비할 수 있다. 메모리 셀 어레이(1101)는 DRAM 셀들을 포함할 수 있다.
타이밍 레지스터(1102)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(1102)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.
타이밍 레지스터(1102)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(1104)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(1104)에 저장될 수 있다. 프로그래밍 레지스터(1104)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(1106)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(1106)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(1108)를 통하여 칼럼 디코더(1110)나 출력 버퍼(1112)로 제공할 수 있다.
어드레스 레지스터(1120)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(1122)를 통하여 로우 디코더(1124)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(1108)를 통하여 칼럼 디코더(1110)로 제공될 수 있다. 로우 어드레스 버퍼(1122)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(1124)로 제공할 수 있다. 또한, 어드레스 레지스터(1120)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(1126)로 제공할 수 있다.
로우 디코더(1124)는 로우 어드레스 버퍼(1122)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1101)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(1110)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1101)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일 예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(1100)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.
센스 엠프(1130)는 로우 디코더(1124)와 칼럼 디코더(1110)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(1112)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(1132)를 통하여 메모리 셀 어레이(1101)로 제공되며, 입출력 컨트롤러(1134)는 데이터 입력 레지스터(1132)를 통한 데이터 전달 동작을 제어할 수 있다.
리페어 제어부(1140)는 어드레스 신호(ADD)를 불량 어드레스와 비교하고, 어드레스 신호(ADD)가 불량 어드레스와 일치하는 경우 로우 매칭 신호(RM) 또는 칼럼 매칭 신호(CM)를 생성할 수 있다. 로우 디코더(1124)는 로우 매칭 신호(RM)에 응답하여 리페어 동작을 수행할 수 있고, 칼럼 디코더(1110)는 칼럼 매칭 신호(RM)에 응답하여 리페어 동작을 수행할 수 있다. 리페어 제어부(1140)는 로우 단위, 칼럼 단위, 메모리 셀 단위 등으로 리페어 동작을 수행할 수 있다.
리페어 제어부(1140)는 리페어 동작이 완료되면 리페어 단위를 제1 리페어 단위에서 제2 리페어 단위로 변경할 수 있다. 일 실시예에서, 리페어 제어부(1140)는 외부로부터 수신된 제1 모드 신호에 응답하여 제1 리페어 단위를 제2 리페어 단위로 변경할 수 있다. 일 실시예에서, 제1 리페어 단위는 n개의 워드 라인이고, 제2 리페어 단위는 m개의 워드 라인들일 수 있다. 일 실시예에서, 제1 리페어 단위는 n개의 비트 라인이고, 제2 리페어 단위는 m개의 비트 라인들일 수 있다. 일 실시예에서, 제1 리페어 단위는 n개의 메모리 셀이고, 제2 리페어 단위는 m개의 메모리 셀들일 수 있다. 이때, n과 m은 자연수이며, m은 n보다 클 수 있다.
도 22a 및 도 22b는 본 개시의 실시예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 22a를 참조하면, 메모리 시스템(2000A)은 메모리 모듈(2100A) 및 메모리 컨트롤러(2200A)를 포함한다. 메모리 모듈(2100A)은 인쇄 회로 기판(2110), 복수의 메모리 칩들(2120) 및 커넥터(2130)를 포함한다. 복수의 메모리 칩들(2120)은 인쇄 회로 기판(2110)의 상면과 하면에 결합될 수 있다. 커넥터(2130)는 도전 라인들을 통해 복수의 메모리 칩들(2120)과 전기적으로 연결된다. 또한, 커넥터(2130)는 외부 호스트의 슬롯에 연결될 수 있다.
복수의 메모리 칩(2120)들은 DRAM 셀과 같은 휘발성 메모리 또는 STT-MRAM 셀과 같은 비 휘발성 메모리 셀을 포함할 수 있다. 이 때, 메모리 칩(2120)들은 동작 메모리, 캐시 메모리 등과 같이 컴퓨터 시스템의 데이터를 단기적으로 또는 임시로 저장할 수 있다. 복수의 메모리 칩들(2120)은 상술한 실시예들에서 개시된 리페어 동작을 수행할 수 있다. 예컨대, 복수의 메모리 칩들(2120) 각각은 리페어 제어부를 포함할 수 있으며, 리페어 제어부는 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 제어하고, 리페어 동작이 완료되면 리페어 단위를 제1 리페어 단위에서 제2 리페어 단위로 변경할 수 있다.
메모리 컨트롤러(2200A)는 커맨드를 큐잉하거나, 커맨드를 출력하는 동작과 병렬적으로 커맨드에 대응하는 어드레스의 결함 여부를 검출하는 동작을 수행할 수 있다. 메모리 시스템에서 메모리 컨트롤러(2200A)와 메모리 모듈(2100A) 사이에 디램 인터페이스가 적용될 수 있다. 도 22a의 메모리 시스템(2000A)에서 메모리 컨트롤러(2200A)는 메모리 모듈(2100A)과 별개로 구비되는 것으로 도시되었으나, 메모리 컨트롤러(2200A)는 메모리 모듈(2100A)에 구비될 수도 있다. 메모리 컨트롤러(2200A)는 인쇄 회로 기판(2110)의 상면 또는 하면에 결합될 수 있으며, 도전 라인들을 통해 메모리 칩들(2120)과 통신할 수 있다.
한편, 도 22b에 도시된 바와 같이, 메모리 시스템(2000B)은 메모리 모듈(2100B) 및 메모리 컨트롤러(2200B)를 포함하며, 메모리 모듈(2100B)은 셀 어레이를 각각 포함하는 하나 이상의 반도체 칩과, 셀 어레이에 대한 메모리 동작을 관리하기 위한 관리 칩(2140)을 포함할 수 있다. 메모리 컨트롤러(2200B)의 기능의 일부가 관리 칩(2140)에서 수행될 수 있다.
상술한 실시예에서, 리페어 동작을 위해 수행되는 구성들 및 동작들의 일부는 관리 칩(2140)에서 수행될 수 있다. 예컨대, 불량 셀에 관련된 어드레스 정보가 관리 칩(2140)에 저장될 수 있으며, 이에 따라 리던던시 셀을 활성화하기 위한 로우/컬럼 어드레스가 관리 칩(2140)으로부터 복수의 메모리 칩들(2120)로 제공될 수 있다.
도 22b의 예에서는 메모리 컨트롤러의 기능의 일부가 LRDIMM 형태의 메모리 모듈에서 수행되는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요는 없다. 예컨대, FBDIMM 형태의 메모리 모듈이 적용됨에 따라 관리 칩으로서 AMB(Advanced Memory Buffer) 칩이 메모리 모듈에 장착될 수도 있다. 이외에도, 다른 형태의 메모리 모듈이 적용되고, 전술한 메모리 컨트롤러의 기능의 적어도 일부가 메모리 모듈에서 수행되도록 구현될 수 있다.
도 23은 본 개시의 일 실시예에 따른 컴퓨터 시스템(3000)을 나타내는 블록도이다.
도 23을 참조하면, 컴퓨터 시스템(3000)은 프로세서(3100), 시스템 컨트롤러(3200) 및 메모리 시스템(3300)을 포함한다. 컴퓨터 시스템(3000)은 프로세서 버스(3510), 확장 버스(3520), 입력 장치(3410), 출력 장치(3420) 및 저장 장치(3430)를 더 포함할 수 있다. 컴퓨터 시스템(3000)은 데스크 톱 컴퓨터, 노트북 컴퓨터, 워크 스테이션, 핸드 헬스 디바이스 등일 수 있다.
프로세서(3100)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 시스템을 실행할 수 있다. 예를 들어, 프로세서(3100)는 마이크로 프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(3100)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(3510)를 통하여 시스템 컨트롤러(3200)에 연결될 수 있다. 시스템 컨트롤러(3200)는 주변 구성 요소 상호 연결(Peripheral component interconnection, PCI) 버스와 같은 확장 버스(3520)에 연결된다. 이에 따라, 프로세서(3100)는 시스템 컨트롤러(3200)를 통하여 키보드 또는 마우스와 같은 하나 이상의 입력 장치(3410), 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치(3420) 또는 하드 디스크 드라이브, 솔리드 스테이트 드라이브 또는 CD-ROM과 같은 하나 이상의 저장 장치(3430)를 제어할 수 있다.
메모리 시스템(3300)은 적어도 하나의 반도체 메모리 장치(3320) 및 메모리 컨트롤러(3310)를 포함한다. 메모리 컨트롤러(3310)는 시스템 컨트롤러(3200)에 포함될 수 있다. 메모리 컨트롤러(3310)는 프로세서(3100)에 의해 제공된 명령을 수행하도록 반도체 메모리 장치(3320)를 제어할 수 있다. 반도체 메모리 장치(3320)는 메모리 컨트롤러(3310)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(3310)에 제공할 수 있다. 반도체 메모리 장치(3320)는 메모리 컨트롤러(3310)로부터 제공된 데이터를 변환하여 셀 데이터를 생성하고, 셀 데이터를 메모리 셀에 저장할 수 있다. 또한, 반도체 메모리 장치(3320)는 메모리 셀로부터 셀 데이터를 독출하고, 셀 데이터를 변환하여, 변환된 데이터를 메모리 컨트롤러(3310)에 제공할 수 있다. 반도체 메모리 장치(3320)는 복수의 메모리 칩들, 예를 들어, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 또는 비 휘발성 메모리 칩을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100A, 200, 200A, 300: 메모리 장치
110, 210, 310: 메모리 셀 어레이
120, 120A, 220, 220A, 320: 리페어 제어부
130, 230, 330: 로우 디코더
140, 240, 340: 칼럼 디코더
150, 250: 패스/페일 판단부

Claims (10)

  1. 복수의 메모리 셀들이 배치된 노말 영역, 및 복수의 리던던시 메모리 셀들이 배치된 리던던시 영역을 포함하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 제어하고, 상기 리페어 동작이 완료되면 리페어 단위를 상기 제1 리페어 단위에서 제2 리페어 단위로 변경하도록 구성된 리페어 제어부를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 리페어 제어부는,
    외부로부터 수신된 제1 모드 신호에 응답하여, 리페어 단위를 상기 제1 리페어 단위 또는 상기 제2 리페어 단위로 결정하는 리페어 단위 결정부를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 리페어 단위 결정부는, 상기 불량 셀의 어드레스를 나타내는 제1 불량 어드레스 중, 상기 제1 모드 신호에 따라 일부 비트를 돈 케어(don’t care)함으로써 상기 제2 리페어 단위에 따른 제2 불량 어드레스를 출력하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 리페어 제어부는,
    입력 어드레스와 상기 제2 불량 어드레스를 비교함으로써 매칭 신호를 출력하는 비교부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 리페어 단위는 n개의 워드 라인이고, 상기 제2 리페어 단위는 m개의 워드 라인들이며, n은 자연수이고, m은 n보다 큰 자연수이고,
    상기 비교부는 상기 제1 리페어 단위에 따른 제1 불량 로우 어드레스 또는 상기 제2 리페어 단위에 따른 제2 불량 로우 어드레스와 입력 로우 어드레스를 비교함으로써 로우 매칭 신호를 출력하는 것을 특징으로 하는 메모리 장치.
  6. 제4항에 있어서,
    상기 제1 리페어 단위는 n개의 비트 라인이고, 상기 제2 리페어 단위는 m개의 워드 라인들이며, n은 자연수이고, m은 n보다 큰 자연수이고,
    상기 비교부는 상기 제1 리페어 단위에 따른 제1 불량 칼럼 어드레스 또는 상기 제2 리페어 단위에 따른 제2 불량 칼럼 어드레스와 입력 칼럼 어드레스를 비교함으로써 칼럼 매칭 신호를 출력하는 것을 특징으로 하는 메모리 장치.
  7. 제3항에 있어서,
    상기 리페어 제어부는,
    상기 제1 및 제2 불량 어드레스들을 기초로, 상기 제2 리페어 단위에 따른 가상 리페어 동작 여부를 나타내는 제1 출력 신호를 생성하는 가상 리페어 검출부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 출력 신호 및 외부로부터 수신된 제2 모드 신호를 기초로, 상기 메모리 셀 어레이에 대한 테스트 패스 여부를 판단하여 패스 신호 또는 페일 신호를 출력하는 패스/페일 판단부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 패스/페일 판단부는,
    상기 제1 출력 신호 및 상기 제2 모드 신호에 대한 논리 연산을 수행함으로써 제2 출력 신호를 생성하는 논리 게이트; 및
    상기 메모리 셀 어레이로부터 수신된 독출 결과 및 상기 제2 출력 신호를 기초로 상기 메모리 셀 어레이에 대한 상기 패스 신호 또는 상기 페일 신호를 출력하는 패스/페일 체킹 로직을 포함하는 것을 특징으로 하는 메모리 장치.
  10. 복수의 메모리 셀들이 배치된 노말 영역, 및 복수의 리던던시 메모리 셀들이 배치된 리던던시 영역을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 불량 셀에 대해 제1 리페어 단위에 따라 리페어 동작을 수행하고, 외부로부터 수신된 제1 모드 신호에 응답하여 리페어 단위를 상기 제1 리페어 단위 또는 제2 리페어 단위로 결정하도록 구성된 리페어 제어부; 및
    외부로부터 수신된 제2 모드 신호 및 상기 제2 리페어 단위에 따른 불량 어드레스를 기초로, 상기 메모리 셀 어레이에 대한 테스트 패스 여부를 판단하는 패스/페일 판단부를 포함하는 메모리 장치.
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