KR20190099796A - 메모리 장치 - Google Patents

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KR20190099796A KR1020180019706A KR20180019706A KR20190099796A KR 20190099796 A KR20190099796 A KR 20190099796A KR 1020180019706 A KR1020180019706 A KR 1020180019706A KR 20180019706 A KR20180019706 A KR 20180019706A KR 20190099796 A KR20190099796 A KR 20190099796A
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 제어 커맨드 및 어드레스 커맨드에 응답하여 데이터를 저장 및 출력하는 복수의 메모리 칩들, 상기 메모리 칩들이 저장 및 출력하는 상기 데이터에 대한 ECC(Error Check and Correction) 기능을 제공하는 적어도 하나의 ECC 메모리 칩, 및 상기 복수의 메모리 칩들 중에서 불량 메모리 셀이 감지된 메모리 칩을 불량 메모리 칩으로 마킹하고 상기 불량 메모리 칩의 데이터를 상기 ECC 메모리 칩에 저장하며, 상기 불량 메모리 칩이 포스트 패키지 리페어(Post Package Repair, PPR)를 실행하도록 제어하는 컨트롤러를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하고 출력할 수 있는 복수의 메모리 칩들을 포함하며, 개인용 컴퓨터, 모바일 전자 기기, 서버, 데이터베이스 등의 다양한 분야에 적용된다. 최근에는, 메모리 장치에 포함되는 메모리 칩들의 데이터 용량이 증가하고 그에 따라 메모리 셀들의 집적도가 함께 증가함에 따라, 메모리 셀들에서 발생할 수 있는 불량 및 데이터 에러 등을 처리하기 위한 다양한 기술이 개발되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 장치가 데이터를 저장 및/또는 출력하는 동작이 진행되는 동안, 불량 메모리 셀을 처리하는 동작을 함께 실행할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제어 커맨드 및 어드레스 커맨드에 응답하여 데이터를 저장 및 출력하는 복수의 메모리 칩들, 상기 메모리 칩들이 저장 및 출력하는 상기 데이터에 대한 ECC(Error Check and Correction) 기능을 제공하는 적어도 하나의 ECC 메모리 칩, 및 상기 복수의 메모리 칩들 중에서 불량 메모리 셀이 감지된 메모리 칩을 불량 메모리 칩으로 마킹하고 상기 불량 메모리 칩의 데이터를 상기 ECC 메모리 칩에 저장하며, 상기 불량 메모리 칩이 포스트 패키지 리페어(Post Package Repair, PPR)를 실행하도록 제어하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 로우 라인들과 복수의 칼럼 라인들에 연결되는 복수의 메모리 셀들, 및 복수의 리던던시 라인들에 연결되는 복수의 리던던시 메모리 셀들을 각각 포함하는 복수의 메모리 칩들, 및 상기 복수의 메모리 칩들이 저장 및/또는 출력하는 데이터의 패리티 데이터 및 CRC 부호 중 적어도 하나를 저장하는 ECC 메모리 칩을 포함하며, 상기 복수의 메모리 칩들 중에서 불량 메모리 셀을 포함하는 불량 메모리 칩의 데이터를 상기 ECC 메모리 칩에 저장하고, 상기 불량 메모리 셀과 연결된 불량 로우 라인의 어드레스를 상기 복수의 리던던시 라인들 중에서 제1 리던던시 라인의 어드레스로 대체한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 칩들, 상기 복수의 메모리 칩들이 저장 및/또는 출력하는 데이터에 대한 패리티 정보를 저장하는 ECC 메모리 칩, 및 상기 복수의 메모리 칩들 중에서 불량 메모리 셀을 포함하는 불량 메모리 칩이 탐지되면, 상기 불량 메모리 칩의 데이터를 상기 ECC 메모리 칩으로 복사하고, 상기 불량 메모리 칩에 대한 전송 커맨드 및 어드레스 커맨드를 상기 ECC 메모리 칩으로 전달하며, 상기 불량 메모리 칩에 포스트 패키지 리페어 커맨드를 입력하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따르면, 메모리 장치가 탑재된 시스템이 부팅되어 동작하는 동안에도, 메모리 장치에 포함된 메모리 칩이 불량 메모리 셀에 대한 포스트 패키지 리페어 동작을 실행할 수 있다. 따라서, 메모리 장치의 불량률을 최소화할 수 있으며, 메모리 칩이 포스트 패키지 리페어 동작을 실행하는 동안 시스템이 다운되는 문제를 해결할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 메모리 칩을 간단하게 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 칩에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 칩의 구조를 간단하게 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 칩에서 실행되는 포스트 패키지 리페어 동작을 설명하기 위해 제공되는 흐름도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 칩에서 실행되는 포스트 패키지 리페어 동작을 설명하기 위해 제공되는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 14는 본 발명의 일 실시예에 따른 적층 메모리 패키지를 간단하게 나타낸 도면이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1)는 기판(2)에 실장되는 복수의 메모리 칩들(3), 복수의 메모리 칩들(3)이 저장 및/또는 출력하는 데이터에 대한 에러 검출 및 정정(Error Check and Correction, ECC) 기능을 제공하는 ECC 메모리 칩(4) 등을 포함할 수 있다. 일 실시예에서, 메모리 장치(1)는 복수의 메모리 칩들(3)과 ECC 메모리 칩(4)에 제어 커맨드 및 어드레스 커맨드 등을 전달하는 컨트롤러(7) 및 기판(2)의 일단에 마련되는 입출력 패드들(8)을 더 포함할 수 있다.
입출력 패드들(8)은 복수의 메모리 칩들(3) 및 ECC 메모리 칩(4) 각각의 데이터 입출력(DQ) 경로들과 연결될 수 있다. 일 실시예에서 컨트롤러(7)는, 레지스터 클록 드라이버(Register Clock Driver, RCD)를 포함할 수 있다.
ECC 메모리 칩(4)은 복수의 메모리 칩들(3)이 저장 및/또는 출력하는 데이터의 에러를 검출하거나 정정하는 기능을 제공할 수 있으며, 패리티 메모리 칩(5) 및 CRC 메모리 칩(6)을 포함할 수 있다. 패리티 메모리 칩(5)는 복수의 메모리 칩들(3)이 저장 및/또는 출력하는 데이터의 패리티 정보, 예를 들어 패리티 비트들을 저장할 수 있다. 한편, CRC 메모리 칩(6)은 복수의 메모리 칩들(3)이 저장 및/또는 출력하는 데이터의 순환 중복 검사(Cyclic Redundancy Check, CRC) 부호를 저장할 수 있다.
도 1에 도시한 일 실시예에서는 하나의 메모리 장치(1)가 16개의 메모리 칩들(3)을 포함하는 것으로 도시하였으나, 메모리 칩들(3)의 개수는 메모리 장치(1)이 제공하고자 하는 데이터 저장 용량 및 메모리 칩들(3) 각각의 데이터 저장 용량 등에 따라 달라질 수 있다. 한편, 메모리 장치(1)에 포함되는 메모리 칩들(3)의 개수 및 메모리 칩들(3) 각각의 용량에 따라서, ECC 메모리 칩(4)의 구성 역시 달라질 수 있다.
일례로, 도 2에 도시한 일 실시예에서, 메모리 장치(1A)는 8개의 메모리 칩들(3A), 및 하나의 ECC 메모리 칩(4A)를 포함할 수 있다. 도 1과 도 2에 각각 도시된 메모리 장치들(1, 1A)이 서로 같은 용량을 가질 경우, 도 2에 도시한 메모리 칩들(3A) 각각의 용량은, 도 1에 도시한 메모리 칩들(3) 각각의 용량의 2배일 수 있다. 또한 일 실시예에서, 도 2에 도시한 메모리 칩들(3A) 각각에 연결되는 데이터 입출력 경로들의 개수 역시, 도 1에 도시한 메모리 칩들(3) 각각에 연결되는 데이터 입출력 경로들의 개수의 2배일 수 있다.
도 2에 도시한 일 실시예에서, ECC 메모리 칩(4A)은 복수의 메모리 영역들(5A, 6A)을 포함할 수 있다. 일례로, 하나의 메모리 영역(5A)은 도 1에 도시한 일 실시예에 따른 패리티 메모리 칩(5)과 같은 기능을 수행할 수 있으며, 다른 하나의 메모리 영역(6A)은 도 1에 도시한 일 실시예에 따른 CRC 메모리 칩(6)과 같은 기능을 수행할 수 있다. 메모리 영역들(5A, 6A) 각각은, 서로 다른 데이터 입출력 경로들을 통해 데이터를 저장 및/또는 출력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 칩을 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 칩(10)의 내부 구조를 간단하게 나타낸 블록도일 수 있다. 도 3에 도시한 일 실시예에 따른 메모리 칩(10)은, 도 1 및 도 2에 도시한 일 실시예에서 메모리 장치(1, 1A)에 포함되는 복수의 메모리 칩들(3, 3A)로 채용될 수 있다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 칩(10)은 컨트롤러(20)와 뱅크 어레이(30)를 포함할 수 있다. 일 실시예에서, 컨트롤러(20)는 컨트롤 로직(21), 로우 드라이버(22) 및 칼럼 드라이버(23) 등을 포함할 수 있으며, 뱅크 어레이(30)는 복수의 메모리 셀들(40)을 포함할 수 있다.
일 실시예에서, 로우 드라이버(22)는 워드 라인(WL)을 통해 메모리 셀들(40)과 연결될 수 있으며, 칼럼 드라이버(23)는 비트 라인(BL)을 통해 메모리 셀들(40)과 연결될 수 있다. 일 실시예에서, 로우 드라이버(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택할 수 있으며, 칼럼 드라이버(23)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어오는 읽기/쓰기 회로를 포함할 수 있다. 로우 드라이버(22)와 칼럼 드라이버(23)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 칩에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 뱅크 어레이(30)는 복수의 메모리 셀들(40)을 포함할 수 있다. 메모리 셀들(40)은 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)이 교차하는 지점에 마련될 수 있다. 즉, 메모리 셀들(40) 각각은 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)에 연결될 수 있다.
메모리 셀들(40) 각각은 스위치 소자(SW)와 정보 저장 커패시터(CC)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 단자는 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 정보 저장 커패시터(CC)에 연결될 수 있다.
메모리 칩에 포함되는 컨트롤러는, 복수의 워드 라인(WL)과 복수의 비트 라인(BL)을 통해, 복수의 메모리 셀들(40) 각각에 포함되는 정보 저장 커패시터(CC)에 전하를 충전하거나, 또는 정보 저장 커패시터(CC)에 충전된 전하를 방전시킴으로써 데이터를 쓰거나 지울 수 있다. 또한 컨트롤러는, 정보 저장 커패시터(CC)의 전압 등을 읽어옴으로써, 복수의 메모리 셀들(40) 각각으로부터 데이터를 읽어올 수 있다. 일 실시예에서, 컨트롤러는 정보 저장 커패시터(CC)에 충전된 전하가 자연 방전되어 데이터가 유실되지 않도록, 복수의 메모리 셀들(40)에 데이터를 다시 쓰는 리프레쉬(refresh) 동작을 수행할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 칩의 구조를 간단하게 나타낸 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 칩(50)은 복수의 메모리 뱅크들(60) 및 로직 회로(70)를 포함할 수 있다. 복수의 메모리 뱅크들(60) 각각은 복수의 메모리 셀들을 갖는 뱅크 어레이(61)와, 로우 디코더(62), 칼럼 디코더(63) 및 센스 앰프(64) 등을 포함할 수 있다. 일 실시예에서 복수의 메모리 뱅크들(60) 중 일부는, 그룹으로 분류될 수 있다. 도 5에 도시한 일 실시예에서는, 제1 내지 제4 메모리 뱅크들이 제1 뱅크 그룹(BG1)에 포함될 수 있으며, 제5 내지 제8 메모리 뱅크들이 제2 뱅크 그룹(BG2)에 포함될 수 있다.
메모리 칩(50)에 포함되는 복수의 메모리 뱅크들(60)은, 하나의 로직 회로(70)를 공유할 수 있다. 로직 회로(70)는 뱅크 어레이(61)에서 데이터를 읽어오거나 뱅크 어레이(61)에 데이터를 저장할 주소를 지정하거나, 메모리 칩(50)의 동작 모드를 결정할 수 있다. 또한, 로직 회로(70)는 복수의 메모리 뱅크들(60)에 저장하고자 하는 데이터 및 복수의 메모리 뱅크들(60)이 출력하는 데이터를 전송하기 위한 입출력 패드를 포함할 수 있다.
일 실시예에서, 복수의 메모리 뱅크들(60) 각각은 데이터를 저장 및/또는 출력하는 일반적인 동작을 실행하기 위한 복수의 메모리 셀들과, 복수의 리던던시 메모리 셀들을 포함할 수 있다. 복수의 리던던시 메모리 셀들은, 복수의 메모리 셀들 중 일부에서 발생하는 불량 메모리 셀을 대체하기 위한 용도로 제공되는 메모리 셀들일 수 있다.
불량 메모리 셀이 발생하면, 로직 회로(70)는 메모리 칩(50)에 입력되는 명령에 따라 불량 메모리 셀에 대한 리페어(Repair) 동작을 수행할 수 있다. 일례로 상기 리페어 동작은 포스트 패키지 리페어(Post Package Repair, PPR) 동작일 수 있으며, 상기 리페어 동작에 의해 불량 메모리 셀이 리던던시 메모리 셀로 대체될 수 있다. 이때, 불량 메모리 셀에 연결된 로우 라인 또는 칼럼 라인이, 복수의 리던던시 메모리 셀들 중 적어도 일부와 연결된 리던던시 로우 라인 또는 리던던시 칼럼 라인으로 대체될 수 있다.
상기와 같은 리페어 동작은 상대적으로 긴 시간을 필요로 할 수 있다. 따라서 메모리 칩(50)이 탑재된 시스템의 운영 체제(OS)가 부팅된 이후에 불량 메모리 셀에 대한 상기 리페어 동작을 실행할 경우, 시스템 전체가 상기 리페어 동작에 필요한 시간만큼 정지되어야 할 수 있다. 본 발명의 실시예들에서는, 시스템의 운영 체제가 부팅된 이후에도, 시스템 정지 없이 불량 메모리 셀에 대한 리페어 동작을 실행할 수 있는 메모리 장치 및 메모리 장치를 제안한다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작은, 메모리 장치가 탑재된 시스템이 부팅되는 것으로 시작될 수 있다(S10). 일 실시예에서 상기 시스템은 메모리 장치를 탑재한 컴퓨터, 서버, 데이터베이스, 모바일 전자 기기 등일 수 있으며, S10 단계의 시스템 부팅에 의해 상기 시스템에 설치된 운영 체제(Operating System, OS)가 실행될 수 있다.
시스템이 부팅되면, 메모리 장치로부터 불량 메모리 셀을 감지할 수 있다(S11). 메모리 장치는 복수의 메모리 칩들을 포함할 수 있으며, 복수의 메모리 칩들 각각에서 불량 메모리 셀을 감지할 수 있다. 일 실시예에서, 불량 메모리 셀은 메모리 장치에 포함되는 컨트롤러가 직접 감지하거나, 또는 메모리 장치가 탑재된 시스템에 의해 감지될 수 있다.
메모리 장치에 포함되는 복수의 메모리 칩들 중에서, 불량 메모리 셀을 갖는 불량 메모리 칩이 존재하는 것으로 판단되면(S12), 메모리 장치는 컨트롤러 또는 시스템으로부터 전달되는 명령에 응답하여 불량 메모리 칩의 데이터를 ECC 메모리 칩에 저장할 수 있다(S13). ECC 메모리 칩은 복수의 메모리 칩들과 구분되는 별도의 다이(Die)로 제공되는 메모리 칩일 수 있으며, 복수의 메모리 칩들이 저장 및/또는 출력하는 데이터의 에러를 검출 및 정정(Error Check and Correction)하는 기능을 제공하기 위한 메모리 칩일 수 있다. 일례로, ECC 메모리 칩은, 상기 데이터의 패리티 비트들 및/또는 상기 데이터의 순환 중복 검사(Cyclic Redundancy Check, CRC) 부호들을 저장할 수 있다. 상기 패리티 비트들과 상기 CRC 부호들은, 물리적으로 구분되는 별도의 칩들 또는 논리적으로 구분되는 별도의 저장 영역들에 나눠서 저장될 수 있다. 일례로, 불량 메모리 칩의 데이터는 패리티 비트들이 저장되는 칩 또는 저장 영역으로 옮겨질 수 있다.
불량 메모리 셀을 갖는 불량 메모리 칩의 데이터가 ECC 메모리 칩으로 옮겨지고, 불량 메모리 칩의 동작 역시 ECC 메모리 칩에 의해 대체될 수 있다(S14). 즉, 메모리 장치는 불량 메모리 칩을 동작에서 배제하는 한편, 불량 메모리 칩의 동작을 ECC 메모리 칩으로 대체함으로써, 정상적인 동작을 유지할 수 있다.
메모리 장치는, ECC 메모리 칩이 불량 메모리 칩의 동작을 대체하는 동안, 메모리 장치의 컨트롤러 또는 메모리 장치가 탑재된 시스템의 명령에 응답하여 불량 메모리 칩에서 포스트 패키지 리페어를 실행할 수 있다(S15). 앞서 설명한 바와 같이, 포스트 패키지 리페어는 불량 메모리 칩에 존재하는 불량 메모리 셀을 수리(리페어)하기 위한 동작일 수 있다. 일례로, 포스트 패키지 리페어 동작에 의해, 불량 메모리 셀이 연결된 로우 라인 및 칼럼 라인 중 어느 하나가, 불량 메모리 칩에 포함되는 복수의 리던던시 라인들 중 어느 하나로 대체될 수 있다.
포스트 패키지 리페어가 완료되면, ECC 메모리 칩에 저장된 데이터를 불량 메모리 칩에 옮겨 저장하고(S16), 불량 메모리 칩의 불량 마킹이 해제되어 불량 메모리 칩이 시스템 및/또는 컨트롤러로부터 제어 커맨드 및 어드레스 커맨드 등을 수신하여 동작할 수 있다(S17). 또한, ECC 메모리 칩은 다시 복수의 메모리 칩들이 저장 및/또는 출력하는 데이터에 대한 ECC 기능을 제공할 수 있다(S18).
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 칩들 중에서 불량 메모리 셀이 감지된 불량 메모리 칩의 데이터를 ECC 메모리 칩에 옮겨 저장하고, 불량 메모리 칩의 동작을 ECC 메모리 칩으로 대체할 수 있다. 따라서, 불량 메모리 셀이 발생한 경우에도 데이터 손실 없이, 메모리 장치의 정상적인 동작을 유지할 수 있다.
또한, ECC 메모리 칩이 불량 메모리 칩의 동작을 대신하는 동안, 불량 메모리 칩에서 포스트 패키지 리페어를 진행함으로써 불량 메모리 칩에서 발생한 불량 메모리 셀 문제를 해결할 수 있다. 이후, ECC 메모리 칩에 저장된 데이터를 포스트 패키지 리페어가 완료된 불량 메모리 칩에 옮겨 저장하고, 불량 메모리 칩이 다시 정상적인 동작을 수행하도록 제어하는 한편, ECC 메모리 칩의 ECC 기능을 복원할 수 있다. 따라서, 메모리 용량 저하 또는 ECC 기능 등의 손실 없이 메모리 장치에서 발생한 불량 메모리 셀을 복구할 수 있으며, 또한 시스템이 부팅되어 동작하는 도중에 시스템 중단 없이 불량 메모리 셀을 복구하는 포스트 패키지 리페어를 실행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 7에 도시한 일 실시예에서, 메모리 장치(100)는 기판(110)에 탑재되는 복수의 메모리 칩들(120), 및 ECC 메모리 칩(130)을 포함할 수 있다. ECC 메모리 칩(130)은 패리티 메모리 칩(131)과 CRC 메모리 칩(132)을 포함할 수 있다. 패리티 메모리 칩(131)은 메모리 장치(100)가 저장 및/또는 출력하는 데이터의 패리티 비트들을 저장할 수 있으며, CRC 메모리 칩(132)은 상기 데이터의 CRC 부호들을 저장할 수 있다.
기판(110)의 일측에는 데이터를 전송하기 위한 입출력 패드들(150)이 마련될 수 있다. 또한, 메모리 장치(100)는 복수의 메모리 칩들(120) 및 ECC 메모리 칩(130)의 동작을 제어하기 위한 컨트롤러(140)를 포함할 수 있다. 컨트롤러(140)는 제어 커맨드 및 어드레스 커맨드를 생성하거나, 외부 호스트 등으로부터 제어 커맨드 및 어드레스 커맨드를 수신하여 복수의 메모리 칩들(120) 및 ECC 메모리 칩(130)에 전달할 수 있다. 일례로, 컨트롤러(140)는 레지스터 클록 드라이버(Register Clock Driver, RCD)를 포함할 수 있다.
도 7(a)를 참조하면, 복수의 메모리 칩들(120) 중에서 불량 메모리 셀이 발생한 불량 메모리 칩(125)이 감지될 수 있다. 불량 메모리 칩(125)은 복수의 뱅크 어레이들을 포함할 수 있고, 복수의 뱅크 어레이들 각각은 복수의 메모리 셀들을 포함할 수 있다. 불량 메모리 셀이 감지되면, 도 7(b)에 도시한 바와 같이 메모리 장치(100)는 불량 메모리 칩(125)에 저장된 데이터를 패리티 메모리 칩(131)으로 옮겨 저장할 수 있다. 이때, 불량 메모리 셀이 감지되지 않은 뱅크 어레이들에 저장된 데이터들도 모두 패리티 메모리 칩(131)으로 옮겨질 수 있다. 즉, 불량 메모리 칩(125)에 저장된 모든 데이터가 패리티 메모리 칩(131)에 저장될 수 있으며, 불량 메모리 칩(125)은 불량으로 마킹될 수 있다.
불량 메모리 칩(125)이 불량으로 마킹되어 있는 동안, 불량 메모리 칩(125)의 동작은 패리티 메모리 칩(131)이 대신 수행할 수 있다. 즉, 불량 메모리 칩(125)에 대한 데이터 저장 및/또는 출력 커맨드에 응답하여, 패리티 메모리 칩(131)이 대신 데이터를 저장하거나 출력할 수 있다.
메모리 장치(100)는 컨트롤러(140) 또는 외부 호스트 등의 명령에 응답하여, 불량 메모리 칩(125)에서 포스트 패키지 리페어를 실행할 수 있다. 포스트 패키지 리페어는 불량 메모리 셀, 및 불량 메모리 셀과 로우 라인 및 칼럼 라인 중 어느 하나를 공유하는 타겟 메모리 셀들을, 불량 메모리 칩(125)에 포함되는 복수의 리던던시 메모리 셀들로 대체하는 동작일 수 있다.
일 실시예에서, 불량 메모리 셀에 연결된 로우 라인 및 칼럼 라인 중 어느 하나의 어드레스를, 복수의 리던던시 메모리 셀들에 연결된 복수의 리던던시 라인들 중 어느 하나로 맵핑시킴으로써 포스트 패키지 리페어가 실행될 수 있다. 따라서, 불량 메모리 셀에 대한 데이터 저장 및/또는 출력 커맨드에 응답하여, 실제로는 리던던시 메모리 셀이 데이터를 저장 및/또는 출력할 수 있다. 포스트 패키지 리페어가 완료되면, 도 7(c)에 도시한 바와 같이 메모리 장치(100)는 불량 메모리 칩(125)에 대한 불량 마킹을 해제할 수 있다.
도 7(d)를 참조하면, 불량 메모리 칩(125)에 대한 불량 마킹을 해제한 후, 메모리 장치(100)는 패리티 메모리 칩(131)에 저장되어 있던 데이터를 불량 메모리 칩(125)에 옮겨 저장할 수 있다. 또한, 메모리 장치(100)는 패리티 메모리 칩(131)이 다시 패리티 비트들을 저장하는 기능을 수행하도록 설정할 수 있다.
도 7을 참조하여 설명한 일 실시예에 따르면, 복수의 메모리 칩들(120) 중 불량 메모리 셀이 감지된 불량 메모리 칩(125)에 저장된 데이터를 패리티 메모리 칩(131)로 옮기고, 패리티 메모리 칩(131)이 불량 메모리 칩(125)의 동작을 대신 수행하도록 설정할 수 있다. 또한, 패리티 메모리 칩(131)이 불량 메모리 칩(125)의 동작을 대신 수행하는 동안, 불량 메모리 칩(125)에서 포스트 패키지 리페어를 실행하여 불량 메모리 셀을 리던던시 메모리 셀로 대체할 수 있다. 포스트 패키지 리페어가 완료되면, 패리티 메모리 칩(131)에 저장된 데이터를 불량 메모리 칩(125)에 저장하고, 패리티 메모리 칩(131)이 다시 ECC 기능을 제공하도록 설정할 수 있다.
따라서, 메모리 장치(100)가 탑재된 시스템이 부팅되어 동작하는 동안에도, 시스템 중단 없이 불량 메모리 셀을 복구하기 위한 포스트 패키지 리페어가 메모리 장치(100)에서 실행될 수 있다. 또한, 포스트 패키지 리페어가 완료된 이후, ECC 메모리 칩(130)이 ECC 기능을 다시 제공할 수 있으므로, 메모리 장치(100)의 불량률을 낮추고 동작 성능 및 안정성을 크게 개선할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 장치에서 실행되는 포스트 패키지 리페어 동작을 설명하기 위해 제공되는 흐름도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 포스트 패키지 리페어 동작은, 불량 메모리 셀을 갖는 메모리 칩이 포스트 패키지 리페어 모드로 진입하는 것으로 시작될 수 있다(S20). 일례로, 불량 메모리 셀을 갖는 불량 메모리 칩은 메모리 장치에 탑재된 컨트롤러로부터 포스트 패키지 리페어 모드로 진입하기 위한 제어 커맨드를 입력받을 수 있다. 상기 컨트롤러는, 포스트 패키지 리페어 모드로 진입하기 위한 제어 커맨드를 직접 생성하거나, 또는 메모리 장치가 탑재된 시스템으로부터 상기 제어 커맨드를 수신할 수 있다.
포스트 패키지 리페어 모드로 진입한 불량 메모리 칩은, 컨트롤러로부터 어드레스 커맨드를 입력받아 불량 메모리 셀을 갖는 뱅크 그룹, 불량 메모리 셀을 갖는 뱅크 어레이, 및 불량 메모리 셀과 연결된 로우 라인을 선택할 수 있다(S21-S23). 불량 메모리 칩은 복수의 뱅크 어레이들을 포함할 수 있으며, 복수의 뱅크 어레이들은 둘 이상의 그룹으로 분류될 수 있다. 불량 메모리 칩은, 컨트롤러로부터 입력받은 어드레스 커맨드에 기초하여, 불량 메모리 셀이 존재하는 뱅크 그룹과 뱅크 어레이, 및 불량 메모리 셀에 연결된 로우 라인의 주소를 특정할 수 있다. 일 실시예에서, S23 단계에서 불량 메모리 칩은 불량 메모리 셀과 연결된 로우 라인이 아닌, 칼럼 라인을 선택할 수도 있다.
불량 메모리 칩은 불량 메모리 셀과 연결된 로우 라인을, 복수의 리던던시 라인들 중 어느 하나로 대체할 수 있다(S24). S24 단계에서, 불량 메모리 칩은 불량 메모리 셀에 연결된 로우 라인을 가리키는 로우 주소를, 복수의 리던던시 라인들 중 어느 하나로 맵핑시킬 수 있다. 따라서, 불량 메모리 셀을 가리키는 어드레스 커맨드를 메모리 장치가 수신할 경우, 실제로는 불량 메모리 셀이 아닌 리던던시 메모리 셀이 상기 어드레스 커맨드에 의해 선택될 수 있다. 이후 불량 메모리 칩은 컨트롤러로부터 포스트 패키지 리페어 모드에서 벗어나기 위한 제어 커맨드를 수신할 수 있으며, 상기 제어 커맨드에 응답하여 포스트 패키지 리페어 모드를 종류할 수 있다(S25).
도 9 및 도 10은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 칩에서 실행되는 포스트 패키지 리페어 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 9를 참조하면, 메모리 칩(200)은 복수의 뱅크 어레이들(210-230)를 포함할 수 있다. 예를 들어 제1 뱅크 어레이(210)는, 복수의 메모리 셀들(NC)을 포함하는 메모리 영역(211), 및 복수의 메모리 셀들(NC) 중에서 불량 메모리 셀(FC)이 발생하였을 때 이를 복구하기 위한 목적으로 제공되는 리던던시 영역(212)을 포함할 수 있다. 리던던시 영역(212)은 복수의 리던던시 메모리 셀들(RC)을 포함할 수 있다. 다른 뱅크 어레이들(220, 230)은 제1 뱅크 어레이(210)와 유사한 구조를 가질 수 있다. 이하, 제1 뱅크 어레이(210)를 참조하여 메모리 칩(200)의 포스트 패키지 리페어 동작을 설명하며, 해당 설명은 제2 뱅크 어레이(220) 및 제3 뱅크 어레이(230)에도 유사하게 적용될 수 있을 것이다.
메모리 영역(211)에서 불량 메모리 셀(FC)이 감지되면, 메모리 칩(200)은 뱅크 어레이들(210-230)에 저장된 데이터를 출력할 수 있다. 뱅크 어레이들(210-230)에 저장된 데이터는, 메모리 칩(200)과 같은 메모리 장치에 포함되는 ECC 메모리 칩에 저장될 수 있다. 데이터 출력이 완료되면, 메모리 칩(200)은 포스트 패키지 리페어 동작을 실행할 수 있다.
메모리 칩(200)은 불량 메모리 셀(FC)을 갖는 제1 뱅크 어레이(210)를 나타내는 뱅크 주소, 및 불량 메모리 셀(FC)에 연결된 로우 라인(RL3)을 나타내는 로우 주소 등에 기초하여 불량 메모리 셀(FC)의 위치를 특정할 수 있다. 불량 메모리 셀(FC)의 위치가 특정되면, 메모리 장치는 불량 메모리 셀(FC)에 연결된 로우 라인(RL3)의 주소를 리던던시 라인들(RDL) 중 어느 하나로 맵핑시킬 수 있다.
일례로, 도 9에 도시한 일 실시예에서는, 불량 메모리 셀(FC)에 연결된 제4 로우 라인(RL3)이, 제1 리던던시 라인(RDL0)에 맵핑될 수 있다. 따라서, 포스트 패키지 리페어 동작이 완료된 메모리 칩(200)이 불량 메모리 셀(FC)을 가리키는 어드레스 커맨드를 수신하면, 불량 메모리 셀(FC) 대신에 제1 리던던시 라인(RDL0)에 연결된 리던던시 메모리 셀(RC)이 선택될 수 있다.
도 9를 참조하여 설명한 포스트 패키지 리페어 동작은, 메모리 칩(200)을 포함하는 메모리 장치의 컨트롤러가 전달하는 제어 커맨드 및 어드레스 커맨드에 의해 실행될 수 있다. 상기 제어 커맨드 및 어드레스 커맨드는, 실시예들에 따라 메모리 장치의 컨트롤러가 직접 생성하거나, 또는 메모리 장치가 탑재된 호스트 등으로부터 수신하여 메모리 칩(200)에 전달할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 칩에서 실행되는 포스트 패키지 리페어 동작을 설명하기 위해 제공되는 타이밍도일 수 있다. 도 10을 참조하면, 제1 시점(T1)에서 모드 레지스터 커맨드(MRS4)와 함께 포스트 패키지 리페어 모드로의 진입을 위한 어드레스 신호, 예를 들어 A13 어드레스 신호가 메모리 칩에 입력될 수 있다. 일 실시예에서, A13 어드레스 신호가 하이 논리 값인 `1`로 입력됨에 따라, 메모리 칩은 포스트 패키지 리페어 모드로 진입할 수 있다.
제1 시점(T1)으로부터 tMOD 시간이 경과한 제2 시점(T2)에서, 메모리 칩은 액티브 커맨드(ACT)와 함께 불량 메모리 셀의 위치를 나타내는 뱅크 그룹 주소(BG_f), 뱅크 어레이 주소(BA_f), 및 로우 주소(RA_f) 등을 입력받을 수 있다. 한편, 제1 시점(T1)과 제2 시점(T2) 사이의 tMOD 시간 동안, 메모리 칩은 포스트 패키지 리페어 모드로 진입의 진위 여부를 판별하기 위한 가드 키(GUARD KEY) 동작을 수행할 수 있다. 일 실시예에서 tMOD 시간은, 메모리 칩의 표준에서, 모드 레지스터 셋 커맨드와 모드 레지스터 셋 커맨드가 아닌 다른 커맨드 사이에 요구되는 최소한의 시간으로 설정될 수 있다.
제2 시점(T2)에서 메모리 칩이 수신한 뱅크 그룹 주소(BG_f), 뱅크 어레이 주소(BA_f), 및 로우 주소(RA_f)는 불량 메모리 셀의 위치를 특정하는 불량 주소(Fail Address, FA)를 정의할 수 있다. 불량 주소가 정의되고 tRCD(RAS to CAS Delay time) 시간이 경과하여 제3 시점(T3)이 도래하면, 메모리 칩은 쓰기 커맨드(WRA)와 함께 뱅크 그룹 주소(BG_f), 뱅크 어레이 주소(BA_f), 및 유효 주소(Valid)를 입력받을 수 있다.
제4 시점(T4)에서 메모리 칩은, 데이터 입출력(DQ) 경로의 논리 값이 로우 논리 값인지 여부를 판단할 수 있다. 데이터 입출력(DQ) 경로가 로우 논리 값을 가지면, 메모리 칩은 자신이 포스트 패키지 리페어를 실행할 타겟임을 확인할 수 있다. 반대로, 데이터 입출력(DQ) 경로가 하이 논리 값을 가지면, 메모리 칩은 자신이 포스트 패키지 리페어를 실행할 타겟이 아닌 것으로 판단할 수 있다. 일 실시예에서, 제3 시점(T3)과 제4 시점(T4) 사이의 시간은 쓰기 레이턴시(Write Latency, WL)에 대응하는 시간일 수 있다.
도 10에 도시한 바와 같이 제4 시점(T4)에서 메모리 칩이 자신이 포스트 패키지 리페어를 실행할 타겟임을 확인하면, 메모리 칩은 제2 시점(T2)에서 액티브 커맨드(ACT)와 함께 입력된 불량 주소(FA)를 저장할 수 있다. 불량 주소(FA)는 메모리 칩 내부의 저장 소자에 별도로 저장될 수 잇다. 한편, tPGM 시간은, 불량 주소(FA)가 상기 저장 소자에 저장되는 데에 필요한 프로그램 시간일 수 있다.
불량 주소(FA)의 저장이 완료된 제5 시점(T5)에서, 메모리 칩은 프리 차지 커맨드(PRE)를 입력받을 수 있으며, 그에 응답하여 액티브 상태가 해제될 수 있다. 제6 시점(T6)에서 메모리 칩은 모드 레지스터 셋 커맨드(MRS4)와 함께 포스트 패키지 리페어 모드를 종료하기 위한 A13 어드레스 신호를 입력받을 수 있다. 제6 시점(T6)에서 입력받는 A13 어드레스 신호는, 로우 논리 값인 `0`을 가질 수 있다. 한편, 제5 시점(T5)과 제6 시점(T6) 사이의 시간 tPGM EXIT는, 포스트 패키지 리페어 모드를 종료하는 데에 필요한 최소한의 시간에 대응할 수 있다.
제6 시점(T6)으로부터 새로운 주소를 세팅하는 데에 필요한 시간 tPGMPST가 경과하여 제7 시점(T7)이 도래하면, 메모리 칩은 컨트롤러 등으로부터 유효한 제어 커맨드 및 어드레스 커맨드를 입력받아 동작할 수 있다. 포스트 패키지 리페어 동작이 완료된 제6 시점(T6) 이후에는, 불량 주소(FA)가 가리키는 로우 라인이 메모리 칩에 포함되는 리던던시 라인들 중 어느 하나로 대체될 수 있다. 즉, 불량 주소(FA)에 대한 읽기 및/또는 쓰기 커맨드가 입력되면, 불량 주소(FA)가 가리키는 로우 라인을 대체하는 리던던시 라인에 연결된 리던던시 메모리 셀에 대한 읽기 및/또는 쓰기 커맨드가 실행될 수 있다. 이때, 리던던시 메모리 셀들이 알려지지 않은(unknown)데이터를 가짐으로써 발생할 수 있는 문제를 해결하기 위하여, 대체하는 리던던시 라인에 연결된 리던던시 메모리 셀에 로우 카피 동작 등의 쓰기 동작을 수행할 수 있다.
도 10을 참조하여 설명한 일 실시예에서, 불량 주소(FA)가 메모리 칩 내에 저장되는 데에 필요한 시간 tPGM은 수백 ms 내지 길게는 수 초를 필요로 할 수 있다. 이러한 시간 tPGM은 메모리 장치와 연동되어 동작하는 시스템의 운영 체제에서 규정하는 타임아웃 스펙 위반을 일으킬 수 있으며, 따라서 포스트 패키지 리페어 동작에 의해 시스템이 다운될 수 있다.
본 발명의 일 실시예에서는, 포스트 패키지 리페어 동작을 시작하기 전에, 불량 메모리 셀이 발견된 메모리 칩의 기능을, ECC 메모리 칩이 대신 수행하도록 설정함으로써 상기와 같은 문제를 해결할 수 있다. 즉, ECC 메모리 칩이, 불량 메모리 셀이 발견된 메모리 장치에 저장되어 있던 데이터를 입력받아 저장하며, 불량 메모리 셀이 발견된 메모리 칩에 대한 쓰기 및/또는 읽기 커맨드를 대신 수행할 수 있다. 따라서, 포스트 패키지 리페어 동작을 수행하는 데에 필요한 시간이 길어지는 경우에도, 메모리 장치에 연결된 시스템이 다운되지 않고 정상적으로 동작할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다. 일 실시예에서, 도 11을 참조하여 설명하는 메모리 장치의 동작은, 메모리 장치에 포함되는 복수의 메모리 칩들 각각이, 서로 다른 데이터 입출력 경로들에 연결되며 서로 논리적으로 구분되는 복수의 메모리 영역들을 갖는 경우에 적용될 수 있다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작은 메모리 장치가 탑재된 시스템이 부팅되어 동작하는 것으로 시작할 수 있다(S30). 상기 시스템은 메모리 장치를 탑재한 컴퓨터, 서버, 데이터베이스, 모바일 전자 기기 등일 수 있으며, S30 단계의 시스템 부팅에 의해 상기 시스템에 설치된 운영 체제(OS)가 실행될 수 있다.
시스템이 부팅되면, 메모리 장치는 메모리 칩들 각각을 복수의 메모리 영역들로 구분할 수 있다(S31). 일례로, 메모리 장치에 포함되는 메모리 칩들 각각은 2N 개의 메모리 영역들로 구분될 수 있다. 메모리 칩들 각각에서 논리적으로 구분되는 메모리 영역들의 개수는, 서로 같을 수 있다.
하나의 메모리 장치가 복수의 메모리 영역들로 구분되면, 메모리 영역들 각각은 서로 다른 데이터 입출력(DQ) 경로들에 연결될 수 있다. 일례로, 하나의 메모리 장치가 8개의 데이터 입출력(DQ) 경로들에 연결되는 경우, 제1 내지 제4 데이터 입출력(DQ) 경로들은 제1 메모리 영역에, 제5 내지 제8 데이터 입출력(DQ) 경로들은 제2 메모리 영역에 연결될 수 있다. 즉, 제1 메모리 영역과 제2 메모리 영역은 데이터 입출력(DQ) 경로들을 서로 공유하지 않을 수 있으며, 따라서 메모리 장치는 제1 메모리 영역과 제2 메모리 영역을 서로 독립된 메모리 장치처럼 제어할 수 있다.
메모리 장치는 불량 메모리 셀이 존재하는지 여부를 판단할 수 있다(S32). S32 단계에서 불량 메모리 셀의 존재가 감지되면, 메모리 장치는 불량 메모리 셀을 갖는 메모리 영역의 데이터를, ECC 메모리 칩의 패리티 메모리 영역에 저장할 수 있다(S33). 메모리 장치는 ECC 메모리 칩을 패리티 메모리 영역 및 CRC 메모리 영역으로 논리적으로 구분하여 제어할 수 있으며, 불량 메모리 셀을 갖는 메모리 영역의 데이터가 패리티 메모리 영역으로 옮겨질 수 있다.
메모리 장치는, 불량 메모리 셀을 갖는 메모리 영역의 동작을 패리티 메모리 영역이 대신 실행하도록 제어하고(S34), 불량 메모리 셀을 갖는 메모리 영역에서 포스트 패키지 리페어를 실행할 수 있다(S35). 앞서 설명한 바와 같이 포스트 패키지 리페어에 필요한 시간에 의해 시스템의 운영 체제에서 규정하는 타임아웃 스펙 위반이 발생할 수 있다. 도 10에 도시한 일 실시예에서는, 포스트 패키지 리페어가 진행되는 동안, 불량 메모리 셀을 갖는 메모리 영역의 동작이 패리티 메모리 영역에 의해 대체되므로, 운영 체제의 타임아웃 스펙 위반에 따른 시스템 다운없이, 포스트 패키지 리페어를 실행할 수 있다.
포스트 패키지 리페어가 완료되면, 메모리 장치는 패리티 메모리 영역의 데이터를 포스트 패키지 리페어가 완료된 메모리 영역에 저장하고(S36), 상기 메모리 영역이 제어 커맨드 및 어드레스 커맨드를 수신하여 정상적으로 동작하도록 제어할 수 있다(S37). 한편, 메모리 장치는 패리티 메모리 영역이 다시 ECC 기능을 제공하도록 설정할 수 있다(S38). 즉, 패리티 메모리 영역은, 포스트 패키지 리페어가 완료된 후 ECC 동작에 따른 패리티 비트들을 저장할 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
먼저 도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는 복수의 메모리 칩들(311-318: 310), ECC 메모리 칩(320), 및 컨트롤러(330)를 포함할 수 있다. 컨트롤러(330)는 호스트(340)와 연동되어 복수의 메모리 칩들(310) 및 ECC 메모리 칩(320)의 동작을 제어할 수 있으며, 일 실시예로 레지스터 클록 드라이버를 포함할 수 있다.
복수의 메모리 칩들(310)은 데이터를 저장 및/또는 출력할 수 있으며, ECC 메모리 칩(320)는 상기 데이터의 에러를 검증할 수 있다. 복수의 메모리 칩들(310) 각각은 복수의 메모리 영역들(311A-318A, 311B-318B)을 포함할 수 있다. 도 12에 도시한 일 실시예에서는, 메모리 칩들(310) 각각이, 제1 메모리 영역(311A-318A)과 제2 메모리 영역(311B-318B)을 포함하는 것으로 가정하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 한편, ECC 메모리 칩(320)은 상기 데이터의 패리티 비트들을 저장하는 패리티 메모리 영역(320A)과, 상기 데이터의 CRC 부호를 저장하기 위한 CRC 메모리 영역(320B)을 포함할 수 있다.
컨트롤러(330)는 제어 커맨드(CMD) 및 어드레스 커맨드(ADD)를 복수의 메모리 칩들(310) 및 ECC 메모리 칩(320)에 전달하여 복수의 메모리 칩들(310)과 ECC 메모리 칩(320)를 제어할 수 있다. 또한 컨트롤러(330)는, 제1 및 제2 데이터 입출력 경로 그룹들(DQG1, DQG2)을 통해 복수의 메모리 칩들(310) 중 적어도 하나에 데이터를 저장하거나 복수의 메모리 칩들(310) 중 적어도 하나로부터 데이터를 읽어올 수 있다. 도 12에 도시한 일 실시예에서, 제1 메모리 영역(311A-318A) 및 패리티 메모리 영역(320A) 각각은 제1 데이터 입출력 경로 그룹(DQG1)에 연결될 수 있으며, 제2 메모리 영역(311B-318B) 및 CRC 메모리 영역(320B) 각각 제2 데이터 입출력 경로 그룹(DQG2)에 연결될 수 있다. 따라서, 제1 메모리 영역(311A-318A)과 제2 메모리 영역(311B-318B)은 복수의 메모리 칩들(310) 각각에서 서로 독립적으로 동작할 수 있으며, 패리티 메모리 영역(320A)과 CRC 메모리 영역(320B) 역시 ECC 메모리 칩(320)에서 서로 독립적으로 동작할 수 있다.
일례로, 메모리 장치(300)이 64GB의 저장 공간을 가질 경우, 복수의 메모리 칩들(310) 각각은 8GB의 저장 공간을 가질 수 있으며, ECC 메모리 칩(320) 역시 8GB의 저장 공간을 가질 수 있다. 제1 메모리 영역(311A-318A)과 제2 메모리 영역(311B-318B) 각각은 4GB의 저장 공간을 가질 수 있으며, 패리티 메모리 영역(320A)과 CRC 메모리 영역(320B) 역시 각각 4GB의 저장 공간을 가질 수 있다. 제1 및 제2 데이터 입출력 경로 그룹들(DQG1, DQG2)은 서로 같은 개수의 데이터 입출력 경로들을 가질 수 있다. 예를 들어 메모리 장치가 x8 모드로 동작할 경우, 그룹들(DQG1, DQG2) 각각은 데이터 입출력 경로들을 4개씩 포함할 수 있다.
복수의 메모리 칩들(310) 중 적어도 하나에서 불량 메모리 셀이 발생하면, 메모리 장치(300)은 불량 메모리 셀이 발생한 메모리 영역의 기능을 패리티 메모리 영역(320A)으로 대체하고, 불량 메모리 셀에 대한 포스트 패키지 리페어를 진행할 수 있다. 따라서, 포스트 패키지 리페어가 진행되는 동안, 메모리 장치(300)가 정상적으로 동작할 수 있다.
일례로, 제2 메모리 칩(312)의 제2 메모리 영역(312B)에서 불량 메모리 셀이 발생하면, 컨트롤러(330)는 제2 메모리 영역(312B)에 저장된 데이터를 패리티 메모리 영역(320A)에 저장하고, 제2 메모리 영역(312B)의 기능을 패리티 메모리 영역(320A)으로 대체할 수 있다. 컨트롤러(330)는, 제2 메모리 영역(312B)에 대한 제어 커맨드(CMD) 및 어드레스 커맨드(ADD)를 패리티 메모리 영역(320A)으로 전달함으로써, 제2 메모리 영역(312B)의 기능을 패리티 메모리 영역(320A)으로 대체할 수 있다. 한편 컨트롤러(330)는, 제2 메모리 칩(312)의 제2 메모리 영역(312B)이 포스트 패키지 리페어를 실행하도록 제어할 수 있다.
앞서 설명한 바와 같이, 복수의 메모리 칩들(310) 각각에 포함되는 제1 메모리 영역(311A-318A)과 제2 메모리 영역(311B-318B)은, 패리티 메모리 영역(320A)과 같은 크기의 저장 공간을 가질 수 있다. 따라서, 패리티 메모리 영역(320A)이 제2 메모리 칩(312)의 제2 메모리 영역(312B)의 기능을 대체할 수 있으며, 제2 메모리 칩(312B)에서 포스트 패키지 리페어가 실행되는 동안 메모리 장치(300)이 정상적으로 동작할 수 있다.
다음으로 도 13을 참조하면, 메모리 장치(400)은 기판(410)에 탑재되는 복수의 메모리 칩들(420), 및 ECC 메모리 칩(430)를 포함할 수 있다. 복수의 메모리 칩들(420)과 ECC 메모리 칩(430) 각각은 하나의 칩으로 제공될 수 있으며, 서로 다른 데이터 입출력(DQ) 경로들에 연결되는 복수의 메모리 영역들(421, 422, 431, 432)을 포함할 수 있다.
일례로, 복수의 메모리 칩들(420) 각각은, 제1 메모리 영역(421)과 제2 메모리 영역(422)을 포함할 수 있다. 또한, ECC 메모리 칩(430)은 패리티 메모리 영역(431)과 CRC 메모리 영역(432)을 포함할 수 있다. 제1 메모리 영역(421)과 제2 메모리 영역(422)은 컨트롤러(440)에 의해 복수의 메모리 칩들(420) 각각에서 논리적으로 구분되는 영역들일 수 있으며, 패리티 메모리 영역(431)과 CRC 메모리 영역(432) 역시 컨트롤러(440)에 의해 ECC 메모리 칩(430)에서 논리적으로 구분되는 영역들일 수 있다.
도 13(a)를 참조하면, 복수의 메모리 칩들(420)에 포함되는 제1 메모리 영역(421)과 제2 메모리 영역(422) 중 적어도 하나에서 불량 메모리 셀이 발생할 수 있다. 컨트롤러(440)는 불량 메모리 셀이 발생한 메모리 영역을 불량 메모리 영역(425)으로 마킹하고, 불량 메모리 영역(425)에 저장된 데이터를 ECC 메모리 칩(430)에 옮겨 저장할 수 있다. 일례로, 도 13(b)에 도시한 바와 같이, 불량 메모리 영역(425)에 저장된 데이터는, 패리티 메모리 영역(431)에 저장될 수 있다.
불량 메모리 영역(425)이 불량으로 마킹되어 있는 동안, 불량 메모리 영역(425)의 동작은 패리티 메모리 영역(431)이 대신 수행할 수 있다. 즉, 불량 메모리 영역(425)에 대한 데이터 저장 및/또는 출력 커맨드에 응답하여, 패리티 메모리 영역(431)이 대신 데이터를 저장하거나 출력할 수 있다.
메모리 장치(400)은 컨트롤러(440) 또는 외부 호스트 등의 명령에 응답하여, 불량 메모리 영역(425)이 포스트 패키지 리페어를 실행하도록 제어할 수 있다. 일 실시예에서, 불량 메모리 셀에 연결된 로우 라인 및 칼럼 라인 중 어느 하나의 주소를, 복수의 리던던시 메모리 셀들에 연결된 복수의 리던던시 라인들 중 어느 하나로 맵핑시킴으로써 포스트 패키지 리페어가 실행될 수 있다. 따라서, 불량 메모리 셀에 대한 데이터 저장 및/또는 출력 커맨드에 응답하여, 실제로는 리던던시 메모리 셀이 데이터를 저장 및/또는 출력할 수 있다. 포스트 패키지 리페어가 완료되면, 도 13(c)에 도시한 바와 같이 메모리 장치(400)는 불량 메모리 영역(425)에 대한 불량 마킹을 해제할 수 있다.
도 13(d)를 참조하면, 불량 메모리 영역(425)에 대한 불량 마킹을 해제한 후, 메모리 장치(400)는 패리티 메모리 영역(431)에 저장되어 있던 데이터를 불량 마킹이 해제된 메모리 영역(425)에 옮겨 저장할 수 있다. 또한, 메모리 장치(400)은 패리티 메모리 영역(431)이 다시 패리티 비트들을 저장하는 기능을 수행하도록 제어할 수 있다.
도 13에 도시한 일 실시예에 다르면, 메모리 장치(400)가 탑재된 시스템이 부팅되어 동작하는 동안에도, 시스템 중단 없이 불량 메모리 셀을 복구하기 위한 포스트 패키지 리페어가 메모리 장치(400)에서 실행될 수 있다. 특히, 포스트 패키지 리페어가 불량 메모리 영역(425)에서 실행되는 동안, 패리티 메모리 영역(431) 등이 불량 메모리 영역(425)의 기능을 대신 수행하므로, 메모리 장치(400)가 정상적으로 동작할 수 있다. 또한, 포스트 패키지 리페어가 완료된 이후, ECC 메모리 칩(430)가 ECC 기능을 다시 제공할 수 있으므로, 메모리 장치(400)의 불량률을 낮추고 동작 성능 및 안정성을 개선할 수 있다.
도 14는 본 발명의 일 실시예에 따른 적층 메모리 패키지를 간단하게 나타낸 도면이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 적층 메모리 패키지는, 상하로 적층되는 복수의 메모리 칩들(510)을 포함할 수 있다. 복수의 메모리 칩들(510)은 복수의 메모리 뱅크들(520)을 포함할 수 있으며, 관통 실리콘 비아(Through Silicon Via: TSV, 530)를 통해 서로 연결될 수 있다.
복수의 메모리 칩들(510) 각각은 앞서 도 1 내지 도 13을 참조하여 설명한 다양한 실시예들에 따라 구현될 수 있다. 즉, 복수의 메모리 칩들(510) 각각에 포함되는 복수의 메모리 뱅크들(520) 중 적어도 하나에서 불량 메모리 셀이 발생하면, 불량 메모리 셀이 발생한 메모리 칩의 데이터를 ECC 메모리 칩에 옮겨 저장하고, 불량 메모리 셀이 발생한 메모리 칩에서 포스트 패키지 리페어를 실행할 수 있다. 상기 포스트 패키지 리페어가 완료되면, ECC 메모리 칩에 저장되어 있던 데이터가, 포스트 패키지 리페어가 완료된 메모리 칩으로 옮겨질 수 있다. 따라서, 적층 메모리 패키지가 탑재된 시스템이 부팅되어 동작하는 동안에도, 시스템 중단없이 포스트 패키지 리페어 등을 통해 불량 메모리 셀을 리페어할 수 있으므로, 시스템의 안정성을 개선할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 15에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 통신부(1020), 메모리(1030), 프로세서(1040), 및 입출력부(1050) 등을 포함할 수 있다. 디스플레이(1010), 통신부(1020), 메모리(1030), 프로세서(1040), 및 입출력부(1050) 등의 구성 요소들은 버스(1060)를 통해 서로 통신할 수 있다. 상기 도시한 구성 요소들 외에, 전자 기기(1000)는 전원 장치, 포트 등을 더 포함할 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU), 마이크로프로세서 유닛(MCU), 또는 애플리케이션 프로세서(AP) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 메모리(1020), 메모리(1030), 입출력부(1050) 등의 다른 구성 요소들과 통신할 수 있다.
도 15에 도시한 전자 기기(1000)가 포함하는 메모리(1030)는, 본 발명의 다양한 실시예들에 따른 메모리 장치를 포함할 수 있다. 일례로, 메모리(1030)는 도 1 내지 도 14를 참조하여 설명한 다양한 실시예들에 따라 동작할 수 있다. 메모리(1030)는 프로세서(1040)에서 전달하는 명령에 응답하여 데이터를 저장하거나 출력하거나, 삭제할 수 있다. 또한 메모리(1030)는 전자 기기(1000)가 부팅되어 동작하는 동안에도, 프로세서(1040)가 전달하는 명령에 응답하여, 불량 메모리 셀이 발생한 메모리 장치에서 포스트 패키지 리페어를 실행할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300, 400: 메모리 장치
120, 420: 메모리 칩들
130, 430: ECC 메모리 칩

Claims (10)

  1. 제어 커맨드 및 어드레스 커맨드에 응답하여 데이터를 저장 및 출력하는 복수의 메모리 칩들;
    상기 메모리 칩들이 저장 및 출력하는 상기 데이터에 대한 ECC(Error Check and Correction) 기능을 제공하는 적어도 하나의 ECC 메모리 칩; 및
    상기 복수의 메모리 칩들 중에서 불량 메모리 셀이 감지된 메모리 칩을 불량 메모리 칩으로 마킹하고 상기 불량 메모리 칩의 데이터를 상기 ECC 메모리 칩에 저장하며, 상기 불량 메모리 칩이 포스트 패키지 리페어(Post Package Repair, PPR)를 실행하도록 제어하는 컨트롤러; 를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 칩들 각각은 복수의 메모리 셀들, 및 복수의 리던던시 메모리 셀들을 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 포스트 패키지 리페어가 실행되는 동안, 상기 불량 메모리 칩은 상기 불량 메모리 셀, 및 상기 불량 메모리 셀과 로우 라인을 공유하는 복수의 타겟 메모리 셀들을, 상기 복수의 리던던시 메모리 셀들로 대체하는 메모리 장치.
  4. 제3항에 있어서,
    상기 복수의 타겟 메모리 셀들을 대체하는 상기 복수의 리던던시 메모리 셀들은, 서로 같은 로우 라인에 연결되는 메모리 장치.
  5. 제1항에 있어서,
    상기 포스트 패키지 리페어가 완료되면, 상기 컨트롤러는 상기 ECC 메모리 칩에 저장된 데이터를 상기 불량 메모리 칩에 저장하고 상기 불량 메모리 칩에 대한 불량 마킹을 해제하며,
    상기 ECC 메모리 칩이 상기 ECC 기능을 제공하도록 설정하는 메모리 장치.
  6. 제1항에 있어서,
    상기 포스트 패키지 리페어가 실행되는 동안, 상기 복수의 메모리 칩들 중에서 상기 불량 메모리 칩을 제외한 나머지 메모리 칩들과 상기 ECC 메모리 칩은, 상기 제어 커맨드 및 상기 어드레스 커맨드에 기초하여 동작하는 메모리 장치.
  7. 제6항에 있어서,
    상기 컨트롤러는, 상기 포스트 패키지 리페어가 실행되는 동안, 상기 불량 메모리 칩에 대한 상기 제어 커맨드 및 상기 어드레스 커맨드를 상기 ECC 메모리 칩으로 전달하는 메모리 장치.
  8. 제1항에 있어서,
    상기 복수의 메모리 칩들과 상기 ECC 메모리 칩 각각은 하나의 다이(Die)로 제공되며, 상기 하나의 다이는 서로 다른 데이터 입출력(DQ) 경로들에 연결되는 복수의 메모리 영역들을 포함하는 메모리 장치.
  9. 복수의 로우 라인들과 복수의 칼럼 라인들에 연결되는 복수의 메모리 셀들, 및 복수의 리던던시 라인들에 연결되는 복수의 리던던시 메모리 셀들을 각각 포함하는 복수의 메모리 칩들; 및
    상기 복수의 메모리 칩들이 저장 및/또는 출력하는 데이터의 패리티 데이터 및 CRC 부호 중 적어도 하나를 저장하는 ECC 메모리 칩; 을 포함하며,
    상기 복수의 메모리 칩들 중에서 불량 메모리 셀을 포함하는 불량 메모리 칩의 데이터를 상기 ECC 메모리 칩에 저장하고, 상기 불량 메모리 셀과 연결된 불량 로우 라인의 어드레스를 상기 복수의 리던던시 라인들 중에서 제1 리던던시 라인의 어드레스로 대체하는 메모리 장치.
  10. 복수의 메모리 칩들;
    상기 복수의 메모리 칩들이 저장 및/또는 출력하는 데이터에 대한 패리티 정보를 저장하는 ECC 메모리 칩; 및
    상기 복수의 메모리 칩들 중에서 불량 메모리 셀을 포함하는 불량 메모리 칩이 감지되면, 상기 불량 메모리 칩의 데이터를 상기 ECC 메모리 칩으로 복사하고, 상기 불량 메모리 칩에 대한 전송 커맨드 및 어드레스 커맨드를 상기 ECC 메모리 칩으로 전달하며, 상기 불량 메모리 칩에 포스트 패키지 리페어 커맨드를 입력하는 컨트롤러; 를 포함하는 메모리 장치.
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