KR20150029402A - 데이터 저장 시스템 및 그것의 동작 방법 - Google Patents

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KR20150029402A KR20130108569A KR20130108569A KR20150029402A KR 20150029402 A KR20150029402 A KR 20150029402A KR 20130108569 A KR20130108569 A KR 20130108569A KR 20130108569 A KR20130108569 A KR 20130108569A KR 20150029402 A KR20150029402 A KR 20150029402A
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Abstract

데이터 저장 시스템은 리드 동작이 페일된 메모리 블록의 경우 테스트 동작을 수행하고 테스트 동작 결과에 기반하여 배드 블록으로 확정하거나 또는 배드 블록이 아닌 것으로 확정함으로써 장치의 신뢰성과 수율을 향상시킬 수 있다.

Description

데이터 저장 시스템 및 그것의 동작 방법{Data storing system and operating method thereof}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법에 관한 것이다.
데이터 저장 장치 중 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
반도체 메모리 장치가 높은 데이터 신뢰성 및 수율을 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 신뢰성을 향상시킬 수 있는 데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법을 제공한다.
본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법은 배드 블록 관리 모듈에 저장된 리드 페일 블록 어드레스에 기반하여 메모리 블록들 중 리드 페일 블록에 테스트 동작을 수행하는 단계, 및 상기 테스트 동작이 패스되면 상기 배드 블록 관리 모듈로부터 상기 리드 페일 블록 어드레스를 삭제하고, 상기 테스트 동작이 페일되면 상기 리드 페일 블록을 배드 블록으로 결정하는 단계를 포함할 수 있다.
실시예로서, 메모리 블록의 메모리 셀들에 리드 동작을 수행하는 단계, 및 상기 리드 동작이 페일되면 상기 메모리 블록의 어드레스를 상기 배드 블록 관리 모듈에 리드 페일 블록 어드레스로서 저장하는 단계를 더 포함할 수 있다.
실시예로서, 상기 테스트 동작을 수행하는 단계는 상기 테스트 동작을 수행할 리드 페일 블록의 소거 동작을 수행하는 단계, 상기 리드 페일 블록의 메모리 셀들에 특정 패턴의 데이터를 프로그램하는 프로그램 동작을 수행하는 단계, 및 상기 메모리 셀들로부터 상기 데이터를 리드하는 리드 동작을 수행하는 단계를 포함하고, 상기 리드 동작이 패스되면 상기 배드 블록 관리 모듈로부터 상기 리드 페일 블록 어드레스를 삭제하고, 상기 리드 동작이 페일되면 상기 리드 페일 블록을 배드 블록으로 결정하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 데이터 저장 시스템은 리드 페일 블록 어드레스 및 배드 블록 어드레스를 저장하는 배드 블록 관리 모듈을 포함하는 컨트롤러, 및 상기 컨트롤러로부터 입력되는 커맨드 및 어드레스에 응답하여 메모리 블록들 중 리드 페일 블록에 테스트 동작을 수행하도록 구성된 반도체 장치를 포함하고, 상기 컨트롤러는 상기 테스트 동작이 패스되면 상기 배드 블록 관리 모듈로부터 상기 리드 페일 블록 어드레스를 삭제하고, 상기 테스트 동작이 페일되면 상기 배드 블록 관리 모듈에서 상기 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장하는 것을 특징으로 할 수 있다.
상기 반도체 장치는 상기 컨트롤러부터 입력되는 커맨드 및 어드레스에 응답하여 메모리 블록의 메모리 셀들에 리드 동작을 수행하고, 상기 컨트롤러는 상기 리드 동작이 페일되면 상기 메모리 블록의 어드레스를 리드 페일 블록 어드레스로서 상기 배드 블록 관리 모듈에 저장하는 것을 특징으로 할 수 있다.
데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법은 리드 동작이 페일된 메모리 블록의 경우 테스트 동작을 수행하고 테스트 동작 결과에 기반하여 배드 블록으로 확정하거나 또는 배드 블록이 아닌 것으로 확정함으로써 장치의 신뢰성과 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 저장 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 배드 블록 관리 모듈을 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 어드레스 저장부의 배드 블록 리스트를 설명하기 위한 도면이다.
도 4는 도 1에 도시된 반도체 장치를 설명하기 위한 블록도이다.
도 5는 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법 중 배드 블록 어드레스의 저장 방법을 설명하기 위한 흐름도이다.
도 6은 도 5에 도시된 배드 블록 어드레스의 저장 방법의 세부 단계를 설명하기 위한 흐름도이다.
도 7은 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법 중 배드 블록 어드레스의 갱신 방법을 설명하기 위한 흐름도이다.
도 8은 도 7에 도시된 배드 블록 어드레스의 갱신 방법의 세부 단계를 설명하기 위한 흐름도이다.
도 9는 도 7에 도시된 테스트 동작 수행 단계를 설명하기 위한 흐름도이다.
도 10은 도 1에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 데이터 저장 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 데이터 저장 시스템(100)은 반도체 장치(110) 및 호스트로부터의 요청에 따라 반도체 장치(110)의 동작을 제어하는 컨트롤러(120)를 포함한다.
반도체 장치(110)는 컨트롤러(120)로부터 입력되는 커맨드(CMD) 및 어드레스(ADD) 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행한다. 반도체 장치(110)는 컨트롤러(120)로부터 입력되는 커맨드(CMD) 및 어드레스(ADD) 응답하여 메모리 블록들 중 리드 페일 블록에 테스트 동작을 수행한다.
컨트롤러(120)는 리드 페일 블록 어드레스 및 배드 블록 어드레스를 저장하는 배드 블록 관리 모듈(122)을 포함한다. 컨트롤러(120)는 메모리 블록의 프로그램 동작 또는 소거 동작이 페일되면 해당 메모리 블록의 어드레스를 배드 블록 어드레스로서 배드 블록 관리 모듈(122)에 저장한다. 컨트롤러(120)는 메모리 블록의 리드 동작이 페일되면 해당 메모리 블록의 어드레스를 리드 페일 블록 어드레스로서 배드 블록 관리 모듈(122)에 저장한다. 컨트롤러(120)는 메모리 블록의 테스트 동작이 패스되면 배드 블록 관리 모듈(122)로부터 리드 페일 블록 어드레스를 삭제하고, 테스트 동작이 페일되면 배드 블록 관리 모듈(124)에서 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장한다.
반도체 장치(110)는 테스트 동작 시에 소거 커맨드에 응답하여 리드 페일 블록에 소거 동작을 수행한다. 컨트롤러(120)는 소거 동작의 페일 신호(FS1)에 응답하여 배드 블록 관리 모듈(122)에서 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장한다.
반도체 장치(110)는 소거 동작이 패스되면 프로그램 커맨드에 응답하여 소거된 리드 페일 블록의 메모리 셀들에 특정 패턴의 데이터를 프로그램하는 프로그램 동작을 수행한다. 컨트롤러(120)는 프로그램 동작의 페일 신호(FS1)에 응답하여 배드 블록 관리 모듈(122)에서 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장한다.
반도체 장치(110)는 프로그램 동작이 패스되면 리드 커맨드에 응답하여 메모리 셀들로부터 데이터를 리드하는 리드 동작을 수행한다. 컨트롤러(120)는 리드된 데이터에 기반하여, 리드 동작이 패스되면 배드 블록 관리 모듈(122)로부터 리드 페일 블록 어드레스를 삭제하고 리드 동작이 페일되면 배드 블록 관리 모듈(122)에서 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장한다.
실시예로서, 컨트롤러(120)는 데이터 저장 시스템(100)의 유휴 시간(idle time)에 테스트 동작을 수행하도록 커맨드(CMD) 및 어드레스(ADD)를 반도체 장치(110)로 출력할 수 있다. 따라서 테스트 동작을 추가적으로 수행함으로 인한 성능 저하를 방지할 수 있다.
실시예로서, 컨트롤러(120)는 배드 블록 관리 모듈(122)의 어드레스 저장 공간이 임계치 이하가 되면 테스트 동작을 수행하도록 커맨드(CMD) 및 어드레스(ADD)를 반도체 장치(110)로 출력할 수 있다. 따라서 배드 블록 관리 모듈(122)의 어드레스 저장 공간이 남아 있지 않아서 테스트 동작의 수행이 중단되는 것을 방지하고 연속적으로 테스트 동작을 수행할 수 있다.
실시예로서, 반도체 장치(110)는 배드 블록 관리 모듈(122)에 저장된 리드 페일 블록 어드레스 및 배드 블록 어드레스를 저장한다. 컨트롤러(120)는 파워 온 시에 반도체 장치(110)에 저장된 리드 페일 블록 어드레스 및 배드 블록 어드레스를 배드 블록 관리 모듈(122)에 저장하도록 커맨드(CMD) 및 어드레스(ADD)를 출력한다. 따라서 파워 오프 되더라도 리드 페일 블록 어드레스 및 배드 블록 어드레스를 안정적으로 유지할 수 있다. 또한 배드 블록 관리 모듈(122)이 불휘발성 저장 수단을 포함할 필요가 없고, 휘발성 저장 수단을 포함하여 동작 속도를 향상시킬 수 있다.
도 2는 도 1에 도시된 배드 블록 관리 모듈을 설명하기 위한 블록도이다.
도 2를 참조하면, 배드 블록 관리 모듈(122)은 어드레스 저장부(124) 및 에러 정정부(126)를 포함한다.
에러 정정부(126)는 반도체 장치로부터 리드된 데이터(DATA)의 에러를 정정하고 에러에 기반하여 리드 동작의 패스 또는 페일 신호(P/FS2)를 생성한다.
어드레스 저장부(124)는 리드 동작이 페일된 메모리 블록의 어드레스인 리드 페일 블록 어드레스와, 프로그램 동작 또는 소거 동작이 페일된 메모리 블록의 어드레스인 배드 블록 어드레스를 저장 및 변경한다. 어드레스 저장부(124)는 리드 페일 블록 어드레스 및 배드 블록 어드레스를 저장 및 변경하기 위해 배드 블록 리스트를 포함할 수 있다.
어드레스 저장부(124)는 테스트 동작 시 프로그램 동작 또는 소거 동작의 페일 신호(FS1)에 응답하여 배드 블록 리스트에서 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장한다. 어드레스 저장부(124)는 테스트 동작 시, 리드 동작의 패스 신호(PS2)에 응답하여 배드 블록 리스트에서 리드 페일 블록 어드레스를 삭제하고 리드 동작의 페일 신호(FS2)에 응답하여 배드 블록 리스트에서 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장한다.
따라서 리드 동작이 페일된 메모리 블록의 경우 테스트 동작을 수행하고 테스트 동작 결과에 기반하여 배드 블록으로 확정하거나 또는 배드 블록이 아닌 것으로 확정함으로써 장치의 신뢰성과 수율을 향상시킬 수 있다.
도 3은 도 2에 도시된 어드레스 저장부의 배드 블록 리스트를 설명하기 위한 도면이다.
도 3을 참조하면, 배드 블록 리스트는 블록 넘버와 표시 항목을 포함한다. 배드 블록 리스트에는 배드 블록 어드레스와 리드 페일 블록 어드레스가 저장된다. 메모리 블록의 프로그램 동작 또는 소거 동작이 페일되면 블록 넘버에 해당 블록의 어드레스가 저장되고 표시 항목에는 'X'로 표시된다. 메모리 블록의 리드 동작이 페일되면 블록 넘버에 해당 블록의 어드레스가 저장되고, 표시 항목에는 'O'가 표시된다. 즉, 배드 블록 리스트는 표시 항목을 통해 배드 블록 어드레스와 리드 페일 블록 어드레스를 구분하여 저장한다.
예를 들어, 메모리 블록 1, 3, Q는 배드 블록 리스트에 리드 페일 블록으로서 저장되고 메모리 블록 2는 배드 블록 리스트에 배드 블록으로서 저장된다. 리드 페일 블록에 대해서는 앞서 설명한 테스트 동작을 수행하여 배드 블록 여부를 확정한다.
도 4는 도 1에 도시된 반도체 장치를 설명하기 위한 블록도이다.
도 4를 참조하면, 반도체 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(210), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어회로(220), 전압 공급 회로(230), 페이지 버퍼 그룹(240), 컬럼 디코더(250), 입출력 회로(260) 및 패스/페일 체크 회로(270)를 포함한다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
제어 회로(220)는 외부로부터 입출력 회로(260)를 통해 입력되는 커맨드(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(220)는 입출력 회로(260)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(230)는 제어 회로(220)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작에 필요한 동작 전압들을 로컬 라인들로 공급한다. 이러한 전압 공급 회로(230)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(220)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 소거 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(220)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(210)에서 선택된 메모리 블록의 로컬 라인들로 전달될 수 있도록 글로벌 라인들과 로컬 라인들을 연결한다.
페이지 버퍼 그룹(240)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(210)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)은 제어 회로(220)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
컬럼 디코더(250)는 제어 회로(220)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(250)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(260)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(240)으로 입력하기 위하여 제어 회로(220)의 제어에 따라 데이터를 컬럼 디코더(250)에 전달한다. 컬럼 디코더(250)는 입출력 회로(260)로부터 전달된 데이터를 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(260)는 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(250)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(270)는 프로그램 동작 후에 실시되는 프로그램 검증 동작 또는 소거 동작 후에 실시되는 소거 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 비교 결과 신호들에 응답하여 패스/페일 신호(P/FS1)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작 또는 소거 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 비교 결과 신호들은 패스/페일 체크 회로(270)로 출력된다. 패스/페일 체크 회로(270)는 비교 결과 신호들에 응답하여 프로그램 동작 또는 소거 동작의 완료 여부를 나타내는 패스/페일 신호(P/FS1)를 제어 회로(220)로 출력한다. 패스/페일 신호(P/FS1)는 입출력 회로(260)를 통해 컨트롤러로 출력된다.
도 5는 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법 중 배드 블록 어드레스의 저장 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 데이터 저장 시스템의 동작 방법 중 배드 블록 어드레스의 저장 방법은 우선 컨트롤러로부터 커맨드를 수신한다(S310).
수신된 커맨드가 프로그램 커맨드 또는 소거 커맨드인 경우에는 메모리 블록에 프로그램 동작 또는 소거 동작을 수행한다(S320).
그 다음 프로그램 검증 동작 또는 소거 검증 동작을 수행한다(S330).
프로그램 검증 동작 또는 소거 검증 동작 수행 결과 프로그램 동작 또는 소거 동작이 페일된 경우에는 배드 블록 관리 모듈의 어드레스 저장부에 해당 메모리 블록의 어드레스를 배드 블록 어드레스로서 저장한다(S340).
수신된 커맨드가 리드 커맨드인 경우에는 메모리 블록에 리드 동작을 수행한다(S350).
리드된 데이터에 기반하여 컨트롤러의 에러 정정부에서 에러 정정 동작을 수행한다(S360). 데이터의 에러 비트의 개수가 에러 정정 가능한 비트의 개수보다 많아서 리드 동작이 페일된 경우에는 배드 블록 관리 모듈의 어드레스 저장부에 해당 메모리 블록의 어드레스를 리드 페일 블록 어드레스로서 저장한다(S370).
프로그램 동작, 소거 동작 또는 리드 동작이 패스된 경우에는 커맨드를 수신하는 단계(S310)로 돌아간다.
도 6은 도 5에 도시된 배드 블록 어드레스의 저장 방법의 세부 단계를 설명하기 위한 흐름도이다.
도 6을 참조하면, 배드 블록 어드레스 및 리드 페일 블록 어드레스는 배드 블록 리스트에 저장될 수 있다.
리드 동작이 페일된 메모리 블록의 어드레스를 저장할 때, 배드 블록 어드레스와 달리 리드 페일 블록 어드레스는 리드 페일 표시를 추가할 수 있다(S380).
그 다음 배드 블록 어드레스 및 리드 페일 블록 어드레스를 배드 블록 리스트에 저장한다(S390).
도 7은 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법 중 배드 블록 어드레스의 갱신 방법을 설명하기 위한 흐름도이다.
도 7을 참조하면, 데이터 저장 시스템의 동작 방법 중 배드 블록 어드레스의 갱신 방법은 우선, 배드 블록 리스트를 스캔한다(S410).
리드 페일 블록임을 확인(S420)하여, 리드 페일 블록에 대해서는 테스트 동작을 수행한다(S430). 리드 페일 블록이 아닌 경우에는 배드 블록 리스트를 계속해서 스캔한다.
테스트 동작 수행 결과를 확인하고(S440), 테스트 동작이 패스된 경우에는 배드 블록 리스트에서 리드 페일 블록 어드레스를 삭제한다(S450). 테스트 동작이 페일된 경우에는 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경한다(S460).
따라서 리드 동작이 페일된 메모리 블록의 경우 테스트 동작을 수행하고 테스트 동작 결과에 기반하여 배드 블록으로 확정하거나 또는 배드 블록이 아닌 것으로 확정함으로써 장치의 신뢰성과 수율을 향상시킬 수 있다.
도 8은 도 7에 도시된 배드 블록 어드레스의 갱신 방법의 세부 단계를 설명하기 위한 흐름도이다.
도 8을 참조하면, 배드 블록 리스트를 스캔하기 전에, 먼저 데이터 저장 시스템이 현재 유휴 시간(idle time)에서 동작하고 있는지를 확인한다(S402).
데이터 저장 시스템이 유휴 시간에서 동작하고 있는 경우 배드 블록 리스트를 스캔한다(S410). 데이터 저장 시스템이 유휴 시간에서 동작하고 있지 않은 경우에는 배드 블록 리스트의 스캔을 대기한다(S404). 따라서 테스트 동작을 추가적으로 수행함으로 인한 성능 저하를 방지할 수 있다.
도 9는 도 7에 도시된 테스트 동작 수행 단계를 설명하기 위한 흐름도이다.
도 9를 참조하면, 테스트 동작을 수행할 때 먼저 테스트 동작을 수행할 메모리 블록(즉, 리드 페일 블록)에 소거동작을 수행한다(S431).
소거 동작 결과를 확인하고(S432), 소거 동작이 패스되면 리드 페일 블록의 메모리 셀들에 특정 패턴의 데이터를 프로그램하는 프로그램 동작을 수행한다(S433). 소거 동작이 페일되면 리드 페일 블록을 배드 블록으로 확정한다(S460).
다음으로 프로그램 동작 결과를 확인하고(S434), 프로그램 동작이 패스되면 메모리 셀들로부터 특정 패턴의 데이터를 리드하는 리드 동작을 수행한다(S435). 프로그램 동작이 페일되면 리드 페일 블록을 배드 블록으로 확정한다(S460).
다음으로 리드 동작 결과를 확인하고(S436), 리드 동작이 패스되면 리드 페일 블록을 배드 블록이 아닌 것(즉, 굿 블록)으로 확정한다(S450). 리드 동작이 페일되면 리드 페일 블록을 배드 블록으로 확정한다(S460).
도 10은 도 1에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 1에 도시된 데이터 저장 시스템(100)은 반도체 장치(110)와 컨트롤러(120)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다.
도 10을 참조하면, 컨트롤러(120)는 SRAM(121), 프로세싱 유닛 (123), 호스트 인터페이스(125), 에러 정정부(126) 및 메모리 인터페이스(127)를 포함한다. SRAM(121)은 프로세싱 유닛(123)의 동작 메모리로써 사용된다. 호스트 인터페이스(125)는 데이터 저장 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정부(126)는 반도체 장치(110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(127)는 본 발명의 반도체 장치(110)와 인터페이싱 한다. 프로세싱 유닛(123)은 컨트롤러(120)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 데이터 저장 시스템(100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 반도체 장치(110)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 데이터 저장 시스템(100)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 장치가 구비될 수 있다. 이 경우, 컨트롤러(120)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 12에는 본 발명에 따른 반도체 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 데이터 저장 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 데이터 저장 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 데이터 저장 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 데이터 저장 시스템
110: 반도체 장치 120: 컨트롤러
210: 메모리 어레이 MB1~MBm: 메모리 블록
220: 제어 회로 230: 전압 공급 회로
240: 페이지 버퍼 그룹 250: 컬럼 디코더
260: 입출력 회로 270: 패스/페일 체크 회로

Claims (20)

  1. 배드 블록 관리 모듈에 저장된 리드 페일 블록 어드레스에 기반하여 메모리 블록들 중 리드 페일 블록에 테스트 동작을 수행하는 단계; 및
    상기 테스트 동작이 패스되면 상기 배드 블록 관리 모듈로부터 상기 리드 페일 블록 어드레스를 삭제하고, 상기 테스트 동작이 페일되면 상기 리드 페일 블록을 배드 블록으로 결정하는 단계를 포함하는 데이터 저장 시스템의 동작 방법.
  2. 제1항에 있어서,
    메모리 블록의 메모리 셀들에 리드 동작을 수행하는 단계; 및
    상기 리드 동작이 페일되면 상기 메모리 블록의 어드레스를 상기 배드 블록 관리 모듈에 리드 페일 블록 어드레스로서 저장하는 단계를 더 포함하는 데이터 저장 시스템의 동작 방법.
  3. 제1항에 있어서, 상기 테스트 동작은
    상기 데이터 저장 시스템의 유휴 시간(idle time)에 수행하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  4. 제1항에 있어서, 상기 테스트 동작은
    상기 배드 블록 관리 모듈의 저장 공간이 임계치 이하가 되면 수행하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  5. 제1항에 있어서, 상기 테스트 동작을 수행하는 단계는
    상기 테스트 동작을 수행할 리드 페일 블록의 소거 동작을 수행하는 단계;
    상기 리드 페일 블록의 메모리 셀들에 특정 패턴의 데이터를 프로그램하는 프로그램 동작을 수행하는 단계; 및
    상기 메모리 셀들로부터 상기 데이터를 리드하는 리드 동작을 수행하는 단계를 포함하고,
    상기 리드 동작이 패스되면 상기 배드 블록 관리 모듈로부터 상기 리드 페일 블록 어드레스를 삭제하고, 상기 리드 동작이 페일되면 상기 리드 페일 블록을 배드 블록으로 결정하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  6. 제5항에 있어서, 상기 소거 동작이 패스되면 상기 프로그램 동작을 수행하고, 상기 소거 동작이 페일되면 상기 프로그램 동작을 수행하지 않고 상기 리드 페일 블록을 배드 블록으로 결정하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  7. 제5항에 있어서, 상기 프로그램 동작이 패스되면 상기 리드 동작을 수행하고, 상기 프로그램 동작이 페일되면 상기 리드 동작을 수행하지 않고 상기 리드 페일 블록을 배드 블록으로 결정하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  8. 제5항에 있어서, 상기 리드한 데이터의 에러 비트의 개수가 에러 정정 가능한 비트의 개수 보다 많은 경우 상기 리드 동작이 페일된 것으로 결정하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  9. 제1항에 있어서, 상기 리드 페일 블록 어드레스는 불휘발성 메모리에 저장되고, 파워 온 시에 상기 불휘발성 메모리로부터 휘발성 메모리로 상기 리드 페일 블록 어드레스가 전달되는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  10. 제1항에 있어서, 메모리 블록의 메모리 셀들에 프로그램 동작 또는 소거 동작을 수행하는 단계; 및
    상기 프로그램 동작 또는 소거 동작이 페일되면 상기 메모리 블록의 어드레스를 상기 배드 블록 관리 모듈에 배드 블록 어드레스로서 저장하는 단계를 더 포함하는 데이터 저장 시스템의 동작 방법.
  11. 리드 페일 블록 어드레스 및 배드 블록 어드레스를 저장하는 배드 블록 관리 모듈을 포함하는 컨트롤러; 및
    상기 컨트롤러로부터 입력되는 커맨드 및 어드레스에 응답하여 메모리 블록들 중 리드 페일 블록에 테스트 동작을 수행하도록 구성된 반도체 장치를 포함하고,
    상기 컨트롤러는
    상기 테스트 동작이 패스되면 상기 배드 블록 관리 모듈로부터 상기 리드 페일 블록 어드레스를 삭제하고, 상기 테스트 동작이 페일되면 상기 배드 블록 관리 모듈에서 상기 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장하는 것을 특징으로 하는 데이터 저장 시스템.
  12. 제11항에 있어서, 상기 반도체 장치는 상기 컨트롤러부터 입력되는 커맨드 및 어드레스에 응답하여 메모리 블록의 메모리 셀들에 리드 동작을 수행하고,
    상기 컨트롤러는 상기 리드 동작이 페일되면 상기 메모리 블록의 어드레스를 리드 페일 블록 어드레스로서 상기 배드 블록 관리 모듈에 저장하는 것을 특징으로 하는 데이터 저장 시스템.
  13. 제11항에 있어서, 상기 컨트롤러는
    상기 데이터 저장 시스템의 유휴 시간(idle time)에 상기 테스트 동작을 수행하도록 커맨드 및 어드레스를 상기 반도체 장치로 출력하는 것을 특징으로 하는 데이터 저장 시스템.
  14. 제11항에 있어서, 상기 컨트롤러는
    상기 배드 블록 관리 모듈의 어드레스 저장 공간이 임계치 이하가 되면 상기 테스트 동작을 수행하도록 커맨드 및 어드레스를 상기 반도체 장치로 출력하는 것을 특징으로 하는 데이터 저장 시스템.
  15. 제11항에 있어서, 상기 반도체 장치는 테스트 동작 시에, 제1 커맨드에 응답하여 리드 페일 블록에 소거 동작을 수행하고,
    상기 컨트롤러는 상기 소거 동작의 페일 신호에 응답하여 상기 배드 블록 관리 모듈에서 상기 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장하는 것을 특징으로 하는 데이터 저장 시스템.
  16. 제15항에 있어서, 상기 반도체 장치는 상기 소거 동작이 패스되면 제2 커맨드에 응답하여 소거된 리드 페일 블록의 메모리 셀들에 특정 패턴의 데이터를 프로그램하는 프로그램 동작을 수행하고,
    상기 컨트롤러는 상기 프로그램 동작의 페일 신호에 응답하여 상기 배드 블록 관리 모듈에서 상기 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장하는 것을 특징으로 하는 데이터 저장 시스템.
  17. 제16항에 있어서, 상기 반도체 장치는 상기 프로그램 동작이 패스되면 제3 커맨드에 응답하여 상기 메모리 셀들로부터 상기 데이터를 리드하는 리드 동작을 수행하고,
    상기 컨트롤러는 리드된 상기 데이터에 기반하여, 상기 리드 동작이 패스되면 상기 배드 블록 관리 모듈로부터 상기 리드 페일 블록 어드레스를 삭제하고 상기 리드 동작이 페일되면 상기 배드 블록 관리 모듈에서 상기 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장하는 것을 특징으로 하는 데이터 저장 시스템.
  18. 제17항에 있어서, 상기 배드 블록 관리 모듈은
    상기 리드 페일 블록 어드레스 및 배드 블록 어드레스를 저장하는 어드레스 저장부; 및
    상기 반도체 장치로부터 리드된 데이터의 에러를 정정하고 상기 에러에 기반하여 상기 리드 동작의 패스 또는 페일 신호를 생성하도록 구성된 에러 정정부를 포함하고,
    상기 어드레스 저장부는 상기 리드 동작의 패스 신호에 응답하여 상기 배드 블록 관리 모듈로부터 상기 리드 페일 블록 어드레스를 삭제하고, 상기 리드 동작의 페일 신호에 응답하여 상기 리드 페일 블록 어드레스를 배드 블록 어드레스로 변경하여 저장하는 것을 특징으로 하는 데이터 저장 시스템.
  19. 제11항에 있어서, 상기 반도체 장치는 상기 리드 페일 블록 어드레스 및 배드 블록 어드레스를 저장하고,
    상기 컨트롤러는 파워 온 시에 상기 리드 페일 블록 어드레스 및 배드 블록 어드레스를 상기 배드 블록 관리 모듈에 저장하는 것을 특징으로 하는 데이터 저장 시스템.
  20. 제11항에 있어서, 상기 반도체 장치는 상기 컨트롤러부터 입력되는 커맨드 및 어드레스에 응답하여 메모리 블록의 메모리 셀들에 프로그램 동작 또는 소거 동작을 수행하고,
    상기 컨트롤러는 상기 프로그램 동작 또는 소거 동작이 페일되면 상기 메모리 블록의 어드레스를 배드 블록 어드레스로서 상기 배드 블록 관리 모듈에 저장하는 것을 특징으로 하는 데이터 저장 시스템.
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