KR101212748B1 - 반도체 메모리, 메모리 시스템 및 그 프로그래밍 방법 - Google Patents

반도체 메모리, 메모리 시스템 및 그 프로그래밍 방법 Download PDF

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Abstract

반도체 메모리는 외부에서 입력된 데이터를 저장하도록 구성된 코어 블록, 외부에서 입력된 데이터가 기 설정된 값인 경우, 테스트 모드 신호 및 명령에 응답하여 제어 신호를 활성화시키도록 구성된 제어부, 및 제어 신호가 활성화된 경우, 프로그래밍 가능하도록 구성된 퓨즈 회로부를 포함한다.

Description

반도체 메모리, 메모리 시스템 및 그 프로그래밍 방법{SEMICONDUCTOR MEMORY, MEMORY SYSTEM AND PROGRAMMING METHOD OF THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 메모리, 메모리 시스템 및 그 프로그래밍 방법에 관한 것이다.
반도체 회로 예를 들어, 반도체 메모리는 싱글 비트 패일(single bit fail)을 구제하기 위한 퓨즈 즉, 안티 퓨즈(anti-fuse)를 구비하고 있다.
안티 퓨즈는 정상상태에서 전기적으로 오픈(open) 상태이다가 프로그래밍 동작에 의해 전기적으로 단락(short)되거나, 또는 그 반대로 동작함으로써 싱글 비트 패일을 구제할 수 있다.
이러한 퓨즈 프로그래밍은 메모리 모듈로 구성되기 이전에 패일이 발생한 메모리 칩에 대해서 수행할 수 있다.
그러나 복수의 반도체 메모리로 메모리 모듈을 구성한 이후에는 패일이 발생한 특정 메모리 칩을 선택하여 퓨즈 프로그래밍을 수행하는 것이 불가능하다.
본 발명의 실시예는 메모리 모듈 상태에서도 패일이 발생한 메모리 칩에 대한 퓨즈 프로그래밍이 가능하도록 한 반도체 메모리, 메모리 시스템 및 그 프로그래밍 방법을 제공하고자 한다.
본 발명의 실시예는 외부에서 입력된 데이터를 저장하도록 구성된 코어 블록, 외부에서 입력된 데이터가 기 설정된 값인 경우, 테스트 모드 신호 및 명령에 응답하여 제어 신호를 활성화시키도록 구성된 제어부, 및 제어 신호가 활성화된 경우, 프로그래밍 가능하도록 구성된 퓨즈 회로부를 포함함을 특징으로 한다.
본 발명의 실시예는 복수의 반도체 메모리를 포함하며, 외부에서 입력된 데이터에 따라 복수의 반도체 메모리에 대한 선택적인 퓨즈 프로그래밍 동작을 수행하도록 구성된 메모리 모듈, 및 퓨즈 프로그래밍 동작을 위한 명령을 메모리 모듈에 제공하고, 기 설정된 값의 데이터를 복수의 반도체 메모리에 선택적으로 제공하도록 구성된 메모리 컨트롤러를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 복수의 반도체 메모리를 포함하는 메모리 모듈과 메모리 컨트롤러로 이루어진 메모리 시스템의 프로그래밍 방법으로서, 메모리 모듈에 포함된 복수의 반도체 메모리의 불량 여부를 테스트하는 단계, 및 테스트 결과에 따라 메모리 컨트롤러가 복수의 반도체 메모리를 선택적으로 프로그래밍하는 단계를 포함함을 또 다른 특징으로 한다.
본 발명의 실시예는 복수의 반도체 메모리에 대하여 선택적으로 퓨즈 프로그래밍을 수행하는 것이 가능하므로 메모리 모듈의 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템(100)의 구성을 나타낸 블록도,
도 2는 도 1의 반도체 메모리(DRAM0)의 구성을 나타낸 블록도,
도 3은 본 발명의 실시예에 따른 메모리 시스템의 프로그래밍 방법을 나타낸 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(100)은 메모리 모듈(200)과 메모리 컨트롤러(300) 예를 들어, CPU(Central Processing Unit)로 이루어진다.
메모리 모듈(200)은 복수의 반도체 메모리(DRAM0 ~ DRAM7)를 포함한다.
메모리 모듈(200)의 복수의 반도체 메모리(DRAM0 ~ DRAM7)는 테스트 모드 구간 동안 입력된 데이터 값에 따라 외부 명령에 응답하여 퓨즈 프로그래밍 동작을 수행하도록 구성된다.
메모리 컨트롤러(300)는 기 설정된 값의 데이터를 복수의 반도체 메모리(DRAM0 ~ DRAM7)에 선택적으로 입력시키고, 퓨즈 프로그래밍 동작을 위한 외부 명령(CMD)을 제공하도록 구성된다.
메모리 모듈(200)의 복수의 반도체 메모리(DRAM0 ~ DRAM7)와 메모리 컨트롤러(300)는 데이터 채널(DRAM0_DQ<0:15> ~ DRAM7_DQ<0:15>)을 독립적으로 사용하는 한편, 커맨드/어드레스 채널(CMD/ADD)은 공유한다.
도 2에 도시된 바와 같이, 반도체 메모리(DRAM0)는 데이터 입력부(201), 코어 블록(230), 디코더(240), 제어부(250) 및 퓨즈 회로부(260)를 포함한다.
데이터 입력부(201)는 외부에서 입력된 데이터를 저장 가능한 형태로 처리하도록 구성된다.
데이터 입력부(201)는 복수의 버퍼(BF), 래치부(210) 및 직렬화부(220)를 포함한다.
복수의 버퍼(BF)는 클럭 신호(CLK), 데이터 스트로브 신호(DQS), 데이터 채널(DRAM0_DQ<0:15>)을 통해 입력된 데이터를 입력 받도록 구성된다.
래치부(210)는 데이터 스트로브 신호(DQS)에 응답하여 데이터를 저장하도록 구성된다.
직렬화부(220)는 클럭 신호(CLK)에 응답하여 래치부(210)에 저장된 데이터를 직렬 형태로 변환하여 글로벌 라인(GIO)으로 출력하도록 구성된다.
코어 블록(230)은 메모리 영역 및 데이터 입/출력 회로를 포함할 수 있으며, 글로벌 라인(GIO)을 통해 전송된 데이터를 메모리 영역에 저장하도록 구성된다.
코어 블록(230)은 테스트 모드 신호(TM1)가 활성화되면 데이터 저장 동작이 중지되도록 구성된다.
이때 테스트 모드 신호(TM1)는 커맨드/어드레스 채널(CMD/ADD)을 통해 입력되는 커맨드와 어드레스에 따라 생성될 수 있다.
디코더(240)는 외부 명령(CMD)을 디코딩하여 내부 명령(iCMD)을 생성하도록 구성된다.
제어부(250)는 글로벌 라인(GIO)을 통해 전송된 데이터의 값이 기 설정된 값인 경우, 테스트 모드 신호(TM1) 및 내부 명령(iCMD)에 응답하여 제어 신호(RUPTURE_EN)를 활성화시키도록 구성된다.
제어부(250)는 내부 명령(iCMD)의 종류에 상관없이, 테스트 모드 신호(TM1)가 활성화된 상태에서 입력된 내부 명령(iCMD)을 퓨즈 프로그래밍을 위한 명령으로 인식하고, 데이터의 값이 기 설정된 값인 경우 제어 신호(RUPTURE_EN)를 활성화시키도록 구성된다.
따라서 내부 명령(iCMD)은 퓨즈 프로그래밍을 정의하는 명령으로 한정되지 않고, 반도체 메모리를 동작시키기 위한 모든 종류의 명령을 포함할 수 있다.
제어부(250)는 인코더(encoder)로 구성할 수 있다.
퓨즈 회로부(260)는 제어 신호(RUPTURE_EN)가 활성화된 경우, 프로그래밍 가능하도록 구성된다.
퓨즈 회로부(260)는 복수의 퓨즈 즉, 안티 퓨즈를 구비한다.
퓨즈 회로부(260)는 제어 신호(RUPTURE_EN)가 활성화된 경우, 외부 제어에 응답하여 복수의 퓨즈를 선택적으로 오픈 또는 단락 상태로 전환시킨다. 이때 외부 제어는 복수의 퓨즈 중 선택된 퓨즈에 인가되는 전압 레벨을 가변시키는 동작이 될 수 있다. 또한 복수의 퓨즈 중 일부를 선택하는 것은 어드레스를 이용할 수 있다.
이와 같이 구성된 본 발명의 실시예의 동작을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
메모리 컨트롤러(300)는 미리 약속된 데이터와 커맨드 입력을 통해 메모리 모듈(200)을 동작시켜 패일이 발생된 반도체 메모리를 검색한다.
이때 반도체 메모리(DRAM0)에 싱글 비트 패일이 발생한 것으로 가정한다.
메모리 컨트롤러(300)가 커맨드/어드레스 채널(CMD/ADD)을 통해 메모리 모듈(200)을 테스트 모드로 진입시키기 위한 커맨드와 어드레스를 메모리 모듈(200)에 입력시킨다.
메모리 모듈(200)은 커맨드와 어드레스에 응답하여 테스트 모드로 진입한다(TM1 Entry).
이때 테스트 모드 신호(TM1)는 정해진 레벨 예를 들어, 로직 하이 레벨로 활성화된다.
메모리 컨트롤러(300)는 라이트 명령(Write)과 클럭 신호(CLK), 데이터 스트로브 신호(DQS) 및 데이터(DQ0 ~ DQ15)를 메모리 모듈(200)에 제공한다.
이때 메모리 컨트롤러(300)는 패일이 발생된 반도체 메모리(DRAM0)에는 기 설정된 값(예를 들어, FFFF...)을 갖는 데이터를 제공하고, 나머지 반도체 메모리(DRAM1 ~ DRAM7)에는 반도체 메모리(DRAM0)에 제공되는 데이터와는 다른 값(예를 들어, 0000...)을 갖는 데이터를 제공한다.
복수의 반도체 메모리(DRAM0 ~ DRAM7)는 각자에게 입력된 데이터를 데이터 입력부(201)를 통해 입력 받고 직렬화하여 글로벌 라인(GIO)으로 전송한다.
결국, 반도체 메모리(DRAM0)의 글로벌 라인(GIO)에는 나머지 반도체 메모리(DRAM1 ~ DRAM7)의 글로벌 라인(GIO)과는 다른 기 설정된 값(예를 들어, FFFF)의 데이터가 실리게 된다.
이어서 메모리 컨트롤러(300)는 커맨드(CMD) 예를 들어, 액티브 명령을 정의하는 커맨드(CMD)를 메모리 모듈(200)에 제공한다.
메모리 모듈(200)의 복수의 반도체 메모리(DRAM0 ~ DRAM7)는 커맨드(CMD)를 디코딩하여 액티브 명령을 정의하는 내부 명령(iCMD)을 생성한다.
이때 반도체 메모리(DRAM0)의 제어부(250)는 글로벌 라인(GIO)에 실린 데이터가 기 설정된 값(FFFF)을 가지므로 활성화된 테스트 모드 신호(TM1)와 내부 명령(iCMD)에 응답하여 제어 신호(RUPTURE_EN)를 활성화시킨다.
한편, 나머지 반도체 메모리들(DRAM1 ~ DRAM7)은 글로벌 라인(GIO)에 실린 데이터가 기 설정된 값(FFFF)이 아니므로 활성화된 테스트 모드 신호(TM1)와 내부 명령(iCMD)에 상관없이 제어 신호(RUPTURE_EN)를 비활성화시킨다.
반도체 메모리(DRAM0)의 퓨즈 회로부(260)는 활성화된 제어 신호(RUPTURE_EN)에 응답하여 프로그래밍이 가능한 상태로 전환된다. 예를 들어, 내부의 퓨즈들이 퓨즈의 상태를 전환하기 위한 전압을 인가 받을 수 있는 상태로 전환된다.
한편, 나머지 반도체 메모리들(DRAM1 ~ DRAM7)은 제어 신호(RUPTURE_EN)가 비활성화된 상태이므로 프로그래밍이 불가능한 상태를 유지한다.
이후, 메모리 컨트롤러(300)는 메모리 모듈(200)을 다른 테스트 모드(예를 들어, TM2)로 진입시키고 싱글 비트 패일을 구제하기 위한 퓨즈 프로그래밍을 수행한다.
이때 퓨즈 프로그래밍은 커맨드와 어드레스의 조합을 이용할 수 있으며, 모든 반도체 메모리(DRAM0 ~ DRAM7)가 퓨즈 프로그래밍을 위한 커맨드와 어드레스를 입력 받는다.
그러나 반도체 메모리(DRAM0)의 퓨즈 회로부(260) 만이 프로그래밍 가능 상태이므로 반도체 메모리(DRAM0) 만이 퓨즈 프로그래밍을 위한 커맨드와 어드레스에 응답하여 프로그래밍된다.
상술한 본 발명의 실시예는 퓨즈 프로그래밍을 한정한 실시예이나, 데이터를 이용하여 복수의 반도체 메모리 중에서 원하는 반도체 메모리를 선택하는 기술적 사상을 적용하면 다양한 응용이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 외부에서 입력된 데이터를 저장하도록 구성된 코어 블록;
    상기 외부에서 입력된 데이터가 기 설정된 값인 경우, 테스트 모드 신호 및 명령에 응답하여 제어 신호를 활성화시키도록 구성되고, 상기 데이터가 기 설정된 값이 아닌 경우 상기 제어 신호를 활성화시키지 않도록 구성된 제어부; 및
    상기 제어 신호가 활성화된 경우, 프로그래밍 가능하도록 구성된 퓨즈 회로부를 포함하는 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 외부에서 입력된 데이터를 상기 코어 블록에 저장 가능한 형태로 처리하도록 구성된 데이터 입력부, 및
    상기 데이터 입력부에서 출력된 데이터를 상기 코어 블록 및 상기 제어부로 전송하도록 구성된 글로벌 라인을 더 포함하는 반도체 메모리.
  3. 제 2 항에 있어서,
    상기 데이터 입력부는
    데이터 스트로브 신호에 응답하여 데이터를 저장하도록 구성된 래치부, 및
    클럭 신호에 응답하여 상기 래치부에 저장된 데이터를 직렬 형태로 변환하여 상기 글로벌 라인으로 출력하도록 구성된 직렬화부를 포함하는 반도체 메모리.
  4. 제 1 항에 있어서,
    상기 코어 블록은 상기 테스트 모드 신호가 활성화되면 데이터 저장 동작이 중지되도록 구성되는 반도체 메모리.
  5. 제 1 항에 있어서,
    상기 제어부는
    상기 명령의 종류와 상관없이 상기 테스트 모드 신호가 활성화된 상태에서 입력된 상기 명령을 퓨즈 프로그래밍을 위한 명령으로 인식하도록 구성되는 반도체 메모리.
  6. 제 1 항에 있어서,
    상기 퓨즈 회로부는
    복수의 안티 퓨즈(anti-fuse)를 포함하는 반도체 메모리.
  7. 복수의 반도체 메모리를 포함하며, 외부에서 입력된 데이터에 따라 상기 복수의 반도체 메모리에 대한 선택적인 퓨즈 프로그래밍 동작을 수행하도록 구성된 메모리 모듈; 및
    상기 복수의 반도체 메모리 중에서 상기 퓨즈 프로그래밍 동작이 수행되기 원하는 반도체 메모리에 기 설정된 값의 데이터와 상기 퓨즈 프로그래밍 동작을 위한 명령을 제공하고, 나머지 반도체 메모리들에는 상기 기 설정된 값과 다른 값의 데이터를 제공하도록 구성된 메모리 컨트롤러를 포함하는 메모리 시스템.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 메모리 컨트롤러는
    상기 메모리 모듈을 테스트 모드로 진입시킨 상태에서 상기 복수의 반도체 메모리에 데이터를 제공하도록 구성되는 메모리 시스템.
  10. 제 7 항에 있어서,
    상기 반도체 메모리는
    상기 외부에서 입력된 데이터를 저장하도록 구성된 코어 블록;
    상기 외부에서 입력된 데이터가 상기 기 설정된 값인 경우, 테스트 모드 신호 및 상기 명령에 응답하여 제어 신호를 활성화시키도록 구성된 제어부; 및
    상기 제어 신호가 활성화된 경우, 프로그래밍 가능하도록 구성된 퓨즈 회로부를 포함하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 코어 블록은 상기 테스트 모드 신호가 활성화되면 데이터 저장 동작이 중지되도록 구성되는 메모리 시스템.
  12. 제 10 항에 있어서,
    상기 제어부는
    상기 명령의 종류와 상관없이 상기 테스트 모드 신호가 활성화된 상태에서 입력된 상기 명령을 퓨즈 프로그래밍을 위한 명령으로 인식하도록 구성되는 메모리 시스템.
  13. 제 10 항에 있어서,
    상기 퓨즈 회로부는
    복수의 안티 퓨즈(anti-fuse)를 포함하는 메모리 시스템.
  14. 복수의 반도체 메모리를 포함하는 메모리 모듈과 메모리 컨트롤러로 이루어진 메모리 시스템의 프로그래밍 방법으로서,
    상기 메모리 모듈에 포함된 복수의 반도체 메모리의 불량 여부를 테스트하는 단계; 및
    상기 테스트 결과에 따라 상기 메모리 컨트롤러가 상기 복수의 반도체 메모리에 대하여 선택적으로 기 설정된 값의 데이터를 제공한 후 상기 복수의 반도체 메모리 중에서 상기 기 설정된 값의 데이터를 제공받은 반도체 메모리가 상기 기 설정된 값의 데이터를 제공받은 후 상기 메모리 컨트롤러부터 제공된 명령에 응답하여 프로그래밍하는 단계를 포함하는 메모리 시스템의 프로그래밍 방법.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 데이터를 제공하는 단계는
    상기 복수의 반도체 메모리 중에서 상기 프로그래밍 동작이 수행되기 원하는 반도체 메모리에 상기 기 설정된 값의 데이터를 제공하고, 나머지 반도체 메모리들에는 상기 기 설정된 값과 다른 값의 데이터를 제공하는 단계를 포함하는 메모리 시스템의 프로그래밍 방법.
  17. 제 14 항에 있어서,
    상기 명령은 반도체 메모리를 동작시키기 위한 모든 종류의 명령을 포함하는 메모리 시스템의 프로그래밍 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10754724B2 (en) 2018-02-20 2020-08-25 Samsung Electronics Co., Ltd. Memory device for detecting a defective memory chip

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4015025B2 (ja) * 2001-02-22 2007-11-28 株式会社ルネサステクノロジ メモリテスト方法、情報記録媒体及び半導体集積回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6240535B1 (en) 1995-12-22 2001-05-29 Micron Technology, Inc. Device and method for testing integrated circuit dice in an integrated circuit module
US6240033B1 (en) 1999-01-11 2001-05-29 Hyundai Electronics Industries Co., Ltd. Antifuse circuitry for post-package DRAM repair
US6097644A (en) * 1999-02-22 2000-08-01 Micron Technology, Inc. Redundant row topology circuit, and memory device and test system using same
DE10155620C2 (de) 2001-11-13 2003-09-18 Infineon Technologies Ag Schaltungsvorrichtung
KR100462877B1 (ko) 2002-02-04 2004-12-17 삼성전자주식회사 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법
JP2003233999A (ja) 2002-02-07 2003-08-22 Hitachi Ltd 半導体集積回路及び半導体集積回路の製造方法
JP2004119458A (ja) 2002-09-24 2004-04-15 Matsushita Electric Ind Co Ltd 半導体記憶装置、およびその欠陥メモリセル修復方法、内部電源電位調整方法、セルフリフレッシュ周期調整方法
DE102004021267B4 (de) * 2004-04-30 2008-04-17 Infineon Technologies Ag Verfahren zum Testen eines Speicherbausteins und Prüfanordnung
US7006393B2 (en) 2004-06-07 2006-02-28 Micron Technology, Inc. Method and apparatus for semiconductor device repair with reduced number of programmable elements
JP2007048394A (ja) 2005-08-11 2007-02-22 Matsushita Electric Ind Co Ltd 電気ヒューズモジュールを備えた半導体記憶装置
KR20070082815A (ko) 2006-02-18 2007-08-22 삼성전자주식회사 포스트 패키지 리페어 회로를 구비하는 반도체 메모리 장치및 포스트 패키지 리페어 방법
US7379361B2 (en) * 2006-07-24 2008-05-27 Kingston Technology Corp. Fully-buffered memory-module with redundant memory buffer in serializing advanced-memory buffer (AMB) for repairing DRAM
JP2008107897A (ja) 2006-10-23 2008-05-08 Elpida Memory Inc 半導体記憶装置
US7715255B2 (en) * 2007-06-14 2010-05-11 Sandisk Corporation Programmable chip enable and chip address in semiconductor memory
KR100923819B1 (ko) 2007-11-30 2009-10-27 주식회사 하이닉스반도체 멀티 칩 패키지 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4015025B2 (ja) * 2001-02-22 2007-11-28 株式会社ルネサステクノロジ メモリテスト方法、情報記録媒体及び半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10754724B2 (en) 2018-02-20 2020-08-25 Samsung Electronics Co., Ltd. Memory device for detecting a defective memory chip
US11314590B2 (en) 2018-02-20 2022-04-26 Samsung Electronics Co., Ltd. Memory device for detecting a defective memory chip

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