KR100923819B1 - 멀티 칩 패키지 장치 - Google Patents

멀티 칩 패키지 장치 Download PDF

Info

Publication number
KR100923819B1
KR100923819B1 KR1020070123329A KR20070123329A KR100923819B1 KR 100923819 B1 KR100923819 B1 KR 100923819B1 KR 1020070123329 A KR1020070123329 A KR 1020070123329A KR 20070123329 A KR20070123329 A KR 20070123329A KR 100923819 B1 KR100923819 B1 KR 100923819B1
Authority
KR
South Korea
Prior art keywords
chip
fuse
case
signal
signals
Prior art date
Application number
KR1020070123329A
Other languages
English (en)
Other versions
KR20090056259A (ko
Inventor
유제일
김유성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070123329A priority Critical patent/KR100923819B1/ko
Priority to JP2008104207A priority patent/JP5096217B2/ja
Priority to US12/102,701 priority patent/US7885139B2/en
Priority to CN2008100950668A priority patent/CN101447214B/zh
Publication of KR20090056259A publication Critical patent/KR20090056259A/ko
Application granted granted Critical
Publication of KR100923819B1 publication Critical patent/KR100923819B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Memory System (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 멀티 칩 패키지 장치에 관한 것으로, 복수개의 메모리 칩들과; 상기 메모리 칩들의 정상 동작여부에 대한 정보를 저장하고, 어드레스 신호에 맞게 정상적으로 동작하는 칩들을 선택하는 제어칩을 포함하는 것을 특징으로 한다.
멀티 칩, 패키지, 칩 선택, 퓨즈

Description

멀티 칩 패키지 장치{Multi chip package device}
본 발명은 하나 이상의 칩을 포함하는 멀티 칩 패키지 장치에 관한 것으로, 특히 멀티 칩 중 불량 칩이 있을 경우, 정상 칩들만 선택해서 사용할 수 있도록 하는 멀티 칩 패키지 장치에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이와 같은 요구를 만족시키기 위해 적용되는 기술 중의 하나가 멀티 칩 패키징(Multi Chip Packaging) 기술이다. 멀티 칩 패키징 기술은 복수개의 반도체 칩을 하나의 패키지로 구성하는 기술로서, 이 기술이 적용된 멀티 칩 패키지를 이용하는 것이 하나의 반도체 칩을 포함하는 패키지 여러 개를 이용하는 것보다 소형화와 경량화 및 실장면적에 유리하다.
상기와 같이 복수의 칩이 실장된 패키지는 동작시 어느 하나의 칩을 선택하기 위한 선택신호에 의해 동작한다. 그리고 하나의 칩이 동작하는 동안 다른 칩은 동작을 하지 않도록 하는 것이 일반적이다.
일반적으로 멀티 칩 패키지 장치에서 각각의 칩을 선택하는 것은, 외부에서 입력되는 어드레스를 이용한다. 만약 4 개의 칩이 포함된 패키지 장치라면 첫 번째 칩을 '00', 두 번째 칩을'01', 세 번째 칩을 '10' 그리고 네 번째 칩은 '11'로 설정하고, 입력 어드레스에 따라 각각의 칩을 선택하게 한다.
그런데 외부 어드레스는 '00'으로부터 '11'의 순서로 차례로 입력되는데 하나의 칩이라도 동작을 못하게 고장이 난다면, 어드레스의 순서가 불규칙적으로 변경되어 패키지 장치를 사용하지 못하는 문제가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 복수의 칩을 포함하는 패키지 장치에서 복수의 칩들 중 불량이 발생한 칩이 있는 경우, 나머지 칩들만으로 동작할 수 있도록 하는 멀티 칩 패키지 장치를 제공하는데 있다.
본 발명의 특징에 따른 멀티 칩 패키지 장치는,
복수개의 메모리 칩들과; 상기 메모리 칩들의 정상 동작여부에 대한 정보를 저장하고, 어드레스 신호에 맞게 정상적으로 동작하는 칩들을 선택하는 제어칩을 포함하는 것을 특징으로 한다.
상기 제어칩은, 상기 칩들의 정상 동작 여부에 대한 정보를 저장하고, 저장된 칩 정보에 따라 각각의 칩에 대한 퓨즈 신호들을 출력하기 위한 퓨즈 회로; 상기 퓨즈 회로가 출력하는 퓨즈 신호들을 조합하여 각각의 조합 결과에 따른 케이스 신호들을 출력하는 케이스 로직; 상기 케이스 신호들에 따라, 정상적으로 동작하는 칩들을 순서대로 선택하는 칩 선택 신호를 출력하는 칩 선택 로직; 및 상기 퓨즈 회로를 제어하여 정상적으로 동작하지 않는 칩에 대한 퓨즈 신호를 제어하는 제어부를 포함한다.
상기 제어칩은, 입력 어드레스 신호에 따라 순차적으로 복수개의 인에이블 신호들을 생성하여 출력하는 어드레스 회로를 더 포함하는 것을 특징으로 한다.
상기 퓨즈 회로는, 상기 각각의 칩에 대한 퓨즈 신호 출력부를 포함하고, 각 각의 퓨즈 신호 출력부는, 테스트 모드에서 고전압을 생성하여 출력하는 고전압 펌프; 제 1 노드의 전압 레벨에 따라 제 2 전압 레벨의 퓨즈 신호를 출력하는 제 1 스위칭 소자; 및 테스트 모드에서 제어신호에 의해 상기 고전압 펌프가 생성하는 고전압을 상기 제 1 스위칭 소자로 인가하는 레벨 쉬프터를 포함하고, 상기 제 1 스위칭 소자는 고전압이 인가되면 브레이크 다운되어 상기 퓨즈 신호를 제 2 전압 레벨로 출력하는 것을 특징으로 한다.
상기 제 1 스위칭 소자는 저전압 트랜지스터인 것을 특징으로 한다.
상기 퓨즈 신호 출력부는 각각, 정상 동작 모드에서 상기 제 1 노드를 접지전압과 연결시키는 제 2 스위칭 소자를 포함하는 것을 특징으로 한다.
상기 케이스 로직은, 상기 퓨즈 회로가 출력하는 퓨즈 신호들의 조합에 의해 결정되는 케이스에 따라 서로 다른 케이스 신호를 각각 출력하도록 하는 케이스 신호 출력부들을 포함하는 것을 특징으로 한다.
상기 칩 선택 로직은, 상기 케이스 신호들에 의해 각각 동작하는 다수의 칩 선택부들을 포함하는 것을 특징으로 한다.
상기 다수의 칩 선택부들은 각각, 각각 입력되는 설정된 케이스 신호와, 상기 인에이블 신호의 조합에 의해 정상적으로 동작하는 칩들만을 선택하는 칩 선택 신호를 출력하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 멀티 칩 패키지 장치는,
복수개의 메모리 칩들에 대해 각각 정상적인 동작을 수행하는지 여부를 나타내는 퓨즈 신호들을 출력하기 위한 퓨즈 회로; 상기 퓨즈 회로가 출력하는 상기 퓨 즈 신호들을 조합하여 각각의 조합 결과에 따른 케이스 신호들을 출력하는 케이스 로직; 상기 케이스 신호들에 따라, 정상적으로 동작하는 상기 칩들을 순서대로 선택하는 칩 선택 신호를 출력하는 칩 선택 로직; 및 상기 퓨즈 회로를 제어하여 정상적으로 동작하지 않는 칩에 대한 퓨즈 신호를 제어하는 제어부를 포함하는 것을 특징으로 하는 제어칩을 포함한다.
상기 제어칩은, 입력 어드레스 신호에 따라 순차적으로 복수개의 인에이블 신호들을 생성하여 출력하는 어드레스 회로를 더 포함하는 것을 특징으로 한다.
상기 퓨즈 회로는, 상기 각각의 칩에 대한 퓨즈 신호 출력부를 포함하고, 각각의 퓨즈 신호 출력부는, 테스트 모드에서 고전압을 생성하여 출력하는 고전압 펌프; 제 1 노드의 전압 레벨에 따라 제 2 전압 레벨의 퓨즈 신호를 출력하는 제 1 스위칭 소자; 및 테스트 모드에서 제어신호에 의해 상기 고전압 펌프가 생성하는 고전압을 상기 제 1 스위칭 소자로 인가하는 레벨 쉬프터를 포함하고, 상기 제 1 스위칭 소자는 고전압이 인가되면 브레이크 다운되어 상기 퓨즈 신호를 제 2 전압 레벨로 출력하는 것을 특징으로 한다.
상기 제 1 스위칭 소자는 저전압 트랜지스터인 것을 특징으로 한다.
상기 퓨즈 신호 출력부는 각각, 정상 동작 모드에서 상기 제 1 노드를 접지전압과 연결시키는 제 2 스위칭 소자를 포함하는 것을 특징으로 한다.
상기 케이스 로직은, 상기 퓨즈 회로가 출력하는 퓨즈 신호들의 조합에 의해 결정되는 케이스에 따라 서로 다른 케이스 신호를 각각 출력하도록 하는 케이스 신호 출력부들을 포함하는 것을 특징으로 한다.
상기 칩 선택 로직은, 상기 케이스 신호들에 의해 각각 동작하는 다수의 칩 선택부들을 포함하는 것을 특징으로 한다.
상기 다수의 칩 선택부들은 각각, 각각 입력되는 설정된 케이스 신호와, 상기 인에이블 신호의 조합에 의해 정상적으로 동작하는 칩들만을 선택하는 칩 선택 신호를 출력하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 멀티 칩 패키지 장치는 패키지된 여러 개의 칩들 중 하나라도 고장이 발생된 경우, 정상적인 나머지 칩들을 선택할 수 있도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 멀티 칩 패키지 장치의 구조를 나타낸 블록도이다.
도 1을 참조하면, 멀티 칩 패키지 장치(100)는 제 1 내지 제 4 칩(110 내지 140)과, 제어칩(200)을 포함한다.
제 1 내지 제 4 칩(110 내지 140)은 제어칩(200)에 의해 선택되어 동작을 한다. 그리고 제 1 내지 제 4 칩(110 내지 140)은 메모리 소자이며, 제어칩(200)은 외부에서 입력되는 어드레스에 따라 제 1 내지 제 4 칩(110 내지 140)을 선택한다.
상기 제어칩(200)은 다음과 같다.
도 2a는 도 1의 제어칩의 구조를 나타낸 블록도이다.
도 2a를 참조하면, 제어칩(200)은 어드레스 회로(210)와, 퓨즈 회로(220)와, 케이스 로직(230)과, 칩 선택 로직(240) 및 제어부(250)를 포함한다.
어드레스 회로(210)는 외부에서 입력되는 어드레스 정보(A<0:1>)를 이용하여 제 1 내지 제 4 칩(110 내지 140)의 제 1 내지 제 4 인에이블 신호(EN<1:4>)를 출력한다. 그리고 퓨즈 회로(220)는 제어신호들에 따라 정상적으로 동작하지 않은 칩에 대한 정보를 전기 퓨즈 회로(Electric Fuse Circuit)로 구성되어 제 1 내지 제 4 퓨즈 신호(FN<1:4>)를 출력한다.
케이스 로직(230)은 퓨즈 회로(220)의 제 1 내지 제 4 퓨즈 신호(FN<1:4>)를 이용하여 패키지 동작 케이스(CASE)를 선택하여 제 1 내지 제 5 케이스 신호(CASE<1:5>)를 출력한다. 칩 선택 로직(240)은 어드레스 회로(210)의 제 1 내지 제 4 인에이블 신호(EN<1:4>)와 케이스 로직(230)의 제 1 내지 제 5 케이스 신호(CASE<1:5>)를 이용하여 제 1 내지 제 4 칩 선택 신호(CS<1:4>)를 출력한다. 상기 제 1 내지 제 4 칩 선택 신호(CS<1:4>)에 의해 상기 제 1 내지 제 4 칩(110 내지 140)이 차례로 선택된다.
제어부(250)는 외부에서 입력되는 어드레스를 이용한 어드레스 정보(A<0:1>)를 어드레스 회로(210)로 제공하고, 동작하지 않는 칩 정보를 이용하여 퓨즈 회로(220)의 퓨즈를 컷팅 하는 제어신호를 출력한다.
상기의 어드레스 회로(210)와, 퓨즈 회로(220)와, 케이스 로직(230) 및 칩 선택 로직(240)을 각각 상세히 설명하면 다음과 같다.
도 2b는 도 2a의 어드레스 회로의 회로도이다.
도 2b를 참조하면, 본 발명의 실시 예에 따른 어드레스 회로(210)는 제 1 내지 제 4 인에이블 신호(EN<1:4>)를 각각 출력하기 위하여 제 1 내지 제 4 인버터(IN1 내지 IN4)와 제 1 내지 제 4 앤드 게이트(AND1 내지 AND4)를 포함한다.
제 1 인버터(IN1)는 어드레스 정보(A<0>)를 반전하여 출력하고, 제 2 인버터(IN2)는 어드레스 정보(A<1>)를 반전하여 출력한다. 그리고 제 1 인버터(IN1)와 제 2 인버터(IN2)의 출력은 제 1 앤드 게이트(AND1)에 입력된다. 제 1 앤드 게이트(AND1)는 제 1 인버터(IN1)와 제 2 인버터(IN2)의 출력을 앤드 조합하여 제 1 인에이블 신호(EN<1>)로서 출력한다.
제 3 인버터(IN3)는 어드레스 정보(A<0>)를 반전하여 출력하고, 제 3 인버터(IN3)의 출력과 어드레스 정보(A<1>)는 제 2 앤드 게이트(AND2)로 입력된다. 제 2 앤드 게이트(AND2)는 제 3 인버터(IN3)의 출력과 어드레스 정보(A<1>)를 조합하여 제 2 인에이블 신호(EN<2>)로서 출력한다.
제 4 인버터(IN4)는 어드레스 정보(A<1>)를 반전하여 출력하고, 제 4 인버터(IN4)의 출력과 어드레스 정보(A<0>)는 제 3 앤드 게이트(AND3)로 입력된다. 제 3 앤드 게이트(AND3)는 제 4 인버터(IN4)의 출력과 어드레스 정보(A<0>)를 조합하여 제 3 인에이블 신호(EN<3>)로서 출력한다.
제 4 앤드 게이트(AND4)는 어드레스 정보(A<0:1>)를 입력받고, 이를 조합하 여 제 4 인에이블 신호(EN<4>)로서 출력한다. 어드레스 정보(A<0:1>)는 순차적으로 증가되므로 [00], [01], [10], [11]의 순서로 카운팅 된다. 만약 하나의 칩이 고장이 나는 경우는 칩의 순서에 관련 없이 어드레스 신호는 [00], [01], [10]의 순서로 증가한다.
상기 제 1 내지 제 4 인이에블 신호(EN<1:4>)는 어드레스 정보(A<0:1>)에 따라 다음과 같이 출력된다.
Figure 112007086426029-pat00001
상기 표 1에 나타난 바와 같이 어드레스 회로(210)는 어드레스 정보(A<0:1>)에 의해 제 1 내지 제 4 인에이블 신호(EN<1:4>)를 하이 레벨로 출력한다. 상기 제 1 내지 제 4 인에이블 신호(EN<1:4>)는 칩 선택 로직(240)으로 입력되어 제 1 내지 제 5 케이스 신호(CASE<1:5>)와 조합하여 제 1 내지 제 4 칩(110 내지 140)을 선택하는 제 1 내지 제 4 칩 선택 신호(CS<1:4>)를 출력하게 한다.
제 1 내지 제 4 칩(110 내지 140)의 동작 상태에 따른 제 1 내지 제 4 퓨즈 신호(FN<1:4>)를 출력하는 퓨즈 회로(220)는 다음과 같다.
도 2c는 도2a의 퓨즈 회로의 회로도이다.
도 2c를 참조하면, 퓨즈 회로(220)는 고전압 펌프(221)와 제 1 내지 제 4 퓨즈 신호 생성부(222 내지 225)를 포함한다.
제 1 내지 제 4 퓨즈 신호 생성부(222 내지 225)는 제 1 내지 제 4 레벨 쉬프터(226 내지 229)와, 제 1 내지 제 12 NMOS 트랜지스터(N1 내지 N12)와 제 1 내지 제 4 PMOS 트랜지스터(P1 내지 P4)를 포함한다.
고전압 펌프(221)는 제어부(250)의 제어신호(EN_3)에 의해 동작하고, 제어신호(EN_3)가 하이 레벨로 입력되면 고전압을 노드(K1)로 출력한다. 그리고 제 1 내지 제 4 퓨즈 신호 생성부(222 내지 제 225)는 제 1 내지 제 4 퓨즈 신호(FN<1:4>)를 각각 출력한다.
제 1 레벨 쉬프터(226)는 제어신호(EN_2_1)에 의해 동작을 하며, 고전압 펌프(221)가 출력하는 고전압을 노드(K1)를 통해 입력받아 일정시간 지난 후 출력한다. 제 1 NMOS 트랜지스터(N1)는 노드(K1)와 노드(K2) 사이에 연결되고, 제1 NMOS 트랜지스터(N1)의 게이트는 제 1 레벨 쉬프터(226)의 출력이 입력된다.
제 2 NMOS 트랜지스터(N2)는 노드(K2)와 접지노드 사이에 연결되고, 제2 NMOS 트랜지스터(N2)의 게이트에는 제어신호(EN_1)가 입력된다. 제 1 PMOS 트랜지스터(P1)는 전원전압과 노드(K6) 사이에 연결되고, 제 1 PMOS 트랜지스터(P1)의 게이트는 노드(K1)에 연결된다.
제 3 NMOS 트랜지스터(N3)는 노드(K6)와 접지노드사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트도 접지노드에 연결된다. 제 3 NMOS 트랜지스터(N3)는 다이오드로 회로로 연결된다. 상기 노드(K6)로부터 제 1 퓨즈신호(FN<1>)가 출력된다.
제 2 레벨쉬프터(227)는 제어신호(EN_2_2)에 의해 동작을 하며, 고전압 펌프(221)가 출력하는 고전압을 노드(K1)를 통해 입력받아 일정시간 지난 후 출력한다. 제 4 NMOS 트랜지스터(N4)는 노드(K1)와 노드(K3) 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트는 제 2 레벨 쉬프터(227)의 출력이 입력된다.
제 5 NMOS 트랜지스터(N5)는 노드(K3)와 접지노드 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 제어신호(EN_1)가 입력된다. 제 2 PMOS 트랜지스터(P2)는 전원전압과 노드(K7) 사이에 연결되고, 제 2 PMOS 트랜지스터(P2)의 게이트는 노드(K3)에 연결된다.
그리고 제 6 NMOS 트랜지스터(N6)는 노드(K7)와 접지노드 사이에 연결되고, 제 6 NMOS 트랜지스터(N7)의 게이트도 접지노드에 연결된다. 그리고 노드(K7)를 통해 제 2 퓨즈 신호(FN<2>)가 출력된다.
제 3 레벨쉬프터(228)는 제어신호(EN_2_3)에 의해 동작하며, 고전압 펌프(221)가 출력하는 고전압을 노드(K1)를 통해 입력받아 일정시간 지난 후 출력한다. 제 7 NMOS 트랜지스터(N7)는 노드(K1)와 노드(K4) 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트는 제 3 레벨쉬프터(228)의 출력이 입력된다.
제 8 NMOS 트랜지스터(N8)는 노드(K4)와 접지노드 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 제어신호(EN_1)가 입력된다. 제 3 PMOS 트랜지스터(P3)는 전원전압과 노드(K8) 사이에 연결되고, 제 3 PMOS 트랜지스터(P3)의 게이트는 노드(K4)에 연결된다.
제 9 NMOS 트랜지스터(N9)는 노드(K8)와 접지노드 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트도 접지노드에 연결된다. 그리고 노드(K8)를 통해 제 3 퓨즈 신호(FN<3>)가 출력된다.
제 4 레벨쉬프터(229)는 제어신호(EN_2_4)에 의해 동작하고, 고전압 펌프(221)가 출력하는 고전압을 노드(K1)를 통해 입력받아 일정시간이 지난 후 출력한다. 제 10 NMOS 트랜지스터(N10)는 노드(K1)와 노드(K5) 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 4 레벨쉬프터(229)의 출력이 입력된다.
제 11 NMOS 트랜지스터(N11)는 노드(K5)와 접지노드 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)의 게이트에는 제어신호(EN_1)가 입력된다. 제 4 PMOS 트랜지스터(P4)는 전원전압과 노드(K9) 사이에 연결되고 제 4 PMOS 트랜지스터(P4)의 게이트에는 노드(K5)가 연결된다.
제 12 NMOS 트랜지스터(N12)는 노드(K9)와 접지노드 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)의 게이트는 접지노드에 연결된다.
상기에서 제 1 내지 제 12 NMOS 트랜지스터(N1 내지 N12)는 고전압에 대해 동작할 수 있는 트랜지스터이며, 제 1 내지 제 4 PMOS 트랜지스터(P1 내지 P4)는 고전압이 흐르는 경우 파괴(Break Down) 되는 트랜지스터 이다.
따라서 제 1 내지 제 4 PMOS 트랜지스터(P1 내지 P4)를 고전압을 이용해서 파괴함으로써 제 1 내지 제 4 퓨즈 신호(FN<1:4>)를 제어하여 고장난 칩에 대한 정보를 저장한다. 예를 들어 고장난 칩이 제 1 칩(110)이면 제 1 PMOS트랜지스터(P1)를 파괴하여 제 1 퓨즈 신호(FN<1>)가 로우 레벨로 출력되도록 한다.
상세한 설명 동작은 다음에 하기로 한다.
한편, 상기 제 1 내지 제 4 퓨즈 신호(FN<1:4>)를 이용하여 제 1 내지 제 5 케이스 신호(CASE<1:5>)를 출력하는 케이스 로직(230)은 다음과 같다.
도 2d는 도 2a의 케이스 로직의 회로도이다.
도 2d를 참조하면, 케이스 로직(230)은 제 1 내지 제 4 퓨즈 신호(FN<1:4>)를 조합하여 제 1 내지 제 5 케이스 신호(CASE <1:5>)를 출력하기 위해 제 5 내지 제 9 앤드 게이트(AND5 내지 AND9)와 제 5 내지 제 8 인버터(IN5 내지 IN8)를 포함한다.
제 5 앤드 게이트(AND5)는 제 1 내지 제 4 퓨즈신호(FN<1:4>)를 입력받아 앤드 조합하여 제 1 케이스 신호(CASE1)를 출력한다. 그리고 제 6 앤드 게이트(AND6)는 제 5 인버터(IN5)에 의해 반전된 제 1 퓨즈 신호(FN<1>)와 제 2 내지 제 4 퓨즈 신호(FN<2:4>)를 입력받아 앤드 조합하고, 그 결과를 제 2 케이스 신호(CASE<2>)로 출력한다.
제 7 앤드 게이트(AND7)는 제 1 퓨즈 신호(FN<1>)와 제 6 인버터(IN6)에 의해 반전된 제 2 퓨즈 신호(FN<2>)와, 제 3 및 제 4 퓨즈 신호(FN<3:4>)를 입력받아 앤드 조합하고, 그 결과를 제 3 케이스 신호(CASE<3>)로 출력한다.
그리고 제 8 앤드 게이트(AND8)는 제 1 및 제 2 퓨즈 신호(FN<1:2>)와 제 7 인버터(IN7)에 의해 반전된 제 3 퓨즈 신호(FN<3>)와, 제 4 퓨즈 신호(FN<4>)를 입력받아 앤드 조합하고, 그 결과를 제 4 케이스 신호(CASE<4>)로 출력한다.
마지막으로 제 9 앤드 게이트(AND9)는 제 1 내지 제 3 퓨즈 신호(FN<1:3>)와 제 8 인버터(IN8)에 의해 반전된 제 4 퓨즈 신호(FN<4>)를 입력받아 앤드 조합하고, 그 결과를 제 5 케이스 신호(CASE<5>)로 출력한다.
상기 제 1 내지 제 5 케이스 신호(CASE<1:5>)는 각각이 제 1 내지 제 4 칩(110 내지 140)의 동작여부에 따라 출력되는 신호이다.
다음의 표 2는 제 1 내지 제 4 퓨즈 신호(FN<1:4>)에 따라 구별되는 케이스 신호를 나타낸다.
Figure 112007086426029-pat00002
상기의 제 1 내지 제 5 케이스 신호(CASE<1:5>)에 따라 칩 선택 로직(240)은 각각의 경우에 따라 제 1 내지 제 4 칩 선택신호(CS<1:4>)를 출력한다.
도 2e는 도 2a의 칩 선택 로직의 회로도이다.
도 2e를 참조하면, 칩 선택 로직(240)은 제 1 내지 제 5 케이스에 따라 각각의 칩 선택 신호(CS<1:4>)를 출력하기 위한 제 1 내지 제 5 칩 선택부(241 내지 245)를 포함한다.
제 1 내지 제 5 칩 선택부(241 내지 245)는 각각의 케이스 신호에 의해 동작하며, 각 케이스일 때의 칩 선택 신호(CS<1:4>)를 출력한다.
제 1 칩 선택부(241)는 제 10 내지 제 13 앤드 게이트(AND10 내지 AND13)를 포함하고, 제 2 칩 선택부(242)는 제 14 내지 제 16 앤드 게이트(AND14 내지 AND16)를 포함하고, 제 3 칩 선택부(243)는 제 17 내지 제 19 앤드 게이트(AND17 내지 AND19)를 포함한다. 그리고 제 4 칩 선택부(244)는 제 20 내지 제 22 앤드 게이트(AND20 내지 AND22)를 포함하고, 제 5 칩 선택부(245)는 제 23 내지 제 25 앤드 게이트(AND23 내지 AND25)를 포함한다.
제 10 앤드 게이트(AND10)는 제 1 인에이블 신호(EN<1>)와 제 1 케이스 신호(CASE<1>)를 입력받아 앤드 조합하여, 그 결과를 제 1 칩 선택 신호(CS<1>)로 출력한다. 제 11 앤드 게이트(AND11)는 제 2 인에이블 신호(EN<2>)와 제 1 케이스 신호(CASE<1>)를 입력받아 앤드 조합하여, 그 결과를 제 2 칩 선택 신호(CS<2>)로 출력한다.
그리고 제 12 앤드 게이트(AND12)는 제 3 인에이블 신호(EN<3>)와 제 1 케이스 신호(CASE<1>)를 입력받아 앤드 조합하여, 그 결과를 제 3 칩 선택 신호(CS<3>)로 출력한다. 제 13 앤드 게이트(AND13)는 제 4 인에이블 신호(EN<4>)와 제 1 케이스 신호(CASE<1>)를 입력받아 앤드 조합하여, 그 결과를 제 4 칩 선택 신호(CS<4>)로 출력한다.
제 14 앤드 게이트(AND14)는 제 1 인에이블 신호(EN<1>)와 제 2 케이스 신호(CASE<2>)를 입력받아 앤드 조합하여, 그 결과를 제 2 칩 선택 신호(CS<2>)로 출력한다. 제 15 앤드 게이트(AND15)는 제 2 인에이블 신호(EN<1>)와 제 2 케이스 신호(CASE<2>)를 입력받아 앤드 조합하여, 그 결과를 제 3 칩 선택 신호(CS<3>)로 출력한다. 그리고 제 16 앤드 게이트(AND16)는 제 3 인에이블 신호(EN<3>)와 제 2 케이스 신호(CASE<2>)를 입력받아 앤드 조합하여, 그 결과를 제 4 칩 선택 신호(CS<4>)로 출력한다.
제 17 앤드 게이트(AND17)는 제 1 인에이블 신호(EN<1>)와 제 3 케이스 신호(CASE<3>)를 입력받아 앤드 조합하여, 그 결과를 제 1 칩 선택 신호(CS<1>)로 출력한다. 제 18 앤드 게이트(AND18)는 제 2 인에이블 신호(EN<2>)와 제 3 케이스 신호(CASE<3>)를 입력받아 앤드 조합하여, 그 결과를 제 3 칩 선택 신호(CS<3>)로 출력한다. 그리고 제 19 앤드 게이트(AND19)는 제 3 인에이블 신호(EN<3>)와 제 3 케이스 신호(CASE<3>)를 입력받아 앤드 조합하여, 그 결과를 제 4 칩 선택 신호(CS<4>)로 출력한다.
제 20 앤드 게이트(AND20)는 제 1 인에이블 신호(EN<1>)와 제 4 케이스 신호(CASE<4>)를 입력받아 앤드 조합하여 그 결과를 제 1 칩 선택 신호(CS<1>)로 출력한다. 제 21 앤드 게이트(AND21)는 제 2 인에이블 신호(EN<2>)와 제 4 케이스 신호(CASE<4>)를 입력받아 앤드 조합하여 그 결과를 제 2 칩 선택 신호(CS<2>)로 출력한다. 제 22 앤드 게이트(AND22)는 제 3 인에이블 신호(EN<3>)와 제 4 케이스 신호(CASE<4>)를 입력받아 앤드 조합하여 그 결과를 제 4 칩 선택 신호(CS<4>)로 출력한다.
제 23 앤드 게이트(AND23)는 제 1 인에이블 신호(EN<1>)와 제 5 케이스 신호(CASE<5>)를 입력받아 앤드 조합하여 그 결과를 제 1 칩 선택 신호(CS<1>)로 출력한다. 제 24 앤드 게이트(AND24)는 제 2 인에이블 신호(EN<2>)와 제 5 케이스 신호(CASE<5>)를 입력받아 앤드 조합하여 그 결과를 제 2 칩 선택 신호(CS<2>)로 출력한다. 제 25 앤드 게이트(AND25)는 제 3 인에이블 신호(EN<3>)와 제 5 케이스 신호(CASE<5>)를 입력받아 앤드 조합하여 그 결과를 제 3 칩 선택 신호(CS<3>)로 출력한다.
상기 제 1 내지 제 5 칩 선택부(241 내지 245)는 각각 제 1 내지 제 4 칩(110 내지 140)이 모두 동작하는 제 1 케이스와, 제 1 칩(110)이 고장난 제 2 케이스, 제 2 칩(120)이 고장난 제 3 케이스, 제 3 칩(130)이 고장난 제 4 케이스, 그리고 제 4 칩이 고장난 제 5 케이스에 동작을 한다.
이상에서 설명한 바와 같이 구성되는 본 발명의 실시 예에 따른 도 2a 내지 도 2d의 제어칩(200)의 동작을 다음의 도 3과 함께 참조하여 설명한다.
도 3a 내지 도 3c는 퓨즈 회로의 동작 타이밍 도이다.
이때, 도 3a는 모든 칩이 정상적으로 동작하는 경우의 퓨즈 회로의 동작 타이밍이고, 도 3b는 고장난 칩에 대한 퓨즈 커팅시의 퓨즈 회로의 동작 타이밍도이고, 도 3c는 퓨즈 커팅후의 정상 동작시의 퓨즈 회로의 동작 타이밍도이다.
도 3a를 참조하면, 상기 도 1과 같은 제 1 내지 제 4 칩(110)을 포함하는 멀티 패키지 장치(100)에 제 1 내지 제 4 칩(110)이 정상적으로 동작할 때, 제어부(250)는 퓨즈 회로(220)로 전원과 함께 제어신호(EN_1)를 하이 레벨로 인가한다. 이때 다른 제어신호들(EN_2_1 내지 EN_2_4, EN_3)은 로우 레벨로 인가한다.
상기 제어신호(EN_1)가 하이 레벨로 인가되면, 퓨즈 회로(220)의 제 2, 제 5, 제 8, 및 제 11 NMOS 트랜지스터(N2, N5, N8, N11)는 턴온 되고, 노드(K2, K3, K4, K5)는 모두 접지노드와 연결되어 로우 레벨이 된다.
따라서 제 1 내지 제 4 PMOS 트랜지스터(P1 내지 P4)는 모두 턴 온 되고, 노드(K6, K7, K8, K9)에서 하이 레벨의 제 1 내지 제 4 퓨즈 신호(FN<1:4>)가 출력된다. 상기 제 1 내지 제 4 퓨즈 신호(FN<1:4>)에 의해 케이스 로직(230)은 제 1 케이스 신호(CASE<1>)를 출력한다.
한편 어드레스 회로(210)는 제어부(250)로부터 어드레스 정보(A<0:1>)를 입력받아 순차적으로 제 1 내지 제 4 인에이블 신호(EN<1:4>)를 생성하여 칩 선택 로직(240)으로 입력한다.
칩 선택 로직(240)은 제 1 내지 제 4 인에이블 신호(EN<1:4>)와 제 1 케이스 신호(CASE<1>)에 의해 제 1 칩 선택부(241)가 동작하고, 제 1 내지 제 4 칩(110 내지 140)을 선택하는 제 1 내지 제 4 칩 선택 신호(CS<1:4>)가 차례로 출력되어 칩들을 선택한다.
그러나 제 1 칩(110)이 고장난 경우는 다음과 같이 동작이 변경된다.
도 3b를 참조하면, 제어부(250)는 제 1 칩(110)이 고장난 것을 확인하고, 퓨즈 회로(220)에 테스트 모드 신호(Fuse_Testmode)를 하이 레벨로 인가한다. 또한 제어부(250)는 테스트 모드 신호(Fuse_Testmode)가 하이 레벨로 인가되는 동안 제어신호(EN_3)도 하이 레벨로 인가한다.
그리고 제어부(250)는 제 1 칩(110)이 고장난 것을 확인했기 때문에 제 1 퓨즈 신호(FN<1>)를 제어하기 위해 제어신호(EN_2_1)를 하이 레벨로 인가한다. 이때 나머지 제어신호(EN_2_2, EN_2_3, EN_2_4)는 로우 레벨로 유지된다. 또한 정상적인 상태에서 하이 레벨로 인가되던 제어신호(EN_1)는 테스트 모드에서 로우 레벨로 변경된다.
상기 제어신호(EN_3)가 인가됨에 따라 퓨즈 회로(220)의 고전압 펌프(221)가 동작을 시작하여 노드(K1)로 고전압을 출력한다.
그리고 제어신호(EN_2_1)에 의해 제 1 레벨쉬프터(226)가 동작을 하여 노드(K1)의 고전압을 제 1 NMOS 트랜지스터(N1)의 게이트로 전달한다. 이에 따라 제 1 NMOS 트랜지스터(N1)가 턴 온 된다. 앞서 언급한 바와 같이 제 1 NMOS 트랜지스터(N1)는 고전압용이므로 정상적으로 턴온 된다.
상기 제 1 NMOS 트랜지스터(N1)가 턴 온 되면, 노드(K1)와 노드(K2)가 연결되고, 노드(K2)에 고전압이 인가된다. 노드(K2)에 고전압이 인가되어도 제 2 NMOS 트랜지스터(N2)는 정상적으로 동작할 수 있다. 그러나 제 1 PMOS 트랜지스터(P1)는 고전압에서 파괴되는 트랜지스터 이므로 노드(K2)에 고전압이 인가되면 파괴된다.
제 2 내지 제 4 PMOS 트랜지스터(P2 내지 P3)는 정상적인 상태가 유지된다. 제 1 PMOS 트랜지스터(P1)가 고전압에 의해 파괴될 정도의 시간이후에 제어부(250)는 테스트 모드 신호(Fuse_Testmode)를 로우 레벨로 변경하여 테스트 모드를 종료시킨다.
상기 테스트 모드가 진행된 이후에 정상적인 모드로 동작을 다시 하게 되면 제어칩(200)은 다음과 같이 동작한다.
도 3c를 참조하면, 제어칩(200)의 제어부(250)는 테스트 모드 이후에 정상적인 동작이 시작되면 제어신호(EN_1)를 하이 레벨로 인가한다. 이에 따라 제 2, 제 5, 제 8 및 제 11 NMOS 트랜지스터(N2, N5, N8, N11)가 턴 온 되고, 노드(K2, K3, K4, K5)는 접지노드로 연결된다.
이때 제 2 내지 제 4 PMOS 트랜지스터(P2 내지 P4)는 모두 정상적으로 동작을 하므로 턴 온 되어 노드(K7, K8, K9)로 전원전압을 연결시킨다. 따라서 제 2 내지 제 4 퓨즈 신호(FN<2:4>)는 하이 레벨로 출력된다.
그러나 제 1 PMOS 트랜지스터(P1)는 파괴되었기 때문에, 노드(K2)와 노드(K6)가 연결된다. 따라서 제 1 퓨즈 신호(FN<1>)는 로우 레벨로 출력된다.
상기 퓨즈 회로(220)가 출력하는 제 1 내지 제 4 퓨즈 신호(FN<1:4>)에 의해 케이스 로직(230)은 제 2 케이스 신호(CASE<2>)를 출력한다. 즉 제 6 앤드 데이트(AND6)가 하이 레벨 신호를 출력한다.
한편, 어드레스 회로(210)는 제어부(250)가 입력하는 어드레스 정보(A<0:1>)에 의해 제 1 내지 제 4 인에이블 신호(EN<1:4>)를 순서대로 출력한다.
이에 따라 칩 선택 로직(240)은 제 1 내지 제 4 인에이블 신호(EN<1:4>)와 제 2 케이스 신호(CASE<2>)를 입력받는다. 칩 선택 로직(240)은 제 2 케이스 신호(CASE<2>)에 의해 제 2 칩 선택부(242)가 동작을 한다.
제 2 칩 선택부(242)는 제 1 칩(110)을 제외한 제 2 내지 제 4 칩(120 내지 140)을 순서대로 선택하는 칩 선택 신호(CS<2:4>)가 출력된다. 따라서 멀티 칩 패키지 장치(100)는 제 1 칩(110)이 고장난 상태에서 제 1 칩(110)을 제외한 나머지 칩들(120 내지 140)만을 정상적으로 동작하게 선택할 수 있다.
앞서의 설명은 하나의 칩이 고장난 경우를 나타낸 것이고, 만약 하나 이상이 칩이 고장이 난 경우에 대해서는 각각의 경우에 대한 케이스를 판단하고, 그에 따른 케이스 로직(230)과 칩 선택 로직(240)의 칩 선택부들을 추가 구성함으로써 얼마든지 적용가능하게 할 수 있다.
간단히 예를 들어 4 개의 칩 중에서 두 개의 칩까지 고장난 경우에 사용 가능하도록 하기 위해서는 다음의 표 3과 같은 케이스를 생각하여 케이스 로직(230)과 칩 선택 로직(240)을 각각의 케이스에 대해 구성하면 된다.
Figure 112007086426029-pat00003
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 멀티 칩 패키지 장치의 구조를 나타낸 블록도이다.
도 2a는 도 1의 제어칩의 구조를 나타낸 블록도이다.
도 2b는 도 2a의 어드레스 회로의 회로도이다.
도 2c는 도2a의 퓨즈 회로의 회로도이다.
도 2d는 도 2a의 케이스 로직의 회로도이다.
도 2e는 도 2a의 칩 선택 로직이 회로도이다.
도 3a 내지 도 3c는 퓨즈 회로의 동작 타이밍 도이다.
*도면의 주요 부분의 간단한 설명*
100 : 멀티 패키지 장치 110 내지 140 : 제 1 내지 제 4 칩
200 : 제어 칩 210 : 어드레스 회로
220 : 퓨즈 회로 230 : 케이스 로직
240 : 칩 선택 로직 250 : 제어부

Claims (17)

  1. 복수개의 메모리 칩들과;
    상기 메모리 칩들의 정상 동작여부에 대한 정보를 저장하고, 어드레스 신호에 맞게 정상적으로 동작하는 칩들을 선택하는 제어칩을 포함하고,
    상기 제어칩은,
    상기 칩들의 정상 동작 여부에 대한 정보를 저장하고, 저장된 칩 정보에 따라 각각의 칩에 대한 퓨즈 신호들을 출력하기 위한 퓨즈 회로;
    상기 퓨즈 회로가 출력하는 퓨즈 신호들을 조합하여 각각의 조합 결과에 따른 케이스 신호들을 출력하는 케이스 로직;
    상기 케이스 신호들에 따라, 정상적으로 동작하는 칩들을 순서대로 선택하는 칩 선택 신호를 출력하는 칩 선택 로직; 및
    상기 퓨즈 회로를 제어하여 정상적으로 동작하지 않는 칩에 대한 퓨즈 신호를 제어하는 제어부를 포함하는 멀티 칩 패키지 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제어칩은,
    입력 어드레스 신호에 따라 순차적으로 복수개의 인에이블 신호들을 생성하여 출력하는 어드레스 회로를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  4. 제 3항에 있어서,
    상기 퓨즈 회로는,
    상기 각각의 칩에 대한 퓨즈 신호 출력부를 포함하고, 각각의 퓨즈 신호 출력부는,
    테스트 모드에서 고전압을 생성하여 출력하는 고전압 펌프;
    제 1 노드의 전압 레벨에 따라 제 2 전압 레벨의 퓨즈 신호를 출력하는 제 1 스위칭 소자; 및
    테스트 모드에서 제어신호에 의해 상기 고전압 펌프가 생성하는 고전압을 상기 제 1 스위칭 소자로 인가하는 레벨 쉬프터를 포함하고,
    상기 제 1 스위칭 소자는 고전압이 인가되면 브레이크 다운되어 상기 퓨즈 신호를 제 2 전압 레벨로 출력하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  5. 제 4항에 있어서,
    상기 제 1 스위칭 소자는 저전압 트랜지스터인 것을 특징으로 하는 멀티 칩 패키지 장치.
  6. 제 4항에 있어서,
    상기 퓨즈 신호 출력부는 각각,
    정상 동작 모드에서 상기 제 1 노드를 접지전압과 연결시키는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  7. 제 3항에 있어서,
    상기 케이스 로직은,
    상기 퓨즈 회로가 출력하는 퓨즈 신호들의 조합에 의해 결정되는 케이스에 따라 서로 다른 케이스 신호를 각각 출력하도록 하는 케이스 신호 출력부들을 포함하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  8. 제 3항에 있어서,
    상기 칩 선택 로직은,
    상기 케이스 신호들에 의해 각각 동작하는 다수의 칩 선택부들을 포함하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  9. 제 8 항에 있어서,
    상기 다수의 칩 선택부들은 각각,
    각각 입력되는 설정된 케이스 신호와, 상기 인에이블 신호의 조합에 의해 정 상적으로 동작하는 칩들만을 선택하는 칩 선택 신호를 출력하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  10. 복수개의 메모리 칩들에 대해 각각 정상적인 동작을 수행하는지 여부를 나타내는 퓨즈 신호들을 출력하기 위한 퓨즈 회로;
    상기 퓨즈 회로가 출력하는 상기 퓨즈 신호들을 조합하여 각각의 조합 결과에 따른 케이스 신호들을 출력하는 케이스 로직;
    상기 케이스 신호들에 따라, 정상적으로 동작하는 상기 칩들을 순서대로 선택하는 칩 선택 신호를 출력하는 칩 선택 로직; 및
    상기 퓨즈 회로를 제어하여 정상적으로 동작하지 않는 칩에 대한 퓨즈 신호를 제어하는 제어부
    를 포함하는 것을 특징으로 하는 제어칩을 포함하는 멀티 칩 패키지 장치.
  11. 제 10항에 있어서,
    상기 제어칩은,
    입력 어드레스 신호에 따라 순차적으로 복수개의 인에이블 신호들을 생성하여 출력하는 어드레스 회로를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  12. 제 11항에 있어서,
    상기 퓨즈 회로는,
    상기 각각의 칩에 대한 퓨즈 신호 출력부를 포함하고, 각각의 퓨즈 신호 출력부는,
    테스트 모드에서 고전압을 생성하여 출력하는 고전압 펌프;
    제 1 노드의 전압 레벨에 따라 제 2 전압 레벨의 퓨즈 신호를 출력하는 제 1 스위칭 소자; 및
    테스트 모드에서 제어신호에 의해 상기 고전압 펌프가 생성하는 고전압을 상기 제 1 스위칭 소자로 인가하는 레벨 쉬프터를 포함하고,
    상기 제 1 스위칭 소자는 고전압이 인가되면 브레이크 다운되어 상기 퓨즈 신호를 제 2 전압 레벨로 출력하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  13. 제 12항에 있어서,
    상기 제 1 스위칭 소자는 저전압 트랜지스터인 것을 특징으로 하는 멀티 칩 패키지 장치.
  14. 제 12항에 있어서,
    상기 퓨즈 신호 출력부는 각각,
    정상 동작 모드에서 상기 제 1 노드를 접지전압과 연결시키는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  15. 제 11항에 있어서,
    상기 케이스 로직은,
    상기 퓨즈 회로가 출력하는 퓨즈 신호들의 조합에 의해 결정되는 케이스에 따라 서로 다른 케이스 신호를 각각 출력하도록 하는 케이스 신호 출력부들을 포함하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  16. 제 11항에 있어서,
    상기 칩 선택 로직은,
    상기 케이스 신호들에 의해 각각 동작하는 다수의 칩 선택부들을 포함하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  17. 제 16 항에 있어서,
    상기 다수의 칩 선택부들은 각각,
    각각 입력되는 설정된 케이스 신호와, 상기 인에이블 신호의 조합에 의해 정상적으로 동작하는 칩들만을 선택하는 칩 선택 신호를 출력하는 것을 특징으로 하는 멀티 칩 패키지 장치.
KR1020070123329A 2007-11-30 2007-11-30 멀티 칩 패키지 장치 KR100923819B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070123329A KR100923819B1 (ko) 2007-11-30 2007-11-30 멀티 칩 패키지 장치
JP2008104207A JP5096217B2 (ja) 2007-11-30 2008-04-14 マルチチップパッケージ装置
US12/102,701 US7885139B2 (en) 2007-11-30 2008-04-14 Multi-chip package
CN2008100950668A CN101447214B (zh) 2007-11-30 2008-04-28 多芯片封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070123329A KR100923819B1 (ko) 2007-11-30 2007-11-30 멀티 칩 패키지 장치

Publications (2)

Publication Number Publication Date
KR20090056259A KR20090056259A (ko) 2009-06-03
KR100923819B1 true KR100923819B1 (ko) 2009-10-27

Family

ID=40742837

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070123329A KR100923819B1 (ko) 2007-11-30 2007-11-30 멀티 칩 패키지 장치

Country Status (4)

Country Link
US (1) US7885139B2 (ko)
JP (1) JP5096217B2 (ko)
KR (1) KR100923819B1 (ko)
CN (1) CN101447214B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170050057A (ko) * 2015-10-29 2017-05-11 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5106151B2 (ja) * 2008-01-28 2012-12-26 株式会社東芝 積層型スタックｎａｎｄメモリ及び半導体装置
KR101053744B1 (ko) 2009-06-29 2011-08-02 주식회사 하이닉스반도체 멀티 칩 메모리 장치
US9519020B2 (en) * 2010-03-31 2016-12-13 SK Hynix Inc. Semiconductor apparatus and chip selecting method thereof
KR101124319B1 (ko) * 2010-03-31 2012-03-27 주식회사 하이닉스반도체 반도체 장치 및 이를 이용한 칩 선택 방법
KR101033491B1 (ko) 2010-03-31 2011-05-09 주식회사 하이닉스반도체 반도체 장치
KR20120039142A (ko) 2010-10-15 2012-04-25 에스케이하이닉스 주식회사 반도체 패키지
KR101212748B1 (ko) 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 반도체 메모리, 메모리 시스템 및 그 프로그래밍 방법
KR101893176B1 (ko) * 2010-12-03 2018-08-29 삼성전자주식회사 멀티 칩 메모리 장치 및 그것의 구동 방법
KR101223540B1 (ko) * 2011-01-14 2013-01-21 에스케이하이닉스 주식회사 반도체 장치, 그의 칩 아이디 부여 방법 및 그의 설정 방법
CN103514067A (zh) * 2012-06-28 2014-01-15 鸿富锦精密工业（深圳）有限公司 内存条
KR20160113913A (ko) * 2015-03-23 2016-10-04 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990038676A (ko) * 1997-11-06 1999-06-05 윤종용 메모리 셀 제어회로를 구비하는 반도체 메모리장치
JP2003007963A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
KR20040065776A (ko) * 2003-01-16 2004-07-23 삼성전자주식회사 부분구제 멀티칩 반도체 장치 및 부분구제방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03168998A (ja) * 1989-11-28 1991-07-22 Nec Corp 半導体メモリ
JPH0785696A (ja) * 1993-06-28 1995-03-31 Hitachi Ltd 半導体記憶装置
JPH07262790A (ja) * 1994-03-24 1995-10-13 Nec Corp 半導体記憶装置
JP3492057B2 (ja) 1995-12-14 2004-02-03 株式会社日立製作所 マルチチップｉｃカード及びそれを用いたｉｃカードシステム
JPH1196081A (ja) * 1997-09-22 1999-04-09 Chishiki Joho Kenkyusho:Kk 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法
JP4615241B2 (ja) * 2003-04-08 2011-01-19 三星電子株式会社 マルチチップでマルチセクタ消去動作モードを実行する半導体メモリチップ及びマルチチップパッケージ、及びマルチセクタ消去方法
JP4284154B2 (ja) * 2003-10-30 2009-06-24 株式会社東芝 マルチチップパッケージ型メモリシステム
JP4045506B2 (ja) * 2004-01-21 2008-02-13 セイコーエプソン株式会社 積層型半導体記憶装置
JP2007172720A (ja) * 2005-12-21 2007-07-05 Nec Electronics Corp 半導体装置、半導体記憶装置、制御信号生成方法、及び救済方法
US7495970B1 (en) * 2006-06-02 2009-02-24 Lattice Semiconductor Corporation Flexible memory architectures for programmable logic devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990038676A (ko) * 1997-11-06 1999-06-05 윤종용 메모리 셀 제어회로를 구비하는 반도체 메모리장치
JP2003007963A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
KR20040065776A (ko) * 2003-01-16 2004-07-23 삼성전자주식회사 부분구제 멀티칩 반도체 장치 및 부분구제방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170050057A (ko) * 2015-10-29 2017-05-11 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치
KR102339780B1 (ko) * 2015-10-29 2021-12-15 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치

Also Published As

Publication number Publication date
US7885139B2 (en) 2011-02-08
JP2009134846A (ja) 2009-06-18
KR20090056259A (ko) 2009-06-03
CN101447214A (zh) 2009-06-03
JP5096217B2 (ja) 2012-12-12
US20090231897A1 (en) 2009-09-17
CN101447214B (zh) 2011-09-28

Similar Documents

Publication Publication Date Title
KR100923819B1 (ko) 멀티 칩 패키지 장치
US20240071559A1 (en) Controller to detect malfunctioning address of memory device
KR100913971B1 (ko) 안티퓨즈 리페어 제어 회로 및 그를 갖는 디램을 포함하는반도체 장치
KR100240883B1 (ko) Cmos sram 장치
JP4868345B2 (ja) 半導体記憶素子のリダンダンシー回路
US6804156B2 (en) Semiconductor integrated circuit device
US9524952B2 (en) Semiconductor system
US9418762B1 (en) Semiconductor memory device
KR20090030407A (ko) 정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법
US20100302891A1 (en) Semiconductor device and method of driving the same
US8416639B2 (en) Multi-chip package and method of operating the same
KR102029594B1 (ko) 반도체 기억 장치, 그 제조 방법 및 데이터 스트로브 신호의 출력 방법
JP2006196159A (ja) 個別チップのデバイス情報を直接読み取り可能なシグネチャー識別装置を有するマルチチップパッケージ
JP2017183382A (ja) 半導体装置
JPH0917976A (ja) 半導体メモリ装置
US8598943B2 (en) Semiconductor integrated circuit with stable rupture voltage fuse
KR100666170B1 (ko) 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치
US7362649B2 (en) Memory control device and memory control method
JP2006147127A (ja) データ出力モードを変更可能なメモリ装置
US8803558B2 (en) Integrated circuit
KR100206700B1 (ko) 반도체 메모리 장치의 패드 연결방법
KR100506044B1 (ko) 어구성 선택회로
KR20110001078A (ko) 메모리 칩 패키지 장치 및 그 동작 방법
KR100521323B1 (ko) 볼 핀을 구비하는 반도체 메모리 장치의 제이텍회로
KR20140088782A (ko) 3차원 적층 반도체 집적회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee