KR20120039142A - 반도체 패키지 - Google Patents

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KR20120039142A
KR20120039142A KR1020100100672A KR20100100672A KR20120039142A KR 20120039142 A KR20120039142 A KR 20120039142A KR 1020100100672 A KR1020100100672 A KR 1020100100672A KR 20100100672 A KR20100100672 A KR 20100100672A KR 20120039142 A KR20120039142 A KR 20120039142A
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허태형
김귀동
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에스케이하이닉스 주식회사
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Abstract

반도체 패키지는, 메모리 콘트롤러 칩; 노멀 데이터를 저장하기 위한 다수의 제1메모리 칩; 상기 노멀 데이터의 오류를 보정 또는 감지하기 위한 오류 정보를 저장하기 위한 제2메모리 칩; 및 상기 메모리 콘트롤러 칩, 상기 다수의 제1메모리 칩 및 상기 제2메모리 칩을 인터페이스하기 위한 인터페이스부를 포함한다.

Description

반도체 패키지{SEMICONSUCTOR PACKAGE}
본 발명은 반도체 패키지 기술에 관한 것으로, 더욱 상세하게는 패키지 내부에 실장된 메모리 칩의 오류를 수정하는 기술에 관한 것이다.
오늘날 전자산업의 추세는 더욱 소형화된 반도체 칩을 제조하는 것이다. 반도체 칩을 소형화하기 위한 기술로 여러 개의 반도체 소자를 하나의 반도체 칩으로 만드는 시스템 온 칩(SOC: System On Chip) 기술과 다수개의 반도체 칩을 하나의 반도체 패키지로 패키징하는 시스템 인 패키지(SIP: System In Pakage) 기술이 있다. 보다 자세히 시스템 인 패키지 기술은 다수개의 반도체 칩을 기판 위에 수평 혹은 수직으로 탑재하여 하나의 반도체 패키지로 만드는 기술이다.
한편, 메모리 반도체 산업의 초창기에는 반도체 제조 프로세스를 통과한 메모리 칩에서 불량 셀이 하나도 존재하지 않는 오리지널 굿 다이가 웨어퍼 상에 다수 분포하였다. 그러나 메모리의 용량이 점점 증가하면서 고장 셀이 아예 존재하지 않는 이러한 메모리 칩을 만드는 것이 어려워졌으며, 현재에 와서는 이러한 칩이 제조될 확률은 없다고 봐도 무방할 정도다. 이러한 상황을 타개하기 위한 방편으로 예비 메모리, 즉 리던던시(redundancy) 메모리를 설치하여 리던던시 메모리가 고장 셀을 대체하도록 하는 리페어 방법이 사용되고 있다.
리페어는 테스트시 발견된 고장 셀의 주소를 퓨즈 회로 등에 저장해 내부적으로 새로운 주소의 셀로 대체하는 방식으로 이루어지는데, 웨이퍼 단계에서 리페어를 하는 것은 비교적 용이하나, 웨이퍼 상의 테스트 및 리페어가 완료된 후 칩이 패키지 내부로 실장된 이후, 즉 패키지 단계에서 리페어를 하는 것이 용이하지 않다. 특히, 웨이퍼 상의 테스트에서는 아무런 불량이 발견되지 않다가, 칩을 패키지 내부로 실장한 이후에 새로운 불량이 발견되는 경우가 많아 패키지 단계에서 발견 또는 발생되는 오류를 리페어하는 것은 큰 문제가 된다.
이러한 문제는 다수의 메모리 칩이 하나의 패키지 내부로 실장되는 경우에 더욱 심각해진다. 따라서 이러한 문제를 해결할 기술이 요구되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 패키지에 포함된 다수의 메모리 칩에서 발생하는 불량을 제거하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 패키지는, 메모리 콘트롤러 칩; 노멀 데이터를 저장하기 위한 다수의 제1메모리 칩; 상기 노멀 데이터의 오류를 보정 또는 감지하기 위한 오류정보를 저장하기 위한 제2메모리 칩; 및 상기 메모리 콘트롤러, 상기 다수의 제1메모리 칩 및 상기 제2메모리 칩을 인터페이스하기 위한 인터페이스부를 포함할 수 있다.
라이트 동작시에, 상기 메모리 콘트롤러 칩은 상기 다수의 제1메모리 칩에 노멀 데이터가 저장되도록 제어하고, 상기 제2메모리 칩에는 상기 노멀 데이터에 대응되는 상기 오류 정보가 저장되도록 제어할 수 있다.
리드 동작시에, 상기 메모리 콘트롤러 칩은 상기 다수의 제1메모리 칩으로부터 상기 노멀 데이터를 독출하고, 상기 제2메모리 칩으로부터 상기 노멀 데이터에 대응하는 상기 오류 정보를 독출해, 상기 오류 정보를 이용하여 상기 노멀 데이터의 오류를 보정할 수 있다.
또한, 본 발명에 따른 반도체 패키지는, 패키지 외부로 향하는 볼 또는 핀이 형성된 패키지 회로기판(package substrate); 상기 패키지 회로기판 상에 형성되는 제1인터포즈; 상기 제1인터포즈의 일부 영역 상에 적층되는 메모리 콘트롤러 칩; 및 상기 제1인터포즈의 일부 영역 상에 적층되고 상기 제1인터포즈를 통해 상기 메모리 콘트롤러와 인터페이스되는 다수의 메모리 칩을 포함하고, 상기 다수의 메모리 칩은 노멀 데이터를 저장하기 위한 다수의 제1메모리 칩; 및 상기 노멀 데이터의 오류를 보정 또는 감지하기 위한 오류 정보를 저장하기 위한 제2메모리 칩을 포함할 수 있다.
상기 제1인터포즈와 상기 적층된 다수의 메모리 칩 사이에 형성되어 상기 다수의 메모리 칩과 상기 제1인터포즈를 인터페이스하기 위한 제2인터포즈가 더 포함될 수 있다.
상기 제2인터포즈와 상기 적층된 다수의 메모리 칩은 다수의 관통 실리콘 비아를 통해 통신할 수 있다.
또한, 본 발명에 따른 반도체 패키지는, 노멀 데이터를 저장하기 위한 다수의 제1메모리 칩; 상기 노멀 데이터의 오류를 보정 또는 감지하기 위한 오류 정보를 저장하기 위한 제2메모리 칩; 및 상기 다수의 제1메모리 칩 및 상기 제2메모리 칩을 인터페이스하기 위한 인터페이스부를 포함할 수 있다.
본 발명에 따르면, 반도체 패키지 내부에 노멀 데이터를 저장하기 위한 다수의 제1메모리 칩 이외에, 노멀 데이터들의 오류를 감지 또는 정정하기 위한 오류 정보를 저장하는 제2메모리 칩이 실장된다. 따라서 오류 정보를 이용하여 데이터의 오류를 보정 또는 감지해 줄 수 있다.
도 1은 본 발명에 따른 반도체 패키지의 일실시예 구성도.
도 2는 도 1의 상세 실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 반도체 패키지의 일실시예 구성도이다.
도 1에 도시된 바와 같이, 반도체 패키지는, 메모리 콘트롤러 칩(110); 노멀 데이터를 저장하기 위한 다수의 제1메모리 칩(121~124); 노멀 데이터의 오류를 보정 또는 감지하기 위한 오류 정보를 저장하기 위한 제2메모리 칩(125); 및 메모리 콘트롤러 칩(110), 다수의 제1메모리 칩(121~124) 및 제2메모리 칩(125)을 인터페이스하기 위한 인터페이스부(130)를 포함한다.
제2메모리 칩(125)에 저장되는 오류 정보란 제1메모리 칩(121~124)에 저장되는 데이터가 올바른 데이터인지를 체크하기 위한 패리티 비트(parity bit) 또는 제1메모리 칩(121~124)에 저장되는 데이터가 잘못된 경우 이를 올바른 데이터로 보정해주기 위한 ECC(Error Correction Code) 등을 의미한다. 즉, 오류 정보는 데이터의 에러 여부를 체크하기 위한 정보(ex, 패리티 비트)일 수도 있으며, 데이터에 에러가 있는 경우에 에러를 올바르게 보정해주는 정보(ex, ECC)일 수도 있다. 예를 들어, 64비트의 데이터 당 8비트의 ECC코드를 이용하면, 64비트에서 발생하는 1비트의 에러를 정정해 줄 수 있다.
라이트 동작시 메모리 콘트롤러 칩(110)은 제1메모리 칩(121~124)에 라이트(write) 명령, 어드레스와 노멀 데이터를 인가한다. 그러면 제1메모리 칩(121~124)은 인가된 어드레스에 의해 지정된 주소에 노멀 데이터를 저장한다. 그리고 메모리 콘트롤러 칩(110)은 제1메모리 칩(121~124)에 저장된 노멀 데이터에 대응하는 오류 정보가 제2메모리 칩(125)에 저장될 수 있도록 제2메모리 칩(125)에 라이트 명령, 어드레스와 오류 정보를 인가한다. 그러면 제2메모리 칩(125)은 인가된 어드레스에 의해 지정된 주소에 오류 정보를 저장한다.
리드 동작시 메모리 콘트롤러 칩(110)은 제1메모리 칩(121~124)에 리드(read) 명령, 어드레스를 인가하고, 제1메모리 칩(121~124)에 저장된 데이터를 독출한다. 또한, 제2메모리 칩(125)에 리드 명령, 어드레스를 인가하고 제2메모리 칩(125)에 저장된 오류정보를 독출한다. 그리고 제2메모리 칩(125)으로부터 독출한 오류정보를 이용하여 제1메모리 칩(121~124)으로부터 독출한 노멀 데이터의 오류를 체크 또는 정정한다.
메모리 콘트롤러 칩(110)은 제1메모리 칩(121~124) 전체에 대하여 동시에 억세스 할 수도 있으며, 제1메모리 칩(121~124) 중 일부에 대해서만, 또는 순차적으로 억세스 할 수도 있다.
상술한 실시에에서는 메모리 콘트롤러 칩(110)이 오류 정보를 제2메모리 칩(125)에 저장하고, 제2메모리 칩(125)에 저장된 오류 정보를 이용하여 노멀 데이터의 오류를 직접 정정하는 것을 설명하였으나, 메모리 콘트롤러 칩(110) 이외의 구성이 오류 정정 동작을 수행할 수도 있다. 오류 정정 동작을 수행하는 구성은 인터페이스부(130)가 될 수도 있으며, 도면에 도시되지 않은 별도의 구성이 될 수도 있다.
예를 들어, 메모리 콘트롤러 칩(110)이 라이트 명령과 데이터를 인터페이스부(130)에 전달하면 인터페이스부(130)가 자체적인 연산을 통해 오류 정보를 생성하고 노멀 데이터는 제1메모리 칩(121~124)에 오류 정보는 제2메모리 칩(125)에 저장할 수 있다. 그리고 메모리 콘트롤러 칩(110)이 리드 명령을 인터페이스부(130)에 전달하면, 인터페이스부(130)는 제1메모리 칩(121~124)으로부터는 노멀 데이터를 독출하고 제2메모리 칩(125)으로부터는 오류 정보를 독출해, 오류 정보를 이용해 노멀 데이터의 오류를 정정하고, 메모리 콘트롤러 칩(110)으로 정정된 데이터를 전달해 줄 수도 있다.
최근에는, 메모리 콘트롤러의 기능이 CPU 또는 GPU 내부로 합쳐지는 추세에 있다. 따라서 도면의 메모리 콘트롤러 칩(110)은 CPU 또는 GPU가 될 수 있다.
도 2는 도 1의 상세 실시예 구성도이다.
도 2에 도시된 바와 같이, 반도체 패키지는 패키지 외부로 향하는 볼(ball) 또는 핀(pin)이 형성된 패키지 회로 기판(210, package substrate); 패키지 회로기판(210) 상에 형상되는 제1인터포즈(131); 제1인터포즈(132)의 일부 영역 상에 적층되는 메모리 콘트롤러 칩(110); 제1인터포즈(220)의 일부 영역 상에 적층되고, 제1인터포즈(131)를 통해 메모리 콘트롤러 칩(110)과 인터페이스되는 다수의 메모리 칩(121~125)을 포함한다. 메모리 칩(121~125) 중 제1메모리 칩(121~124)에는 노멀 데이터가 저장되며, 제2메모리 칩(125)에는 노멀 데이터의 오류를 보정 또는 감지하기 위한 오류 정보가 저장된다.
제1인터포즈(131, interpose)는 마이크로 범프(211, microbump)를 통해 패키지 회로기판(210)과 연결되며, 메모리 콘트롤러 칩(110)과 메모리 칩들(121~125)과의 인터페이스를 담당한다. 제1인터포즈(131)를 통해 메모리 칩들(121~125)과 메모리 콘트롤러(110)가 통신하고, 반도체 패키지와 반도체 패키지 외부의 장치가 통신한다. 그리고 메모리 콘트롤러(110)의 I/O와 제1인터포즈(220)가 서로 연결되며, 제1인터포즈(131)와 제2인터포즈(132)가 서로 연결된다.
제2인터포즈(132)는 메모리 칩들(121~125)과 제1인터포즈(131) 간의 인터페이스를 담당한다. 메모리 칩들(121~125)은 적층되어 형성되므로, 메모리 칩들(121~125)을 관통하는 실리콘 관통 비아(TSV, 도면에 미도시)가 형성되고 이를 통해 메모리 칩들(121~125)과 제2인터포즈(132)가 통신을 할 수 있다. 도 2와 같이 제1인터포즈(131) 이외에 제2인터포즈(132)가 별도로 구비될 수도 있으나, 제1인터포즈(131)가 제2인터포즈(132)의 역할까지 수행하도록 설계되는 경우에는 제2인터포즈(132)의 생략이 가능하다.
반도체 패키지에 포함되는 칩들에 대한 설명은, 이미 도 1과 함께 상술하였으므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상술한 실시예에서는 반도체 패키지 내부에 메모리 콘트롤러 칩과 제1메모리 칩, 제2메모리 칩이 모드 실장되는 예를 설명하였으나, 설계에 따라 제1메모리 칩과 제2메모리 칩만이 반도체 패키지 내부에 실장될 수도 있다.
110: 메모리 콘트롤러 칩 121~124: 제1메모리 칩
125: 제2메모리 칩 130: 인터페이스부
210: 패키지 회로 기판 131: 제2인터포즈
132: 제2인터포즈

Claims (12)

  1. 메모리 콘트롤러 칩;
    노멀 데이터를 저장하기 위한 다수의 제1메모리 칩;
    상기 노멀 데이터의 오류를 보정 또는 감지하기 위한 오류 정보를 저장하기 위한 제2메모리 칩; 및
    상기 메모리 콘트롤러 칩, 상기 다수의 제1메모리 칩 및 상기 제2메모리 칩을 인터페이스하기 위한 인터페이스부
    를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    라이트 동작시에,
    상기 메모리 콘트롤러 칩은 상기 다수의 제1메모리 칩에 노멀 데이터가 저장되도록 제어하고, 상기 제2메모리 칩에는 상기 노멀 데이터에 대응되는 상기 오류 정보가 저장되도록 제어하는
    반도체 패키지.
  3. 제 1항에 있어서,
    리드 동작시에,
    상기 메모리 콘트롤러 칩은 상기 다수의 제1메모리 칩으로부터 상기 노멀 데이터를 독출하고, 상기 제2메모리 칩으로부터 상기 노멀 데이터에 대응하는 상기 오류 정보를 독출해, 상기 오류 정보를 이용하여 상기 노멀 데이터의 오류를 보정하는
    반도체 패키지.
  4. 패키지 외부로 향하는 볼 또는 핀이 형성된 패키지 회로기판(package substrate);
    상기 패키지 회로기판 상에 형성되는 제1인터포즈;
    상기 제1인터포즈의 일부 영역 상에 적층되는 메모리 콘트롤러 칩; 및
    상기 제1인터포즈의 일부 영역 상에 적층되고 상기 제1인터포즈를 통해 상기 메모리 콘트롤러 칩과 인터페이스되는 다수의 메모리 칩을 포함하고,
    상기 다수의 메모리 칩은
    노멀 데이터를 저장하기 위한 다수의 제1메모리 칩; 및
    상기 노멀 데이터의 오류를 보정 또는 감지하기 위한 오류 정보를 저장하기 위한 제2메모리 칩을 포함하는
    반도체 패키지.
  5. 제 4항에 있어서,
    상기 제1인터포즈는
    마이크로 범프를 통해 상기 패키지 회로기판과 연결되는
    반도체 패키지.
  6. 제 4항에 있어서,
    상기 제1인터포즈와 상기 적층된 다수의 메모리 칩 사이에 형성되어 상기 다수의 메모리 칩과 상기 제1인터포즈를 인터페이스하기 위한 제2인터포즈
    를 더 포함하는 반도체 패키지.
  7. 제 6항에 있어서,
    상기 제2인터포즈와 상기 적층된 다수의 메모리 칩은
    다수의 관통 실리콘 비아를 통해 통신하는
    반도체 패키지.
  8. 제 4항에 있어서,
    라이트 동작시에,
    상기 메모리 콘트롤러 칩은 상기 다수의 제1메모리 칩에 노멀 데이터가 저장되도록 제어하고, 상기 제2메모리 칩에는 상기 노멀 데이터에 대응되는 상기 오류 정보가 저장되도록 제어하는
    반도체 패키지.
  9. 제 4항에 있어서,
    리드 동작시에,
    상기 메모리 콘트롤러 칩은 상기 다수의 제1메모리 칩으로부터 상기 노멀 데이터를 독출하고, 상기 제2메모리 칩으로부터 상기 노멀 데이터에 대응하는 상기 오류 정보를 독출해, 상기 오류 정보를 이용하여 상기 노멀 데이터의 오류를 보정하는
    반도체 패키지.
  10. 제 4항에 있어서,
    상기 메모리 콘트롤러 칩은
    GPU 또는 CPU인
    반도체 패키지.
  11. 노멀 데이터를 저장하기 위한 다수의 제1메모리 칩;
    상기 노멀 데이터의 오류를 보정 또는 감지하기 위한 오류 정보를 저장하기 위한 제2메모리 칩; 및
    상기 다수의 제1메모리 칩 및 상기 제2메모리 칩을 인터페이스하기 위한 인터페이스부
    를 포함하는 반도체 패키지.
  12. 제 11항에 있어서,
    상기 다수의 제1메모리 칩과 상기 제2메모리 칩은 적층되어 형성되고,
    상기 인터페이스부와 상기 다수의 제1메모리 칩 및 상기 제2메모리 칩은 다수의 관통 실리콘 비아를 통해 통신하는
    반도체 패키지.
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