JP5481444B2 - 半導体装置 - Google Patents

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Description

本明細書に記載の実施の形態は、半導体装置に関する。
近年、基板の上に、複数の半導体チップを積層させて形成されるマルチチップモジュール(ＭＣＭ)の重要性が高まっている。また、ＭＣＭでは、異なる製造工程により製造された複数種類の半導体チップを１つの基板上に積層させて１つのモジュールとして形成することができる。例えば、ロジック回路を含むチップ（ロジックチップ）と半導体記憶装置（メモリ）を含むチップ（メモリチップ）をそれぞれ異なる製造工程により製造し、テスト工程を経た後、良品同士を組み合わせて１つのモジュールを形成することができる。このような工程によれば、１つの基板上に一連の製造工程によりロジック回路とメモリを含む回路とを形成する場合に比べ、歩留まりを向上させることができる。
しかしながら、パッケージング工程中又は、パッケージング工程終了後に熱ストレスなどにより事後的に不良が発生してしまった場合、その不良を救済できずに不良品となり歩留まりが低下するといった問題があった。
特開２００６−１８６２４７号公報
本実施の形態は、不良チップの救済効率を向上させ歩留まりを向上させることを目的とする。
以下に説明する実施の形態の半導体装置は、半導体記憶装置を含みパッケージ内に設けられた第１半導体チップと、半導体記憶装置を制御する制御回路を含みパッケージ内に設けられた第２半導体チップとを備える。
第１半導体チップは、メモリセルアレイと、第１不良アドレスデータ出力回路と、第１比較回路と、デコーダとを備える。メモリセルアレイは、複数の第１配線と複数の第２配線との交点にメモリセルを配列してなるノーマルセルアレイと、ノーマルセルアレイを置き換えるためのスペアセルを配列してなるスペアセルアレイとを備える。第１不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第１不良アドレスデータを出力する。
第１比較回路は、前記メモリセルのアドレスを示すアドレスデータと前記第１不良アドレスデータとを比較して第１の一致信号を出力する。
デコーダは、アドレスデータをデコードしてノーマルセルアレイ中のメモリセルを選択するとともに、第１の一致信号が出力された場合にノーマルセルアレイ中のメモリセルに代えてスペアセルアレイ中のメモリセルを選択する。
第２半導体チップは、制御回路と、第２不良アドレスデータ出力回路と、第２比較回路とを備える。制御回路は、第１半導体チップの動作を制御する。第２不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第２の不良アドレスデータを出力する。第２比較回路は、前記アドレスデータと前記第２の不良アドレスとを比較して第２の一致信号を出力する。デコーダは、第２の一致信号が出力された場合に、前記スペアセルアレイのメモリセルを選択するよう構成されている。
第１の実施の形態に係る半導体装置１０００の全体構成を示す概略図である。 第１の実施の形態に係る半導体装置１０００の全体構成の別の例を示す概略図である。 第１の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第１の実施の形態の半導体装置１０００における不良セルの救済手順を説明する。 ロジックチップ２０における動作を示すタイミングチャートである。 第１の実施の形態の半導体装置のメモリセルアレイ１１での不良救済の手順の概要を図示している。 第２の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第２の実施の形態の半導体装置のメモリセルアレイ１１での不良救済の手順の概要を図示している。 第３の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第３の実施の形態の半導体装置のメモリセルアレイ１１での不良救済の手順の概要を図示している。 第３の実施の形態の半導体装置１０００のロウアドレスデコーダ１２の具体的構成例を示している。 第４の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第４の実施の形態の半導体装置のメモリセルアレイ１１での不良救済の手順の概要を図示している。 第４の実施の形態の半導体装置１０００のロウアドレスデコーダ１２の具体的構成例を示している。 第５の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第５の実施の形態の半導体装置のメモリセルアレイ１１での不良救済の手順の概要を図示している。 第６の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第６の実施の形態の半導体装置１０００における不良セルの救済手順を説明する。 第７の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第８の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第９の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第１０の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第１１の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。 第１２の実施の形態に係る半導体装置１０００に含まれるメモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。
次に、本発明の実施の形態を、図面に従って詳細に説明する。
［第１の実施の形態］
図１Ａは、第１の実施の形態に係る半導体装置１０００の全体構成を示す概略図である。本実施形態の半導体装置１０００は、一例として、パッケージ基板１の主面上にベアチップのメモリチップ１０及びロジックチップ２０をその順に積層させる形で実装し、これらのチップ１０、２０を封止樹脂２で覆って形成されるマルチチップモジュール（ＭＣＭ）である。メモリチップ１０は、半導体記憶装置（メモリ回路）を備えた半導体チップであり、ロジックチップ２０は、メモリ回路を制御するメモリコントローラを含んだ半導体チップである。
本実施の形態の半導体装置１０００では、メモリチップ１０内のメモリ回路が、パッケージング前にテストの対象とされる。そのテストの結果に従い、不良メモリセルのアドレスデータがメモリチップ１０内のフューズ回路１４に書き込まれる。また、本実施の形態の半導体装置１０００は、パッケージング時又はパッケージング後に発生した不良メモリセルのアドレスデータを、ロジックチップ２０内のフューズ回路２３(Fuse Block(eFuse))に、パッケージング工程の終了後において書き込み可能とされている。これにより、救済効率の向上が図られるとともに、歩留まりが向上する。
パッケージ基板１は、ガラス・エポキシ樹脂等により形成された多層配線基板であり、その表面及び内部には、数層に亘る多層配線が形成されている。
図１Ａでは、メモリチップ１０が半田バンプＢ１を介してパッケージ基板１上に搭載される。半田バンプＢ１は、パッケージ基板１内の多層配線とメモリチップ１０の端子とを電気的に接続する。
また、ロジックチップ２０がメモリチップ１０の上面に半田バンプＢ２を介して積層される。メモリチップ１０及びロジックチップ２０は図１に示すようにワイヤボンディングＷｂによりパッケージ基板１と電気的に接続され得る。この図１Ａに示すＭＣＭは一例に過ぎず、メモリチップ１０とロジックチップ２０がいずれもパッケージ基板１上に並列的に形成され、メモリチップ１０とロジックチップ２０がワイヤボンディングのみで接続されるような形式も採用可能である。また、それぞれ封止樹脂２によりパッケージングされたメモリチップ１０、ロジックチップ２０をプリント基板上に配置した形式の半導体装置にも、以下に説明する実施の形態は適用され得る。また、図１Ａでは、メモリチップ１０はシリコン貫通電極に形成された半田バンプＢ１により基板１と電気的に接続しているが、シリコン貫通電極を利用せず、メモリチップ１０と基板１の接続はワイヤボンディングＷｂのみで行われる図１Ｂのような形式も採用可能である。導電性物質により物理的に電気的に接続する手段の代わりに、ワイヤレス通信手段によりメモリチップ１０とロジックチップ２０を接続することも可能である。
図２は、メモリチップ１０及びロジックチップ２０の具体的な構成例を示すブロック図である。メモリチップ１０は、図２に示すように、メモリ回路１００を備えている。メモリ回路１００は、複数のバンクＢＡＮＫ［０］〜［ｎ］に分割されており、各バンクＢＡＮＫ［０］〜［ｎ］は、それぞれメモリセルアレイ１１、ロウアドレスデコーダ１２、比較回路１３及びフューズ回路１４を備えている。
メモリセルアレイ１１は、例えばＤＲＡＭ（Dynamic Random Access Memory）であり、ビット線ＢＬとワード線ＷＬとの交点にＤＲＡＭメモリセル（たとえば、キャパシタとトランジスタとからなる１Ｔ１Ｃセル）を配置して構成され得る。
また、メモリセルアレイ１１は、データを格納するためのノーマルセルアレイ１１Ｎ、及びノーマルセルアレイ１１Ｎの不良セルを置き換えるためのスペアセルアレイ１１Ａ、１１Ｂを備えている。ここでは、パッケージング工程の実行より前のウェハ工程において検出された不良セルは、スペアセルアレイ１１Ｂにより置き換えられ、また、パッケージング工程の実行中、又はその後に検出された不良セルは、スペアセルアレイ１１Ａにより置き換えられる場合を例にとって説明する。ただし、本発明がこれに限定される趣旨ではない。
また、２つのスペアセルアレイ１１Ａ、１１Ｂは、アドレス空間として分離されていればよく、物理的に分離されたセルアレイである必要はない。例えば、スペアセルアレイＳＷＬＡとＳＷＬＢが物理的に交互に配置されている構成とすることも可能である。
メモリセルアレイ１１のビット線ＢＬの延長線上には、ビット線ＢＬの電位を検知増幅するセンスアンプ回路ＳＡ、ビット線ＢＬの電位を制御するカラム制御回路ＣＣ、及びセンスアンプ回路ＳＡにより読み出されたデータを一時的に保持するデータバッファＤＢが備えられている。
フューズ回路１４は、ノーマルセルアレイ１１Ｎ中の不良セルに接続されたワード線ＷＬのアドレスを示す不良ロウアドレスデータＡｄｄｆｒｏｗを保持する。また、フューズ回路１４は、スペアセルアレイ１１Ｂ中の複数のスペアワード線ＳＷＬＢの各々が利用されているか否かを示す情報（スペアワード線利用情報ＤＳＷＬＢ）を保持している。スペアワード線利用情報ＤＳＷＬＢは、不良ロウアドレスデータＡｄｄｆｒｏｗに対応している。
比較回路１３は、アクセスされるべきワード線ＷＬのアドレスを示すロウアドレスデータＡｄｄｒｏｗ、及びスペアロウアドレスデータＡｄｄｓｒｏｗを、フューズ回路１４に書き込まれた不良ロウアドレスデータＡｄｄｆｒｏｗと比較する機能を有する。スペアロウアドレスデータＡｄｄｓｒｏｗは、ロジックチップ２０側でアドレスデータにより不良セルのアドレスが指定されたことを示すデータであり、スペアセルアレイ１１Ａのスペアワード線ＳＷＬＡのアドレスを示すためのデータである。すなわち、パッケージング工程の実行中又はその後に見つかった不良セルのアドレスデータ（追加不良アドレスデータ）Ａｄｄｆａｄがロジックチップ２０に記憶されている。この追加不良アドレスデータＡｄｄｆａｄと指定されたアドレスデータとが一致した場合にスペアロウアドレスデータＡｄｄｓｒｏｗは”１”となり、それ以外では”０”となる。
ロウアドレスデータＡｄｄｒｏｗと不良ロウアドレスデータＡｄｄｆｒｏｗが一致する場合、比較回路１３は一致信号Ｂ＝”１”を生成し出力する。また、スペアロウアドレスデータＡｄｄｓｒｏｗが”１”である場合には、比較回路１３は一致信号Ｂを”０”に設定して出力する。
ロウアドレスデコーダ１２は、ロウアドレスデータＡｄｄｒｏｗ、及びスペアロウアドレスデータＡｄｄｓｒｏｗ、及び一致信号Ｂを受信・デコードして、ノーマルセルアレイ１１Ｎのワード線ＷＬ又はスペアセルアレイ１１Ａ、１１Ｂのスペアワード線ＳＷＬＡ、ＳＷＬＢ、及びこれらに接続されたメモリセルを選択する。ロウアドレスデータＡｄｄｒｏｗ、スペアロウアドレスデータＡｄｄｓｒｏｗは、後述するように、ロジックチップ２０から送信されるアドレスデータに基づいて生成される。
また、メモリチップ１０は、複数のバンクＢＡＮＫに共通の構成として、カラムアドレスデコーダ１５、アドレス制御回路１６、メモリ側データ制御回路１７及びメモリインターフェイス１８を備えている。
カラムアドレスデコーダ１５は、アドレス制御回路１６から受信したカラムアドレスデータＡｄｄｃｏｌに従い、カラム選択信号ＣＳＬｓを出力する。アドレス制御回路１６は、メモリインタフェース１８を介して、ロジックチップ２０からアドレスデータＡｄｄ３、及び冗長アドレスデータＡｄｄｅを受信して、これらの受信データに基づき、ロウアドレスデータＡｄｄｒｏｗ［０］〜［ｍ］、及びスペアロウアドレスデータＡｄｄｓｒｏｗ、及びカラムアドレスデータＡｄｄｃｏｌを生成し、出力する。
メモリ側データ制御回路１７は、ロジックチップ２０から与えられたデータＤをメモリセルアレイ１１に書き込みデータとして供給するとともに、逆にメモリセルアレイ１１から読み出されたデータをロジックチップ２０に対し読み出しデータとして供給する機能を有する。
メモリインタフェース１８は、ロジックチップ２０とメモリチップ１０との間でやり取りされるアドレスデータ、及び書き込み／読み出しデータＤの送受信を担当する。
次に、ロジックチップ２０の具体的構成を説明する。ロジックチップ２０は、メモリコントローラ２１、クロック生成回路２２、フューズ回路２３、比較回路２４、及びロジックインタフェース２５を備えている。
このロジックチップ２０は、メモリチップ１０とロジックチップ２０のパッケージング工程の実行時、又はその後においてメモリセルアレイ１１に発生した不良メモリセルのアドレスを、追加不良アドレスデータＡｄｄｆａｄとしてフューズ回路２３に格納することが可能なように構成されている。比較回路２４は、フューズ回路２３に格納された追加不良アドレスデータＡｄｄｆａｄと、メモリコントローラ２１から供給されるアドレスデータＡｄｄ１とを比較して、両者が一致した場合に一致信号Ａを出力する。一致信号Ａは、メモリコントローラ２１に送られる。
メモリコントローラ２１は、アドレスデータ、コマンドデータ、及びメモリセルアレイ１１に対し書き込むべきデータＤをメモリチップ１０に供給し、これによりメモリチップ１０を制御する機能を有する。メモリコントローラ２１は、更にアドレス生成回路２０１、ロジック側データ制御回路２０２、比較後アドレス生成回路２０３、及びアクセス制御回路２０４を備えている。
アドレス生成回路２０１は、図示しないホスト装置等から受信したアドレスデータに従い、アドレスデータＡｄｄ１を生成する。ロジック側データ制御回路２０２は、図示しないホスト装置等から受信したデータに基づき、メモリセルアレイ１１に書き込むべきデータ等を含むデータＤを生成する。
比較後アドレス生成回路２０３は、一致信号Ａに基づいてアドレスデータＡｄｄ１を変換してアドレスデータＡｄｄ２、及び冗長アドレスデータＡｄｄｅを出力する。アドレスデータＡｄｄ１と追加不良アドレスデータＡｄｄｆａｄが一致しない場合には、アドレスデータＡｄｄ２は、アドレスデータＡｄｄ１がそのまま用いられる。アドレスデータＡｄｄ１と追加不良アドレスデータＡｄｄｆａｄが一致した場合、アドレスデータＡｄｄ２は、メモリセルアレイ１１のスペアセルアレイ１１Ａ中のアドレスに変更される。一方、冗長アドレスデータＡｄｄｅは、追加不良アドレスデータＡｄｄｆａｄと、アドレスデータＡｄｄ１の一致が確認された場合に”１”となり、それ以外の場合は”０”となる１ビットのデータである。
また、アクセス制御回路２０４は、アドレスデータＡｄｄ２、冗長アドレスデータＡｄｄｅ、データＤを受信して、所定のタイミングでアドレスデータＡｄｄ２に対応するアドレスデータＡｄｄ３、冗長アドレスデータＡｄｄｅに対応する冗長アドレスデータＡｄｄｅ’及びデータＤをロジックインタフェース２５、メモリインタフェース１８を介してメモリチップ１０に供給する。メモリインタフェース１８を通過したデータＤはメモリ側データ制御回路１７でクロックＣＬＫに同期して転送され、各バンクＢＡＮＫ[０]〜[ｎ]のメモリセルアレイ１１に送信される。アドレスデータＡｄｄ３、冗長アドレスデータＡｄｄｅ’はメモリチップ１０内のアドレス制御回路１６でクロックＣＬＫに同期して制御される。
クロック生成回路２２は、クロックＣＬＫを生成し、アドレス生成回路２０１、ロジック側データ制御回路２０２、及びアクセス制御回路２０４、並びにアドレス制御回路１６及びメモリ側データ制御回路１７に供給する。アドレス生成回路２０１、ロジック側データ制御回路２０２、及びアクセス制御回路２０４は、このクロックＣＬＫにより規定されるタイミングで動作する。
次に、図３Ａを参照して、本実施の形態の半導体装置１０００における不良セルの救済手順を説明する。半導体装置１０００を構成するメモリチップ１０内のメモリセルアレイ１１の不良メモリセルの有無が、パッケージング工程が行われるよりも前の、未だメモリチップ１０がウェハからダイシングされていない段階（ウェハ工程）において検査される（Ｓ１１）。このウェハ工程におけるテストにより不良セルの存在が特定された場合、フューズ回路１４のフューズ切断等により、不良セルのアドレス（不良ロウアドレスデータＡｄｄｆｒｏｗ）がフューズ回路１４に記憶される（Ｓ１２）。
また、これと並行して、ロジックチップ２０を構成する各種回路の不良検査も実行される（Ｓ１３）。こうして、不良検査（及び不良救済動作）を終えたメモリチップ１０と、同じく不良検査を終えたロジックチップ２０とが１つのパッケージ基板１上に搭載され、半田バンプＢ１、Ｂ２及びワイヤボンディングＷｂ等により電気的に接続された後、封止樹脂２でパッケージングされる（Ｓ１４）。これにより、半導体装置１０００が出来上がる。その後、Ｓ１４のパッケージング工程の実行中、又はパッケージングの完了後において、メモリセルアレイ１１に不良セルが発生することがある。
本実施の形態では、このようなパッケージング工程の実行中又は実行後において事後的に発生する不良セルを救済するため、パッケージングの完了後にメモリセルアレイ１１の不良検査を実行する（Ｓ１５）。このような事後的検査により検出された不良セルのアドレスは、ロジックチップ２０のフューズ回路２３に追加不良アドレスデータＡｄｄｆａｄとして格納される。このように、本実施の形態の半導体装置１０００によれば、パッケージング工程中又は、パッケージング工程終了後に熱ストレスなどにより事後的に不良が発生してしまった場合でも、その不良を救済して歩留まりの低下を抑制することができる。
図３Ｂは、ロジックチップ２０における動作を示すタイミングチャートである。図３Ｂに示すように、アドレス生成回路２０１でのアドレスデータＡｄｄ１の生成、比較回路２４での一致信号Ａの発行、比較後アドレス生成回路２０３、アクセス制御回路２０４でのアドレスデータＡｄｄ２、Ａｄｄ３の生成、冗長アドレスＡｄｄｅ、Ａｄｄｅ’の生成はクロックＣＬＫの１サイクル（周期Ｔ）内で行われる。このような動作が行われることにより、アクセス制御回路２０４は、ロジックチップ２０がメモリチップ１０にアクセスするタイミングよりも前に比較回路２４による比較を完了し、アドレスデータＡｄｄ３及び冗長アドレスＡｄｄｅ’を発行することができ、動作速度を早めることができる。
図４は、ロウアドレスデータＡｄｄｒｏｗ、スペアアドレスデータＡｄｄｓｒｏｗ、及び一致信号Ｂに従う、メモリセルアレイ１１での不良救済の手順の概要を図示している。ここでは、ノーマルセルアレイ１１Ｎがｋ＝２（ｍ＋１）本のワード線ＷＬ（０）〜（ｋ）を有し、スペアセルアレイ１１Ａ、１１Ｂがそれぞれ８本のスペアワード線ＳＷＬＡ（０）〜（７）、ＳＷＬＢ（０）〜（７）を備えている場合を例にとって説明する。また、前述の通り、スペアセルアレイ１１Ａはパッケージング工程の実行中又は実行後に生じた不良セルの救済を行うために用いられ、スペアセルアレイ１１Ｂは、パッケージング工程の実行前（ウェハ工程）に生じた不良セルの救済を行うために用いられる。ここでは、あくまで説明の便宜上ワード線ＷＬ及びスペアワード線ＳＷＬＡ，ＳＷＬＢの本数を特定しているが、本発明は特定の本数のワード線を有する場合に限定されるものではないことは言うまでもない。
まず、ウェハ工程において検出された不良セルに基づく不良救済動作を説明する。一例として、あるバンクＢＡＮＫ［ｊ］（ｊ＝１〜ｎ）のノーマルセルアレイ１１Ｎにおいて、ウェハ工程で不良セルが発生し、それら不良セルに接続されたワード線ＷＬが５本であったと仮定する。この場合、それら５本の不良のワード線ＷＬのアドレスは、ウェハ工程における不良検査で特定され、不良ロウアドレスデータＡｄｄｆｒｏｗとしてフューズ回路１４に書き込まれる。また、この５本のワード線ＷＬは、例えばスペアセルアレイ１１Ｂの５本のスペアワード線ＳＷＬＢ（０）〜（４）を用いて救済される。５本の不良ワード線ＷＬの救済のために使用されたスペアワード線ＳＷＬＢ（０）〜（４）は、スペアワード線利用情報ＤＳＷＬＢ＝”０”を与えられる。その他の未使用のスペアワード線ＳＷＬＢ（５）〜（７）にはスペアワード線利用情報ＤＳＷＬＢ＝”１”を与えられる。スペアワード線利用情報ＤＳＷＬＢ＝”１”を与えられたスペアワード線ＳＷＬＢは、不良救済のためには用いられない。
その後の読み出し動作や書き込み動作において、この不良ロウアドレスデータＡｄｄｆｒｏｗと、ロウアドレスデータＡｄｄｒｏｗとの一致が比較回路１３により判定されると、一致信号Ｂ＝”１”が出力される。ロウアドレスデコーダ１２は、この一致信号Ｂ＝”１”と、ロウアドレスデータＡｄｄｒｏｗ、スペアロウアドレスデータＡｄｄｓｒｏｗに基づき、ノーマルセルアレイ１１Ｎの不良のワード線ＷＬに代えて、スペアセルアレイ１１Ｂのスペアワード線ＳＷＬＢ（０）〜（４）を選択する。
次に、パッケージング工程の実行中又はその後において検出された不良セルに基づく不良救済動作を説明する。一例として、あるバンクＢＡＮＫ［ｊ］（ｊ＝１〜ｎ）のノーマルセルアレイ１１Ｎにおいて、パッケージング工程の実行中又はその後で不良セルが発生し、それら不良セルに接続されたワード線ＷＬが２本であったと仮定する。この場合、この２本のワード線ＷＬは、スペアセルアレイ１１Ａの２本のスペアワード線ＳＷＬＡ（例えばＳＷＬＡ（０）〜（１））を用いて救済される。
この場合、それら２本の不良のワード線ＷＬのアドレスは、パッケージング工程後に行われる不良検査で特定され、追加不良アドレスデータＡｄｄｆａｄとしてフューズ回路２３に書き込まれる。その後の読み出し動作や書き込み動作において、追加不良アドレスデータＡｄｄｆａｄと、アドレスデータＡｄｄ１との一致が比較回路２４で検出されると、一致信号Ａ＝”１”が比較回路２４から出力される。この一致信号Ａ＝”１”に基づき、比較後アドレス生成回路２０３では、スペアメモリセルアレイ１１Ａのスペアワード線ＳＷＬＡを指定するアドレスデータＡｄｄ２が生成されるとともに、冗長アドレスＡｄｄｅが生成される。このアドレスデータＡｄｄ２、冗長アドレスＡｄｄｅに基づき、アクセス制御回路２０４からはアドレスデータＡｄｄ３、冗長アドレスＡｄｄｅ’が出力される。アドレスデータＡｄｄ３、冗長アドレスＡｄｄｅ’は、ロジックインタフェース２５、メモリインタフェース１８を介してアドレス制御回路１６に送信される。アドレス制御回路１６は、このアドレスデータＡｄｄ３、及び冗長アドレスＡｄｄｅ’に基づいて、カラムアドレスデータＡｄｄｃｏｌと、ロウアドレスデータＡｄｄｒｏｗを生成するとともに、スペアロウアドレスデータＡｄｄｓｒｏｗ＝”１”を生成する。スペアロウアドレスデータＡｄｄｓｒｏｗは、追加不良アドレスデータＡｄｄｆａｄとアドレスデータＡｄｄ１の一致が検出されない場合は”０”とされるデータである。
ロウアドレスデコーダ１２は、このロウアドレスデータＡｄｄｒｏｗ、スペアロウアドレスデータＡｄｄｓｒｏｗに従って、スペアセルアレイ１１Ａのスペアワード線ＳＷＬＡを選択する。
［第１の実施の形態の効果］
以上説明したように、第１の実施の形態の半導体装置によれば、ウェハ工程での不良検査の結果がメモリチップ１０のフューズ回路１４に記憶され、これにより、ウェハ工程で発生した不良セルの救済が実行される。更に、パッケージング工程の実行中又はその後に発生した不良セルは、パッケージング工程後に実行される不良検査により特定される。その不良検査の結果は、ロジックチップ２０のフューズ回路２３に格納され、その後の書き込み動作や読み出し動作時に指定されるアドレスデータとの比較がロジックチップ２０内の比較回路２４においてなされる。このように、パッケージング工程の実行中又はその後に特定された不良セルのアドレスとの一致判定は、メモリチップ１０内の比較回路１３とは別の、ロジックチップ２０内の比較回路２４において実行される。このため、ウェハ工程で発生した不良セルだけでなく、パッケージング工程の実行中又はその後に発生した不良セルも、効率よく救済することが可能になる。また、ロジックチップ２０は、追加不良アドレスデータＡｄｄｆａｄとの一致を、クロックＣＬＫの１サイクルの中で判定することができるので、動作速度を低下させることなく一致判定を行うことができる。
［第２の実施の形態］
次に、第２の実施の形態に係る半導体装置を、図５及び図６を参照して説明する。本実施の形態の全体構成は、第１の実施の形態（図１）と同様である。また、メモリチップ１０とロジックチップ２０の内部構成も第１の実施の形態と以下の点を除いてほぼ同一である。図５において、図２と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。
この第２の実施の形態では、スペアセルアレイ１１Ａに不良セルを含む不良スペアワード線ＷＬが発生した場合、これを別のスペアセルアレイ１１Ｂにより救済する点において第１の実施の形態とは異なっている。本実施の形態のフューズ回路１４は、不良ロウアドレスデータＡｄｄｆｒｏｗ、スペアワード線利用情報ＤＳＷＬＢに加え、スペアセルアレイ１１Ａに不良スペアワード線ＳＷＬＡが存在するか否かを示す不良スペアロウアドレスデータＡｄｄｆｓｒｏｗを記憶している。
次に、図６を参照して、第２の実施の形態における不良救済の手順の概要を説明する。ここでは、スペアセルアレイ１１Ａのスペアワード線ＳＷＬＡ（０）の１つに不良が検出され、この不良のスペアワード線ＳＷＬＡ（０）が、スペアセルアレイ１１Ｂのスペアワード線ＳＷＬＢ（５）により置換される場合を例にとって説明する。
ノーマルセルアレイ１１Ｎへのアクセスがされる場合、及びウェハ工程におけるテストにより見つかった不良セルとの一致によりスペアセルアレイ１１Ｂがアクセスされる場合の動作は、第１の実施の形態（図４）と同一であるので、説明は省略する。
スペアロウアドレスデータＡｄｄｓｒｏｗが”１”である場合、ロウアドレスデコーダ１２はスペアセルアレイ１１Ａをアクセスの対象として選択する。ただし、指定されたスペアセルアレイ１１ＡのロウアドレスデータＡｄｄｒｏｗが、不良のスペアワード線ＳＷＬＡ（０）を示している場合には、ロウアドレスデコーダ１２は、スペアワード線ＳＷＬＡ（０）に代えて、スペアセルアレイ１１Ｂ中の１本の未使用のスペアワード線ＳＷＬＢの１つ、例えばスペアワード線ＳＷＬＢ（５）を選択する。置き換え先のスペアワード線ＳＷＬＢについてのスペアワード線利用情報ＤＳＷＬＢは”１”ではなく”０”に設定されている。
［第２の実施の形態の効果］
本実施の形態の構成によれば、第１の実施の形態と同一の効果を得ることができる。加えて、スペアセルアレイ１１Ａの不良スペアワード線ＳＷＬＡの置き換えも行うことができるので、更に救済効率を向上させ、歩留まりの向上を図ることができる。
［第３の実施の形態］
次に、第３の実施の形態に係る半導体装置を、図７及び図８を参照して説明する。本実施の形態の全体構成は、第１の実施の形態（図１）と同様である。また、メモリチップ１０とロジックチップ２０の内部構成も第１の実施の形態と以下の点を除いてほぼ同一である。図７において、図２と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。
この第３の実施の形態は、メモリセルアレイ１１が、ノーマルセルアレイ１１Ｎと、１つのスペアセルアレイ１１Ｂとにより構成されている点で、第１の実施の形態と異なっている。この１つのスペアセルアレイ１１Ｂにより、ウェハ工程でノーマルセルアレイ１１Ｎに発生した不良セルと、パッケージング工程の実行中又はその後にノーマルセルアレイ１１Ｎに発生した不良セルの両方を救済する。
図８は、この第３の実施の形態の半導体装置における不良セルの救済の手順の概要を図示している。ここでは、ノーマルセルアレイ１１Ｎがｋ本のワード線ＷＬを有し、スペアセルアレイ１１Ｂが８本のスペアワード線ＳＷＬＢを備えている場合を例にとって説明する。
まず、ウェハ工程においてノーマルセルアレイ１１Ｎにおいて発見された不良セルの不良救済動作を説明する。一例として、第１の実施の形態と同様に、ノーマルセルアレイ１１Ｎにおいて５本の不良のワード線ＷＬが発生したと仮定する。この場合、それら５本の不良のワード線ＷＬのアドレスは、ウェハ工程における不良検査で特定され、不良ロウアドレスデータＡｄｄｆｒｏｗとしてフューズ回路１４に書き込まれる。また、この５本のワード線ＷＬは、例えばスペアセルアレイ１１Ｂの５本のスペアワード線ＳＷＬＢ（０）〜（４）を用いて救済される。５本の不良ワード線ＷＬの救済のために使用されたスペアワード線ＳＷＬＢ（０）〜（４）は、スペアワード線利用情報ＤＳＷＬＢ＝”０”を与えられる。
その後の読み出し動作や書き込み動作において、この不良ロウアドレスデータＡｄｄｆｒｏｗと、ロウアドレスデータＡｄｄｒｏｗとの一致が比較回路１３により判定されると、一致信号Ｂ＝”１”が出力される。ロウアドレスデコーダ１２は、この一致信号Ｂ＝”１”と、ロウアドレスデータＡｄｄｒｏｗ、スペアロウアドレスデータＡｄｄｓｒｏｗに基づき、不良のワード線ＷＬに代えて、スペアセルアレイ１１Ｂのスペアワード線ＳＷＬＢ（０）〜（４）を選択する。
次に、パッケージング工程の実行中又はその後において検出された不良セルに基づく不良救済動作を説明する。一例として、ノーマルセルアレイ１１Ｎにおいて、パッケージング工程の実行中又はその後に不良セルが発生し、それら不良セルに接続されたワード線ＷＬが３本であったと仮定する。この場合、この３本のワード線ＷＬは、スペアセルアレイ１１Ｂの３本のスペアワード線ＳＷＬＢ（例えばＳＷＬＢ（５）〜（７））を用いて救済される。
この場合、それら３本の不良のワード線ＷＬのアドレスは、パッケージング工程後に行われる不良検査で特定され、追加不良アドレスデータＡｄｄｆａｄとしてフューズ回路２３に書き込まれる。その後の読み出し動作や書き込み動作において、追加不良アドレスデータＡｄｄｆａｄと、アドレスデータＡｄｄ１との一致が比較回路２４で検出されると、一致信号Ａ＝”１”が比較回路２４から出力される。この一致信号Ａ＝”１”に基づき、比較後アドレス生成回路２０３では、スペアメモリセルアレイ１１Ｂのワード線ＳＷＬＢ（５）〜（７）を指定するアドレスデータＡｄｄ２が生成されるとともに、冗長アドレスＡｄｄｅが生成される。このアドレスデータＡｄｄ２、冗長アドレスＡｄｄｅに基づき、アクセス制御回路２０４からはアドレスデータＡｄｄ３、冗長アドレスＡｄｄｅ’が出力される。アドレスデータＡｄｄ３、冗長アドレスＡｄｄｅ’は、ロジックインタフェース２５、メモリインタフェース１８を介してアドレス制御回路１６に送信される。
アドレス制御回路１６は、このアドレスデータＡｄｄ３、及び冗長アドレスＡｄｄｅ’に基づいて、カラムアドレスデータＡｄｄｃｏｌと、ロウアドレスデータＡｄｄｒｏｗを生成するとともに、スペアロウアドレスデータＡｄｄｓｒｏｗ＝”１”を生成する。ロウアドレスデコーダ１２は、スペアロウアドレスデータＡｄｄｓｒｏｗ＝”１”、及びロウアドレスデータＡｄｄｒｏｗ［０］〜［１］に基づいて３本のスペアワード線ＳＷＬＢ（５）〜（７）のいずれかを選択する。なお、ロウアドレスデータＡｄｄｒｏｗ［２］〜［ｍ］は、”０”となる。
図９は、この第３の実施の形態の不良救済動作を実現するためのロウアドレスデコーダ１２の具体的構成例を示している。
ロウアドレスデータＡｄｄｒｏｗは、ロウアドレスデコーダ１２内のロウアドレス［０〜２］デコーダ１２Ａでデコードされ、デコード信号ＤＣ［０］〜［７］として出力される。ロウアドレス［０〜２］デコーダ１２Ａは、（ｍ＋１）ビットのロウアドレスデータＡｄｄｒｏｗ［０］〜［ｍ］のうち、スペアセルアレイ１１Ｂの８本のスペアワード線ＳＷＬＢ（０）〜（７）を選択するため、３ビットのロウアドレスデータＡｄｄｒｏｗ［０］〜［２］をデコードする役割を有している。
また、ロウアドレスデータＡｄｄｒｏｗは比較回路１３にも送られて不良ロウアドレスデータＡｄｄｆｒｏｗと比較される。もし、ある両者が一致した場合は、置き換え先として予め定められているスペアワード線ＳＷＬＢ［０］〜［７］のいずれかに対応する、一致信号Ｂ［０］〜［７］のいずれか１つが活性化される。
スペアロウアドレスデータＡｄｄｓｒｏｗはロウアドレスデコーダ１２内の論理ゲートＬＧ０〜７に送られる。論理ゲートＬＧ０〜７は、それぞれスペアロウアドレスデータＡｄｄｓｒｏｗ、スペアワード線利用情報ＤＳＷＬＢ［０］〜［７］及びデコード信号ＤＣ［０］〜［７］の論理積としてのイネーブル信号ＳＷＬＥ［０］〜［７］を発行する。イネーブル信号ＳＷＬＥ［０］〜［７］は、論理ゲートＬＧＲ［０］〜［７］に送信される。論理ゲートＬＧＲ［０］〜［７］は、一致信号Ｂ［０］〜［７］とイネーブル信号ＳＷＬＥ［０］〜［７］の論理和であるスペアワード線ＳＷＬＢを活性もしくは非活性化する。
スペアロウアドレスデータＡｄｄｓｒｏｗが”１”である場合（すなわち、パッケージング工程の実行中又はその後に検出された不良セルのアドレス（追加不良アドレスＡｄｄｆａｄ）と、指定されたアドレスデータが一致した場合）には、一致信号Ｂ［０］〜［７］はすべて”０”となる。したがって、イネーブル信号ＳＷＬＥ［０］〜［７］がそのまま論理ゲートＬＧＲ０〜７からスペアワード線ＳＷＬＢ（０）〜（７）として出力される。
一方、スペアロウアドレスデータＡｄｄｓｒｏｗが”０”（すなわち、）の場合には、イネーブル信号ＳＷＬｓ［０］〜［７］は、一致信号Ｂに従って変化する。
［第４の実施の形態］
次に、第４の実施の形態に係る半導体装置を、図１０〜図１２を参照して説明する。本実施の形態の全体構成は、第１の実施の形態（図１）と同様である。また、メモリチップ１０とロジックチップ２０の内部構成も第１の実施の形態（図２）の構成と以下の点を除いてほぼ同一である。図１０において、図２と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。
この第４の実施の形態は、第２の実施の形態と第３の実施の形態の複合形である。すなわち、本実施の形態は、フューズ回路１４が不良スペアロウアドレスデータＡｄｄｆｓｒｏｗを記憶している点で、第２の実施の形態と共通している。また、メモリセルアレイ１１が、ノーマルセルアレイ１１Ｎと、１つのスペアセルアレイ１１Ｂとにより構成されている点で、第３の実施の形態と共通している。この１つのスペアセルアレイ１１Ｂにより、ウェハ工程でノーマルセルアレイ１１Ｎに発生した不良セルと、パッケージング工程の実行中又はその後でノーマルセルアレイ１１Ｎに発生した不良セルの両方を救済する。また、スペアセルアレイ１１Ｂに不良スペアワード線ＳＷＬＢが検出された場合、同じスペアセルアレイ１１Ｂ内の未使用のスペアワード線ＳＷＬＢにより不良救済を実行する。
図１１は、第４の実施の形態による不良救済の方法を示している。ここでは一例として、スペアワード線ＳＷＬＢ（７）がウェハ工程で発生した不良のスペアワード線であり、このスペアワード線ＳＷＬＢ（７）がスペアワード線ＳＷＬＢ（５）で置き換えられる場合を示している。
ウェハ工程で発生したノーマルセルアレイ１１Ｎに発生した不良ワード線ＷＬは、第１〜第３の実施の形態と同様にして、スペアワード線ＳＷＬＢ（０）〜（４）により救済される。
一方、パッケージング工程の実行時又はその後にノーマルセルアレイ１１Ｎに発生した不良ワード線ＷＬは、スペアワード線ＳＷＬＢ（６）〜（７）により置き換えられる。ただし、スペアワード線ＳＷＬＢ（７）に不良が発生している場合には、ロウアドレスデコーダ１２は、不良スペアロウアドレスデータＡｄｄｆｓｒｏｗに基づき、スペアワード線ＳＷＬＢ（７）に代えてスペアワード線ＳＷＬＢ（５）を選択する。図１１に示すように、スペアワード線ＳＷＬＢ（５）については、スペアワード線ＳＷＬＢ（７）を救済したものであることを示す不良スペアロウアドレスデータＡｄｄｆｓｒｏｗ＝”１”が割り当てられるとともに、スペアワード線利用情報ＤＳＷＬＢも”０”に設定されている。
図１２はこの第４の実施の形態の不良救済動作を実現するためのロウアドレスデコーダ１２の具体的構成例を示している。図９の回路との違いは、一致信号Ｂ［０］〜［７］がＮＯＲゲートＬＧＲＢに入力され、その出力信号が論理ゲートＬＧ０〜７の入力信号として供給されている点である。すなわち、一致信号Ｂ［０］〜［７］のいずれかが”１”である場合、ＮＯＲゲートＬＧＲＢの出力信号は”０”となり、イネーブル信号ＳＷＬＥ［０］〜［７］はすべて”０”（非活性信号）となる。したがって、スペアワード線ＳＷＬＢ（０）〜（７）は、一致信号［０］〜［７］に従い制御される。
また、スペアワード線ＳＷＬＢ（７）を指定したロウアドレスデータＡｄｄｒｏｗ、及びスペアロウアドレスデータＡｄｄｓｒｏｗ＝”１”が比較回路１３に入力されると、比較回路１３は、不良ロウアドレスデータＡｄｄｆｒｏｗとロウアドレスデータＡｄｄｒｏｗとの一致を確認し、その後、不良ロウアドレスデータＡｄｄｆｓｒｏｗ及びスペアワード線利用情報ＤＳＷＬＢに基づき、スペアワード線ＳＷＬＢ（７）に代えてスペアワード線ＳＷＬＢ（５）を指定すべく、一致信号Ｂ［５］を”Ｈ”に設定する。このとき、ＮＯＲゲートＬＧＲＢの作用により、イネーブル信号ＳＷＬＥ［０］〜［７］はすべて”０”（非活性信号）となるので、一致信号Ｂ［５］に基づき、スペアワード線ＳＷＬＢ（５）が選択される。
［第５の実施の形態］
次に、第５の実施の形態に係る半導体装置を、図１３〜図１４を参照して説明する。本実施の形態の全体構成は、第１の実施の形態（図１）と同様である。また、メモリチップ１０とロジックチップ２０の内部構成も第１の実施の形態と以下の点を除いてほぼ同一である。図１３において、図２と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。
この第５の実施の形態の半導体装置では、スペアセルアレイ１１Ａが複数のブロックＢＬＫ（例えば２個のブロックＢＬＫ０、ＢＬＫ１）に分割されている。そして、スペアセルアレイ１１Ａの１つのブロックＢＬＫ０に不良スペアワード線ＳＷＬＡが含まれる場合、そのブロックＢＬＫ０は不良ブロックとして処理し、ブロックＢＬＫ０に代えてブロックＢＬＫ１をワード線ＷＬの救済に用いる（図１４参照）。このように、不良ブロックＢＬＫ０を良ブロックＢＬＫ１で置き換えるための情報として、フューズ回路１４にはブロック置き換え情報ＲＳＷＬＡが記憶されている。
［第６の実施の形態］
次に、第６の実施の形態に係る半導体装置を、図１５〜図１６を参照して説明する。本実施の形態の全体構成は、第１の実施の形態（図１）と同様である。また、メモリチップ１０とロジックチップ２０の構成も第１の実施の形態の構成（図２）と以下の点を除いてほぼ同一である。図１５において、図２と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。
この第６の実施の形態は、ロジックチップ２０が、フューズ回路２３に代えて、いわゆるＢＩＳＴ回路（Built-in Self Testing Circuit）２６を備えている点に特徴を有している。この第６の実施の形態の半導体装置によれば、図１６に示すように、半導体装置１０００のパワーオン動作後、通常動作に移行する前に、ＢＩＳＴ回路２６を作動させ、これによりパッケージング工程の実行中又はその後においてメモリセルアレイ１１に発生した不良セルを特定し、その不良セルのアドレスを追加不良アドレスデータＡｄｄｆａｄとしてＢＩＳＴ回路２６が記憶する。これにより、前述の実施の形態と同様の効果を奏することが可能になる。この実施の形態では、メモリチップの従来のテストでも利用されているＢＩＳＴ回路２６を利用することにより、新たに追加のフューズ回路２３が不要となるので、回路面積を削減することができる。また、フューズ回路２３への書き込み動作が不要になるので、出荷前のテスト時間の短縮に寄与する。
次に、図１６を参照して、本実施の形態の半導体装置１０００における不良セルの救済手順を説明する。Ｓ１１〜Ｓ１４は第１の実施の形態と同様である。本実施の形態では、ステップＳ１４の後のステップＳ１５’において、半導体装置１０００の電源投入（パワーオン）の後、通常動作に入る前にＢＩＳＴ回路２６がパッケージング工程の実行中又はその後に生じた不良セルをの箇所を特定し、この不良セルのアドレスを追加不良アドレスデータＡｄｄｆａｄとして保持する。追加不良アドレスデータＡｄｄｆａｄは、前述の実施の形態と同様にして比較回路２４に供給される。
［第７の実施の形態］
次に、第７の実施の形態に係る半導体装置を、図１７を参照して説明する。この実施の形態は、次の点を除き、第６の実施の形態と同様である。この第７の実施の形態は、ＢＩＳＴ回路２６により特定された追加不良アドレスデータＡｄｄｆａｄ’をフューズ回路２３に自動的に書き込むことが可能な構成とされている。その他は、第６の実施の形態と同様である。この構成によれば、電源投入がされる毎にＢＩＳＴ回路２６を動作させる必要がなくなるので、半導体装置１０００の電源投入から通常動作への移行時間を短くすることができる。
［第８の実施の形態］
次に、第８の実施の形態に係る半導体装置を、図１８を参照して説明する。この実施の形態は、次の点を除き、第６の実施の形態と同様である。この第８の実施の形態は、メモリチップ１０のフューズ回路１４からスペアワード線利用情報ＤＳＷＬＢがロジックチップ２０のＢＩＳＴ回路２０に送られてメモリチップ１０のテストおよび追加不良アドレスデータＡｄｄｆａｄの生成に利用されている。
スペアワード線利用情報ＤＳＷＬＢがＢＩＳＴ回路２６へ送られれば、第４の実施の形態と同様の動作が可能になる。すなわち、パッケージング工程の実行中又はその後にノーマルセルアレイ１１Ｎに発生した不良ワード線ＷＬを置き換えるために割り当てられていたスペアワード線ＳＷＬＢ（６）〜（７）に不良が発生した場合、メモリコントローラ２１は、受信したスペアワード線利用情報ＤＳＷＬＢに基づいて、不良のスペアワード線ＳＷＬＢに代り、他のスペアワード線ＳＷＬＢを選択することができる。
［第９の実施の形態］
次に、第９実施の形態に係る半導体装置を、図１９を参照して説明する。この実施の形態は、第８の実施の形態と同様に、メモリチップ１０のフューズ回路１４からスペアワード線利用情報ＤＳＷＬＢがロジックチップ２０のＢＩＳＴ回路２６に送られてメモリチップ１０のテストおよび追加不良アドレスデータＡｄｄｆａｄの生成に利用されている。ただし、この実施の形態では、ＢＩＳＴ回路２６と、フューズ回路２３の両方が設けられている。
［第１０の実施の形態］
次に、第１０の実施の形態に係る半導体装置１０００を、図２０を参照して説明する。図２０において、図２と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この実施の形態は、上述の実施の形態と同様のバンクＢＡＮＫ［０］〜［ｎ］（ノーマルバンク）に加え、スペアバンクＳＢＡＮＫ［０］〜［ｋ］を備えている。ノーマルバンクＢＡＮＫ［０］〜［ｎ］内のメモリセルアレイ１１は、ノーマルセルアレイ１１Ｎと、ウェハ工程で生じた不良セルを救済するのに用いる１つのスペアセルアレイ１１Ｂが備えられている。
これに対し、スペアバンクＳＢＡＮＫ［０］〜［ｋ］内のメモリセルアレイ１１Ｓには、パッケージング工程の実行中又はその後に生じた不良セルを救済するのに用いるスペアセルアレイ１１Ａが備えられている。このように、第１０の実施の形態においては、スペアセルアレイ１１Ａと１１Ｂとが別々のバンクＢＡＮＫ、ＳＢＡＮＫに設けられており、この点において前述の実施形態と異なっている。また、本実施の形態では、例えば、あるノーマルバンクＢＡＮＫ［ｊ］（ｊ＝０〜ｎ）でパッケージング工程の実行中又は実行後において発生した不良セルが存在する場合、ノーマルバンクＢＡＮＫ［ｊ］の代わりにいずれかのスペアバンクＳＢＡＮＫにアクセスすることで不良セルを救済する。
スペアバンクＳＢＡＮＫは、ロウアドレスデコーダ１２Ｓを備えている。
ロジックチップ２０において、アドレスデータＡｄｄ１と、追加不良アドレスデータＡｄｄｆａｄとが一致すると、ロジックチップ２０からは、スペアセルアレイ１１Ａのスペアワード線ＳＷＬＡを指定するロウアドレスデータＡｄｄｒｏｗ［０］〜［ｍ］、及びスペアロウアドレスデータＡｄｄｓｒｏｗが入力される。
ロウアドレスデコーダ１２ＳはロウアドレスデータＡｄｄｒｏｗ［０］〜［ｍ］、及びスペアロウアドレスデータＡｄｄｓｒｏｗに基づいて所望のスペアワード線ＳＷＬＡを選択する。
［第１１の実施の形態］
次に、第１１の実施の形態に係る半導体装置を、図２１を参照して説明する。図２１において、図２と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。
この実施の形態では、第１０の実施の形態に加えて、ウェハ工程でスペアメモリセルアレイ１１Ａに発生した不良スペアワード線ＳＷＬＡを救済するために、比較回路１３Ｓと、フューズ回路１４ＳとがスペアバンクＳＢＡＮＫ備えられている。さらに、メモリセルアレイ１１Ｓはスペアセルアレイ１１Ａとスペアセルアレイ１１ＢＳとを備えている。フューズ回路１４Ｓは、スペアセルアレイ１１Ａ中の不良スペアワード線ＳＷＬＡのアドレスを示す不良ロウアドレスデータＡｄｄｆｒｏｗ’と、スペアセルアレイ１１ＢＳ中のスペアワード線ＳＷＬＢ’のうち、不良救済に利用されているワード線ＳＷＬＢ’を特定するスペアワード線利用情報ＤＳＷＬＢ’を格納している。ロウアドレスデータＡｄｄｒｏｗ［０］〜［ｍ］は、比較回路１３Ｓに入力され、不良ロウアドレスデータＡｄｄｆｒｏｗ’と比較される。両者が一致する場合には、比較回路１３Ｓは一致信号ＢＳを出力する。ロウデコーダ１２Ｓは、この一致信号ＢＳに基づき、ロウアドレスデータＡｄｄｒｏｗ［０］〜［ｍ］及びスペアロウアドレスデータＡｄｄｓｒｏｗで指定されるスペアワード線ＳＷＬＡに代えて、所望のスペアワード線ＳＷＬＢ’を選択する。その他は第１０の実施の形態と同様である。
［第１２の実施の形態］
次に、第１２の実施の形態に係る半導体装置を、図２２を参照して説明する。図２２において、図２と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この実施の形態では、ロジックチップ２０の機能とメモリチップ１０の機能とが同一のウェハに存在する混載メモリシステム(システムオンチップ：ＳｏＣ)により構成されている。ロジックチップ２０の機能を有する各種回路は、ロジックチップ２０のそれと同じであり、メモリチップ１０についても同様である。この形態によっても、上記の実施の形態と同様の効果を得ることができる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態では、不良セルに接続されるワード線を別のスペアワード線で置き換えるロウリダンダンシ方式を説明したが、これに代えてカラムリダンダンシ方式を採用した場合にも本発明は適用され得る。
１・・・パッケージ基板、 ２・・・封止樹脂、 Ｂ１、Ｂ２・・・バンプ、 Ｗｂ・・・ボンディングワイヤ、 １０・・・メモリチップ、１１・・・セルアレイ、 １２・・・ロウアドレスデコーダ、 １３・・・比較回路、 １４・・・フューズ回路、 １５・・・カラムアドレスデコーダ、 １６・・・アドレス制御回路、 １７・・・メモリ側データ制御回路、 １８・・・メモリインタフェース、 ＳＡ・・・センスアンプ回路、 ＣＣ・・・カラム制御回路、 ２０・・・ロジックチップ、 ２１・・・メモリコントローラ、 ２２・・・クロック生成回路、 ２３フューズ回路、 ２４・・・比較回路、 ２５・・・ロジックインタフェース、 ２６・・・ＢＩＳＴ回路。

Claims (7)

  1. 半導体記憶装置を含みパッケージ内に設けられた第１半導体チップと、
    前記半導体記憶装置を制御する制御回路を含み前記パッケージ内に設けられた第２半導体チップと
    を備え、
    前記第１半導体チップは、
    複数の第１配線と複数の第２配線との交点にメモリセルを配列してなるノーマルセルアレイと、前記ノーマルセルアレイを置き換えるためのスペアセルを配列してなるスペアセルアレイとを備えたメモリセルアレイと、
    前記メモリセルアレイ中の不良メモリセルのアドレスを示す第１不良アドレスデータを出力する第１不良アドレスデータ出力回路と、
    前記メモリセルのアドレスを示すアドレスデータと前記第１不良アドレスデータとを比較して第１の一致信号を出力する第１比較回路と、
    前記アドレスデータをデコードして前記ノーマルセルアレイ中のメモリセルを選択するとともに、前記第１の一致信号が出力された場合に前記ノーマルセルアレイ中のメモリセルに代えて前記スペアセルアレイ中のメモリセルを選択するデコーダと
    を備え、
    前記第２半導体チップは、
    前記第１半導体チップの動作を制御する制御回路と、
    前記メモリセルアレイ中の不良メモリセルのアドレスを示す第２の不良アドレスデータを出力する第２不良アドレスデータ出力回路と、
    前記アドレスデータと前記第２の不良アドレスデータとを比較して第２の一致信号を出力する第２比較回路と
    を備え、
    前記デコーダは、前記第２の一致信号が出力された場合に、前記スペアセルアレイのメモリセルを選択するよう構成されている
    ことを特徴とする半導体装置。
  2. 前記第２不良アドレスデータ出力回路は、前記パッケージによる封止後において前記第２不良アドレスデータを書き込み可能に構成されたフューズ回路である請求項１記載の半導体装置。
  3. 前記第２半導体チップは、
    前記第２の一致信号が出力された場合に、前記アドレスデータに基づき前記スペアセルアレイの中のアドレスを示すアドレスデータを新たに生成するアドレス生成回路を更に備えることを特徴とする請求項１記載の半導体装置。
  4. 前記第１不良アドレスデータ出力回路は、前記第１不良アドレスデータとして、前記ノーマルセルアレイの不良アドレスデータと、前記スペアセルアレイの不良アドレスデータとを保持する請求項１又は２記載の半導体装置。
  5. 前記第１不良アドレスデータ出力回路は、前記スペアセルアレイ中の複数の第１配線のうち、利用可能な第１配線を特定する配線利用情報を保持する請求項１又は２記載の半導体装置。
  6. 前記第２不良アドレスデータ出力回路は、ＢＩＳＴ回路である請求項１又は２記載の半導体装置。
  7. 前記ＢＩＳＴ回路による検査に基づき特定された不良アドレスデータを保持するフューズ回路を更に備えた請求項６記載の半導体装置。
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