KR102070610B1 - 퓨즈 프로그래밍 회로를 구비한 반도체 메모리 장치 및 그에 따른 퓨즈 프로그래밍 방법 - Google Patents

Abstract

퓨즈 어레이에 페일 어드레스가 일단 프로그램된 후, 또 다른 페일 어드레스가 추가로 발생한 경우에, 이전 리페어 정보에 의존함이 없이도 미사용 퓨즈들을 검색하고 프로그램하는 반도체 메모리 장치가 개시된다. 그러한 반도메 메모리 장치는, 메모리 셀 리페어를 위한 페일 어드레스가 프로그램되도록 하기 위해 복수의 퓨즈들을 가지는 퓨즈 어레이와, 퓨즈 어레이 내에서 유휴 퓨즈들을 검색하고 추가로 발생된 또 다른 페일 어드레스를 프로그램하는 퓨즈 프로그래밍 회로를 포함한다.

Description

퓨즈 프로그래밍 회로를 구비한 반도체 메모리 장치 및 그에 따른 퓨즈 프로그래밍 방법{Semiconductor memory device having fuse programming circuit and fuse programming method therefore}

본 발명은 반도체 메모리 분야에 관한 것으로, 보다 구체적으로 퓨즈 프로그래밍 회로를 구비한 반도체 메모리 장치 및 그에 따른 퓨즈 프로그래밍 방법에 관한 것이다.

다이나믹 랜덤 억세스 메모리(이하 "DRAM"이라 칭함)등과 같은 반도체 메모리 장치 내에 있는 수많은 메모리 셀 중에서 한 개라도 결함이 있으면, 반도체 메모리 장치는 원하는 기능을 제대로 수행하지 못하고 불량품으로 처리된다. 그런데, 소수의 메모리 셀에 결함이 발생한 경우 반도체 메모리 장치를 불량품으로 폐기하는 것은 수율 면에서 비효율적이다.

따라서, 반도체 메모리 장치 내에 리던던시 메모리 셀(redundancy memory cell)을 구비하고, 메모리 장치 내에 있는 메모리 셀들 중 결함이 있는 셀이 발생했을 때 이들 결함 메모리 셀들을 리던던시 메모리 셀들로 대체하여 반도체 메모리 장치를 양품으로 처리하고 있다. 따라서, 수율의 향상이 이루어질 수 있다.

리던던시 메모리 셀을 이용한 반도체 메모리 장치의 리페어(repair) 작업은 불량 메모리 셀을 로우/칼럼 단위로 스페어 메모리 셀로 치환하는 것이다. 웨이퍼 가공이 끝난 후 테스트를 통해 불량 메모리 셀이 발견되면, 그에 해당하는 어드레스를 퓨즈 등을 통해 프로그램하는 페일 어드레스 프로그래밍이 수행된다. 따라서, 로우 단위의 리페어 시에 불량 워드라인을 가리키는 어드레스가 입력되면, 상기 페일 어드레스 프로그램에 의해 상기 불량 워드라인은 스페어 워드라인으로 대체된다.

페일 어드레스 프로그래밍은 퓨즈 예컨대 안티 퓨즈를 통해 흔히 수행될 수 있다. 메모리 셀 리페어를 위한 페일 어드레스의 발생 시 퓨즈 어레이 내의 안티 퓨즈를 럽쳐하는 것에 의해 페일 어드레스는 프로그램될 수 있다.

테스트 동작에서 메모리 셀들이 결함으로 판명된 경우에 결함 메모리 셀들을 리페어하기 위한 페일 어드레스 프로그래밍은 상기 안티 퓨즈들의 럽쳐링함에 의해 수행된다. 페일 어드레스 프로그래밍이 일단 수행된 후에 후속의 테스트 공정이나 제품 출하 이후의 단계에서 결함을 갖는 메모리 셀들이 새롭게 존재할 수 있다.

이와 같이 페일 어드레스가 새롭게 추가적으로 발생된 경우에 페일 어드레스 프로그래밍은 추가적으로 수행될 필요가 있다. 페일 어드레스 프로그래밍이 추가적으로 수행될 경우에 이전의 페일 어드레스 프로그램에 사용되었던 안티 퓨즈는 새로운 프로그램에서 배제되어야 한다. 따라서, 통상적으로 이전 리페어 정보를 미리 알아야 이전의 페일 어드레스 프로그램에 참여하지 않은 미사용 안티 퓨즈들에 프로그램을 추가로 진행할 수 있게 된다.

퓨즈 어레이에 페일 어드레스가 일단 프로그램된 후, 또 다른 페일 어드레스가 추가로 발생한 경우에, 이전 리페어 정보에 일일이 의존하는 것은 이전 리페어 정보에 대한 데이터 베이스(database) 생성 및 확보를 요구한다. 또한, 리페어 작업을 위한 테스트 타임 및 테스트 스텝의 증가가 발생될 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 페일 어드레스의 추가 발생 시에도 이전 리페어 정보에 무관하게 이전의 프로그램에 미사용된 퓨즈들을 찾아 추가의 페일 어드레스를 프로그램할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명이 해결하고자 하는 기술적 과제는, 페일 어드레스가 일단 프로그램된 후에 추가적인 페일 어드레스의 발생 시에 이전 리페어 정보를 가짐이 없이도, 리던던시 리소스를 자동으로 찾은 후 추가적인 페일 어드레스를 유휴 퓨즈들에 프로그램할 수 있는 퓨즈 프로그래밍 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따른 반도체 메모리 장치는,

메모리 셀 리페어를 위한 페일 어드레스가 프로그램되도록 하기 위해 복수의 퓨즈들을 가지는 퓨즈 어레이; 및

상기 퓨즈 어레이에 상기 페일 어드레스가 일단 프로그램된 후, 또 다른 페일 어드레스가 추가로 발생한 경우, 상기 퓨즈 어레이 내에서 상기 페일 어드레스가 프로그램된 상기 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보에 의존함이 없이도, 상기 퓨즈 어레이 내에서 유휴 퓨즈들을 검색하고 상기 추가로 발생된 상기 또 다른 페일 어드레스를 상기 검색된 유휴 퓨즈들에 프로그램하는 퓨즈 프로그래밍 회로를 포함한다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 어레이는 복수의 안티 퓨즈들을 포함하는 안티 퓨즈 어레이일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 프로그래밍 회로는,

상기 퓨즈들의 행을 선택하는 퓨즈 로우 디코더;

상기 퓨즈들의 열을 선택하는 퓨즈 컬럼 디코더;

상기 퓨즈들의 퓨징 유무를 감지하기 위한 퓨즈 센싱부;

상기 퓨즈 센싱부의 퓨즈 센싱 신호에 응답하여 상기 퓨즈들 중 유휴 퓨즈들을 검색하는 판정회로; 및

상기 퓨즈 로우 디코더, 상기 퓨즈 컬럼 디코더, 및 상기 판정회로에 연결되며, 상기 유휴 퓨즈들의 검색 및 상기 유휴 퓨즈들의 프로그램의 수행을 전반적으로 제어하는 프로그램 콘트롤러를 포함할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 컬럼 디코더는,

상기 프로그램 콘트롤러의 제어에 따라 상기 유휴 퓨즈들의 검색 동작에서는 스캐닝 전압을 상기 퓨즈 들의 선택된 열에 인가할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 컬럼 디코더는,

상기 프로그램 콘트롤러의 제어에 따라 상기 유휴 퓨즈들의 프로그램 동작에서는 럽쳐 전압을 상기 유휴 퓨즈들의 선택된 열에 인가할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 로우 디코더는,

상기 유휴 퓨즈들의 검색 동작에서는 상기 프로그램 콘트롤러로부터 인에이블 신호를 수신하고, 상기 유휴 퓨즈들이 검색된 경우에는 홀드 신호를 수신할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 프로그램 콘트롤러는 상기 또 다른 페일 어드레스가 추가로 발생된 경우에 인에이블될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따른 반도체 메모리 장치는,

복수의 메모리 셀들을 포함하는 메모리 셀 어레이;

상기 메모리 셀 어레이의 메모리 셀 리페어를 위한 페일 어드레스가 프로그램되도록 하기 위해 복수의 안티 퓨즈들을 가지는 안티 퓨즈 어레이; 및

상기 안티 퓨즈들 중 일부 안티 퓨즈들이 럽쳐됨에 의해 상기 안티 퓨즈 어레이에 상기 페일 어드레스가 일단 프로그램된 후, 또 다른 페일 어드레스가 추가로 발생한 경우에, 상기 럽쳐된 일부 안티 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보 없이도, 상기 안티 퓨즈들 중 럽쳐되지 않은 유휴 안티 퓨즈들을 검색하고 상기 추가로 발생된 상기 또 다른 페일 어드레스를 상기 검색된 유휴 안티 퓨즈들에 프로그램하는 퓨즈 프로그래밍 회로를 포함한다.

본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀 어레이는 상기 복수의 메모리 셀들을 구비하는 노말 셀 블록과 상기 메모리 셀들을 리페어하기 위한 복수의 스페어 메모리 셀들을 구비하는 스페어 셀 블록을 포함할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 프로그래밍 회로는,

상기 안티 퓨즈들의 행을 선택하는 퓨즈 로우 디코더;

상기 안티 퓨즈들의 열을 선택하는 퓨즈 컬럼 디코더;

상기 안티 퓨즈들의 럽쳐 유무를 감지하기 위한 퓨즈 센싱부;

상기 퓨즈 센싱부의 퓨즈 센싱 신호에 응답하여 상기 안티 퓨즈들 중 유휴 안티 퓨즈들을 검색하는 판정회로; 및

상기 퓨즈 로우 디코더, 상기 퓨즈 컬럼 디코더, 및 상기 판정회로에 연결되며, 상기 유휴 안티 퓨즈들의 검색 및 상기 유휴 안티 퓨즈들의 프로그램의 수행을 전반적으로 제어하는 프로그램 콘트롤러를 포함할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 컬럼 디코더는,

상기 프로그램 콘트롤러의 제어에 따라 상기 유휴 안티 퓨즈들의 검색 동작에서는 스캐닝 전압을 상기 안티 퓨즈들의 선택된 열에 인가할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 컬럼 디코더는,

상기 프로그램 콘트롤러의 제어에 따라 상기 유휴 안티 퓨즈들의 프로그램 동작에서는 럽쳐 전압을 상기 유휴 안티 퓨즈들의 선택된 열에 인가할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 로우 디코더는,

상기 유휴 안티 퓨즈들의 검색 동작에서는 상기 프로그램 콘트롤러로부터 활성화 신호를 수신하고, 상기 유휴 안티 퓨즈들이 검색된 경우에는 홀드 신호를 수신할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 또 다른 페일 어드레스가 N(N은 2이상의 자연수) 개로 발생된 경우에 상기 프로그램 콘트롤러는 상기 N개의 또 다른 페일 어드레스에 대한 프로그램이 한번의 코맨드 입력을 받아 수행되도록 제어할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 퓨즈 프로그래밍 방법은,

메모리 셀 리페어를 위한 복수의 퓨즈들을 가지는 퓨즈 어레이에 페일 어드레스가 일단 프로그램된 후, 또 다른 페일 어드레스가 추가로 발생한 경우, 상기 또 다른 페일 어드레스를 저장하고;

상기 퓨즈 어레이 내에서 상기 페일 어드레스가 프로그램된 상기 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보를 가짐이 없이도, 상기 퓨즈 어레이 내에서 상기 페일 어드레스의 프로그램에 사용되지 않은 유휴 퓨즈들을 검색하고;

상기 유휴 퓨즈들을 검색한 경우에, 상기 저장된 또 다른 페일 어드레스를 상기 검색된 유휴 퓨즈들에 프로그램한다.

본 발명의 개념에 따른 실시 예에 따라, 상기 또 다른 페일 어드레스는 페일 어드레스 메모리에 임시적으로 저장될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 검색된 유휴 퓨즈들은 럽쳐되거나 퓨징되지 않은 미사용 퓨즈들일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 검색된 유휴 퓨즈들은 프로그램 전압 제공에 의해 럽쳐되는 안티 퓨즈들일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 유휴 퓨즈들이 검색된 경우에 검색을 위한 스캐닝 동작은 그 검색 위치에서의 퓨즈 프로그램을 위해 홀딩될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 검색 시에 상기 퓨즈 어레이의 열로 인가되는 전압과 상기 프로그램 시에 상기 퓨즈 어레이의 열로 인가되는 전압은 서로 다른 레벨일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 또 다른 페일 어드레스가 N(N은 2이상의 자연수) 개로 추가 발생된 경우에 상기 N개의 또 다른 페일 어드레스에 대한 프로그램은 한번의 코맨드 입력을 받아 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 또 다른 페일 어드레스가 N (N은 2이상의 자연수)개로 추가 발생된 경우에 상기 N개의 또 다른 페일 어드레스에 대한 프로그램은 N번의 코맨드 입력을 받아 수동으로 수행될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 안티 퓨즈 프로그래밍 방법은,

복수의 안티 퓨즈들 중 일부 안티 퓨즈들이 럽쳐됨에 의해 메모리 셀 리페어를 위한 페일 어드레스가 안티 퓨즈 어레이에 일단 프로그램된 후, 또 다른 페일 어드레스가 추가로 발생한 경우, 상기 또 다른 페일 어드레스를 수신하고;

상기 럽쳐된 상기 일부 안티 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보 없이도, 상기 안티 퓨즈들 중 럽쳐되지 않은 유휴 안티 퓨즈들을 검색하고;

상기 유휴 안티 퓨즈들을 검색한 경우에, 상기 검색된 유휴 안티 퓨즈들을 럽쳐링하여 상기 저장된 또 다른 페일 어드레스가 상기 안티 퓨즈 어레이에 추가로 프로그램되도록 한다.

본 발명의 개념에 따른 실시 예에 따라, 상기 유휴 안티 퓨즈들의 검색은,

상기 안티 퓨즈들의 행과 열을 선택하고;

상기 안티 퓨즈들의 럽쳐 유무를 차례로 감지하는 것을 포함할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 유휴 안티 퓨즈들의 프로그램은,

상기 안티 퓨즈들 중 상기 유휴 안티 퓨즈들의 행과 열을 선택하고;

상기 선택된 유휴 안티 퓨즈들로 프로그램 전류를 인가하는 것을 포함할 수 있다. 본 발명의 개념에 따른 실시 예에 따라, 상기 또 다른 페일 어드레스가 N(N은 2이상의 자연수) 개로 추가 발생된 경우에 상기 N개의 또 다른 페일 어드레스에 대한 프로그램은 2회 이하의 코맨드 입력을 받아 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 또 다른 페일 어드레스가 N(N은 2이상의 자연수) 개로 추가 발생된 경우에 상기 N개의 또 다른 페일 어드레스에 대한 프로그램은 N번또는 N번 이하의 코맨드 입력을 받아 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 퓨즈 프로그래밍을 위한 검색과 프로그램은 페일 어드레스의 추가 발생 시에 DRAM에서 자동적으로 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 안티 퓨즈 어레이의 한 퓨즈 박스 라인은 상기 페일 어드레스의 비트 수 이상의 안티 퓨즈들로 구성될 수 있다.

본 발명의 실시 예적인 구성에 따르면, 이전 리페어 정보에 의존함이 없이도, 퓨즈 어레이 내에서 이전 리페어에 미사용된 유휴 퓨즈들을 검색하고 추가로 발생된 또 다른 페일 어드레스를 프로그램하는 것이 가능해진다. 또한, 리페어 작업을 위한 테스트 타임 및 테스트 스텝들이 단축된다.

도 1은 본 발명의 개념에 따른 반도체 메모리 장치의 개략적 블록도.
도 2는 도 1중 퓨즈 프로그래밍 회로의 동작 제어 흐름도.
도 3은 도 1중 퓨즈 프로그래밍 회로의 구체적 블록도.
도 4는 도 3중 퓨즈 센싱부의 퓨즈 센싱 동작을 설명하기 위해 제시된 예시적 회로도.
도 5는 도 1중 안티 퓨즈 어레이 내의 안티 퓨즈 회로의 예시도.
도 6은 도 3의 퓨즈 프로그래밍 회로의 동작 타이밍도.
도 7은 도 1의 로우 리페어 동작을 예시적으로 보여주기 위해 제시된 회로블록도.
도 8은 도 3의 안티 퓨즈 어레이 내에 부가비트를 포함하는 예를 보여주는 안티 퓨즈 어레이의 구성 예시도.
도 9는 도 3의 안티 퓨즈 어레이 내에 부가비트들을 포함하는 예를 보여주는 안티 퓨즈 어레이의 구성 예시도.
도 10은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
도 11은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도.
도 12는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도.
도 13은 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도.
도 14는 전자 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
도 15는 반도체 웨이퍼에 탑재된 본 발명의 응용 예를 도시한 블록도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM에 대한 기본적 데이터 억세스 동작과 안티퓨즈 프로그램 및 리페어 동작에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념에 따른 반도체 메모리 장치의 개략적 블록도 이다.

도 1을 참조하면, DRAM 등과 같은 반도체 메모리 장치(100)는 퓨즈 프로그래밍 회로(200)와 안티 퓨즈 어레이(300)를 포함할 수 있다.

데이터 리드 동작과 데이터 라이트 동작을 수행하기 위해, 상기 반도체 메모리 장치(100)는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.

상기 안티 퓨즈 어레이(300)는 상기 메모리 셀 어레이의 메모리 셀 리페어를 위한 페일 어드레스가 프로그램되도록 하기 위해 복수의 안티 퓨즈들을 가진다.

상기 퓨즈 프로그래밍 회로(200)는 상기 안티 퓨즈들 중 일부 안티 퓨즈들이 럽쳐됨에 의해 상기 안티 퓨즈 어레이에 상기 페일 어드레스가 일단 프로그램된 후, 또 다른 페일 어드레스가 추가로 발생한 경우에, 상기 럽쳐된 일부 안티 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보 없이도, 상기 안티 퓨즈들 중 럽쳐되지 않은 유휴 안티 퓨즈들을 검색한다. 또한, 상기 퓨즈 프로그래밍 회로(200)는 상기 또 다른 페일 어드레스를 상기 검색된 유휴 안티 퓨즈들에 프로그램한다.

안티 퓨즈(Anti-fuse)들을 사용하여 프로그램(programming)이 일단 수행된 이후에, 메모리 셀의 추가적인 결함에 기인하여 페일 어드레스(fail address)가 추가로 발생될 수 있다. 그러한 경우에, 안티 퓨즈를 사용하여 추가로 프로그램하는 것이 필요하게 된다. 추가 프로그램의 수행 시에 기존 리페어(repair)에서 미사용된 유휴 리던던시 안티 퓨즈를 찾아내야만, 이전의 프로그램에 사용되어진 안티 퓨즈가 프로그램되는 일이 방지된다. 그러므로, 통상적으로 추가 프로그램의 수행 시에는 이전의 프로그램에 참여된 안티 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보가 요구되어 왔다. 이전 리페어 정보를 확보하기 위해서는 데이터 베이스를 생성하고 생성된 데이터 베이스를 관리하여야 한다.

그러나, 도 1의 퓨즈 프로그래밍 회로(200)는 안티 퓨즈들 중 이전 프로그램에 사용되지 않은 유휴 안티 퓨즈들을 자동으로 검색하고, 발생된 추가의 페일 어드레스를 그 검색된 유휴 안티 퓨즈들에 프로그램하는 기능을 갖는다. 따라서, 이전 리페어 정보를 확보할 필요성이 제거된다.

또한, 재 프로그램(re-program)의 수행 시에 한번의 코맨드 수신으로도 N회의 프로그램을 자동으로 수행할 수 있어, 프로그래밍 타임(programming time)과 테스트 스텝(test step)이 단축될 수 있다.

도 2는 도 1중 퓨즈 프로그래밍 회로의 동작 제어 흐름도 이다.

도 2를 참조하면, S10 단계에서 페일 어드레스가 추가로 발생되었는 지의 유무가 체크된다. 상기 퓨즈 프로그래밍 회로(200)가 활성화되고 상기 또 다른 페일 어드레스를 수신하는 경우에 상기 페일 어드레스의 추가 발생 즉 또 다른 페일 어드레스의 발생이 존재하는 것으로 인정된다.

페일 어드레스가 추가로 발생된 경우에, 상기 퓨즈 프로그래밍 회로(200)는 S20 단계에서, 이전 리페어 정보 없이, 리던던시 리소스를 자동으로 스캔한다. 여기서 리던던시 리소스는 이전 프로그램에 참여하지 않은 미사용 안티 퓨즈들을 의미한다.

S30 단계에서, 상기 리던던시 리소스가 검색되었는 지가 체크되고, 리던던시 리소스가 검색된 경우에 S40 단계가 수행된다.

S40 단계는 상기 퓨즈 프로그래밍 회로(200)가 또 다른 페일 어드레스를 상기 리던던시 리소스에 프로그램하는 단계이다. 즉, S40 단계에서, 미사용된 안티 퓨즈들은 럽쳐된다. 추가로 발생된 페일 어드레스가 N(N은 2이상의 자연수)개 일 경우에 상기 검색 및 프로그램은 한꺼번에 수행될 수 있다.

도 3은 도 1중 퓨즈 프로그래밍 회로의 구체적 블록도 이다.

도 3을 참조하면, 퓨즈 프로그래밍 회로(200)는, 퓨즈 로우 디코더(230), 퓨즈 컬럼 디코더(220), 퓨즈 센싱부(240), 판정회로(250), 및 프로그램 콘트롤러(210)를 포함한다.

상기 퓨즈 로우 디코더(230)는 안티 퓨즈 어레이(300)내의 안티 퓨즈들의 행을 선택한다.

상기 퓨즈 컬럼 디코더(220)는 안티 퓨즈 어레이(300)내의 안티 퓨즈들의 열을 선택한다.

상기 퓨즈 센싱부(240)는 상기 안티 퓨즈들의 럽쳐 유무를 감지한다.

상기 판정회로(250)는 상기 퓨즈 센싱부(240)의 퓨즈 센싱 신호에 응답하여 상기 안티 퓨즈들 중 유휴 안티 퓨즈들을 검색한다.

상기 프로그램 콘트롤러(210)는 상기 퓨즈 로우 디코더(230), 상기 퓨즈 컬럼 디코더(220), 및 상기 판정회로(250)에 연결되며, 상기 유휴 안티 퓨즈들의 검색 및 상기 유휴 안티 퓨즈들의 프로그램의 수행을 전반적으로 제어한다.

상기 안티 퓨즈 어레이(300)는 복수의 퓨즈 박스 라인들(300-1,300-2,..,300-n)을 포함한다. 하나의 퓨즈 박스 라인(300-1)은 하나의 페일 어드레스를 프로그램할 수 있다.

예를 들어, 상기 퓨즈 박스 라인들(300-1,300-2,300-3)이 이전의 리페어 작업에서 모두 사용된 경우라고 하자. 페일 어드레스가 추가로 발생된 경우에 반도체 메모리 장치(100)는 인에이블 신호(Enable)를 생성한다. 따라서, 상기 프로그램 콘트롤러(210)는 활성화되고 페일 어드레스(FA)를 수신한다. 상기 페일 어드레스(FA)는 추가로 프로그램되어야 하는 페일 어드레스이고, 이는 복수개로 인가될 수 있다. 상기 페일 어드레스(FA)는 상기 프로그램 콘트롤러(210)의 페일 어드레스 메모리에 저장된다. 상기 페일 어드레스 메모리는 저장 레지스터일 수 있다.

상기 프로그램 콘트롤러(210)는 이전 리페어 정보 없이, 리던던시 리소스를 자동으로 스캔하는 동작을 제어한다. 이전 프로그램에 참여하지 않은 미사용 안티 퓨즈들을 검색하기 위해, 상기 퓨즈 프로그래밍 회로(200)는 라인(L20)을 통해 상기 퓨즈 로우 디코더(230)로 인에이블 신호(EN)를 인가한다. 또한, 상기 퓨즈 프로그래밍 회로(200)는 라인(L10)을 통해 상기 퓨즈 컬럼 디코더(220)로 스캐닝 제어신호(SCS)를 인가한다. 이에 따라, 상기 퓨즈 컬럼 디코더(220)의 스위치(SW10)는 스캔 전압(SCA-V)을 상기 안티 퓨즈 어레이(300)의 선택된 열로 인가한다. 또한, 상기 퓨즈 로우 디코더(230)는 상기 안티 퓨즈 어레이(300)의 상기 퓨즈 박스 라인들(300-1,300-2,300-3)을 차례로 활성화하는 액티베이션 펄스들을 도 6에서와 같이 인가한다.

도 6은 도 3의 퓨즈 프로그래밍 회로의 동작 타이밍도 이다. 도 6에서 파형들(RDP0,R에,...RDPn)은 상기 액티베이션 펄스들을 나타낸다. 상기 파형들(RDP0,R에,...RDPn)은 차례로 시프팅됨에 따라 상기 퓨즈 박스 라인들(300-1,300-2,300-3)은 차례로 활성화되는 것을 알 수 있다.

다시 도 3을 참조하면, 상기 퓨즈 센싱부(240)는 상기 퓨즈 박스 라인들(300-1,300-2,300-3)을 차례로 센싱하여, 상기 안티 퓨즈들의 럽쳐 유무를 감지한다. 상기 퓨즈 센싱부(240)의 구체적 동작은 도 4를 통해 후술될 것이다.

상기 퓨즈 센싱부(240)의 센싱 동작 결과로서, 상기 퓨즈 박스 라인들(300-1,300-2,300-3)이 이전의 리페어 작업에서 모두 사용된 경우이므로, 퓨즈 센싱 신호들(SA0,SA1,SA2)은 모두 논리 하이 신호로서 출력된다. 따라서, 라인(L30)을 통해 나타나는 판정 회로(250)의 출력(OUT)도 검색 실패 신호로서 출력된다.

한편, 상기 퓨즈 센싱부(240)는 상기 퓨즈 박스 라인(300-n)의 센싱 결과, 상기 퓨즈 박스 라인(300-n)이 이전의 리페어 작업에서 사용되지 않은 경우이므로, 퓨즈 센싱 신호(SAn)는 도 6의 구간(T1)내의 파형 SAn에서 보여지는 바와 같이, 논리 로우 신호로서 출력된다. 따라서, 라인(L30)을 통해 나타나는 판정 회로(250)의 출력(OUT)은 검색 성공 신호로서 출력된다. 여기서, 검색 성공 신호가 논리 하이인 경우에 상기 검색 실패 신호는 논리 로우일 수 있다.

검색 성공 시에 상기 프로그램 콘트롤러(210)는 라인(L20)을 통해 상기 퓨즈 로우 디코더(230)로 스캐닝 작업의 중단을 요청하는 홀드 신호(HOLD)를 출력한다. 이에 따라, 상기 퓨즈 로우 디코더(230)는 상기 퓨즈 박스 라인(300-n)을 활성화한 상태를 홀드한다. 한편, 상기 프로그램 콘트롤러(210)는 라인(L10)을 통해 상기 스캐닝 제어신호(SCS)를 비활성화한다. 이에 따라, 상기 퓨즈 컬럼 디코더(220)의 스위치(SW10)는 프로그램을 위한 럽쳐 전압(RU-V)을 상기 안티 퓨즈 어레이(300)의 선택된 열로 인가한다. 페일 어드레스 메모리에 저장된 페일 어드레스에 따라 상기 퓨즈 박스 라인(300-n)내의 안티 퓨즈들은 럽쳐된다. 결국, 이전의 프로그램에서 미사용된 안티 퓨즈들이 자동으로 검색된 후, 저장된 페일 어드레스가 상기 검색된 안티 퓨즈들을 통해 프로그램된다.

상기 퓨즈 박스 라인(300-n)에 대한 프로그램이 끝나면, 페일 어드레스 메모리에 또 다른 페일 어드레스가 남아 있는 경우에는 상술한 스캔 동작과 상술한 프로그램 동작이 다시 시작된다.

결국, 추가로 발생된 페일 어드레스가 N(N은 2이상의 자연수)개 일 경우에 상기 검색 및 프로그램은 한꺼번에 수행될 수 있다. 그러나, 이는 예시적인 것에 불과하며, 사용자에 의해 매뉴얼적으로 하나의 페일 어드레스 단위로 프로그램 작업이 수행될 수도 있을 것이다.

도 4는 도 3중 퓨즈 센싱부의 퓨즈 센싱 동작을 설명하기 위해 제시된 예시적 회로도 이다.

도 4를 참조하면, 퓨즈 센싱부(240)가 안티 퓨즈 어레이(300)의 제1 프로그램부(300a)와 제2 프로그램부(300b)에 연결된 것이 보여진다.

도 4의 경우에, 제1 프로그램부(300a)가 제1 전압 단자(VN11)와 제 1 신호(CS1)의 출력 노드(N1) 사이에 연결된 제1 안티퓨즈(AF11)를 포함하고, 제2 프로그램부(300b)는 제2 전압 단자(VN12)와 제2 신호(CS2)의 출력 노드(N2) 사이에 연결된 제2 안티퓨즈(AF12)를 포함하는 예가 도시되어 있다.

제1 프로그램부(300a)는 제1 안티퓨즈(AF11), 제1 스위칭 트랜지스터(TS11) 및 제1 프로그램 트랜지스터(TP1)를 포함하여 구현될 수 있다. 제1 안티퓨즈(AF11)는 제1 전압 단자(VN11)에 제1 단이 연결되고, 제1 스위칭 트랜지스터(TS11)는 제 1 안티퓨즈(AF11)의 제2단과 제 1 신호(CS1)의 출력 노드(N1)사이에 연결된다. 제1 스위칭 트랜지스터(TS11)의 게이트에는 센싱 인에이블 신호(SEN)가 인가된다. 제1 프로그램 트랜지스터(TP1)는 제1 안티퓨즈(AF11)의 제2단과 접지 사이에 연결되고, 프로그램 신호(PGM)가 게이트로 인가된다.

제2 프로그램부(300b)는 제2 안티퓨즈(AF12), 제2 스위칭 트랜지스터(TS12),및 제2 프로그램 트랜지스터(TP2)를 포함하여 구현될 수 있다. 제2 안티퓨즈(AF12)는 제2 전압 단자(VN12)에 제1 단이 연결되고, 제2 스위칭 트랜지스터(TS12)는 제 2 안티퓨즈(AF12)의 제2단과 제2 신호(CS2)의 출력 노드(N2) 사이에 연결된다. 제2 스위칭 트랜지스터(TS12)의 게이트에는 센싱 인에이블 신호(SEN)가 인가된다. 제2 프로그램 트랜지스터(TP2)는 제2 안티퓨즈(AF12)의 제2단과 접지 사이에 연결되고, 프로그램 신호(PGM)가 게이트로 인가된다.

상기 퓨즈 센싱부(240)는 제1 PMOS 트랜지스터(PM11) 제2 PMOS 트랜지스터(PM12), 제 3 PMOS 트랜지스터(PM13), 제1 NMOS 트랜지스터(NM11), 제2 NMOS 트랜지스터(NM12) 및 인버터(INV)를 포함하여 구현될 수 있다. 제3 PMOS 트랜지스터(PM13) 및 제2 NMOS 트랜지스터(NM12)가 하나의 인버터 기능을 수행하므로 퓨즈 센싱부(240)는 두 개의 인버터가 상호 접속된 래치 구조를 갖는다. 제2 PMOS 트랜지스터(PM12) 및 제1 NMOS 트랜지스터(NM11)는 제1 래치 노드(NO1) 및 제2 래치 노드의 초기 상태를 셋팅하기 위한 것이다.

센싱 동작시 제1 전압 단자(VN11)에는 제1 래치 노드(NO1)를 풀다운시키기 위한 전압이 인가되고, 제2 전압 단자(VN12)에는 제2 래치 노드(NO2)를 풀업시키기 위한 전압이 인가된다. 예를 들어, 센싱 동작시 제 1 전압 단자(VN11)에는 접지 전압이 인가되고, 제2 전압 단자(VN12)에는 전원 전압(VDD)이 인가될 수 있다.

파워-업 신호(PVCCH)가 논리 하이로 활성화하기 전에는 제2 PMOS 트랜지스터(PM12)가 턴온되고 제1 NMOS 트랜지스터(NM11)가 턴오프되므로 제1 래치 노드(NO1)는 논리 하이로 제 2 래치 노드(NO2)는 논리 로우로 셋팅 된다.

제1 및 제2 안티퓨즈들(AF11, AF12)이 프로그램되지 않은 경우에는 센싱 인에이블 신호(SEN)의 활성화에 의해 스위칭 트랜지스터들(TS11, TS12)이 턴온되더라도 전압 단자들(VN11, VN12)과 래치 노드들(NO1, NO2)의 전기적인 연결이 차단된다. 따라서 제2 래치 노드(NO2)는 논리 로우로 안정화되고, 센싱 출력 신호(SOUT)는 논리 로우를 유지한다.

한편, 제1 및 제2 안티퓨즈들(AF11, AF12)이 프로그램된 경우에는 센싱 인에이블 신호(SEN)의 활성화에 의해 스위칭 트랜지스터들(TS11, TS12)이 턴온되어 전압 단자들(VN11, VN12)과 래치 노드들(NO1, NO2)이 전기적으로 연결된다. 제1 전압 단자(VN11)에는 상대적으로 낮은 풀다운 전압이 인가되고 제 2 전압 단자(VN12)에는 상대적으로 높은 풀업 전압이 인가되므로 제1 래치 노드(NO1)의 전압은 논리 로우로 변화하고 제2 래치 노드(NO2)의 전압은 논리 하이로 변화한다. 따라서 제2 래치 노드(NO2)는 논리 하이로 안정화되고, 센싱 출력 신호(SOUT)는 논리 하이를 유지한다.

이와 같이, 퓨즈 센싱부(240)의 센싱 출력 신호(SOUT)는 프로그램되지 않은 경우에는 논리 로우로 출력되고 프로그램된 경우에는 논리 하이로 출력되므로, 안티 퓨즈의 프로그램 여부를 판별할 수 있게 된다.

상기 제1 안티퓨즈(AF11)의 프로그램 유무를 검색하는 경우에 상기 제2 안티퓨즈(AF12)는 기준 안티퓨즈로서 기능하며, 미리 럽쳐된 퓨즈일 수도 있다.

도 5는 도 1중 안티 퓨즈 어레이 내의 안티 퓨즈 회로의 예시도 이다.

도 5를 참조하면, 안티퓨즈 회로는 안티퓨즈(9), 풀업 트랜지스터(NM1), 풀다운 트랜지스터(NM2), 레벨 검출기(2), 및 풀다운 제어회로(7)를 구비할 수 있다. 또한, 안티퓨즈 회로(10i)는 노드(N1)의 전압을 반전시키는 인버터(8)를 더 구비할 수 있다.

상기 안티퓨즈(9)는 프로그램 전압(VPG)이 인가되는 제1 단자를 가진다. 상기 풀업 트랜지스터(NM1)는 안티퓨즈(9)의 제2 단자와 노드(N1) 사이에 연결되어 있고, 안티퓨즈(9)가 프로그래밍 되었을 때, 노드(N1)를 프로그램 전압(VPG)에 연결한다.

풀다운 트랜지스터(NM2)는 풀다운 제어신호(PDC)에 응답하여 노드(N1)를 접지전압(GND)에 연결한다. 레벨 검출기(2)는 검출 기준전압(VDET)과 노드(N1)의 전압(VA)을 비교하고 검출 출력신호(DETO)를 발생한다. 검출 출력신호(DETO)는 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 클 때 로직 "로우"인 전압 레벨을 갖고 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 작을 때 로직 "하이"인 전압 레벨을 가질 수 있다.

풀다운 제어회로(7)는 퓨즈 입력신호(FUSI0)와 검출 출력신호(DETO)를 수신하여 논리곱 연산을 수행한다. 상기 풀다운 제어회로(7)는 풀다운 제어신호(PDC)를 발생한다. 퓨즈 출력신호(FUSO0)는 노드(N1)의 전압(VA)이 인버터(8)에 의해 반전된 신호이다.

비록 도면에서는 인버터(8)가 하나로써 도시되어 있으나, 필요한 논리 상태에 따라 홀수개 또는 짝수개의 인버터들이 추가될 수 있다.

도 5의 경우 안티퓨즈 출력신호는 프로그램 시 논리 하이를 갖는 것으로 가정하였으나, 인버터의 가감에 의해 논리 로우를 가질 수도 있다.

일반적으로 레이저 퓨즈(laser fuse)의 사용 시에 프로그램은 레이저를 이용하여 금속 라인으로 구성된 퓨즈를 컷팅(cutting)함에 의해 구현된다. 그러나, 레이저 퓨즈에 의한 손상을 막기 위해서 퓨즈와 퓨즈 사이에 일정한 간격이 보장되어야 하는 제약이 있다. 금속 산화물 반도체(MOS, metal oxide semiconductor) 공정과 같은 메모리 제조공정 기술의 발전과는 상관없이 레이저 퓨즈는 집적도의 증가에 제한이 있고, 메모리 칩이 패키징 되고 나면 사용할 수 없게 된다.

한편, E-퓨즈(electrical fuse)와 안티퓨즈(anti-fuse)는 전기적 신호를 이용하여 프로그램이 수행된다. 즉 전기적 신호에 의해 퓨즈를 활성화 또는 비활성화시키기 때문에 패키징 후에도 사용될 수 있고, 공정 스케일의 축소에 따라 퓨즈 회로의 크기가 함께 축소될 수 있다.

E-퓨즈를 이용한 프로그램은 높은 전류를 퓨즈에 인가함에 의해 수행된다. E-퓨즈는 패키징 후에도 외부에서 제어 신호를 인가하면 럽쳐가 가능하지만, E-퓨즈에 많은 양의 전류를 흘리기 위해서 비교적 큰 사이즈의 드라이버가 필요하게 된다.

한편 안티퓨즈를 이용한 프로그램은 E-퓨즈와는 달리 퓨즈의 양단에 고전압을 인가함에 의해 수행된다. 일반적으로 안티퓨즈는 커패시터 소자로 구현된다. 안티퓨즈의 양단에 높은 전압이 인가되면, 커패시터 내부의 유전체가 파괴되어 도전체로서 기능하게 된다. E-퓨즈와 마찬가지로 안티퓨즈는 패키징 후에도 외부에서 제어 신호를 인가함에 의해 럽쳐된다.

본 발명의 실시 예에서는 안티퓨즈가 사용되는 것으로 설명되었지만, E-퓨즈도 사용이 가능함은 물론이다.

도 7은 도 1의 로우 리페어 동작을 예시적으로 보여주기 위해 제시된 회로블록도 이다.

도 7을 참조하면, 반도체 메모리 장치는 안티 퓨즈 어레이(300), 병-직렬 변환기(310), 어드레스 디코더(150), 로우 리던던시부(160), 및 메모리 셀 어레이(110)를 포함할 수 있다.

상기 메모리 셀 어레이(110)는 노말 워드라인들(NWL1-NWLn)에 연결된 노말 메모리 셀들을 가지는 노말 셀 블록(120)과, 스페어 워드라인들(SWL1,SWL2,SWL3)에 연결된 리던던시 메모리 셀들을 가지는 스페어 셀 블록(130)을 포함한다.

상기 안티 퓨즈 어레이(300)는 상기 퓨즈 박스 라인들(300-1,300-2,300-3)내에 복수의 안티 퓨즈들을 구비한다.

상기 병-직렬 변환기(310)는 상기 안티 퓨즈 어레이(300)를 통해 출력되는 병렬 페일 데이터를 직렬 데이터로 변환하는 기능을 한다.

상기 어드레스 디코더(150)는 입력 어드레스를 디코딩하여 디코딩 노말 어드레스를 생성한다.

상기 로우 리던던시부(160)는 상기 디코딩 노말 어드레스와 페일 어드레스를 비교한다. 상기 로우 리던던시부(160)는 상기 디코딩 노말 어드레스와 상기 페일 어드레스가 일치될 시에 스페어 워드라인이 활성화되도록 한다.

도 7에서, 노말 셀 블록(120)의 노말 워드라인(NWL3)에서 페일이 발생된 경우라고 가정하면, 상기 노말 워드라인(NWL3)을 선택하는 로우 어드레스는 안티 퓨즈 어레이(300)내의 퓨즈 박스 라인(300-1)을 이용하여 페일 어드레스로서 프로그램된다. 이에 따라, 메모리 억세스 동작 시에 상기 노말 워드라인(NWL3)을 선택하는 로우 어드레스가 인가되면, 상기 노말 워드라인(NWL3)이 활성화되는 대신에 스페어 셀 블록(130)내의 스페어 워드라인(SWL1)이 활성화된다. 결국, 리페어 수행에 의해 결함난 노말 워드라인은 스페어 워드라인으로 리페어된다.

상기 퓨즈 박스 라인(300-1)을 이용한 프로그램이 일단 수행된 후에, 제품의 출하 단계에서의 테스트 과정에서 예를 들어 노말 워드라인(NWL4)에 연결된 메모리 셀들 중 하나에서 결함이 새로이 발생되었다고 가정하자. 그러한 경우에 상기 안티 퓨즈 어레이(300)내의 상기 퓨즈 박스 라인들(300-1,300-2,300-3) 중 어느 퓨즈 박스 라인들이 프로그램되었는 지의 정보 즉, 이전 리페어 정보를 아는 것이 통상적으로 필요하다. 그러나, 본 발명의 실시 예에서는 이전 리페어 정보를 가짐이 없이도, 도 3을 통해 설명된 바와 같은 퓨즈 프로그래밍 회로(200)의 동작을 통해 이전 프로그램에서 미사용된 퓨즈 박스 라인들을 검색하여 추가로 발생된 페일 어드레스를 프로그램할 수 있다.

따라서, 추가 프로그램 시에 상기 퓨즈 박스 라인(300-1)에 대한 프로그램은 배제되고, 예를 들어 상기 퓨즈 박스 라인(300-2)을 이용하여 상기 추가로 발생된 또 다른 페일 어드레스가 프로그램될 수 있다.

메모리 억세스 동작 시에 상기 노말 워드라인(NWL4)을 선택하는 로우 어드레스가 인가되면, 상기 노말 워드라인(NWL4)이 활성화되는 대신에 스페어 셀 블록(130)내의 스페어 워드라인(SWL2)이 활성화된다. 결국, 추가적인 리페어 수행에 의해 추가로 결함난 노말 워드라인은 스페어 워드라인으로 리페어된다.

결국, 테스트 유저가 이전의 리페어 이력(history)을 조회할 필요가 없을 뿐만 아니라, 리페어 이력 데이터베이스(history database)를 생성하는 번거로움도 해소된다.

도 8은 도 3의 안티 퓨즈 어레이 내에 부가비트를 포함하는 예를 보여주는 안티 퓨즈 어레이의 구성 예시도이다.

도 8을 참조하면, 안티 퓨즈 어레이(300)는 n(n은 2 이상의 자연수)개의 퓨즈 박스 라인들(300-1,300-2,...,300-n)을 포함한다. 각 퓨즈 박스 라인(예, 300-1)은 m(m은 3이상의 자연수)개의 안티 퓨즈들로 이루어져 있다. 상기 m개의 안티 퓨즈들 중 마스터 비트(a1)는 부가비트로서 사용된다. 상기 부가비트는 상기 퓨즈 박스 라인(300-1)이 유휴 리소스인지 아닌지를 나타내는 플래그 비트로서 활용된다. 예를 들어, 상기 플래그 비트인 상기 마스터 비트(a1)가 "0"이면 프로그램 가능한 퓨즈 박스 라인의 자원으로 간주된다. 한편, 플래그 비트인 상기 마스터 비트(a1)가 "1"이면 이전에 이미 프로그램된 퓨즈 박스 라인으로 간주되어 더 이상 가용자원으로 취급되지 않는다. 상기 퓨즈 박스 라인(300-1)의 m개의 비트들 중 부가비트 1비트를 제외한 m-A(A는 부가 비트 수)개의 비트들은 페일 어드레스의 어드레스 비트들수와 같거나 많을 수 있다. 예를 들어, 페일 어드레스의 어드레스 비트들수가 13비트인 경우라면 상기 퓨즈 박스 라인(300-1)의 m-A개의 비트들은 적어도 13비트로서 마련된다.

도 8의 경우에 유휴 퓨즈들의 검색은 상기 퓨즈 박스 라인들(300-1,300-2,...,300-n)의 최상위 비트(MSB)에 배치된 마스터 비트(a1)를 차례로 스캔하는 것에 의해 달성된다. 즉, 또 다른 페일 어드레스가 추가로 발생한 경우에 상기 안티 퓨즈 어레이(300)내의 유휴 퓨즈들을 검색하는 동작은 퓨즈 박스 라인의 마스터 비트(a1)를 센싱하는 것에 의해 구현된다. 도 8에서는 상기 퓨즈 박스 라인들(300-1,300-2,...,300-n) 중 세번째 퓨즈 박스 라인(300-3)의 마스터 비트(a1)의 정보가 "0"이므로 퓨즈 박스 라인(300-3)은 유휴 리소스로서 1차적으로 검색된다. 상기 세번째 퓨즈 박스 라인(300-3)에 원하는 페일 어드레스 정보가 프로그램되고 나면, 상기 세번째 퓨즈 박스 라인(300-3)의 마스터 비트(a1)의 플래그 정보는 "1"로 바뀌게 된다. 프로그램 동작 이후에 다시 검색 동작이 시작되면, 다섯번째 퓨즈 박스 라인(300-5)의 마스터 비트(a1)의 정보가 "0"이므로 퓨즈 박스 라인(300-5)이 유휴 리소스로서 2차적으로 검색된다.

이와 같이, 단일의 부가비트를 플래그 정보 비트로 설정하면 퓨즈 박스 라인내의 모든 비트를 센싱할 필요가 없이도, 유휴 리소스로서 사용가능한 퓨즈 박스 라인을 비교적 쉽게 검색할 수 있다.

도 9는 도 3의 안티 퓨즈 어레이 내에 부가비트들을 포함하는 예를 보여주는 안티 퓨즈 어레이의 구성 예시도 이다.

도 9를 참조하면, 안티 퓨즈 어레이(300)는 도 8과 마찬가지로, n(n은 2 이상의 자연수)개의 퓨즈 박스 라인들(300-1,300-2,...,300-n)을 포함한다. 각 퓨즈 박스 라인(예, 300-5)은 m(m은 3이상의 자연수)개의 안티 퓨즈들로 이루어져 있다. 상기 m개의 안티 퓨즈들 중 마스터 비트(a1)와 최하위 비트인 m번째 비트(a7)는 부가 비트들로서 사용된다. 상기 부가 비트들은 상기 퓨즈 박스 라인(300-5)이 유휴 리소스인지 아닌지를 나타내는 플래그 비트들로서 활용된다. 예를 들어, 상기 플래그 비트들인 상기 마스터 비트(a1)와 상기 m번째 비트(a7)가 모두 "0"이면 프로그램 가능한 퓨즈 박스 라인의 자원으로 간주된다. 한편, 플래그 비트들인 상기 마스터 비트(a1)와 상기 m번째 비트(a7)중 하나라도 "1"이면 이전에 이미 프로그램된 퓨즈 박스 라인으로 간주되어 더 이상 가용자원으로서 취급되지 않는다. 상기 퓨즈 박스 라인(300-5)의 m개의 비트들 중 부가비트 2비트를 제외한 m-A(A는 부가 비트 수)개의 비트들은 페일 어드레스의 어드레스 비트들수와 같거나 많을 수 있다. 예를 들어, 페일 어드레스의 어드레스 비트들수가 13비트인 경우라면 상기 퓨즈 박스 라인(300-5)의 m-A개의 비트들은 적어도 13비트로서 마련된다.

도 9의 경우에 유휴 퓨즈들의 검색은 상기 퓨즈 박스 라인들(300-1,300-2,...,300-n)의 최상위 비트(MSB)에 배치된 마스터 비트(a1)와 최하위 비트(LSB)에 배치된 상기 m번째 비트(a7)를 2비트씩 차례로 스캔하는 것에 의해 달성된다. 즉, 또 다른 페일 어드레스가 추가로 발생한 경우에 상기 안티 퓨즈 어레이(300)내의 유휴 퓨즈들을 검색하는 동작은 퓨즈 박스 라인의 마스터 비트(a1)와 m번째 비트(a7)를 센싱하는 것에 의해 구현된다. 도 9에서는 상기 퓨즈 박스 라인들(300-1,300-2,...,300-n) 중 다섯번째 퓨즈 박스 라인(300-5)의 마스터 비트(a1)와 m번째 비트(a7)의 정보가 모두 "0"이므로 유휴 리소스로서 검색된다. 상기 다섯번째 퓨즈 박스 라인(300-5)에 원하는 페일 어드레스 정보가 프로그램되고 나면, 상기 다섯번째 퓨즈 박스 라인(300-5)의 마스터 비트(a1)와 m번째 비트(a7)중 적어도 하나는 "1"로 프로그램된다. 상기 프로그램 동작 이후에 다시 검색 동작이 시작되면, 마스터 비트(a1)와 m번째 비트(a7)의 정보가 모두 "0"으로 되어 있는 퓨즈박스 라인이 스캔된다.

이와 같이, 2비트의 부가비트들을 플래그 정보 비트들로서 설정하면 퓨즈 박스 라인내의 모든 비트를 센싱할 필요가 없이도, 유휴 리소스로서 사용가능한 퓨즈 박스 라인을 비교적 신뢰성 있게 그리고 쉽게 검색할 수 있다.

상술한 바와 같이, 도 8에서는 단일 비트를 유휴 리소스 스캔을 위한 부가비트로서 사용하고, 도 9에서는 2비트를 유휴 리소스 스캔을 위한 부가비트로서 사용하였으나, 신뢰성 증대를 위해 3비트 이상을 부가비트로 두어 플래그 정보 비트수를 확장할 수 있음은 물론이다.

도 10은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도 이다.

도 10을 참조하면, 메모리 시스템은 콘트롤러(1000)와 다이나믹 랜덤 억세스 메모리(2000:DRAM)를 포함할 수 있다. 상기 DRAM(2000)은 시스템 버스(B1)을 통해 상기 콘트롤러(1000)와 연결되어, 데이터, 어드레스, 및 코맨드를 수신할 수 있다. 또한, 상기 DRAM(2000)은 상기 시스템 버스(B1)을 통해 상기 콘트롤러(1000)로 메모리 셀로부터 리드된 데이터를 제공할 수 있다.

상기 콘트롤러(1000)는 정해진 인터페이스를 통해 미도시된 호스트와 연결될 수 있다.

상기 DRAM(2000)은 도 1과 같은 회로 구성을 가질 수 있다.

따라서, 상기 메모리 시스템 내에서, 상기 DRAM(2000)은 이전 리페어 정보에 의존함이 없이도, 퓨즈 어레이 내에서 미사용된 유휴 퓨즈들을 검색하고 추가로 발생된 또 다른 페일 어드레스를 프로그램할 수 있다. 따라서, 결함 메모리 셀들의 리페어 작업을 위한 테스트 타임 및 테스트 스텝들이 단축된다. 그러므로, 상기 DRAM(2000)을 구비하는 메모리 시스템의 구현 코스트가 저감된다.

도 11은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 11을 참조하면, 모바일 기기 예컨대 노트북이나 휴대용 전자기기는 마이크로 프로세싱 유닛(1100,MPU), 디스플레이(1400), 인터페이스 유닛(1300), DRAM(2000), 및 솔리드 스테이트 드라이브(3000)를 포함할 수 있다.

상기 MPU(1100), DRAM(2000), 및 SSD(3000)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 DRAM(2000) 및 플래시 메모리(3000)는 상기 모바일 기기에 임베디드될 수도 있다.

상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 인터페이스 유닛(1300)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀 및 트랜시버가 연결될 수 있다.

상기 MPU(1100)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.

상기 DRAM(2000)은 상기 MPU(1100)에 연결되며, 상기 MPU(1100)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다. 상기 DRAM(2000)은 추가적인 페일 어드레스의 발생 시 이전 리페어 정보에 의존함이 없이도, 퓨즈 어레이 내에서 미사용된 유휴 퓨즈들을 검색하고 추가로 발생된 또 다른 페일 어드레스를 프로그램할 수 있다. 따라서, 이전 리페어 정보에 대한 데이터 베이스의 생성이나 확보가 필요없으므로 리페어 작업의 테스트 타임 및 테스트 스텝들이 단축된다. 그러므로, 상기 DRAM(2000)을 구비하는 모바일 기기의 구현 코스트가 저감된다.

상기 플래시 메모리(3000)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.

상기 디스플레이(1400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이(1400)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.

상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

상기 모바일 기기를 형성하는 칩은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

한편, 도 11에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.

상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

도 12는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 12를 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(30)은, PCB 기판(31)에 탑재된 콘트롤러로서의 칩셋(40)과 메모리 모듈들(50,60)을 포함한다. 상기 메모리 모듈들(50,60)은 상기 PCB 기판(31)상에 설치된 슬롯들(35_1,35_2)에 각기 삽입된다. 상기 메모리 모듈(50)은 커넥터(57), DRAM 메모리 칩들(55_1-55_n), 옵티컬 I/O 입력부(51), 및 옵티컬 I/O 출력부(53)를 포함한다.

상기 옵티컬 I/O 입력부(51)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 따라서 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(50)로 수신된다. 상기 옵티컬 I/O 출력부(53)는 메모리 모듈(50)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(53)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.

광 케이블(33)은 상기 메모리 모듈(50)의 상기 옵티컬 I/O 입력부(51)와 상기 칩셋(40)의 옵티컬 전송부(41_1)사이의 광통신을 담당한다. 상기 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다. 상기 메모리 모듈(50)은 상기 칩셋(40)의 신호라인들(37,39)로부터 인가되는 신호들 또는 데이터를 상기 커넥터(57)를 통해 수신할 수 있으며, 상기 광 케이블(33)을 통해 상기 칩셋(40)과 고속 데이터 통신을 수행할 수 있다.한편, 미설명된 라인들(37,39)에 설치된 저항들(Rtm)은 터미네이션 저항들이다.

도 12와 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(30)의 경우에도 본 발명의 개념에 따른 DRAM 메모리 칩들(55_1-55_n)이 장착될 수 있다.

따라서, 메모리 시스템(30)내에서, 상기 DRAM 메모리 칩들(55_1-55_n)은 추가적인 페일 어드레스의 발생 시 이전 리페어 정보를 가짐이 없이도, 퓨즈 어레이 내에서 미사용된 유휴 퓨즈들을 검색하고 추가로 발생된 또 다른 페일 어드레스를 프로그램할 수 있다. 따라서, 이전 리페어 정보에 대한 데이터 베이스의 생성이나 확보가 필요 없으므로 리페어 작업의 테스트 타임 및 테스트 스텝들이 단축된다.

도 12에서 상기 칩셋(40)은 집중 억세스 검출부(210)를 가질 수 있다. 상기 집중 억세스 검출부(210)는 빈번하게 인가되는 어드레스의 인가 횟수가 미리 설정된 드레쉬홀드(threshold) 값을 초과할 경우에 집중 억세스 검출 신호를 생성한다.

상기 칩셋(40)은 상기 집중 억세스 검출 신호가 생성될 경우에, 특정 메모리 영역에 인접한 인접 메모리 영역들의 메모리 셀들이 보유한 데이터가 변질(corruption)되는 것을 방지 또는 완화시킬 수 있다.

예를 들어, DRAM 등과 같은 휘발성 반도체 메모리의 특정한 워드라인, 특정한 비트라인, 또는 특정한 메모리 블록이 집중적으로 억세스되면, 메모리 셀 데이터의 변질이 초래될 수 있다. 즉, 특정한 워드라인에 인접한 인접 워드라인들, 특정한 비트라인에 인접한 인접 비트라인들, 또는 특정한 메모리 블록에 인접한 인접 메모리 블록의 메모리 셀들은 보유한 셀 데이터를 집중 억세스에 기인하여 소실해버릴 수 있다. 이와 같은 어드레스 집중을 해소 또는 회피하여, 셀 데이터의 소실을 방지 또는 완화할 필요가 있는 것이다.

상기 메모리 모듈들(50,60)의 DRAM 메모리 칩들(55_1-55_n)이 메모리 페이지 단위, 컬럼 단위, 혹은 뱅크 단위로 억세스될 경우에, 상기 집중 억세스 검출부(210)는 억세스 집중을 모니터링한다.

도 12의 메모리 시스템이 SSD라고 할 경우에, 상기 DRAM 메모리 칩들(55_1-55_n)은 유우저 데이터 버퍼로서 사용될 수 있다.

도 13은 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 13의 적층형 메모리 장치(500)의 구조를 참조하면, 인터페이스 칩(510)의 상부로 복수의 메모리 칩들(520,530,540,550)이 수직으로 적층되어 있다. 여기서, 복수의 쓰루 실리콘 비아(560)는 상기 메모리 칩들(520,530,540,550)사이를 관통하면서 형성되어 있다. TSV 기술을 사용하여 상기 인터페이스 칩(510)의 상부에 복수의 메모리 칩들을 수직으로 적층하는 3차원 스텍 패키지 타입 메모리 장치(500)는 대용량의 데이터를 저장하면서도, 고속화, 저소비전력화, 및 소형화에 유리한 구조이다.

도 13의 적층형 메모리 장치의 경우에도, 상기 인터페이스 칩(510)이 집중 억세스 검출부(210)를 구비할 수 있으므로, 복수의 메모리 칩들(520,530,540,550)내의 DRAM들에 대한 데이터의 변질 방지 또는 완화가 효율적으로 수행될 수 있다.

도 13과 같은 적층형 메모리 장치에서, 본 발명의 개념에 따른 DRAM 들이 장착될 수 있다. 따라서, 복수의 메모리 칩들(520,530,540,550)을 구성하는 DRAM 은 페일 어드레스를 추가적으로 프로그램할 경우에, 이전 리페어 정보에 무관하게, 퓨즈 어레이 내에서 이전 프로그램의 프로그램에 참여하지 않은 미사용 안티 퓨즈들을 자동으로 검색하고 추가로 발생된 또 다른 페일 어드레스를 검색된 미사용 안티 퓨즈들에 프로그램할 수 있다. 따라서, 이전 리페어 정보에 대한 데이터 베이스의 생성이나 확보가 필요 없으므로 리페어 작업의 테스트 타임 및 테스트 스텝들이 단축된다. 따라서, 적층형 메모리 장치의 구현 코스트가 저감된다.

도 14는 전자 시스템에 적용된 본 발명의 응용 예를 도시한 블록도 이다. 도 14에 도시된 바와 같이, 전자 시스템은 입력 디바이스(3100), 출력 디바이스(3300), 프로세서(3200), 메모리 디바이스(3400)를 포함한다. 상기 메모리 디바이스(3400)는 도 1과 같은 DRAM(100)을 포함한다. 또한, DRAM(100)이 상기 입력 디바이스(3100), 출력 디바이스(3300), 및 프로세서(3200) 중의 임의의 하나에 통합될 수 있다는 것에 주목해야 한다.

도 14의 경우에도, DRAM(100)은 퓨즈 프로그래밍 회로를 가지므로, 페일 어드레스의 프로그램이 일단 수행된 후에 추가적으로 페일 어드레스가 발생된 경우에, 이전 리페어 정보를 가지지 않고서도, 퓨즈 어레이 내에서 이전 리페어에 미사용된 유휴 퓨즈들을 검색하고 추가로 발생된 또 다른 페일 어드레스를 프로그램하는 것이 가능해진다. 그러므로, 이전 리페어 정보를 확보하고 새로운 리페어 정보를 생성해야 하는 부담이 제거된다.

도 15는 반도체 웨이퍼에 탑재된 본 발명의 응용 예를 도시한 블록도 이다.

도 15를 참조하면, 전술한 DRAM 등의 메모리 디바이스(100)가 반도체 웨이퍼(1300) 상에 가공된다. 메모리 디바이스(100)가 또한 매우 다양한 다른 반도체 기판 상에 가공될 수 있다는 것이 이해되어야 한다. 본 명세서에서 설명된 바와 같이, 메모리 디바이스(100)는 퓨즈 프로그래밍 회로(200) 및 안티 퓨즈 어레이(300)를 포함한다. 따라서, 페일 어드레스의 프로그램이 일단 수행된 후에 추가적으로 페일 어드레스가 발생된 경우에, 이전 리페어 정보를 가지지 않고서도, 퓨즈 어레이 내에서 이전 리페어에 미사용된 유휴 퓨즈들을 검색하고 추가로 발생된 또 다른 페일 어드레스를 프로그램하는 것이 가능해진다. 그러므로, 이전 리페어 정보를 확보해야하는 부담이 제거된다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도 3의 회로 구성을 변경하거나 가감하여, 퓨즈 어레이 내에서 유휴 퓨즈들을 검색하고 추가로 발생된 또 다른 페일 어드레스를 검색된 유휴 퓨즈들에 프로그램할 수 있을 것이다.

또한, 본 발명의 개념에서는 DRAM 메모리 셀을 포함하는 DRAM을 위주로 설명되었으나, 이에 한정됨이 없이 퓨즈 프로그램이 필요한 타의 반도체 메모리 장치에도 본 발명이 적용될 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
100: 반도체 메모리 장치
200: 퓨즈 프로그래밍 회로
300: 안티 퓨즈 어레이

Claims (10)

1. 메모리 셀 리페어를 위한 페일 어드레스가 프로그램되도록 복수의 퓨즈들을 포함하는 퓨즈 어레이; 및
   상기 복수의 퓨즈들 중 일부 퓨즈들에 상기 페일 어드레스가 프로그램된 후 다른 페일 어드레스가 발생한 경우, 상기 퓨즈 어레이 내에서 상기 페일 어드레스가 프로그램된 상기 일부 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보에 의존함이 없이 상기 복수의 퓨즈들 중 유휴 퓨즈들을 검색하기 위한 스캐닝 동작을 수행하고, 상기 유휴 퓨즈들이 검색되면 상기 복수의 퓨즈들 중 나머지 퓨즈들에 대한 상기 스캐닝 동작을 중단하고, 그리고 상기 다른 페일 어드레스를 상기 검색된 유휴 퓨즈들에 프로그램하는 퓨즈 프로그래밍 회로를 포함하는 반도체 메모리 장치.
   
2. 제1항에 있어서, 상기 복수의 퓨즈들은 복수의 안티 퓨즈들인 반도체 메모리 장치.
   
3. 제1항에 있어서, 상기 퓨즈 프로그래밍 회로는,
   상기 복수의 퓨즈들의 행들을 선택하는 퓨즈 로우 디코더;
   상기 복수의 퓨즈들의 열들을 선택하는 퓨즈 컬럼 디코더;
   상기 복수의 퓨즈들의 퓨징 유무를 감지하기 위한 퓨즈 센싱부;
   상기 퓨즈 센싱부의 퓨즈 센싱 신호에 응답하여 상기 복수의 퓨즈들 중 상기 유휴 퓨즈들을 검색하는 판정회로; 및
   상기 퓨즈 로우 디코더, 상기 퓨즈 컬럼 디코더, 및 상기 판정회로에 연결되며, 상기 유휴 퓨즈들을 검색하기 위한 상기 스캐닝 동작 및 상기 유휴 퓨즈들의 프로그램의 수행을 제어하는 프로그램 콘트롤러를 포함하는 반도체 메모리 장치.
   
4. 제3항에 있어서, 상기 퓨즈 컬럼 디코더는,
   상기 프로그램 콘트롤러의 제어에 따라 상기 스캐닝 동작에서 스캐닝 전압을 상기 열들 중 선택된 열에 인가하는 반도체 메모리 장치.
   
5. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
   상기 메모리 셀 어레이의 메모리 셀 리페어를 위한 페일 어드레스가 프로그램되도록 복수의 안티 퓨즈들을 포함하는 안티 퓨즈 어레이; 및
   상기 복수의 안티 퓨즈들 중 일부 안티 퓨즈들이 럽쳐됨에 따라 상기 안티 퓨즈 어레이에 상기 페일 어드레스가 프로그램된 이후에 다른 페일 어드레스가 추가로 발생한 경우에, 상기 럽쳐된 일부 안티 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보 없이 상기 복수의 안티 퓨즈들 중 럽쳐되지 않은 유휴 안티 퓨즈들을 검색하기 위한 스캐닝 동작을 수행하고, 상기 유휴 안티 퓨즈들이 검색되면 상기 복수의 안티 퓨즈들 중 나머지 안티 퓨즈들에 대한 상기 스캐닝 동작을 중단하고, 그리고 상기 다른 페일 어드레스를 상기 검색된 유휴 안티 퓨즈들에 프로그램하는 퓨즈 프로그래밍 회로를 포함하는 반도체 메모리 장치.
   
6. 제5항에 있어서, 상기 메모리 셀 어레이는 상기 복수의 메모리 셀들을 구비하는 노말 셀 블록과 상기 메모리 셀들을 리페어하기 위한 복수의 스페어 메모리 셀들을 구비하는 스페어 셀 블록을 포함하는 반도체 메모리 장치.
   
7. 메모리 셀 리페어를 위한 복수의 퓨즈들을 포함하는 퓨즈 어레이에 페일 어드레스가 프로그램된 이후에 다른 페일 어드레스가 추가로 발생한 경우, 상기 다른 페일 어드레스를 저장하고;
   상기 퓨즈 어레이 내에서 상기 페일 어드레스가 프로그램된 위치 정보를 나타내는 이전 리페어 정보없이 상기 퓨즈 어레이 내 상기 복수의 퓨즈들 중 상기 페일 어드레스의 프로그램에 사용되지 않은 유휴 퓨즈들을 검색하기 위한 스캐닝 동작을 수행하고;
   상기 유휴 퓨즈들을 검색한 경우에 상기 복수의 퓨즈들 중 나머지 퓨즈들에 대한상기 스캐닝 동작을 중단하고, 그리고
   상기 다른 페일 어드레스를 상기 검색된 유휴 퓨즈들에 프로그램하는 퓨즈 프로그래밍 방법.
   
8. 제7항에 있어서, 또 다른 페일 어드레스들이 N(N은 2 이상의 자연수)개 발생한 경우, 한번의 코맨드에 기반하여 상기 또 다른 페일 어드레스들을 상기 퓨즈 어레이에 프로그램하는 단계를 더 포함하는 퓨즈 프로그래밍 방법.
   
9. 복수의 안티 퓨즈들 중 일부 안티 퓨즈들이 럽쳐됨에 의해 메모리 셀 리페어를 위한 페일 어드레스가 안티 퓨즈 어레이에 프로그램된 후 다른 페일 어드레스가 발생한 경우, 상기 다른 페일 어드레스를 수신하고;
   상기 럽쳐된 일부 안티 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보 없이 상기 복수의 안티 퓨즈들 중 럽쳐되지 않은 유휴 안티 퓨즈들을 검색하기 위한 스캐닝 동작을 수행하고,
   상기 유휴 안티 퓨즈들을 검색한 경우에 상기 복수의 안티 퓨즈들 중 나머지 안티 퓨즈들에 대한 상기 스캐닝 동작을 중단하고, 그리고
   상기 검색된 유휴 안티 퓨즈들을 럽쳐링하여 상기 다른 페일 어드레스를 상기 안티 퓨즈 어레이에 프로그램되도록 하는 안티 퓨즈 프로그래밍 방법.
   
10. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 메모리 셀 리페어를 위한 페일 어드레스가 프로그램되도록 각각이 부가비트를 포함하는 복수의 안티 퓨즈들을 포함하는 안티 퓨즈 어레이; 및
    상기 복수의 안티 퓨즈들 중 일부 안티 퓨즈들이 럽쳐됨에 의해 상기 안티 퓨즈 어레이에 상기 페일 어드레스가 프로그램된 후 다른 페일 어드레스가 발생한 경우에, 상기 럽쳐된 일부 안티 퓨즈들의 위치 정보를 나타내는 이전 리페어 정보 없이 상기 복수의 안티 퓨즈들 중 럽쳐되지 않은 유휴 안티 퓨즈들을 상기 부가비트를 이용하여 검색하기 위한 스캐닝 동작을 수행하고, 상기 유휴 안티 퓨즈들을 검색한 경우에 상기 복수의 안티 퓨즈들 중 나머지 안티 퓨즈들에 대한 상기 스캐닝 동작을 중단하고, 그리고 상기 다른 페일 어드레스를 상기 검색된 유휴 안티 퓨즈들에 프로그램하는 퓨즈 프로그래밍 회로를 포함하는 반도체 메모리 장치.

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