JP2015219932A - 半導体装置およびその制御方法 - Google Patents

Abstract

【課題】救済アドレスに対応するアンチヒューズ素子を絶縁破壊するのに要する期間を短縮すること。【解決手段】半導体装置は、不良アドレスを書き込み可能な複数のアンチヒューズ素子と、アンチヒューズ素子を絶縁破壊するストア電圧を生成する電圧生成回路と、ストア電圧を印加されたアンチヒューズ素子が絶縁破壊されたか否かを検出する検出回路と、絶縁破壊すべき複数のアンチヒューズ素子に対して順次ストア電圧を印加する際、ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、該アンチヒューズ素子に対するストア電圧の印加を停止して、次のアンチヒューズ素子に対するストア電圧の印加を開始するように制御する制御回路と、を備えている。【選択図】図６

Description

本発明は、半導体装置およびその制御方法に関し、特に、不良のあるメモリセルを冗長セルによって置換可能な半導体記憶装置およびその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置において、微細化技術の向上に伴い大容量化が進んでいる。しかしながら、微細化が進むに従って、結晶欠陥や不純物などに起因するメモリアレイ内のメモリセルの不良が増加する傾向にある。

メモリセルの不良を救済するために、メモリチップ内に予め予備のメモリセルを設けておき、不良になったメモリセルをロウ単位またはカラム単位で置き換える方式が実用化されている。例えば、特許文献１には、パッケージ封止後においても、不良となったメモリセルを置換可能とした半導体記憶装置が記載されている。

また、半導体の業界団体であるＪＥＤＥＣ（Joint Electron Device Engineering Council）では、出荷後のＤＲＡＭにおいて、アンチヒューズ素子を用いて不良メモリセルが存在するワード線を冗長救済する（すなわち、救済元のワード線上のメモリセルを救済先の冗長ワード線上の冗長メモリセルに置き換える）ための仕様として「ＰＰＲ（Post Package Repair）」という仕様が採用されている。

特開平１１−１６３８５号公報

上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。

半導体装置が出荷される前の試験工程において、不良アドレスの救済等に伴うアンチヒューズの破壊を行う場合、アンチヒューズを破壊するシーケンス、アンチヒューズに印加するストア電圧のレベル、ストア電圧の印加時間などを、テスタによって制御することができる。ストア電圧の印加時間をテスタによって設定する場合には、アンチヒューズの破壊動作に対して十分なマージンを持たせることができる。

しかしながら、出荷後に不良アドレスを救済する上述のＰＰＲ（Post Package Repair）のような仕様では、規格で定められたシーケンスにおいて、スペック内の期間（約２００ｍｓ）中にアンチヒューズの破壊動作を完了する必要がある。

ここで、不良アドレスを救済するには、アンチヒューズが破壊されるまでストア電圧を印加する期間と、アンチヒューズ破壊後に内部昇圧電源が復帰するための期間が、不良アドレスを救済するために割り当てられたアンチヒューズの個数だけ必要とされる。

したがって、破壊すべきアンチヒューズの個数が多くなると、ＰＰＲで規定された上記期間内にアンチヒューズの破壊動作を完了することが困難となる。以下、図面を参照しつつ、関連技術の半導体装置におけるアンチヒューズの破壊を制御するアンチヒューズ制御回路の構成および動作について説明する。

図１は、関連技術の半導体装置におけるアンチヒューズ制御回路の構成を示すブロック図である。図１を参照すると、アンチヒューズ制御回路は、ＭＲＳ（Mode Register Set）回路１２、救済アドレスラッチ回路１４、データ比較回路１６、ＰＰＲシーケンス回路１７、ストアデータ制御回路２８、アンチヒューズ（ＡＦ）ロード制御回路３２、電圧生成回路３４、および、アンチヒューズ素子３８＿０〜３８＿ｎを備えている。また、ＰＰＲシーケンス回路１７は、ＰＰＲオシレータ回路２２、ＰＰＲコマンド生成回路２３、および、カウンタ回路２６を備えている。

ＭＲＳ回路１２は、モードレジスタ信号ＭＲ４＿Ｃｏｍおよびハイレベルのアドレス信号Ａ１３を受信すると、ハイレベルのＰＰＲイネーブル信号ＰＰＲ＿Ｅｎａｂｌｅを出力する。これにより、図１のアンチヒューズ制御回路はリセットされ、ＰＰＲモードに入る。救済アドレスラッチ回路１４は、ハイレベルのＰＰＲイネーブル信号ＰＰＲ＿Ｅｎａｂｌｅを受信すると共に、コマンド信号ＡＣＴ、および、救済対象のバンクアドレスおよびロウアドレスを示すアドレス信号ＢＡＮＫ／Ｒｏｗ＿Ａｄｄｒｅｓｓを受信し、救済アドレス信号Ｒｅｐａｉｒ＿Ａｄｄｒｅｓｓとして出力する。データ比較回路１６は、ハイレベルのＰＰＲイネーブル信号ＰＰＲ＿Ｅｎａｂｌｅ、ならびに、書き込みコマンドＷＲＴ＿Ｃｏｍおよびロウレベルのデータ信号ＤＱを受信すると、ＰＰＲ開始信号ＰＰＲ＿Ｓｔａｒｔを出力する。また、データ比較回路１６は、ＰＰＲイネーブル信号ＰＰＲ＿Ｅｎａｂｌｅがロウレベルに遷移すると、ＰＰＲ終了信号ＰＰＲ＿Ｅｎｄを出力する。

ＰＰＲシーケンス回路１７において、ＰＰＲオシレータ回路２２は、ＰＰＲ開始信号ＰＰＲ＿Ｓｔａｒｔを受信すると、オシレータを起動してクロック信号ＯＳＣ＿Ｃｌｏｃｋを生成し、生成したクロック信号ＯＳＣ＿Ｃｌｏｃｋを出力する。また、ＰＰＲコマンド生成回路２３は、ＰＰＲ開始信号ＰＰＲ＿Ｓｔａｒｔを受信すると、ハイレベルのストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを電圧生成回路３４に出力する。次に、ＰＰＲコマンド生成回路２３は、カウンタ回路２６のカウント値に基づいて、ストア電圧を生成する電源の安定時間に相当する期間が経過したものと判定すると、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを所定の期間（すべてのアンチヒューズ素子に対して共通の期間）に亘って出力し、当該所定の期間が経過すると、ロウレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを出力する。また、ＰＲＲコマンド生成回路２３は、救済対象のバンクに相当するアンチヒューズセット内において、救済対象のロウアドレスに相当するすべてアンチヒューズ素子の絶縁破壊が完了した場合、ＰＰＲオシレータ回路２２の動作を停止すると共に、ロウレベルのストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを出力する。一方、当該アンチヒューズセット内において、救済対象のロウアドレスに相当するアンチヒューズ素子の中に絶縁破壊が完了していないものが存在する場合、ＰＰＲコマンド生成回路２３は、ストア電圧を印加するアンチヒューズ素子を切り替えるために、ＡＦカウントアップ信号ＡＦ＿Ｃｏｕｎｔ＿Ｕｐ信号を出力し、ストア電圧を生成する電源の復帰時間に相当する期間が経過すると、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを出力する。さらに、ＰＰＲコマンド生成回路２３は、ＰＰＲ終了信号ＰＰＲ＿Ｅｎｄを受信すると、アンチヒューズ素子の有効化（再判定）のために、アンチヒューズリロード信号ＡＦ＿Ｒｅｌｏａｄをアンチヒューズロード制御回路３２に出力する。

ストアデータ制御回路２８は、救済アドレス信号Ｒｅｐａｉｒ＿Ａｄｄｒｅｓｓおよびカウント値信号ＡＦ＿Ｃｏｕｎｔに基づいて、ストア電圧を印加すべきアンチヒューズ素子を示すストアデータ信号ＳＴＯＲＥ＿Ｄａｔａを生成する。図２は、ストアデータ制御回路２８の構成を例示すブロック図である。図２を参照すると、ストアデータ制御回路２８は、ｍビットデコーダ４２、カウンタ回路４４、および、アンチヒューズセットＳｅｔ＿０〜Ｓｅｔ＿２^ｍごとに設けられた論理回路４６−０〜４６−２^ｍを備えている。論理回路４６−ｉ（ｉ＝１〜２^ｍ）は、ＡＮＤゲート４８−０〜４８−ｊを備えている。

ｍビットデコーダ４２は、バンクアドレス信号Ｂａｎｃ＿Ａｄｄ＜ｍ：０＞を受信し、受信したバンクアドレスをデコードしてバンクデコード信号Ｂａｎｋ＿Ｄｅｃｏｄｅ＜２^ｍ：０＞を生成し、生成したバンクデコード信号Ｂａｎｋ＿Ｄｅｃｏｄｅ＜ｉ＞（ｉ＝０〜２^ｍ）を論理回路４６−ｉに出力する。カウンタ回路４４は、ＡＦカウントアップ信号ＡＦ＿Ｃｏｕｎｔ＿Ｕｐを受信するとカウント値をインクリメントしてカウント値信号Ｃｏｕｎｔ＿Ｖａｌｕｅとして論理回路４６−０〜４６−２^ｍに出力する。論理回路４６−０において、ＡＮＤゲート４８−ｋ（ｋ＝０〜ｊ）は、ロウアドレス信号Ｒｏｗ＿Ａｄｄ＜ｊ：０＞に含まれるロウアドレスＲｏｗ＿Ａｄｄ＜ｋ＞、バンクデコード信号Ｂａｎｋ＿Ｄｅｃｏｄｅ＜０＞、および、カウント信号ｋの論理積を求めて、ストアデータ信号ＳＴＯＲＥ＿Ｄａｔａ＜ｎ：０＞として出力する。これにより、救済対象のバンクアドレスに対応するアンチヒューズセットに含まれる救済対象のロウアドレスに相当するアンチヒューズが、ストア電圧の印加対象のアンチヒューズとして、１ビットずつ順番に選択される。

図１に戻ると、アンチヒューズロード制御回路３２は、ＡＦリロード信号ＡＦ＿Ｒｅｌｏａｄを受信すると、ＡＦロード信号ＡＦ＿Ｌｏａｄをアンチヒューズ素子３８−０〜３８−ｎに出力する。電圧生成回路３４は、ハイレベルのストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを受信すると、ストア電圧ＳＴＯＲＥ＿Ｖｏｌｔａｇｅを生成する。アンチヒューズ素子３８＿０〜３８＿ｎは、それぞれ、対応する周辺回路（非図示）がハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋおよびハイレベルのストアデータ信号ＳＴＯＲＥ＿Ｄａｔａを受信した場合、ストア電圧が印加され、絶縁破壊されて導通状態となる。

次に、関連技術のアンチヒューズ制御回路（図１）の動作について、図面を参照して説明する。図３は、ＰＰＲシーケンス回路１７の動作を例示するフロー図である。図３を参照すると、ＰＰＲシーケンス回路１７のＰＰＲオシレータ回路２２は、ＰＰＲ開始信号ＰＰＲ＿Ｓｔａｒｔを受信すると、オシレータを起動してクロック信号ＯＳＣ＿Ｃｌｏｃｋを生成し、生成したクロック信号ＯＳＣ＿Ｃｌｏｃｋを出力する。また、ＰＰＲコマンド生成回路２３は、クロック信号ＯＳＣ＿Ｃｌｏｃｋを受信すると、ハイレベルのストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを電圧生成回路３４に出力する（ステップＳ１）。

次に、ＰＰＲコマンド生成回路２３は、カウンタ回路のカウント値に基づいて、ストア電圧を生成する電源の安定時間に相当する期間が経過したものと判定すると（ステップＳ２のＹｅｓ）、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを所定の期間に亘って出力する（ステップＳ３、Ｓ４）。ここで、所定の期間は、すべてのアンチヒューズ素子に対して共通の期間である。したがって、当該期間中にアンチヒューズ素子が破壊されたか否かに依らず、破壊対象のアンチヒューズ素子には、十分なマージンを持たせた期間に亘ってストア電圧が印加される。

ＰＰＲコマンド生成回路２３は、当該所定の期間が経過すると（ステップＳ４のＹｅｓ）、ロウレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを出力する（ステップＳ５）。

次に、ＰＲＲコマンド生成回路２３は、救済対象のバンクに相当するアンチヒューズセット内において、救済対象のロウアドレスに相当するすべてアンチヒューズ素子の絶縁破壊が完了した場合（ステップＳ６のＹｅｓ）、ＰＰＲオシレータ回路２２の動作を停止すると共に、ロウレベルのストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを出力する（ステップＳ７）。一方、当該アンチヒューズセット内において、救済対象のロウアドレスに相当するアンチヒューズ素子の中に絶縁破壊が完了していないものが存在する場合（ステップＳ６のＮｏ）、ＰＰＲコマンド生成回路２３は、ストア電圧を印加するアンチヒューズ素子を切り替えるために、ＡＦカウントアップ信号ＡＦ＿Ｃｏｕｎｔ＿Ｕｐ信号を出力する（ステップＳ８）。

次に、ストア電圧を生成する電源の復帰時間に相当する期間が経過すると（ステップＳ９のＹｅｓ）、ＰＰＲコマンド生成回路２３は、再度、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを出力する（ステップＳ３）。以下、すべてのアンチヒューズ素子の絶縁破壊が完了するまで、同様の動作が繰り返される。

図４は、関連技術の半導体装置によるＰＰＲ（Post Package Repair）の動作を示すタイミング図である。図４を参照すると、アンチヒューズ制御回路（図１）は、モードレジスタセット信号ＭＲ４＿ｃｏｍおよびハイレベルのアドレス信号Ａ１３を受信すると、ＰＰＲモードにエントリする。次に、アンチヒューズ制御回路は、制御コマンドとしてＡＣＴコマンドを受信すると、救済アドレスを取り込む。アンチヒューズ制御回路は、取り込んだ救済アドレスに対する書き込みデータＤＱがいずれもロウレベルであると判定すると、内部電圧を昇圧し、救済アドレスに対応するアンチヒューズ素子の絶縁破壊を開始する。アンチヒューズ制御回路は、内部昇圧電源の能力を考慮し、ＰＰＲコマンド生成回路２３およびストアデータ制御回路２８を用いて、絶縁破壊すべきアンチヒューズ素子を１ビットずつ順番に選択する。選択されたアンチヒューズ素子は、共通の一定の期間に亘ってストア電圧が印加され、絶縁破壊される。救済アドレスに対応するすべてのアンチヒューズ素子の絶縁破壊が完了すると、昇圧電源を停止する。

出荷前の試験行程で不良アドレスを救済する場合のように、ストア電圧の電圧値および電圧印加時間をテスタによって制御可能なときには、アンチヒューズ素子の破壊動作に対して十分なマージンを持たせることができる。しかしながら、ＰＰＲの仕様で規定された期間（ｔＰＧＭ＝２００ｍｓ）内において、上記の内部電源の昇圧、アンチヒューズ素子の絶縁破壊、昇圧電源の停止の一連の動作を完了することは困難となる。その理由は、救済アドレスに対応する複数のアンチヒューズ素子に対して順次ストア電圧を共通の一定期間に亘って印加して絶縁破壊した場合、すべてのアンチヒューズ素子の絶縁破壊を完了するまでに、破壊対象のアンチヒューズ素子の個数に比例した長い時間を要するからである。

本発明の第１の態様に係る半導体装置は、不良アドレスを書き込み可能な複数のアンチヒューズ素子と、アンチヒューズ素子を絶縁破壊するストア電圧を生成する電圧生成回路と、ストア電圧を印加されたアンチヒューズ素子が絶縁破壊されたか否かを検出する検出回路と、絶縁破壊すべき複数のアンチヒューズ素子に対して順次ストア電圧を印加する際、ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、該アンチヒューズ素子に対するストア電圧の印加を停止して、次のアンチヒューズ素子に対するストア電圧の印加を開始するように制御する制御回路と、を備えている。

本発明の第２の態様に係る半導体装置の制御方法は、不良アドレスを書き込み可能な複数のアンチヒューズ素子を備えた半導体装置が、アンチヒューズ素子を絶縁破壊するストア電圧を生成するステップと、ストア電圧を印加されたアンチヒューズ素子が絶縁破壊されたか否かを検出するステップと、絶縁破壊すべき複数のアンチヒューズ素子に対して順次ストア電圧を印加する際、ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、該アンチヒューズ素子に対するストア電圧の印加を停止して、次のアンチヒューズ素子に対するストア電圧の印加を開始するステップと、を含む。

本発明に係る半導体装置およびその制御方法によると、救済アドレスに対応するアンチヒューズ素子を絶縁破壊するのに要する期間を短縮することが可能となる。

関連技術の半導体装置におけるアンチヒューズ制御回路の構成を示すブロック図である。 関連技術の半導体装置におけるストアデータ制御回路の構成を示すブロック図である。 関連技術の半導体装置におけるＰＰＲシーケンス回路の動作を示すフロー図である。 関連技術の半導体装置によるＰＰＲ（Post Package Repair）の動作を示すタイミング図である。 第１の実施形態に係る半導体装置の構成を例示するブロック図である。 第１の実施形態に係る半導体装置におけるアンチヒューズ制御回路の構成を例示するブロック図である。 第１の実施形態に係る半導体装置におけるストア電圧レベル検出回路およびＰＰＲシーケンス回路の構成を例示する図である。 ストア電圧の低下に基づいてアンチヒューズ素子が絶縁破壊されたかどうかを判定する動作を説明するための図である。 第１の実施形態に係る半導体装置におけるＰＰＲシーケンス回路の動作を例示するフロー図である。 第１の実施形態に係る半導体装置におけるＰＰＲ動作を例示するタイミング図である。 第１の実施形態に係る半導体装置におけるアンチヒューズ素子の構造を例示する断面図である。

はじめに、一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。

図６は、一実施形態に係る半導体装置において、アンチヒューズ素子を制御するアンチヒューズ制御回路の構成を例示するブロック図である。図６を参照すると、半導体装置は、不良アドレスを書き込み可能な複数のアンチヒューズ素子（３８−０〜３８−ｎ）と、アンチヒューズ素子を絶縁破壊するストア電圧（ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ）を生成する電圧生成回路（３４）と、ストア電圧を印加されたアンチヒューズ素子が絶縁破壊されたか否かを検出する検出回路（３６）と、絶縁破壊すべき複数のアンチヒューズ素子に対して順次ストア電圧を印加する際、ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、該アンチヒューズ素子に対するストア電圧の印加を停止して、次のアンチヒューズ素子に対するストア電圧の印加を開始するように制御する制御回路（１８、２８）と、を備えている。

検出回路（３６）は、ストア電圧を印加中のアンチヒューズ素子と電圧生成回路を接続する電源配線上のノードの電圧が低下した場合、該アンチヒューズ素子が絶縁破壊されたものと判定するようにしてもよい。

制御回路は、絶縁破壊すべき複数のアンチヒューズ素子のうちのストア電圧を印加すべきアンチヒューズ素子を表す第１の信号（ＳＴＯＲＥ＿Ｄａｔａ）を生成するストアデータ制御回路（２８）と、ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、第１の信号（ＳＴＯＲＥ＿Ｄａｔａ）が次にストア電圧を印加すべきアンチヒューズ素子を示すように、ストアデータ制御回路（２８）に第１の信号（ＳＴＯＲＥ＿Ｄａｔａ）を更新させるシーケンス回路（１８）と、を備えていてもよい。

また、シーケンス回路（１８）は、アンチヒューズ素子に対するストア電圧の印加を指示する第２の信号（ＳＴＯＲＥ＿Ｃｌｏｃｋ）を生成すると共に、ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、第２の信号（ＳＴＯＲＥ＿Ｃｌｏｃｋ）を非活性レベルに切り替えてストア電圧の印加を停止し、所定の期間の経過後、第２の信号（ＳＴＯＲＥ＿Ｃｌｏｃｋ）を活性レベルに切り替えてストア電圧の印加を再開するようにしてもよい。

図８（ａ）を参照すると、半導体装置は、複数のアンチヒューズ素子のそれぞれ（例えば、３８−０）に対応して設けられ、第１の信号（ＳＴＯＲＥ＿Ｄａｔａ）が対応するアンチヒューズ素子を示すと共に第２の信号（ＳＴＯＲＥ＿Ｃｌｏｃｋ）が活性レベルである場合、対応するアンチヒューズ素子にストア電圧を供給する周辺回路（５２、５４）を備えていてもよい。

かかる構成によると、各アンチヒューズ素子に対して予め設定された一定の期間に亘ってストア電圧を印加した場合と比較して、より短い期間ですべてのアンチヒューズ素子の絶縁破壊を完了することができる。すなわち、一実施形態の半導体装置によると、関連技術の半導体装置と比較して、救済アドレスに対応するアンチヒューズ素子を絶縁破壊するのに要する期間を短縮することが可能となる。その理由は、一実施形態の半導体装置は、救済アドレスに対応する複数のアンチヒューズ素子に順次ストア電圧を印加する際、ストア電圧印加中のアンチヒューズ素子が絶縁破壊されたことを検出すると、当該アンチヒューズ素子に対するストア電圧の印加を停止して、次のアンチヒューズ素子に対するストア電圧の印加を開始するように構成されているからである。

＜実施形態１＞
次に、第１の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置である。

図５は、本実施形態に係る半導体装置の構成を例示するブロック図である。図５に示した半導体装置は、ワンチップに集積された積層メモリであり、８つのバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されたメモリセルアレイ１０１を備えている。メモリセルアレイ１０１は、複数のワード線ＷＬと複数のビット線ＢＬを含み、その交点にメモリセルＭＣが配置される。図５においては、簡単のため、１本のワード線ＷＬ、１本のビット線ＢＬおよびこれらの交点に配置された１個のメモリセルＭＣのみを図示している。

メモリセルアレイ１０１に含まれる複数のワード線のうち、不良のあるワード線は、ロウ冗長回路１０２に含まれる冗長ワード線に置換される。また、メモリセルアレイ１０１に含まれる複数のビット線のうち、不良のあるビット線は、カラム冗長回路１０３に含まれる冗長ビット線に置換される。ここで、不良のあるワード線とは、ワード線自体に不良がある場合のみならず、ワード線そのものには不良がないものの当該ワード線により選択される１または２以上のメモリセルに不良がある場合を含む。同様に、不良のあるビット線とは、ビット線自体に不良がある場合のみならず、ビット線そのものには不良がないものの当該ビット線に接続される１または２以上のメモリセルに不良がある場合を含む。

メモリセルアレイ１０１に対するロウアクセスは、ロウデコーダ１０４によって行われる。ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤをデコードし、デコード結果に基づいて、メモリセルアレイ１０１に含まれるいずれかのワード線を選択する。また、ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のワード線の代わりに、ロウ冗長回路１０２内の冗長ワード線に対して代替アクセスを行う。

一方、メモリセルアレイ１０１に対するカラムアクセスは、カラムデコーダ１０５によって行われる。カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤをデコードし、デコード結果に基づいて、カラム制御回路１０７に含まれるいずれかのカラムスイッチを選択する。カラムスイッチは、センスアンプ列１０６に含まれるいずれかのセンスアンプをカラム制御回路１０７に接続するためのスイッチであり、いずれかのスイッチが導通状態になると、対応するセンスアンプを介して所定のビット線とカラム制御回路１０７とが接続される。また、カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のビット線の代わりに、カラム冗長回路１０３内の冗長ビット線に対して代替アクセスを行う。

ロウアドレス制御回路１１０およびカラムアドレス制御回路１１１には、アドレス端子１１２およびアドレスバッファ１１３を介して、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２が供給される。アドレスＡ０〜Ａ１５は、ロウアドレスＸＡＤＤまたはカラムアドレスＹＡＤＤとして用いられる部分であり、バンクアドレスＢＡ０〜ＢＡ２は、バンクＢＡＮＫ０〜ＢＡＮＫ７の選択に用いられる部分である。

また、半導体装置には、アドレス端子１１２の他に、コマンド端子１２０、コントロール端子１２１およびクロック端子１２２が設けられている。

コマンド端子１２０は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、および、チップセレクト信号／ＣＳが入力される端子群である。コマンド端子１２０に入力されたこれらのコマンド信号は、コマンドバッファ１２３を介して、コマンドデコーダ１２４およびモードレジスタ１２５に供給される。コマンドデコーダ１２４は、コマンド信号をデコードすることによって内部コマンドを生成し、これをコントロールロジック１２７などに供給する回路である。また、モードレジスタ１２５は、アドレスＡ０〜Ａ１５を用いて設定値を書き換え可能なレジスタであり、その設定値はコントロールロジック１２７などに供給される。

コントロール端子１２１は、データマスク信号ＤＭ、オンダイターミネーション信号ＯＤＴおよびリセット信号／ＲＥＳＥＴが入力される端子と、キャリブレーション端子ＺＱから成る端子群である。コントロール端子１２１に入力されたこれらのコントロール信号は、コントロールバッファ１２６を介して、コントロールロジック１２７に供給される。コントロールロジック１２７は、コントロール信号、内部コマンドおよびモードレジスタ１２５の設定値に基づいて、各種制御信号を生成する回路である。生成される制御信号は、ロウアドレス制御回路１１０、カラムアドレス制御回路１１１およびデータコントロール回路１０８に供給され、これらの回路ブロックの動作を制御する。

クロック端子１２２は、クロック信号ＣＫ、反転クロック信号／ＣＫおよびクロックイネーブル信号ＣＫＥが入力される端子群である。クロック端子１２２に入力されたこれらのクロック信号は、クロックバッファ１２８を介して、クロック生成回路１２９に供給される。クロック生成回路１２９は、これらクロック信号に基づいて内部クロック信号を生成する回路であり、生成された内部クロック信号は各種回路ブロックに供給される。内部クロック信号の一部はＤＬＬ回路１３０に供給される。ＤＬＬ回路１３０は、内部クロック信号に基づいて位相制御された出力用クロックを生成する回路であり、生成された出力用クロックはデータコントロール回路１０８および入出力バッファ１０９に供給される。

データコントロール回路１０８は、カラム制御回路１０７を介してパラレルに出力されるリードデータをラッチし、これをシリアル変換して入出力バッファ１０９に供給するとともに、入出力バッファ１０９を介してシリアルに入力されたライトデータをラッチし、これをパラレル変換してカラム制御回路１０７に供給する回路である。入出力バッファ１０９は、データ系端子１３１に接続されている。データ系端子１３１は、データ入出力端子ＤＱ０〜ＤＱ７およびデータストローブ端子ＤＱＳ、／ＤＱＳから成る。データ入出力端子ＤＱ０〜ＤＱ７は、リードデータの出力およびライトデータの入力を行う端子であり、データストローブ端子ＤＱＳ、／ＤＱＳは相補のデータストローブ信号を入出力する端子である。

かかる構成により、コマンド端子１２０を介してリードコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してリード動作が行われ、読み出されたリードデータがデータ入出力端子ＤＱ０〜ＤＱ７を介して出力される。一方、コマンド端子１２０を介してライトコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してライト動作が行われ、データ入出力端子ＤＱ０〜ＤＱ７を介して入力されたライトデータが書き込まれる。そして、これらリード動作およびライト動作において、アクセス先のメモリセルが不良メモリセルである場合には、ロウ冗長回路１０２またはカラム冗長回路１０３に対して代替アクセスが行われる。上述の通り、不良メモリセルのアドレスは、救済制御回路１４０に保持されている。

救済制御回路１４０に保持される不良アドレスは、光学ヒューズ回路１４１およびアンチヒューズ回路１４２から転送される。光学ヒューズ回路１４１は、レーザービームの照射によってヒューズ素子を切断することにより情報を記憶する回路である。また、アンチヒューズ回路１４２は、ヒューズ素子に高電圧を印加することによって情報を記憶する回路である。アンチヒューズ回路１４２は複数のアンチヒューズ素子を有する。アンチヒューズ素子は、高電圧の印加によって絶縁膜を絶縁破壊することによって情報を記憶する。

このように、本実施形態による半導体装置においては、一つの冗長ワード線を光学ヒューズ回路１４１でもアンチヒューズ回路１４２でも使用することができる。同様に、一つの冗長ビット線を光学ヒューズ回路１４１でもアンチヒューズ回路１４２でも使用することができる。もちろん、同一の冗長ワード線または同一の冗長ビット線を光学ヒューズ回路１４１とアンチヒューズ回路１４２で同時に使用することはできない。冗長ワード線および冗長ビット線は、光学ヒューズ回路１４１による１次救済で使用され、１次救済にて使用されなかった残余の冗長ワード線および冗長ビット線がアンチヒューズ回路１４２による２次救済で使用される。

２次救済における不良メモリセルの検出は、カラム制御回路１０７内に設けられたデータ判定回路１０７ａによって行われ、判定の結果得られる判定信号Ｐ／Ｆが解析回路１４３に供給される。判定信号Ｐ／Ｆは、読み出されたデータにエラーが含まれていない場合には「パス」を示し、読み出されたデータにエラーが含まれている場合には「フェイル」を示す。

解析回路１４３は、判定信号Ｐ／Ｆがフェイルを示している場合、アクセスされたアドレスを参照することによって、不良メモリセルのアドレスを特定し、既に検出された不良メモリセルのアドレスとの関係を解析する。解析回路１４３による解析作業には、解析用メモリ１４４が用いられる。解析用メモリ１４４は、一例として、ＳＲＡＭから成る。解析回路１４３には、判定信号Ｐ／Ｆおよびアドレスの他、内部クロック信号、内部コマンドおよびＤＦＴ回路１４５からの制御信号が供給される。

次に、本実施形態に係る半導体装置におけるアンチヒューズ制御回路の構成について、図面を参照して説明する。図６は、本実施形態の半導体装置におけるアンチヒューズ制御回路の構成を例示するブロック図である。図６を参照すると、アンチヒューズ制御回路は、ＭＲＳ（Mode Register Set）回路１２、救済アドレスラッチ回路１４、データ比較回路１６、ＰＰＲシーケンス回路１８、ストアデータ制御回路２８、アンチヒューズ（ＡＦ）ロード制御回路３２、電圧生成回路３４、および、ストア電圧レベル検出回路３６、および、アンチヒューズ素子３８＿０〜３８＿ｎを備えている。ＰＰＲシーケンス回路１８は、ＰＰＲオシレータ回路２２、ＰＰＲコマンド生成回路２４、および、カウンタ回路２６を備えている。

関連技術の半導体装置におけるアンチヒューズ制御回路（図１）と比較すると、本実施形態の半導体装置におけるアンチヒューズ制御回路は、ストア電圧レベル検出回路３６をさらに備えている点と、ＰＰＲコマンド生成回路２４がストア電圧レベル検出回路３６から出力される破壊判定信号に応じて動作する点において相違する。以下では、関連技術の半導体装置におけるアンチヒューズ制御回路（図１）に対する差分を中心に説明する。

図７は、本実施形態の半導体装置におけるストア電圧レベル検出回路３６およびＰＰＲシーケンス回路１８中のＰＰＲコマンド生成回路２４の構成を例示する図である。図７を参照すると、ストア電圧レベル検出回路３６は、インバータ素子５６、トランジスタ５８、抵抗素子６２、６４、ロウパスフィルタ（ＬＰＦ：Low Pass Filter）６６、比較回路６８、シフトレジスタ回路７２、および、ＡＮＤゲート７４を備えている。一方、ＰＰＲシーケンス回路１８は、ＯＲゲート７８、ロウパルス生成回路７６、８２、および、フリップフロップ８４を備えている。

ストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅがハイレベルとなると、インバータ素子５６の出力信号がロウレベルとなり、トランジスタ５８がオン状態となる。これにより、ストア電圧レベル検出回路３６は、ストア電圧の検出を開始する。ロウパスフィルタ６６は、抵抗素子６２、６４によって分圧されたストア電圧の分圧レベルを受け、帯域を低周波に制限することで瞬間的な電圧変動を除去し、比較回路６８に出力する。比較回路６８は、受け付けたストア電圧の分圧レベルと基準電圧ＶＲＥＦ＿ＢＧＲとを比較して、比較結果をレベル判定結果としてシフトレジスタ回路７２に出力する。シフトレジスタ回路７２は、数サイクル分（図７の場合、クロック信号ＯＳＣ＿Ｃｌｏｃｋの３サイクル分）の期間に亘るレベル判定結果をサンプリングする。ＡＮＤゲート７４は、当該期間に亘るストア電圧の低下が検出されると、ハイレベルの破壊判定信号を出力する。

ＰＰＲコマンド生成回路２４は、カウンタ回路２６のカウント値に基づいて、ストア電圧を生成する電源の安定時間に相当する期間が経過したものと判定すると、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｈｉｇｈコマンドをロウパルス生成回路７６に出力し、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋの出力を開始する。ＰＰＲコマンド生成回路２４は、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを出力中に、ストア電圧レベル検出回路３６から破壊判定信号を受信した場合、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｌｏｗコマンドをロウパルス生成回路８２に出力し、ストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋをロウレベルに切り替える。それ以外の場合、ＰＰＲコマンド生成回路２４は、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを所定の期間に亘って出力し、当該所定の期間が経過すると、ロウレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを出力する。また、ＰＲＲコマンド生成回路２４は、救済対象のバンクに相当するアンチヒューズセット内において、救済対象のロウアドレスに相当するすべてアンチヒューズ素子の絶縁破壊が完了した場合、ＰＰＲオシレータ回路２２の動作を停止すると共に、ロウレベルのストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを出力する。一方、当該アンチヒューズセット内において、救済対象のロウアドレスに相当するアンチヒューズ素子の中で絶縁破壊が完了していないものが存在する場合、ＰＰＲコマンド生成回路２４は、ストア電圧を印加するアンチヒューズ素子を切り替えるために、ＡＦカウントアップ信号ＡＦ＿Ｃｏｕｎｔ＿Ｕｐ信号を出力し、ストア電圧を生成する電源の復帰時間に相当する期間が経過すると、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｈｉｇｈコマンドをロウパルス生成回路７６に出力し、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋの出力を再開する。

図８は、ストア電圧レベル検出回路３６がストア電圧の低下に基づいてアンチヒューズ素子が絶縁破壊されたか否かを判定する動作を説明するための図である。図８（ａ）は、アンチヒューズ素子３８と、アンチヒューズ素子の周辺回路の構成を例示する回路図である。図８（ａ）を参照すると、周辺回路は、ＮＡＮＤゲート５２およびトランジスタ５４を備えている。ＮＡＮＤゲート５２は、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋおよびハイレベルのストアデータ信号ＳＴＯＲＥ＿Ｄａｔａ（Ｆｕｓｅ＿Ａｄｄｒｅｓｓ）を受信するとロウレベルの信号を出力し、トランジスタ５４はオン状態（導通状態）となる。トランジスタ５４がオン状態となると、アンチヒューズ素子３８に対してストア電圧が印加され、アンチヒューズ素子が絶縁破壊されて導通状態となり、ストア電圧の高電位側と低電位側が短絡する。図８（ｂ）は、このときのストア電圧レベルの変化の様子を示すタイミング図である。図８（ｂ）を参照すると、アンチヒューズ素子３８が絶縁破壊されてアンチヒューズ素子３８の両端が短絡状態となると、ストア電圧のレベルが低下する。次に、ストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋおよびストアデータ信号ＳＴＯＲＥ＿Ｄａｔａ（Ｆｕｓｅ＿Ａｄｄｒｅｓｓ）がロウレベルに遷移すると、ＮＡＮＤゲート５２はハイレベルの信号を出力し、トランジスタ５４はオフ状態（非導通状態）となる。このとき、ストア電圧のレベルは元のレベルに復帰する。図７に示したストア電圧レベル検出回路３６は、ストア電圧のレベルの低下が所定のサイクル数に亘って検出された場合、破壊判定信号をＰＰＲコマンド生成回路２４に出力する。

次に、本実施形態のアンチヒューズ制御回路の動作について、図面を参照して説明する。図９は、ＰＰＲシーケンス回路１８の動作を例示するフロー図である。

図９を参照すると、ＰＰＲシーケンス回路１８のＰＰＲオシレータ回路２２は、ハイレベルのＰＰＲ開始信号ＰＰＲ＿Ｓｔａｒｔを受信すると、オシレータを起動してクロック信号ＯＳＣ＿Ｃｌｏｃｋを生成し、生成したクロック信号ＯＳＣ＿Ｃｌｏｃｋを出力する。また、ＰＰＲコマンド生成回路２４は、クロック信号ＯＳＣ＿Ｃｌｏｃｋを受信すると、ハイレベルの信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを出力する（ステップＳ２１）。

ＰＰＲコマンド生成回路２４は、カウンタ回路２６のカウント値に基づいて、ストア電圧を生成する電源の安定時間に相当する期間が経過したものと判定すると（ステップＳ２２のＹｅｓ）、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｈｉｇｈコマンドをロウパルス生成回路７６に出力し、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋの出力を開始する。

ＰＰＲコマンド生成回路２４は、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを出力中に、ストア電圧レベル検出回路３６から破壊判定信号を受信した場合（ステップＳ２４のＹｅｓ）、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｌｏｗコマンドをロウパルス生成回路８２に出力し、ストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋをロウレベルに切り替える（ステップＳ２６）。

それ以外の場合（ステップＳ２４のＮｏ）、ＰＰＲコマンド生成回路２４は、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを所定の期間に亘って出力し、当該所定の期間が経過すると（ステップＳ２５のＹｅｓ）、ロウレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを出力する（ステップＳ２６）。

次に、ＰＲＲコマンド生成回路２４は、救済対象のバンクに相当するアンチヒューズセット内において、救済対象のロウアドレスに相当するすべてアンチヒューズ素子の絶縁破壊が完了した場合（ステップＳ２７のＹｅｓ）、ＰＰＲオシレータ回路２２の動作を停止すると共に、ロウレベルのストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを電圧生成回路３４に出力する（ステップＳ２８）。

一方、当該アンチヒューズセット内において、救済対象のロウアドレスに相当するアンチヒューズ素子の中に絶縁破壊が完了していないものが存在する場合（ステップＳ２７のＮｏ）、ＰＰＲコマンド生成回路２４は、ストア電圧を印加するアンチヒューズ素子を切り替えるために、ＡＦカウントアップ信号ＡＦ＿Ｃｏｕｎｔ＿Ｕｐ信号を出力する（ステップＳ２９）。

次に、ストア電圧を生成する電源の復帰時間に相当する期間が経過すると（ステップＳ３０のＹｅｓ）、ＰＰＲコマンド生成回路２４は、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｈｉｇｈコマンドをロウパルス生成回路７６に出力し、再びハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋの出力を開始する（ステップＳ２３）。以下、すべてのアンチヒューズ素子の絶縁破壊が完了するまで、同様の動作が繰り返される。

図１０は、本実施形態に係るＰＰＲ制御回路（図６）の動作を例示するタイミング図である。図１０を参照すると、ＭＲＳ回路１２は、モードレジスタ信号ＭＲ４＿Ｃｏｍおよびハイレベルのアドレス信号Ａ１３を受信すると、ハイレベルのＰＰＲイネーブル信号ＰＰＲ＿Ｅｎａｂｌｅを出力する。これにより、図６のアンチヒューズ制御回路はリセットされ、ＰＰＲモードに入る。なお、ＰＰＲイネーブル信号ＰＰＲ＿Ｅｎａｂｌｅがハイレベルの期間中は、ＤＲＡＭアレイは活性化されない。

救済アドレスラッチ回路１４は、ハイレベルのＰＰＲイネーブル信号ＰＰＲ＿Ｅｎａｂｌｅを受信すると共に、コマンド信号ＡＣＴ、および、救済対象のバンクアドレスおよびロウアドレスを示すアドレス信号ＢＡＮＫ／Ｒｏｗ＿Ａｄｄｒｅｓｓを受信してラッチするとともに、救済アドレス信号Ｒｅｐａｉｒ＿Ａｄｄｒｅｓｓとして出力する。

データ比較回路１６は、ハイレベルのＰＰＲイネーブル信号ＰＰＲ＿Ｅｎａｂｌｅ、ならびに、書き込みコマンド信号ＷＲＴ＿Ｃｏｍおよびロウレベルのデータ信号ＤＱを受信すると、ＰＰＲ開始信号ＰＰＲ＿Ｓｔａｒｔを出力する。

ＰＰＲオシレータ回路２２は、ＰＰＲ開始信号ＰＰＲ＿Ｓｔａｒｔを受信すると、オシレータを起動してクロック信号ＯＳＣ＿Ｃｌｏｃｋを生成し、生成したクロック信号ＯＳＣ＿Ｃｌｏｃｋを出力する。ＰＰＲコマンド生成回路２３は、ＰＰＲ開始信号ＰＰＲ＿Ｓｔａｒｔを受信すると、ハイレベルのストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを電圧生成回路３４に出力する。

ＰＰＲコマンド生成回路２４は、カウンタ回路２６のカウント値に基づいて、ストア電圧を生成する電源の安定時間に相当する期間が経過したものと判定すると、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｈｉｇｈコマンドをロウパルス生成回路７６に出力し、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋの出力を開始する。ＰＰＲコマンド生成回路２４は、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを出力中に、ストア電圧レベル検出回路３６から破壊判定信号を受信した場合（ストアデータ＜０＞に対応するアンチヒューズ素子３８−０が絶縁破壊された場合）、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｌｏｗコマンドをロウパルス生成回路８２に出力し、ストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋをロウレベルに切り替える。それ以外の場合、ＰＰＲコマンド生成回路２４は、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋを所定の期間に亘って出力し、当該所定の期間が経過すると、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｌｏｗコマンドをロウパルス生成回路８２に出力し、ストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋをロウレベルに切り替える。

救済対象のバンクに相当するアンチヒューズセット内において、救済対象のロウアドレスに相当するアンチヒューズ素子の中に絶縁破壊が完了していないものが存在する場合、ＰＰＲコマンド生成回路２４は、ストア電圧を印加するアンチヒューズ素子を切り替えるために、ＡＦカウントアップ信号ＡＦ＿Ｃｏｕｎｔ＿Ｕｐ信号を出力する。ストアデータ制御回路２８のカウンタ回路４４は、ＡＦカウントアップ信号ＡＦ＿Ｃｏｕｎｔ＿Ｕｐを受信すると、カウント値をインクリメントして（ｃｎｔ＝１）カウント値信号Ｃｏｕｎｔ＿Ｖａｌｕｅとして出力する。ストア電圧を生成する電源の復帰時間に相当する期間が経過すると、ＳＴＯＲＥ＿Ｃｌｏｃｋ＝Ｈｉｇｈコマンドをロウパルス生成回路７６に出力し、ハイレベルのストアクロック信号ＳＴＯＲＥ＿Ｃｌｏｃｋの出力を再開する。これにより、ストアデータ＜１＞に対応するアンチヒューズ素子３８−１に対してストア電圧の印加が開始される。以下、同様にして、救済対象のバンクに相当するアンチヒューズセット内において、救済対象のロウアドレスに相当するすべてアンチヒューズ素子の絶縁破壊が完了した場合（カウント値ｃｎｔ＝ｎ）、ＰＰＲコマンド生成回路２４は、ＰＰＲオシレータ回路２２の動作を停止すると共に、ロウレベルのストア電圧イネーブル信号ＳＴＯＲＥ＿Ｖｏｌｔａｇｅ＿Ｅｎａｂｌｅを電圧生成回路３４に出力する。

データ比較回路１６は、ＰＰＲイネーブル信号ＰＰＲ＿Ｅｎａｂｌｅがロウレベルに遷移すると、ＰＰＲ終了信号ＰＰＲ＿Ｅｎｄを出力する。ＰＰＲコマンド生成回路２３は、ＰＰＲ終了信号ＰＰＲ＿Ｅｎｄを受信すると、アンチヒューズ素子の有効化（再判定）のために、ＡＦリロード信号ＡＦ＿Ｒｅｌｏａｄをアンチヒューズロード制御回路３２に出力する。アンチヒューズロード制御回路３２は、ＡＦリロード信号ＡＦ＿Ｒｅｌｏａｄを受信すると、ＡＦロード信号ＡＦ＿Ｌｏａｄをアンチヒューズ素子３８−０〜３８−ｎに出力する。

次に、本実施形態に係る半導体装置におけるアンチヒューズ素子３８−０〜３８−ｎの具体的な素子構造について説明する。図１１は、アンチヒューズ素子３８の素子構造を例示する断面図である。図１１を参照すると、半導体基板２１０上に素子分離領域２０６で囲まれた活性領域２０２が設けられ、活性領域２０２の表面にゲート絶縁膜２０４が形成されている。ゲート電極２０１は、ゲート絶縁膜２０４を介して活性領域２０２上に設けられている。半導体基板２１０と異なる導電型の不純物を導入した拡散層２０５は、ゲート電極２０１に対して自己整合的に活性領域２０２に形成されている。ゲート電極２０１および拡散層２０５は、層間絶縁膜２０７に設けられたコンタクトプラグ２０８を介して上部配線２０９に接続されている。なお、図１１に示す素子構造は例示に過ぎず、本実施形態におけるアンチヒューズの素子構造は、図示の態様に限定されるものではない。

本実施形態の半導体装置では、救済アドレスに対応する複数のアンチヒューズ素子に順次ストア電圧を印加する際、ストア電圧印加中のアンチヒューズ素子が絶縁破壊されたことを検出すると、当該アンチヒューズ素子に対するストア電圧の印加を停止して、次のアンチヒューズ素子に対するストア電圧の印加を開始するように構成されている。かかる構成によると、各アンチヒューズ素子に対して予め設定された一定の期間に亘ってストア電圧を印加した場合と比較して、より短い期間ですべてのアンチヒューズ素子の絶縁破壊を完了することができる。すなわち、本実施形態の半導体装置によると、救済アドレスに対応するアンチヒューズ素子を絶縁破壊するのに要する期間を、関連技術の半導体装置と比較して短縮することが可能となる。

なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１２ ＭＲＳ回路
１４ 救済アドレスラッチ回路
１６ データ比較回路
１７、１８ ＰＰＲシーケンス回路
２２ ＰＰＲオシレータ回路
２３、２４ ＰＰＲコマンド生成回路
２６ カウンタ回路
２８ ストアデータ制御回路
３２ アンチヒューズロード制御回路
３４ 電圧生成回路
３６ ストア電圧レベル検出回路
３８＿０〜３８＿ｎ アンチヒューズ素子
４２ ｍビットデコーダ
４４ カウンタ回路
４６−０〜４６−２^ｍ 論理回路
４８−０〜４８−ｊ ＡＮＤゲート
５２ ＮＡＮＤゲート
５４、５８ トランジスタ
５６ インバータ素子
６２、６４ 抵抗素子
６６ ロウパスフィルタ
６８ 比較回路
７２ シフトレジスタ回路
７４ ＡＮＤゲート
７６、８２ ロウパルス生成回路
７８ ＯＲゲート
８４ フリップフロップ
１０１ メモリセルアレイ
１０２ ロウ冗長回路
１０３ カラム冗長回路
１０４ ロウデコーダ
１０５ カラムデコーダ
１０６ センスアンプ列
１０７ カラム制御回路
１０７ａ データ判定回路
１０８ データコントロール回路
１０９ 入出力バッファ
１１０ ロウアドレス制御回路
１１１ カラムアドレス制御回路
１１２ アドレス端子
１１３ アドレスバッファ
１２０ コマンド端子
１２１ コントロール端子
１２２ クロック端子
１２３ コマンドバッファ
１２４ コマンドデコーダ
１２５ モードレジスタ
１２６ コントロールバッファ
１２７ コントロールロジック
１２８ クロックバッファ
１２９ クロック生成回路
１３０ ＤＬＬ回路
１３１ データ系端子
１４０ 救済制御回路
１４１ 光学ヒューズ回路
１４２ アンチヒューズ回路
１４３ 解析回路
１４４ 解析用メモリ
１４５ ＤＦＴ回路
２０１ ゲート電極
２０２ 活性領域
２０４ ゲート絶縁膜
２０５ 拡散層
２０６ 素子分離領域
２０７ 層間絶縁膜
２０８ コンタクトプラグ
２０９ 上部配線
２１０ 半導体基板

Claims (11)

1. 不良アドレスを書き込み可能な複数のアンチヒューズ素子と、
   アンチヒューズ素子を絶縁破壊するストア電圧を生成する電圧生成回路と、
   ストア電圧を印加されたアンチヒューズ素子が絶縁破壊されたか否かを検出する検出回路と、
   絶縁破壊すべき複数のアンチヒューズ素子に対して順次ストア電圧を印加する際、ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、該アンチヒューズ素子に対するストア電圧の印加を停止して、次のアンチヒューズ素子に対するストア電圧の印加を開始するように制御する制御回路と、を備える、
   ことを特徴とする半導体装置。
2. 前記検出回路は、ストア電圧を印加中のアンチヒューズ素子と前記電圧生成回路を接続する電源配線上のノードの電圧が低下した場合、該アンチヒューズ素子が絶縁破壊されたものと判定する、
   請求項１に記載の半導体装置。
3. 前記制御回路は、前記絶縁破壊すべき複数のアンチヒューズ素子のうちのストア電圧を印加すべきアンチヒューズ素子を表す第１の信号を生成するストアデータ制御回路と、
   ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、前記第１の信号が次にストア電圧を印加すべきアンチヒューズ素子を示すように、前記ストアデータ制御回路に前記第１の信号を更新させるシーケンス回路と、を備える、
   請求項１または２に記載の半導体装置。
4. 前記シーケンス回路は、アンチヒューズ素子に対するストア電圧の印加を指示する第２の信号を生成すると共に、ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、前記第２の信号を非活性レベルに切り替えてストア電圧の印加を停止し、所定の期間の経過後、前記第２の信号を活性レベルに切り替えてストア電圧の印加を再開する、
   請求項３に記載の半導体装置。
5. 前記複数のアンチヒューズ素子のそれぞれに対応して設けられ、前記第１の信号が対応するアンチヒューズ素子を示すと共に前記第２の信号が活性レベルである場合、対応するアンチヒューズ素子にストア電圧を供給する複数の周辺回路を備える、
   請求項４に記載の半導体装置。
6. 前記ストアデータ制御回路は、複数のアンチヒューズセットのうちの絶縁破壊すべきアンチヒューズ素子を含むアンチヒューズセットをバンクアドレスに基づいて選択すると共に、選択したアンチヒューズセットに含まれるアンチヒューズ素子のうちの絶縁破壊すべきアンチヒューズ素子を不良アドレスに基づいて決定する、
   請求項３ないし５のいずれか１項に記載の半導体装置。
7. 不良アドレスを書き込み可能な複数のアンチヒューズ素子を備えた半導体装置が、
   アンチヒューズ素子を絶縁破壊するストア電圧を生成するステップと、
   ストア電圧を印加されたアンチヒューズ素子が絶縁破壊されたか否かを検出するステップと、
   絶縁破壊すべき複数のアンチヒューズ素子に対して順次ストア電圧を印加する際、ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、該アンチヒューズ素子に対するストア電圧の印加を停止して、次のアンチヒューズ素子に対するストア電圧の印加を開始するステップと、を含む、
   ことを特徴とする半導体装置の制御方法。
8. 前記半導体装置は、ストア電圧を印加中のアンチヒューズ素子とストア電圧を生成する電圧生成回路を接続する電源配線上のノードの電圧が低下した場合、該アンチヒューズ素子が絶縁破壊されたものと判定する、
   請求項７に記載の半導体装置の制御方法。
9. 前記半導体装置が、前記絶縁破壊すべき複数のアンチヒューズ素子のうちのストア電圧を印加すべきアンチヒューズ素子を表す第１の信号を生成するステップと、
   ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、前記第１の信号が次にストア電圧を印加すべきアンチヒューズ素子を示すように、前記第１の信号を更新するステップと、を含む、
   請求項７または８に記載の半導体装置の制御方法。
10. 前記半導体装置が、アンチヒューズ素子に対するストア電圧の印加を指示する第２の信号を生成するステップと、
    ストア電圧を印加中のアンチヒューズ素子が絶縁破壊されたことが検出された場合、前記第２の信号を非活性レベルに切り替えてストア電圧の印加を停止し、所定の期間の経過後、前記第２の信号を活性レベルに切り替えてストア電圧の印加を再開するステップと、を含む
    請求項９に記載の半導体装置の制御方法。
11. 前記半導体装置が、複数のアンチヒューズセットのうちの絶縁破壊すべきアンチヒューズ素子を含むアンチヒューズセットをバンクアドレスに基づいて選択するステップと、
    選択したアンチヒューズセットに含まれるアンチヒューズ素子のうちの絶縁破壊すべきアンチヒューズ素子を不良アドレスに基づいて決定するステップと、を含む、
    請求項９または１０に記載の半導体装置の制御方法。

Images